KR101150268B1 - 열처리 장치 및 처리 시스템 - Google Patents

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Abstract

열처리 장치에 있어서 가열 온도를 높게 하여도, 실리콘 기판 하면의 금속 오염을 충분히 억제할 수 있도록 한다.
실리콘 기판(W)을 열처리하는 열처리 장치(4)에 있어서, 실리콘 기판(W)을 탑재시켜 가열하는 탑재대(23)를 구비하고, 탑재대(23)의 상면에 실리콘, 탄화 실리콘, 질화 알루미늄 중 어느 하나로 이루어지는 커버(35)를 배치하였다. 탑재대(23)의 상면을 실리콘 등의 커버(35)로 덮는 것에 의해, 실리콘 기판(W) 하면의 금속 오염을 억제한다.

Description

열처리 장치 및 처리 시스템{HEAT TREATMENT APPARATUS AND TREATMENT SYSTEM}
본 발명은 실리콘 기판을 열처리하는 열처리 장치와, 실리콘 기판의 상면에 형성된 실리콘 산화막을 제거하는 처리 시스템에 관한 것이다.
예를 들면 반도체 디바이스의 제조 프로세스에 있어서, 반도체 웨이퍼(실리콘 기판 : 이하 「웨이퍼」라고 한다)의 표면에 존재하는 실리콘 산화막을 플라즈마를 이용하지 않고 드라이 에칭에 의해 제거하는 처리 시스템이 알려져 있다(특허문헌 1 참조). 이러한 처리 시스템은 웨이퍼의 상면에 불화 수소 가스 및 암모니아 가스를 포함하는 혼합 가스를 공급하는 것에 의해, 웨이퍼의 상면에 형성된 실리콘 산화막을 반응 생성물막으로 변질시키는 COR 처리 장치와, 해당 반응 생성물을 가열해서 기화(승화)시키는 열처리 장치를 구비하고 있다.
처리 시스템의 열처리 장치에는 웨이퍼를 탑재시켜 가열하는 탑재대가 구비되어 있고, 이 탑재대의 재료에는 열전도성, 대(對)에칭성, 경제성 등의 이유로 알루미늄(Al)이 사용되고 있다. 또한, 대에칭성 향상 등의 이유에 의해, 알루미늄제 의 탑재대의 표면을 알루마이트 처리하는 것도 행해지고 있다.
특허문헌 1 : 일본 특허 공개 공보 제 2007-180418 호
그러나, 열처리 장치에 있어서 알루미늄제의 탑재대에 웨이퍼를 탑재시켜 가열 처리한 경우, 웨이퍼의 하면에 알루미늄 성분이 전사하고, 웨이퍼 하면의 금속 오염이 발생하고 있었다. 이 경우, 탑재대의 상면에 복수의 지지 핀을 마련하고, 웨이퍼의 하면을 지지 핀으로 지지하는 것에 의해, 웨이퍼 하면과 탑재대 상면 사이에 간극을 형성시키는 것도 행해지고 있었다. 또한, 본 발명자들은 알루마이트 처리된 알루미늄제의 탑재대의 표면을 더욱 증기 봉공(封孔) 처리하는 것과, OGF(OUT GAS FREE) 처리하는 것도 시도했다. 그러나, 웨이퍼 하면의 금속 오염을 충분히 억제할 수 없었다.
이러한 열처리 장치에 있어서 웨이퍼 하면의 금속 오염이라는 문제는 웨이퍼의 가열 온도를 높게 하면 현저하게 발생했다. 이 때문에 종래에는, 웨이퍼의 가열 온도를 낮게 억제하는 것에 의해, 금속 오염의 억제를 도모하고 있었다. 그러나, 웨이퍼의 가열 온도를 낮게 억제하면 반응 생성물을 기화(승화)시켜서 제거하는 시간이 오래 걸려서 처리 시간이 길어진다는 문제가 있었다.
본 발명은 상기의 점을 감안하여 이루어진 것으로서, 열처리 장치에 있어서 가열 온도를 높게 하여도, 실리콘 기판 하면의 금속 오염을 충분히 억제할 수 있게 하는 것을 목적으로 하고 있다.
상기 과제를 해결하기 위해서 본 발명에 의하면, 실리콘 기판을 열처리하는 열처리 장치에 있어서, 실리콘 기판을 탑재시켜 가열하는 탑재대를 구비하고, 상기 탑재대의 상면에 실리콘, 탄화 실리콘, 질화 알루미늄 중 어느 하나로 이루어지는 커버를 배치한 것을 특징으로 하는 열처리 장치가 제공된다. 이러한 열처리 장치에 의하면, 탑재대의 상면을 실리콘 등의 커버로 덮는 것에 의해, 실리콘 기판 하면의 금속 오염을 억제할 수 있다.
이 열처리 장치에 있어서, 상기 커버는 예를 들면 원판 형상이고, 상기 탑재대 상에 탑재되는 원판 형상의 실리콘 기판보다도 큰 직경을 갖고 있어도 좋다. 또한, 상기 커버의 상면에, 실리콘 기판의 하면을 지지하는 복수의 지지 핀이 마련되어 있어도 좋다. 또한, 상기 커버의 하면에, 상기 탑재대의 상면에 마련된 복수의 지지 핀을 수용하기 위한 오목부가 마련되어 있어도 좋다.
또한, 실리콘 기판의 상면에는, 불화 수소 가스 및 암모니아 가스를 포함하는 혼합 가스의 화학 반응에 의해 실리콘 산화막을 변질시킨 반응 생성물막이 형성되어 있어도 좋다. 여기에서, 기판의 표면에 존재하는 실리콘 산화막을 변질시켜서 반응 생성물을 생성하는 처리는 예컨대 COR(Chemical Oxide Removal)처리(화학적 산화물 제거 처리)이다. COR 처리는 할로겐 원소를 포함하는 가스와 염기성 가스를 처리 가스로서 Si 기판에 공급하는 것에 의해, Si 기판 상의 실리콘 산화막과 처리 가스의 가스 분자를 화학 반응시켜, 반응 생성물을 생성시키는 것이다. 할로겐 원소를 포함하는 가스로는, 예를 들면 불화 수소 가스(HF)이고, 염기성 가스로 는 암모니아 가스(NH3)이며, 이 경우 주로 플오로 규산 암모늄[(NH4)2SiF6]이나 수분(H2O)을 포함하는 반응 생성물이 생성된다. 본원 발명의 열처리 장치에 있어서, 실리콘 기판을 가열하는 것에 의해, 플루오르 규산 암모늄 등의 반응 생성물을 기화(승화)시켜서 제거할 수 있다.
또한 본 발명에 의하면, 실리콘 기판의 상면에 형성된 실리콘 산화막을 제거하는 처리 시스템에 있어서, 실리콘 기판의 상면에 불화 수소 가스 및 암모니아 가스를 포함하는 혼합 가스를 공급하는 것에 의해, 실리콘 기판의 상면에 형성된 실리콘 산화막을 반응 생성물막으로 변질되게 하는 COR 처리 장치와, 상기의 열처리 장치를 구비하는 것을 특징으로 하는 처리 시스템이 제공된다.
본 발명에 의하면, 탑재대의 상면을 실리콘 등의 커버로 덮는 것에 의해, 실리콘 기판 하면의 금속 오염을 억제할 수 있다. 또한, 가열 온도를 높게 하여도 실리콘 기판 하면의 금속 오염을 충분히 억제할 수 있으므로, 처리 온도를 높게 하여 처리 시간을 단축할 수 있다.
이하, 본 발명의 적합한 실시형태를 설명한다. 우선, 본 발명의 실시형태 에 따른 처리 시스템(1)에 의해 처리되는 실리콘 기판인 웨이퍼(W)의 구조에 대해 서 설명한다. 도 1은 반도체 디바이스로서 DRAM(Dynamic Random Access Memory)이 형성되는 제조 과정 도중의 웨이퍼(W)의 개략 단면도이며, 웨이퍼(W)의 표면(디바이스 형성면)의 일부분을 도시하고 있다. 웨이퍼(W)는 예컨대 대략 원반형으로 형성된 박판 형상을 하는 실리콘(Si) 웨이퍼이고, 실리콘층(100)의 표면 상에는 절연막인 BPSG(Boron-Doped Phospho Silicate Glass)막(1O1)이 형성되어 있다. BPSG 막(101)은 붕소(B)와 인(P)이 들어간 실리콘 산화막[이산화 실리콘(SiO2)]이다. 이 BPSG막(101)은 CVD(Chemical Vapor Deposition)장치 등에 있어서 열CVD법에 의해 웨이퍼(W)의 표면 상에 형성된 CVD계의 실리콘 산화막이다. 처리 시스템(1)에 있어서 이 BPSG막(101)이 제거 처리의 대상이 되는 실리콘 산화막이다.
BPSG막(101)의 상면에는 게이트 전극을 갖는 게이트부(G)가 늘어서서 마련되어 있다. 각 게이트부(G)는 게이트 전극(102), 하드 마스크층(103) 및 측벽부[사이드월(104)]를 구비하고 있다. 게이트 전극(102)은 예를 들면 Poly-Si(다결정 실리콘)층이다. 게이트 전극(102)은 BPSG막(102)의 상면에 늘어서서 형성되어 있다. 각 Poly-Si층[게이트 전극(102)]의 상면에는, 예를 들면 WSi(텅스텐 실리사이드)층(105)이 형성되어 있다. 하드 마스크층(103)은 예를 들면 SiN(질화 실리콘)등의 절연체로 이루어진다. 하드 마스크층(103)은 각 WSi 층(105)의 상면에 각각 형성되어 있다. 측벽부(104)는 예를 들면 SiN막 등의 절연체이다. 측벽부(104)는 각 Poly-Si층[게이트 전극(102)], WSi층(105) 및 하드 마스크층(103)의 양 측면을 각각 덮도록 형성되어 있다. 이 SiN막[측벽부(104)]의 하단부는, BPSG막(101)의 상 면에 접촉하는 위치까지 형성되어 있다.
또한, BPSG막(101)의 상방에는 BPSG막(101) 및 각 게이트부(G) 전체를 덮도록 하고, 예를 들면 HDP-SiO2막[(실리콘 산화막)11O]이 형성되어 있다. 이 HDP-SiO2막(11O)은 바이어스 고밀도 플라즈마 CVD법(HDP-CVD법)을 이용하여 형성된 CVD계의 실리콘 산화막(플라즈마 CVD 산화막)이고, 층간 절연막으로서 이용된다. 또한, HDP-SiO2막(110)과 BPSG막(101)은 모두 CVD계 산화막이지만, HDP-SiO2막(110) 쪽이 BPSG막(101)과 비교해서 밀도가 높고, 단단한 재료이다. 처리 시스템(1)에 있어서, 이 HDP-SiO2막(110)은 제거 처리의 대상이 되지 않는다. HDP-SiO2막(110)의 표면에는 아직 막이 형성되어 있지 않고, 노출된 상태로 되어 있다.
HDP-SiO2막(110)에 있어서, 2개의 게이트부(G)끼리의 사이{각 게이트부(G)에 형성된 SiN막[측벽부(104)]끼리의 사이}에는 콘택트홀(H)이 형성되어 있다. 콘택트홀(H)은 HDP-SiO2막(110)의 상면으로부터 BPSG막(101)의 표면까지 관통하도록 형성되어 있다. 콘택트홀(H)의 내부측 쪽에 있어서는, 각 게이트부(G)의 하드 마스크층(103)의 상면의 일부 및 서로 대향하도록 마련된 SiN막[측벽부(104)]이 각각 노출시켜져 있다. 콘택트홀(H)의 바닥부에 있어서는, BPSG막(101)의 표면이 노출시켜져 있다. 콘택트홀(H)은, 예를 들면 플라즈마 에칭 등에 의해 HDP-SiO2막(110)을 게이트부(G)의 SiN막[측벽부(104)] 및 하드 마스크층(103)에 대하여 선택(이방성) 에칭하는 것에 의해 형성된 것이다.
다음에, 상기 웨이퍼(W)에 대하여 콘택트홀(H)의 바닥부에 노출된 BPSG막(101)의 에칭 처리(제거 처리)를 행하는 처리 시스템(1)에 대해서 설명한다. 도 2에 도시하는 처리 시스템(1)은 웨이퍼(W)를 처리 시스템(1)에 대하여 반입반출시키는 반입출부(2), 반입출부(2)에 인접시켜 마련된 2개의 로드록실(3), 각 로드록실(3)에 각각 인접시켜 마련되고 가열 공정으로서의 PHT(Post Heat Treatment) 처리 공정을 행하는 열처리 장치로서의 PHT 처리 장치(4), 각 PHT 처리 장치(4)에 각각 인접시켜 마련되고 변질 공정으로서의 COR(Chemical Oxide Removal) 처리 공정을 실행하는 COR 처리 장치(5), 처리 시스템(1)의 각부에 제어 명령을 주는 제어부로서의 제어 컴퓨터(8)를 갖고 있다. 각 로드록실(3)에 대하여 각각 연결된 PHT 처리 장치(4), COR 처리 장치(5)는 로드록실(3) 측으로부터 이 순서로 일직선상으로 늘어서서 마련되어 있다.
반입출부(2)는 예컨대 대략 원반 형상을 하는 웨이퍼(W)를 반송하는 제 1 웨이퍼 반송 기구(11)가 내부에 마련된 반송실(12)을 갖고 있다. 웨이퍼 반송 기구(11)는 웨이퍼(W)를 대략 수평으로 보지(保持)하는 2개의 반송 아암(11a, 11b)을 갖고 있다. 반송실(12)의 측방에는 웨이퍼(W)를 복수매 늘어놓아 수용가능한 캐리어(13a)를 탑재하는 캐리어 탑재대(13)가 예를 들면 3개 구비되어 있다. 또한, 웨이퍼(W)를 회전시켜 편심량을 광학적으로 구하여 위치 맞춤을 행하는 오리엔터(14)가 설치되어 있다.
이러한 반입출부(2)에 있어서, 웨이퍼(W)는 반송 아암(11a, 11b)에 의해 보지되고, 웨이퍼 반송 기구(11)의 구동에 의해 대략 수평면 내에서 회전 및 직진 이 동, 또한 승강시켜질 수 있는 것에 의해 원하는 위치에 반송시켜진다. 즉, 탑재대(10) 상의 캐리어(13a), 오리엔터(14), 로드록실(3)에 대하여 반송 아암(11a, 11b)이 진퇴시켜지는 것에 의해, 웨이퍼(W)의 반입출이 실행된다.
각 로드록실(3)은 게이트 밸브(16)를 거쳐서 반송실(12)에 각각 연결되어 있다. 각 로드록실(3) 내에는 웨이퍼(W)를 반송하는 제 2 웨이퍼 반송 기구(17)가 마련되어 있다. 웨이퍼 반송 기구(17)는 웨이퍼(W)를 대략 수평으로 보지하는 반송 아암(17a)을 갖고 있다. 또한, 로드록실(3)의 내부는 진공흡인 가능하다.
이러한 로드록실(3)에 있어서, 웨이퍼(W)는 반송 아암(17a)에 의해 보지되고, 웨이퍼 반송 기구(17)의 구동에 의해 대략 수평면 내에서 회전 및 직진 이동, 또한 승강시켜지는 것에 의해 반송시켜진다. 그리고, 각 로드록실(3)에 대하여 종렬로 연결된 PHT 처리 장치(4)에 대하여 반송 아암(17a)이 진퇴시켜지는 것에 의해, PHT 처리 장치(4)에 대하여 웨이퍼(W)가 반입반출하게 한다. 또한, 각 PHT 처리 장치(4)를 거쳐 COR 처리 장치(5)에 대하여 반송 아암(17a)이 진퇴시켜지는 것에 의해, COR 처리 장치(5)에 대하여 웨이퍼(W)가 반입반출하게 한다.
PHT 처리 장치(4)는 밀폐 구조의 챔버(20)를 구비하고 있다. 챔버(20)의 내부는 웨이퍼(W)를 수납하는 밀폐 구조의 처리 공간(21)으로 되어 있다. 또한, 도시하지 않지만, 웨이퍼(W)를 처리 공간(21) 내에 반입반출하게 하기 위한 반입출구가 마련되어 있고, 이 반입출구를 개폐하는 게이트 밸브(22)가 마련되어 있다. 처리 공간(21)은 게이트 밸브(22)를 거쳐 로드록실(3)에 연결되어 있다.
도 3에 도시하는 바와 같이, PHT 처리 장치(4)의 챔버(20) 내에는 웨이퍼(W) 를 대략 수평으로 하여 탑재시키는 탑재대[(PHT 탑재대)23]가 마련되어 있다. 탑재대(23)는 예를 들면 알루미늄(Al)으로 구성되어 있고, 탑재대(23)의 표면에는 대(對)에칭 성능을 향상시키기 위해서 예를 들면 알루마이트 처리가 실시되어 있다. 또한, 처리 공간(21)에 예를 들면 질소 가스(N2) 등의 불활성 가스를 가열하여 공급하는 공급로(25)를 구비한 가스 공급 기구(26), 처리 공간(21)을 배기하는 배기로(27)를 구비한 배기 기구(28)가 구비되어 있다. 공급로(25)는 질소 가스의 공급원(30)에 접속되어 있다. 또한, 공급로(25)에는 공급로(25)의 개폐 동작 및 질소 가스의 공급 유량의 조절이 가능한 유량 조정 밸브(31)가 마련되어 있다. 배기로(27)에는 개폐 밸브(32), 강제 배기를 실행하기 위한 배기 펌프(33)가 마련되어 있다.
또한, PHT 처리 장치(4)의 게이트 밸브(22), 유량 조정 밸브(31), 개폐 밸브(32), 배기 펌프(33) 등의 각부의 동작은 제어 컴퓨터(8)의 제어 명령에 의해 각각 제어되도록 되어 있다. 즉, 가스 공급 기구(26)에 의한 질소 가스의 공급, 배기 기구(28)에 의한 배기 등은 제어 컴퓨터(8)에 의해 제어된다.
이 PHT 처리 장치(4)의 탑재대(23)의 상면에는 도 4 및 도 5에 도시하는 바와 같이 실리콘(Si)으로 이루어지는 커버(35)가 배치되어 있고, 탑재대(23)의 상면 전체는 커버(35)에 의해 덮여 있다. 이 때문에, 웨이퍼(W)를 탑재대(23) 상에 탑재시킨 상태에서는, 웨이퍼(W)는 탑재대(23) 상에 배치된 커버(35) 상에 탑재된다. 커버(35)는 두께가 예를 들면 1㎜ 내지 10㎜ 정도의 원판 형상이고, 탑재대(23) 상에 탑재되는 원판 형상의 웨이퍼(W)보다도 큰 직경을 갖고 있다. 예컨대, 직경이 약 300㎜(12인치)의 웨이퍼(W)라면, 커버(35)는 직경 305㎜ 내지 310㎜ 정도의 원판 형상이다. 한편, 탑재대(23)의 상면이 웨이퍼(W)와 같은 정도의 직경을 갖고 있고, 예컨대 직경이 약 300㎜(12인치)의 웨이퍼(W)라면, 탑재대(23)의 상면도 직경 300㎜ 정도의 원판 형상이다. 웨이퍼(W) 및 커버(35)는 어느 것이나 중심을 탑재대(23)의 상면의 중심에 일치시킨 상태에서 탑재대(23) 상에 탑재된다.
탑재대(23)의 주위에는 웨이퍼(W)를 탑재대(23) 상에 탑재시킨 상태와, 웨이퍼(W)를 탑재대(23)의 상방으로 들어올린 상태로 승강시키는 웨이퍼 승강 기구(36)가 마련되어 있다. 웨이퍼 승강 기구(36)에는, 웨이퍼(W) 하면 주연부를 지지하기 위한 지지 클로(claw)(37)가 복수 개소에 설치되어 있다. 탑재대(23)의 상면 주연부에는 지지 클로(37)를 수용하는 절결부(38)가 복수 개소에 마련되어 있다. 웨이퍼 승강 기구(36)가 하강하고, 웨이퍼(W)가 탑재대(23) 상에 탑재시켜진 상태에서는, 도 4 중의 실선으로 표시되는 것과 같이 탑재대(23)의 상면 주연부에 마련된 복수의 절결부(38)에 복수의 지지 클로(37)가 각각 수용된다. 또한, 웨이퍼 승강 기구(36)가 상승하면, 도 4 중의 일점 쇄선으로 도시되는 것과 같이, 웨이퍼(W)의 하면 주연부가 복수의 지지 클로(37)에 의해 지지되고, 웨이퍼(W)가 탑재대(23)의 상방으로 들어 올려진다. 커버(35)의 주연부에는 지지 클로(37)를 통과시키기 위한 절결부(39)가 복수 개소에 마련되어 있고, 웨이퍼 승강 기구(36)가 승강하는 때에는 복수의 지지 클로(37)가 복수의 절결부(39)를 각각 통과하도록 되어 있다.
커버(35)의 상면에는 복수 개소에 지지 핀(40)이 마련되어 있다. 이 때문에, 웨이퍼(W)를 탑재대(23) 상에 탑재시킨 상태에서는, 웨이퍼(W)는 하면을 복수의 지지 핀(40)에 의해 지지되어, 커버(35) 상에 탑재된다. 또한, 커버(35)의 상면의 지지 핀(40)은, 예를 들면 높이가 200㎛ 정도이다.
또한, 탑재대(23)의 상면에도 커버(35)의 상면에 마련된 지지 핀(40)과 같은 지지 핀(41)이 복수 개소에 마련되어 있다. 커버(35)의 하면에는 이들 탑재대(23)의 상면의 지지 핀(41)을 수용하기 위한 오목부(42)가 복수 개소에 마련되어 있다. 이 때문에, 커버(35)의 하면은 탑재대(23)의 상면에 밀착한 상태로 되어 있다.
탑재대(23)의 이면(裏面)에는 히터(43)가 마련되어 있다. 이 히터(43)에 의해, 탑재대(23) 상에 탑재된 웨이퍼(W)가 가열된다. 히터(43)에는 챔버(20)의 외부에 배치된 직류 전원(44)이 접속하고 있다. 이 직류 전원(44)이 제어 컴퓨터(8)의 제어 명령에 의해 제어되도록 되어 있다. 이것에 의해, 탑재대(23) 상의 웨이퍼(W)의 가열 온도가 제어 컴퓨터(8)에 의해 제어된다.
도 6에 도시하는 바와 같이, COR 처리 장치(5)는 밀폐 구조의 챔버(45)를 구비하고 있다. 챔버(45)의 내부는 웨이퍼(W)를 수납하는 처리 공간(46)으로 되어 있다. 챔버(45)의 내부에는 웨이퍼(W)를 대략 수평으로 한 상태에서 탑재시키는 탑재대[(COR탑재대)47]가 마련되어 있다. 또한, COR 처리 장치(5)에는 처리 공간(46) 내에 가스를 공급하는 가스 공급 기구(48), 처리 공간(46) 내를 배기하는 배기 기구(49)가 마련되어 있다.
챔버(45)의 측벽부에는 웨이퍼(W)를 처리 공간(46) 내에 반입반출시키기 위한 반입출구(53)가 마련되어 있고, 이 반입출구(53)를 개폐하는 게이트 밸브(54)가 마련되어 있다. 처리 공간(46)은 게이트 밸브(54)를 거쳐 처리 공간(21)에 연결되어 있다. 챔버(45)의 천장부에는 처리 가스를 토출시키는 복수의 토출구를 갖는 샤워헤드(52)가 구비되어 있다.
탑재대(47)는 평면에서 보았을 때 대략 원형을 하고 있고, 챔버(45)의 바닥부에 고정되어 있다. 탑재대(47)의 내부에는 탑재대(47)의 온도를 조절하는 온도조절기(55)가 마련되어 있다. 온도 조절기(55)는 예를 들면 온도 조절용의 액체( 예를 들면 물 등)이 순환시켜지는 관로(管路)를 구비하고 있다. 이러한 관로 내를 흐르는 액체와 열교환이 행해짐으로써 탑재대(47)의 상면의 온도가 조절되고, 또한 탑재대(47)와 탑재대(47) 상의 웨이퍼(W) 사이에서 열교환이 행해지는 것에 의해 웨이퍼(W)의 온도가 조절되도록 되어 있다. 또한, 온도 조절기(55)는 이러한 것에 한정되지 않고, 예컨대 저항열을 이용하여 탑재대(47) 및 웨이퍼(W)를 가열하는 전기 히터 등이어도 좋다.
가스 공급 기구(48)는 상술한 샤워헤드(52), 처리 공간(46)에 불화 수소 가스(HF)를 공급하는 불화 수소 가스 공급로(61), 처리 공간(46)에 암모니아 가스(NH3)를 공급하는 암모니아 가스 공급로(62), 처리 공간(46)에 불활성 가스로서 아르곤 가스(Ar)를 공급하는 아르곤 가스 공급로(63), 처리 공간(46)에 불활성 가스로서 질소 가스(N2)를 공급하는 질소 가스 공급로(64)를 구비하고 있다. 불화 수소 가스 공급로(61), 암모니아 가스 공급로(62), 아르곤 가스 공급로(63), 질소 가스 공급로(64)는 샤워헤드(52)에 접속되어 있다. 처리 공간(46)에는 샤워헤드(52) 를 거쳐 불화 수소 가스, 암모니아 가스, 아르곤 가스, 질소 가스가 확산되어 토출되도록 되어 있다.
불화 수소 가스 공급로(61)는 불화 수소 가스의 공급원(71)에 접속되어 있다. 불화 수소 가스 공급로(61)에는 불화 수소 가스 공급로(61)의 개폐 동작 및 불화 수소 가스의 공급 유량의 조절이 가능한 유량 조정 밸브(72)가 마련되어 있다. 암모니아 가스 공급로(62)는 암모니아 가스의 공급원(73)에 접속되어 있다. 암모니아 가스 공급로(62)에는 암모니아 가스 공급로(62)의 개폐 동작 및 암모니아 가스의 공급 유량의 조절이 가능한 유량 조정 밸브(74)가 마련되어 있다. 아르곤 가스 공급로(63)는 아르곤 가스의 공급원(75)에 접속되어 있다. 아르곤 가스 공급로(63)에는 아르곤 가스 공급로(63)의 개폐 동작 및 아르곤 가스의 공급 유량의 조절이 가능한 유량 조정 밸브(76)가 마련되어 있다. 질소 가스 공급로(64)는 질소 가스의 공급원(77)에 접속되어 있다. 질소 가스 공급로(64)에는 질소 가스 공급로(64)의 개폐 동작 및 질소 가스의 공급 유량의 조절이 가능한 유량 조정 밸브(78)가 마련되어 있다.
배기 기구(49)는 개폐 밸브(82), 강제 배기를 행하기 위한 배기 펌프(83)를 갖는 배기로(85)를 구비하고 있다. 배기로(85)의 상류 단부는 챔버(45)의 바닥부에 개구되어 있다.
또한, COR 처리 장치(5)의 게이트 밸브(54), 온도 조절기(55), 유량 조정 밸브(72, 74, 76, 78), 개폐 밸브(82), 배기 펌프(83) 등의 각부의 동작은 제어 컴퓨터(8)의 제어 명령에 의해 각각 제어되도록 되어 있다. 즉, 가스 공급 기구(48)에 의한 불화 수소 가스, 암모니아 가스, 아르곤 가스, 질소 가스의 공급, 배기 기구(49)에 의한 배기, 온도 조절기(55)에 의한 온도 조절 등은 제어 컴퓨터(8)에 의해 제어된다.
처리 시스템(1)의 각 기능 요소는 처리 시스템(1) 전체의 동작을 자동 제어하는 제어 컴퓨터(8)에 신호 라인을 거쳐 접속되어 있다. 여기에서, 기능 요소라는 것은 예를 들면 상술한 웨이퍼 반송 기구(11), 웨이퍼 반송 기구(17), PHT 처리 장치(4)의 게이트 밸브(22), 유량 조정 밸브(31), 배기 펌프(33), 직류 전원(44), COR 처리 장치(5)의 게이트 밸브(54), 온도 조절기(55), 유량 조정 밸브(72, 74, 76, 78), 개폐 밸브(82), 배기 펌프(83) 등의 소정의 프로세스 조건을 실현하기 위해서 동작하는 전부의 요소를 의미하고 있다. 제어 컴퓨터(8)는, 전형적으로는 실행하는 소프트웨어에 의존하여 임의의 기능을 실현할 수 있는 범용 컴퓨터이다.
도 2에 도시하는 바와 같이 제어 컴퓨터(8)는 CPU(중앙 연산 장치)를 구비한 연산부(8a)와, 연산부(8a)에 접속된 입출력부(8b)와, 입출력부(8b)에 삽입부착되어 제어 소프트웨어를 격납(格納)한 기록 매체(8c)를 갖는다. 이 기록 매체(8c)에는 제어 컴퓨터(8)에 의해 실행되는 것에 의해 처리 시스템(1)에 후술하는 소정의 기판 처리 방법을 실행시키는 제어 소프트웨어(프로그램)가 기록되어 있다. 제어 컴퓨터(8)는 해당 제어 소프트웨어를 실행함으로써, 처리 시스템(1)의 각 기능 요소를 소정의 프로세스 레시피에 의해 정의된 여러가지 프로세스 조건[예컨대, 처리 공간(46)의 압력 등]이 실현되도록 제어한다. 즉, 후에 상세하게 설명하는 바와 같이 COR 처리 장치(5)에 있어서 COR 처리 공정과, PHT 처리 장치(4)에 있어서 PHT 처리 공정을 이 순서로 행하는 제어 명령을 준다.
기록 매체(8c)는 제어 컴퓨터(8)에 고정적으로 마련되는 것, 또는 제어 컴퓨터(8)에 마련된 도시하지 않는 독해 장치에 착탈가능하게 장착되어 해당 독해 장치에 의해 독해가능한 것이어도 좋다. 가장 전형적인 실시형태에 있어서는, 기록 매체(8c)는 처리 시스템(1)의 제조사의 서비스맨에 의해 제어 소프트웨어가 설치된 하드디스크 드라이브이다. 다른 실시형태에 있어서는, 기록 매체(8c)는 제어 소프트웨어가 기입된 CD-ROM 또는 DVD-ROM과 같은 이동식 디스크이다. 이러한 이동식 디스크는 제어 컴퓨터(8)에 마련된 도시하지 않는 광학적 독해 장치에 의해 판독된다. 또한, 기록 매체(8c)는 RAM(Random Access Memory) 또는 ROM(Read Only Memory)의 어느 쪽 형식의 것이어도 좋다. 또한, 기록 매체(8c)는 카세트식의 ROM과 같은 것이어도 좋다. 요약하면, 컴퓨터의 기술분야에서 알려져 있는 임의의 것을 기록 매체(8c)로서 이용하는 것이 가능하다. 또한, 복수의 처리 시스템(1)이 배치되는 공장에 있어서는, 각 처리 시스템(1)의 제어 컴퓨터(8)를 통괄적으로 제어하는 관리 컴퓨터에 제어 소프트웨어가 격납되어 있어도 좋다.이 경우, 각 처리 시스템(1)은 통신 회선을 거쳐 관리 컴퓨터에 의해 조작되어 소정의 프로세스를 실행한다.
다음에, 이상과 같이 구성된 처리 시스템(1)에 있어서 웨이퍼(W)의 처리에 대해서 설명한다. 우선, 도 1에 도시한 것과 같이 HDP-SiO2막(110)에 콘택트홀(H)이 형성된 웨이퍼(W)가 캐리어(13a) 내에 수납되고, 처리 시스템(1)에 반송된다.
처리 시스템(1)에 있어서는, 도 2에 도시하는 바와 같이, 복수매의 웨이퍼(W)가 수납된 캐리어(13a)가 캐리어 탑재대(13) 상에 탑재된다. 웨이퍼 반송 기구(11)에 의해 캐리어(13a)로부터 한장의 웨이퍼(W)가 꺼내져 로드록실(3)에 반입된다. 로드록실(3)에 웨이퍼(W)가 반입되면, 로드록실(3)이 밀폐되어 감압된다. 그 후, 게이트 밸브(22, 54)가 개방되어, 로드록실(3)과, 대기압에 대하여 각각 감압된 PHT 처리 장치(4)의 처리 공간(21), COR 처리 장치(5)의 처리 공간(46)이 서로 연통하게 한다. 웨이퍼(W)는 웨이퍼 반송 기구(17)에 의해 로드록실(3)로부터 반출되고, 처리 공간(21)의 반입출구(도시하지 않음), 처리 공간(21), 반입출구(53) 내를 이 순서로 통과하도록 직진 이동시켜져, 처리 공간(46)에 반입된다.
처리 공간(46)에서, 웨이퍼(W)는 디바이스 형성면을 상면으로 한 상태에서, 웨이퍼 반송 기구(17)의 반송 아암(17a)으로부터 탑재대(47)에 건네진다. 웨이퍼(W)가 반입되면 반송 아암(17a)이 처리 공간(46)로부터 퇴출시켜진다. 반입출구(53)가 폐쇄되고, 처리 공간(46)이 밀폐된다. 그리고, COR 처리 공정이 개시된다.
처리 공간(46)이 밀폐된 후, 처리 공간(46)에는 암모니아 가스 공급로(62), 아르곤 가스 공급로(63), 질소 가스 공급로(64)로부터 각각 암모니아 가스, 아르곤 가스, 질소 가스가 공급된다. 또한, 처리 공간(46) 내의 압력은 대기압보다도 저압 상태로 된다. 또한, 탑재대(47) 상의 웨이퍼(W)의 온도는 온도 조절기(55)에 의해 소정의 목표값(예를 들면, 약 35℃ 정도)으로 조절된다.
그 후, 불화 수소 가스 공급로(61)로부터 처리 공간(46)에 불화 수소 가스가 공급된다. 여기서, 처리 공간(46)에는 미리 암모니아 가스가 공급되어 있기 때문에, 불화 수소 가스를 공급하는 것에 의해 처리 공간(46)의 분위기는 불화 수소 가스와 암모니아 가스를 포함하는 혼합 가스로 이루어지는 처리 분위기가 된다. 이렇게 하여, 처리 공간(46) 내의 웨이퍼(W)의 표면에 혼합 가스가 공급됨으로써, 웨이퍼(W)에 대하여 COR 처리가 행해진다.
처리 공간(46) 내의 저압 상태의 처리 분위기에 의해, 웨이퍼(W) 표면의 콘택트홀(H)의 바닥부에 존재하는 BPSG막(101)은 혼합 가스 중의 불화 수소 가스의 분자 및 암모니아의 분자와 화학 반응하여, 반응 생성물(101')로 변질하게 한다(도 7 참조). 반응 생성물(101')로서는, 플루오르 규산 암모늄이나 수분 등이 생성된다. 또한, 이 화학 반응은 등방(等方)적으로 진행하므로, 화학 반응은 콘택트홀(H)의 바닥부로부터 Si층의 상면까지 진행하는 동시에, Si층의 상방에 있어서, 콘택트홀(H)의 바로 아래로부터 횡방향으로도 진행한다.
COR 처리 중에는, 각 처리 가스의 공급 유량, 불활성 가스의 공급 유량, 배기 유량 등을 조절하는 것에 의해, 처리 공간(46) 내의 혼합 가스(처리 분위기)의 압력이 대기압보다 감압된 일정한 압력[예컨대, 약 80mTorr(약 10.7Pa) 정도]으로 유지되도록 조절한다. 또한, 혼합 가스 중의 불화 수소 가스의 분압은 약 15mTorr(약 2.0OPa) 이상이 되도록 조절해도 좋다. 또한, 상술한 바와 마찬가지로, 웨이퍼(W)의 온도, 즉 BPSG막(101)에 있어서 화학 반응이 실행되는 부분의 온도{BPSG막(101)과 혼합 가스가 접촉하는 부분[즉, 콘택트홀(H)의 바닥부]의 온도}는, 예를 들면 약 35℃ 이상의 일정한 온도로 유지해도 좋다. 이것에 의해, 화학 반응을 촉진시켜 반응 생성물(101')의 생성 속도를 높이고, 반응 생성물(101')의 층을 신속하게 형성할 수 있다. 또한, 화학 반응이 포화 상태로 되는 깊이[BPSG막(101)의 표면으로부터 화학 반응이 멈추는 위치까지의 사이의 거리]를 충분히 깊게 할 수 있다. 즉, 반응 생성물(101')이 Si층(100)의 상면에 도달할 때까지, 화학 반응이 도중에 멈추는 일 없이 충분히 실행된다. 또한, 반응 생성물(101') 중의 플루오르 규산 암모늄의 승화점은 약 100℃이고, 웨이퍼(W)의 온도를 100℃ 이상으로 하면, 반응 생성물(101')의 생성이 양호하게 행해지지 않게 될 우려가 있다. 그 때문에, 웨이퍼(W)의 온도는 약 100℃ 미만으로 하는 것이 바람직하다.
상기의 화학 반응이 포화 상태로 되는 깊이는 변질시키는 대상물인 실리콘 산화막의 종류[본 실시형태에 있어서는 BPSG막(101)], 실리콘 산화막의 온도(또는 실리콘 산화막에 접촉하는 혼합 가스의 온도), 혼합 가스 중의 불화 수소 가스의 분압 등에 의존한다. 즉, 실리콘 산화막의 종류에 따라 실리콘 산화막의 온도, 및 불화 수소 가스의 분압을 각각 조절하는 것에 의해, 화학 반응이 포화 상태로 되는 깊이, 반응 생성물(101')의 생성량 등을 제어할 수 있고, 나아가서는 나중에 상세하게 설명하는 PHT 처리 후의 에칭량을 제어할 수 있다. 화학 반응이 포화 상태로 되는 깊이, 즉 에칭량은 BPSG막(101)의 경우, BPSG막(101)의 온도를 35℃ 이상 및 불화 수소 가스의 분압을 약 15mTorr(약 2.0OPa) 이상으로 조절하는 것에 의해, 약 30nm(나노미터) 이상으로 하는 것이 가능하다.
또한, 종래 일반적으로 행하고 있었던 COR 처리에서는 웨이퍼(W)의 온도는 약 30℃ 이하 정도로 되어 있었다. 또한, 혼합 가스 중의 불화 수소 가스의 분압을 높게 하여도, 어느 정도의 깊이까지 밖에 화학 반응이 진행하지 않았다. 그 때문에, COR 처리에 의한 에칭량에는 한계가 있다고 생각되고 있어, 한번의 COR 처리로 확실하게 에칭할 수 있는 에칭량은, 예를 들면 BPSG막(101)에서는 약 30nm 미만 정도라고 되어 있었다. 이것에 대하여, 본 실시형태에서는 웨이퍼(W)의 온도를 종래의 온도보다 높은 35℃ 이상으로 하고, 또한 혼합 가스 중의 불화 수소 가스의 분압을 종래보다도 높게, 약 15mTorr(약 2.0OPa) 이상으로 상승시키는 것에 의해, 화학 반응이 포화 상태로 되는 깊이를 높일 수 있고, 한번의 COR 처리에서도 충분한 양의 변질을 실시하는 것이 가능하다.
그런데, COR 처리에서는, BPSG막(101)의 상방에 형성된 HDP-SiO2막(110)에 있어서도 혼합 가스와의 화학 반응이 가능하다. 그 때문에, COR 처리에 의해 HDP-SiO2막(110)이 변질되어 버릴 우려가 있다. 이 HDP-SiO2막(110)의 변질을 억제하기 위해서는 혼합 가스 중의 암모니아 가스의 분압을 불화 수소 가스의 분압보다도 작게 하면 좋다. 즉, 암모니아 가스의 공급 유량을 불화 수소 가스의 공급 유량보다도 작게 하면 좋다. 그렇게 하면, 화학 반응이 BPSG막(1O1)에 있어서 활발하게 진행하고 있는 사이에, HDP-SiO2막(110)에서는 화학 반응이 진행하는 것을 방지할 수 있다. 즉, HDP-SiO2막(110) 등의 변질을 억제하면서, BPSG막(101)만을 선택적으로 효율적으로 변질되게 할 수 있다. 따라서, HDP-SiO2막(110)의 손상을 방지할 수 있다. 이렇게, 혼합 가스 중의 암모니아 가스의 분압을 조절하는 것에 의해, BPSG막(101)과 HDP-SiO2막(110), 즉 같은 실리콘 산화막이지만 밀도, 조성, 성막 방법 등이 서로 다른 것끼리의 사이에서, 화학 반응의 반응 속도, 반응 생성물의 생성량 등을 서로 다른 수치로 할 수 있고, 나아가서는 후에 상세하게 설명하는 PHT 처리 후의 에칭량을 서로 다른 것으로 할 수 있다. 또한, 암모니아 가스의 분압을 불화 수소 가스의 분압보다도 작게 했을 때의 화학 반응은, BPSG막(101)과 혼합 가스의 화학 반응에 의해 반응 생성물(101')의 생성 속도가 결정되는 반응 율속(律速)이 아니라, 불화 수소 가스의 공급 유량에 의해 반응 생성물(101')의 생성 속도가 결정되는 공급 율속 반응이 된다고 생각된다.
반응 생성물(101')이 충분히 형성되고, COR 처리가 종료하면 처리 공간(46)이 강제 배기되어 감압된다. 이것에 의해, 불화 수소 가스나 암모니아 가스가 처리 공간(46)으로부터 강제적으로 배출된다. 처리 공간(46)의 강제 배기가 종료하면, 반입출구(53)가 개구시켜지고, 웨이퍼(W)는 웨이퍼 반송 기구(17)에 의해 처리 공간(46)으로부터 반출되어 PHT 처리 장치(4)의 처리 공간(21)에 반입된다. 이상과 같이 하여 COR 처리 공정이 종료한다.
PHT 처리 장치(4)에 있어서, 웨이퍼(W)는 표면을 상면으로 한 상태에서 처리 공간(21) 내에 있어서 탑재대(23) 상에 탑재된다. 이 경우, 웨이퍼(W)는 하면을 복수의 지지 핀(40)으로 지지된 상태에서 탑재대(23)의 상면을 덮고 있는 커버(35) 상에 탑재된다. 또한, 상술한 바와 같이 웨이퍼(W)는 탑재대(23)의 상면과 같은 정도의 직경인 것에 대하여, 커버(35)는 웨이퍼(W)보다도 큰 직경을 갖고 있다. 또한, 웨이퍼(W) 및 커버(35)는 어느 것이나 중심을 탑재대(23)의 상면의 중심에 일치시킨 상태에서 탑재대(23) 상에 탑재되어 있다. 이 때문에, 웨이퍼(W)의 하면 전체는 커버(35)로 완전히 덮이고, 웨이퍼(W)의 하면에 대하여 탑재대(23)의 상면이 드러나는 상태가 되지 않는다.
이렇게 해서, PHT 처리 장치(4)의 처리 공간(21) 내에 웨이퍼(W)가 반입된 후, 반송 아암(17a)이 처리 공간(21)으로부터 퇴출시켜진다. 그 후, 처리 공간(21)이 밀폐되고, PHT 처리 공정이 개시된다. PHT 처리에서는, 처리 공간(21) 내가 배기되면서 고온의 가열 가스가 처리 공간(21) 내에 공급되어, 처리 공간(21) 내가 승온된다. 또한, 탑재대(23)의 이면에 마련된 히터(43)의 가동에 의해, 탑재대(23) 상에 탑재된 웨이퍼(W)가 가열된다. 이 경우, 탑재대(23)의 상면의 지지 핀(41)이 커버(35)의 하면에 마련된 오목부(42)에 수용되고, 커버(35)의 하면이 탑재대(23)의 상면에 밀착한 상태가 되어 있다. 이것에 의해, 히터(43)의 열이 탑재대(23)의 상면 및 커버(35)를 거쳐 웨이퍼(W)에 효율적으로 전달된다. 이 경우, 커버(35)의 두께를 예를 들면 1㎜ 내지 10㎜ 정도로 하고, 커버(35)의 상면의 지지 핀(40)의 높이를 예를 들면 200㎛ 정도로 해두면, 탑재대(23)의 상면으로부터 웨이퍼(W)에 효율적으로 열을 전달할 수 있다.
이것에 의해, 상기 COR 처리에 의해 생긴 반응 생성물(101')이 가열되어 기화하고, 콘택트홀(H)의 하방으로부터 콘택트홀(H) 내를 통해, HDP-SiO2막의 외측[웨이퍼(W)의 외부]에 배출된다. 즉, 도 8에 도시하는 바와 같이 BPSG막(101)으로부터 반응 생성물(101')이 제거되는 것에 의해, Si층(100)의 상방에 콘택트홀(H)의 바닥부와 연통하는 공간(H')이 형성된다. 이와 같이, COR 처리 후에, PHT 처리를 실행하는 것에 의해 반응 생성물(101')이 제거되고, BPSG막(101)을 등방적으로 드라이 에칭할 수 있다.
이렇게 하여, COR 처리의 후에 PHT 처리를 실시함으로써, BPSG막(101)을 소정의 깊이까지 에칭(제거)할 수 있다. 또한, 상술한 COR 처리에 있어서는, 실리콘 산화막인 HDP-SiO2막(110)에 대해서도 혼합 가스와의 화학 반응이 약간 생기기 때문에, HDP-SiO2막(110)의 표면이 변질되어져 소량의 반응 생성물이 생겨져 있다. 그러나, 상술한 바와 같이 BPSG막(101)과 HDP-SiO2막(110)은 반응 생성물의 생성량이 서로 달라서, HDP-SiO2 막(110)에 있어서 반응 생성물이 생성된 깊이는, BPSG막(101)에 있어서 반응 생성물(101')이 생성된 깊이와 비교하여 매우 작다. 그 때문에 PHT 처리에 의해 HDP-SiO2막(110)에서 반응 생성물이 제거되는 깊이, 즉 HDP-SiO2막(110)의 에칭량은 BPSG막(110)의 에칭량과 비교하여 매우 적은 양으로 억제할 수 있다. 이렇게, COR 처리에 있어서 혼합 가스 중의 암모니아 가스의 분압을 불화 수소 가스의 분압보다도 작게 조절하는 것에 의해, 각 실리콘 산화막[BPSG막(101), HDP-SiO2막(110)]의 PHT 처리 후의 에칭량을 각각 조절할 수 있다. 즉, 에칭 선택비를 조절할 수 있다. 본 실시형태에 있어서는 BPSG막(101)의 에칭 선택비를 HDP-SiO2막(110) 등의 다른 구조에 대해 높게할 수 있다.
PHT 처리가 종료하면, 가열 가스의 공급이 정지됨과 동시에 히터(43)의 가동이 정지되고, PHT 처리 장치(4)의 반입출구가 열린다. 그 후, 웨이퍼(W)는 웨이퍼 반송 기구(17)에 의해 처리 공간(21)으로부터 반출되고, 로드록실(3)에 되돌려진다. 이렇게 해서, PHT 처리 장치(4)에 있어서 PHT 처리 공정이 종료한다.
웨이퍼(W)가 로드록실(3)에 되돌려지고, 로드록실(3)이 밀폐된 후, 로드록실(3)과 반송실(12)이 연통하게 된다. 그리고, 웨이퍼 반송 기구(11)에 의해 웨이퍼(W)가 로드록실(3)로부터 반출되고, 캐리어 탑재대(13) 상의 캐리어(13a)에 되돌려진다. 이상과 같이 해서 처리 시스템(1)에 있어서 일련의 처리 공정이 종료한다.
또한, 처리 시스템(1)에 있어서 에칭 처리가 종료한 후의 웨이퍼(W)는, 다른 처리 시스템에 있어서 예를 들면 CVD 장치 등의 성막 장치에 반입되어, 웨이퍼(W)에 대하여 예컨대 CVD법 등에 의한 성막 처리가 실행된다. 이러한 성막 처리에 있어서는 도 9에 도시하는 바와 같이 콘택트홀(H) 및 공간(H')을 메우도록 성막이 실행된다. 이것에 의해, 콘택트홀(H) 및 공간(H') 내에 커패시터(capacitor)(C)가 형성된다. 커패시터(C)는 게이트부(G)의 사이에 있어서, HDP-SiO2막(110) 및 BPSG막(101)을 관통하도록 형성되고, 커패시터(C)의 하단부는 공간(H') 내에 있어서 Si층(100)의 상면에 접속된다.
이러한 처리 시스템(1)에 의하면, PHT 처리 장치(4)의 탑재대(23)의 상면이 실리콘제의 커버(35)로 덮여 있기 때문에, 탑재대(23)의 상면으로부터 웨이퍼(W)의 하면으로의 알루미늄 성분의 전사가 방지된다. 이 때문에, 웨이퍼 하면의 금속 오염이 회피된다. 또한, 탑재대(23)의 상면으로부터 웨이퍼(W)의 하면으로의 알루미늄 성분의 전사가 방지되므로, 히터(43)의 가열 온도를 높게 할 수 있어, PHT 처리 장치(4)에 있어서 웨이퍼(W)의 처리 온도를 높게 하여 처리 시간을 단축할 수 있다.
이상, 본 발명의 적합한 실시형태에 대해서 설명했지만 본 발명은 이러한 예에 한정되지 않는다. 당업자라면 특허청구의 범위에 기재된 기술적 사상의 범위 내에 있어서, 각종 변경예 또는 수정예에 상도(想到)할 수 있는 것은 명확하고, 그것들에 관해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 이해된다.
예컨대, PHT 처리 장치(4)의 탑재대(23)의 상면을 덮는 커버(35)의 재질은 실리콘 이외에, 탄화 실리콘(SiC), 질화 알루미늄(AlN), 산화 실리콘(SiO2) 등도 이용할 수 있다. 다만, 산화 실리콘은 초핑(chopping)의 문제가 있고, 질화 알루미늄, 탄화 실리콘은 고액이다. 그 때문에, 커버(35)의 재질은 실리콘이 적당하다. 또한, 실리콘제의 커버(35)는 웨이퍼(W)와 경도가 동일하여, 웨이퍼(W) 하면과의 접촉에 의한 소모도 적다고 생각된다.
또한, 커버(35)의 상면에는 지지 핀(40)을 마련하지 않아도 좋다. 또한, 커버(35) 하면의 오목부(42)도 생략할 수 있다. 단지, 탑재대(23)의 상면에 지지 핀(41)이 마련되어 있는 경우는, 커버(35)의 하면을 탑재대(23)의 상면에 밀착시키기 위해서 오목부(42)를 마련하는 것이 바람직하다.
처리 공간(46)에 공급되는 가스의 종류는 불화 수소 가스와 암모니아 가스의 조합에 한정되지는 않는다. 예를 들면, 처리 공간(46)에 공급되는 불활성 가스는 아르곤 가스만이어도 좋다. 또한, 이러한 불활성 가스는 그 밖의 불활성 가스, 예컨대 헬륨 가스(He), 크세논 가스(Xe) 중 어느 것이어도 좋고, 또는 아르곤 가스, 질소 가스, 헬륨 가스, 크세논 가스 중 2종류 이상의 가스를 혼합한 것이어도 좋다.
처리 시스템(1)의 구조는 이상의 실시형태에 도시한 것에 한정되지는 않는다. 예를 들면, COR 처리 장치, PHT 처리 장치 이외에, 성막 장치를 구비한 처리 시스템이어도 좋다. 예를 들면, 도 10에 도시하는 처리 시스템(90)과 같이, 웨이퍼 반송 기구(91)를 구비한 공통 반송실(92)을 반송실(12)에 대하여 로드록실(93)을 거쳐 연결시키고, 이 공통 반송실(92)의 주위에 COR 처리 장치(95), PHT 처리 장치(96), 예를 들면 CVD 장치 등의 성막 장치(97)를 배치하여 마련한 구성이어도 좋다. 이 처리 시스템(90)에 있어서는 웨이퍼 반송 기구(91)에 의해 로드록실(92), COR 처리 장치(95), PHT 처리 장치(96), 성막 장치(97)에 대하여 웨이퍼(W)를 각각 반입출시키도록 되어 있다. 공통 반송실(92) 내는 진공흡인 가능하게 되어 있다. 즉, 공통 반송실(92) 내를 진공 상태로 하는 것에 의해, PHT 처리 장치(96)로부터 반출된 웨이퍼(W)를 대기 중의 산소에 접촉시키지 않고, 성막 장치(97)에 반입할 수 있다. 따라서, PHT 처리 후의 웨이퍼(W)에 자연 산화막이 부착되는 것을 방지할 수 있어, 성막[커패시터(C)의 형성]을 적합하게 실행할 수 있다.
또한, 처리 시스템(1)에 있어서 처리되는 기판의 구조는 이상의 실시형태에서 설명한 것에는 한정되지 않는다. 또한, 처리 시스템(1)에서 실시되는 에칭은 실시형태에 도시한 것과 같은 커패시터(C)의 형성 전에 콘택트홀(H)의 바닥부에 행하기 위한 것에는 한정되지 않고, 본 발명은 여러가지 실리콘 산화막의 제거 처리에 적용할 수 있다. 처리 시스템(1)에서 에칭을 실시하는 대상물이 되는 실리콘 산화막은 BPSG막에는 한정되지 않고, 예컨대 HDP-SiO2막 등 다른 종류의 실리콘 산화막이어도 좋다. 이 경우도, 실리콘 산화막의 종류에 따라 COR 처리 공정에 있어서 실리콘 산화막의 온도 및 혼합 가스 중의 불화 수소 가스의 분압을 조절하는 것에 의해, 반응 생성물이 포화 상태로 되는 깊이, 에칭량 등을 제어할 수 있다. 특히, 종래의 자연 산화막이나 케미컬 산화막에 있어서 행해지고 있었던 에칭 방법보다도, 반응 생성물이 포화 상태로 되는 깊이를 깊게 하고, 또한 에칭량을 향상시키는 것이 가능하다.
또한, 기판에 형성된 CVD계 산화막에 대해서는, 그 CVD계 산화막의 성막에 이용되는 CVD법의 종류는 특히 한정되지 않는다. 예컨대, 열 CVD법, 상압 CVD법, 감압 CVD법, 플라즈마 CVD법 등이어도 좋다.
또한, 본 발명은 CVD계 산화막 이외의 실리콘 산화막, 예컨대 자연 산화막, 레지스트 제거 공정 등에 있어서 약액 처리에 의해 생긴 케미컬 산화막, 열산화법에 의해 형성된 열산화막 등의 실리콘 산화막의 에칭에 적용할 수 있다. 이러한 CVD계 산화막 이외의 실리콘 산화막에 있어서도, COR 처리에 있어서 불화 수소 가스의 분압과 실리콘 산화막의 온도를 조절하는 것에 의해 에칭량을 증감시킬 수 있다.
예컨대, 앞의 처리 공정(레지스트 제거 공정 등)에서 처리된 후, 다음 처리 공정(성막 공정)이 실행되기까지의 사이에 웨이퍼(W)가 장시간 방치되고, 웨이퍼(W) 상에 자연 산화막이 두껍게 형성되어 버린 경우라도, 다음 처리 공정을 행하기 직전에 본 발명을 적용하여 자연 산화막의 제거 공정을 실행하는 것에 의해, 자연 산화막을 충분히 제거할 수 있다. 따라서, 앞의 처리 공정이 종료한 후 자연 산화막의 제거 공정이나 다음 처리 공정을 실시할 때까지의 기다리는 시간을 연장하는 것이 가능하다. 그 때문에, 관리 시간(Q-time)에 자유도를 갖게 할 수 있다.
또한, 웨이퍼(W) 상에 자연 산화막과 층간 절연막 등의 다른 실리콘 산화막(BPSG) 등이 혼재하고 있어, 자연 산화막만을 제거하고 싶은 경우는, COR 처리에 있어서 웨이퍼(W)의 온도를 조금 낮게 하거나 또는 혼합 가스 중의 불화 수소 가스의 분압을 낮게 조절하면 좋다. 예를 들면, 웨이퍼(W)의 온도를 약 30℃ 이하, 혼합 가스 중의 불화 수소 가스의 분압을 약 15mTorr(약 2.0OPa) 이하로 해도 좋다. 이것에 의해, 층간 절연막 등의 다른 실리콘 산화막의 변질을 억제하면서, 자연 산화막을 효율적으로 변질시킬 수 있다. 즉, 다른 구조의 손상을 억제하면서, 자연 산화막을 효율적으로 제거할 수 있다.
웨이퍼 상에 자연 산화막과 다른 종류의 실리콘 산화막 등이 혼재하는 것으로서는, 예를 들면 도 11에 도시하는 바와 같은 구조가 있다. 도 11에 있어서, 웨이퍼(W')의 표면에는 Si층(150)이 형성되어 있고, 그 상면에 게이트 전극(151)을 갖는 게이트부(G')가 2개 늘어서서 마련되어 있다. 각 게이트부(G')는 게이트 전극[151(SiO2층)], 하드 마스크(HM)층[152(SiN층)] 및 측벽부[사이드월(153)]를 구비하고 있다. 즉, Si층(150)의 상면에 게이트 산화막인 2개의 SiO2막(155)이 형성되고, 각 SiO2막(155)의 상면에 게이트 전극(151)으로서의 Poly-Si층이 각각 형성되며, 각 Poly-Si층[게이트 전극(151)]의 상면에 SiN층[하드 마스크(HM)층(152)]이 각각 형성되어 있다. 그리고, 각 SiO2막(155), Poly-Si층[게이트 전극(151)], SiN층[하드 마스크(HM)층(152)]의 양 측면에, 절연체로 이루어지는 측벽부(153)가 각각 형성되어 있다. 또한, 이들 2개의 게이트부(G')를 덮도록 하여, 층간 절연막인 BPSG막(156)이 형성되고, BPSG막(156)의 상면에 PE-SiO2막(157)이 형성되어 있다. 이 PE-SiO2막(157)은 플라즈마 CVD(PECVD; Plasma Enhanced CVD)법을 이용하여 형성된 CVD계의 실리콘 산화막이다. 2개의 게이트부(G')의 사이[측벽부(153)의 사이]에는 PE-SiO2막(157)과 BPSG막(156)을 관통하도록, 콘택트홀(H)이 형성되어 있다. 콘택트홀(H)의 바닥부에 있어서는, Si층(150)이 노출시켜져 있고, 이 Si층(150)에 자연 산화막(160)이 형성된다. 즉, 이 구조에 있어서는 3종류의 실리콘 산화막, 즉 자연 산화막(160), BPSG막(156) 및 PE-SiO2막(157)이 혼재하고 있다. 이러한 웨이퍼(W')로부터 자연 산화막(160)을 제거할 경우도, 웨이퍼(W')의 온도와 혼합 가스 중의 불화 수소 가스의 분압을 적당히 조절하는 것에 의해, BPSG막(156) 및 PE- SiO2막(157)의 손상(CD 시프트)을 억제하면서, 자연 산화막(160)을 선택적으로 제거할 수 있다. 또한, 자연 산화막(160)의 두께에 따라 웨이퍼(W')의 온도와, 혼합 가스 중의 불화 수소 가스의 분압을 조절하면, 장기간 방치되어 두껍게 형성된 자연 산화막(160)이라도, 확실하게 제거할 수 있다. 또한, 이러한 웨이퍼(W')에 대하여 자연 산화막(160)의 제거 후에 행해지는 커패시터의 형성(성막 처리)에 있어서는, 콘택트홀(H)의 바닥부에 노출된 Si층(150)으로부터 자연 산화막(160)이 제거되어 있는 것에 의해, 커패시터의 하단부를 Si층(150)에 확실하게 접속할 수 있다.
실시예
PHT 처리 장치의 탑재대의 상면을 커버로 덮지 않은 경우(비교예)와 커버로 덮은 경우(실시예)에 있어서, 웨이퍼 하면으로의 알루미늄 전사량을 비교했다. 또한, 알루미늄 전사량은 ICP-Mass로 측정했다. 비교예의 경우, 도 12에 도시되는 바와 같이 탑재대의 상면의 온도가 100℃ 정도가 되면, 웨이퍼 하면으로의 알루미늄 전사량이 3×1O10 원자/cm2을 넘어버려 무시할 수 없는 금속 오염이 생겼다. 한편, 실시예의 경우, 도 13에 도시되는 바와 같이 탑재대의 상면의 온도가 300℃ 정도가 되어도, 웨이퍼 하면으로의 알루미늄 전사량이 5×1O9 원자/cm2 정도여서, 무시할 수 있는 정도의 금속 오염밖에 생기지 않았다.
산업상 이용가능성
본 발명은 실리콘 기판의 열처리에 적용할 수 있다.
도 1은 BPSG막의 에칭을 행하기 전의 웨이퍼의 표면 구조를 도시한 개략 종단면도,
도 2는 처리 시스템의 개략 평면도,
도 3은 PHT 처리 장치의 구성을 도시한 설명도,
도 4는 탑재대의 단면도,
도 5는 탑재대의 평면도,
도 6은 COR 처리 장치의 구성을 도시한 설명도,
도 7은 COR 처리 후의 웨이퍼의 상태를 도시한 개략 종단면도,
도 8은 PHT 처리 후의 웨이퍼의 상태를 도시한 개략 종단면도,
도 9는 성막 처리 후의 웨이퍼의 상태를 도시한 개략 종단면도,
도 10은 다른 실시형태에 따른 처리 시스템의 개략 평면도,
도 11은 다른 실시형태에 따른 웨이퍼의 표면 구조를 도시한 개략 종단면도,
도 12는 커버가 없는 비교예에 의한 웨이퍼 하면으로의 알루미늄 전사량을 도시한 그래프,
도 13은 커버가 있는 실시예에 의한 웨이퍼 하면으로의 알루미늄 전사량을 도시한 그래프.
도면의 주요 부분에 대한 부호의 설명
W : 웨이퍼 1 : 처리 시스템
4 : PHT 처리 장치 5 : COR 처리 장치
8 : 제어 컴퓨터 20 : 챔버
21 : 처리 공간 23 : 탑재대
26 : 가스 공급 기구 28 : 배기 기구
35 : 커버 36 : 웨이퍼 승강 기구
40, 41 : 지지 핀 42 : 오목부
43 : 히터

Claims (7)

  1. 실리콘 기판을 열처리하는 열처리 장치에 있어서,
    실리콘 기판을 탑재시켜 가열하는 탑재대와,
    상기 탑재대 상에 놓이는 실리콘 기판의 주연부를 지지하기 위한 복수의 지지 클로(claw)를 구비하는 승강 기구를 포함하며,
    상기 탑재대의 상면의 외주에는 상기 승강 기구의 승강 시에 상기 지지 클로가 수용되어 관통하는 복수의 절결부가 마련되며,
    상기 탑재대로부터 실리콘 기판의 하면으로의 금속 오염을 억제하기 위하여 상기 탑재대 상면이 실리콘 기판의 하면을 향하여 비노출되도록, 상기 탑재대의 상면에, 실리콘, 탄화 실리콘, 산화 실리콘 중 어느 하나로 이루어지며 상기 탑재대의 상면 전체를 덮는 커버를 배치한 것을 특징으로 하는
    열처리 장치.
  2. 제 1 항에 있어서,
    상기 커버는 원판 형상이고, 상기 탑재대 상에 탑재되는 원판 형상의 실리콘 기판보다도 큰 직경을 갖는 것을 특징으로 하는
    열처리 장치.
  3. 제 1 항에 있어서,
    상기 커버의 상면에, 실리콘 기판의 하면을 지지하는 복수의 지지 핀이 마련되어 있는 것을 특징으로 하는
    열처리 장치.
  4. 제 1 항에 있어서,
    상기 커버의 하면에, 상기 탑재대의 상면에 마련된 복수의 지지 핀을 수용하기 위한 오목부가 마련되어 있는 것을 특징으로 하는
    열처리 장치.
  5. 삭제
  6. 실리콘 기판의 상면에 형성된 실리콘 산화막을 제거하는 처리 시스템에 있어서,
    실리콘 기판의 상면에 불화 수소 가스 및 암모니아 가스를 포함하는 혼합 가스를 공급하는 것에 의해, 실리콘 기판의 상면에 형성된 실리콘 산화막을 반응 생성물막으로 변질시키는 COR 처리 장치와, 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 열처리 장치를 구비하는 것을 특징으로 하는
    처리 시스템.
  7. 제 1 항에 있어서,
    상기 커버의 두께가 1㎜ 내지 10㎜인 것을 특징으로 하는
    열처리 장치.
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JP2004296482A (ja) * 2003-03-25 2004-10-21 Dainippon Screen Mfg Co Ltd 基板処理装置
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007087A (ja) * 1999-06-22 2001-01-12 Nec Kyushu Ltd 枚葉式プラズマアッシング装置
JP2004296482A (ja) * 2003-03-25 2004-10-21 Dainippon Screen Mfg Co Ltd 基板処理装置
KR20060022726A (ko) * 2005-02-18 2006-03-10 동경 엘렉트론 주식회사 기판의 처리 방법, 고체 촬상 소자의 제조 방법, 박막디바이스의 제조 방법 및 프로그램을 기록한 기록 매체

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