CN109427647B - 隔离结构的制作方法 - Google Patents

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Abstract

本发明公开一种隔离结构的制作方法，包括下列步骤。首先，提供一半导体基底。在半导体基底中形成一沟槽。进行第一成膜制作工艺，用以于半导体基底上以及沟槽中共形地形成第一介电层。进行退火制作工艺，用以使第一介电层被密实化而成为第二介电层。第二介电层的厚度小于第一介电层的厚度。在退火制作工艺之后，进行第二成膜制作工艺，用以于第二介电层上以及沟槽中形成第三介电层。第三介电层与第二介电层将沟槽填满。

Description

隔离结构的制作方法
技术领域
本发明涉及一种隔离结构的制作方法，尤其是涉及一种于沟槽中形成隔离结构的制作方法。
背景技术
半导体集成电路的技术随着时间不断地进步成长，每个新世代制作工艺下的产品都较前一个世代具有更小且更复杂的电路设计。在各芯片区域上的功能元件因产品革新需求而必须使其数量与密度不断地提升，当然也就使得各元件几何尺寸需越来越小。此外，在集成电路中设置有隔离结构来改善相邻元件之间的电性干扰状况，而此些隔离结构的几何尺寸也因为集成电路的集成度(integrity)不断地提升而须随之缩小，使得制作隔离结构的困难度增加并衍生许多制作工艺问题而影响到产品的生产良率与操作表现。
发明内容
本发明提供了一种隔离结构的制作方法，利用退火制作工艺来密实化(densify)形成于沟槽中的第一介电层，由此改善后续将沟槽填满后发生空隙(void)的问题，进而达到改善生产良率与隔离结构品质的效果。
本发明的一实施例提供一种隔离结构的制作方法，包括下列步骤。首先，提供一半导体基底。在半导体基底中形成一沟槽。接着，进行一第一成膜制作工艺，用以于半导体基底上以及沟槽中共形地形成一第一介电层。然后，进行一退火制作工艺，用以使第一介电层被密实化而成为一第二介电层。第二介电层的厚度小于第一介电层的厚度。在退火制作工艺之后，进行一第二成膜制作工艺，用以于第二介电层上以及沟槽中形成一第三介电层。第三介电层与第二介电层将沟槽填满。
附图说明
图1至图5为本发明一实施例的隔离结构的制作方法示意图，其中
图2为图1之后的状况示意图；
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图。
主要元件符号说明
10 半导体基底
20 衬层
30 第一介电层
40 第二介电层
50 第三介电层
91 第一成膜制作工艺
92 退火制作工艺
93 第二成膜制作工艺
100 隔离结构
D1 第一方向
D2 第二方向
SW 侧壁
T20 第一厚度
T31 第二厚度
T32 第三厚度
T41 第四厚度
T42 第五厚度
T50 第六厚度
TR 沟槽
具体实施方式
请参阅图1至图5。图1至图5所绘示为本发明一实施例的隔离结构的制作方法示意图。本实施例提供一种隔离结构的制作方法，包括下列步骤。首先，如图1与所示，提供一半导体基底10，然后于半导体基底10中形成一沟槽TR。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。沟槽TR可通过一蚀刻制作工艺例如各向异性(anisotropic)蚀刻制作工艺于半导体基底10的厚度方向(例如图1中所示的第一方向D1)朝半导体基底10进行蚀刻而形成，但并不以此为限。在本发明的其他实施例中，也可视需要以其他方式形成沟槽TR。值得说明的是，沟槽TR于一水平方向(例如图1中所示的第二方向D2)上的宽度较佳小于沟槽TR于第一方向D1上的深度，也就是说沟槽TR可唯一具有较高深宽比(aspect ratio)的沟槽，但并不以此为限。
接着，如图2至图3所示，进行一第一成膜制作工艺91，用以于半导体基底10上以及沟槽TR中共形地(conformally)形成一第一介电层30。在一些实施例中，可视需要于第一成膜制作工艺91之前，先于半导体基底10上以及沟槽TR中共形地形成一衬层(liner)20，衬层20可包括以氧化处理方式例如临场蒸气产生(In-Situ Steam Generation，ISSG)技术所形成的氧化物层，但并不以此为限。在一些实施例中，也可视需要以其他适合的制作工艺方式或/及其他适合的材料来形成衬层20，而在一些实施例中也可不形成衬层20而直接形成第一介电层30。换句话说，在先形成有衬层20的状况下，第一介电层30可共形地形成于衬层20上。当衬层20以ISSG方式形成时，其厚度(例如图2中所示的第一厚度T20)相对较薄但也相对较均匀，也就是说，在第一方向D1上形成于半导体基底10的上表面上的衬层20的厚度可大体上与形成于沟槽TR的侧壁SW上的衬层20的厚度相同，但并不以此为限。此外，衬层20的第一厚度T20较佳小于第一介电层30的厚度。举例来说，在第一方向D1上形成于半导体基底10上的第一介电层30可具有一第二厚度T31，在第二方向D2上形成于沟槽TR的侧壁SW上的第一介电层30可具有一第三厚度T32，而衬层20的第一厚度T20可小于第二厚度T31与第三厚度T32，但并不以此为限。
值得说明的是，第一介电层30并未将沟槽TR填满，故衬层20的第一厚度T20与第一介电层30的第三厚度T32的和较佳小于沟槽TR于第二方向D2上的宽度的一半。此外，在一些实施例中，用以形成第一介电层30的第一成膜制作工艺91可包括沉积制作工艺例如原子层沉积(atomic layer deposition，ALD)制作工艺，而第一介电层30的材料可包括氧化物例如氧化硅，但并不以此为限。在一些实施例中，也可视需要使用其他适合的制作工艺(例如其他适合的化学气相沉积制作工艺或物理气相沉积制作工艺)或/及其他适合的材料(例如其他适合的氧化物介电材料、氮化物介电材料或/及氮氧化物介电材料)来形成第一介电层30。由于衬层20与第一介电层30可用不同的制作工艺方式形成，故衬层20与第一介电层30可具有不同的密度大小。举例来说，当衬层20为以ISSG方式形成的氧化物层而第一介电层30为以ALD制作工艺形成的氧化物层时，衬层20的密度可大于第一介电层30的密度，但并不以此为限。
接着，如图3至图4所示，进行一退火制作工艺92，用以使第一介电层30被密实化(densify)而成为一第二介电层40。在一些实施例中，第二介电层40可通过对第一介电层30以及衬层20进行退火制作工艺92而形成，但并不以此为限。在未形成有衬层20的状况下，第二介电层40也可仅通过对第一介电层30进行退火制作工艺92而形成。由于第二介电层40可通过退火制作工艺92对第一介电层30产生密实化效果而形成，故第二介电层40的厚度小于第一介电层30的厚度，且第二介电层40的密度大于第一介电层30的密度。举例来说，在第一方向D1上形成于半导体基底10上的第二介电层40可具有一第四厚度T41，在第二方向D2上形成于沟槽TR的侧壁SW上的第二介电层40可具有一第五厚度T42，第四厚度T41小于第一介电层30的第二厚度T31，而第五厚度T42小于第一介电层30的第三厚度T32。此外，退火制作工艺92中所使用的制作工艺气体可视第一介电层30的材料状况进行选择搭配，用于协助于退火制作工艺92的高温环境下对于第一介电层30产生密实化的效果。举例来说，在一些实施例中，当第一介电层30为氧化物层例如氧化硅层时，退火制作工艺92的制作工艺气体可包括氮气、氩气、氢气或其他适合的气体，但并不以此为限。
然后，如图4至图5所示，在退火制作工艺92之后，进行一第二成膜制作工艺93，用以于第二介电层40上以及沟槽TR中形成一第三介电层50，且第三介电层50与第二介电层40将沟槽TR填满而形成隔离结构100。在一些实施例中，可视需要利用例如一化学机械研磨(chemical mechanical polishing，CMP)制作工艺将沟槽TR以外的第三介电层50与第二介电层40移除，但并不以此为限。隔离结构100可被视为一种沟槽隔离(trench isolation)结构，而隔离结构100可用于隔离半导体基底10上的不同区域，例如可用以定义出半导体存储单元阵列中或/及不同晶体管所对应的主动区(active area)，但并不以此为限。
在一些实施例中，用以形成第三介电层50的第二成膜制作工艺93可包括沉积制作工艺例如原子层沉积(ALD)制作工艺，而第三介电层50的材料可包括氧化物例如氧化硅，但并不以此为限。在一些实施例中，也可视需要使用其他适合的制作工艺(例如其他适合的化学气相沉积制作工艺或物理气相沉积制作工艺)或/及其他适合的材料(例如其他适合的氧化物介电材料、氮化物介电材料或/及氮氧化物介电材料)来形成第三介电层50。换句话说，在一些实施例中，第三介电层50、第二介电层40以及上述的第一介电层30可分别包括氧化硅层，第三介电层50的密度与上述的第一介电层30的密度相近，故第二介电层40的密度也大于第三介电层50的密度。由于沟槽TR中在形成第三介电层50以填满沟槽TR之前已经先形成有第一介电层30并将第一介电层30密实化，故可减少第三介电层50于沟槽TR中所占的比例，进而可降低沟槽TR中密度较低的介电材料中产生空隙(void)的机会并可降低于后续其他高温制作工艺中使得空隙成长变大而引发其他不良影响的状况发生。因此，在一些实施例中，第二介电层40的厚度(例如上述的第四厚度T41与第五厚度T42)较佳可大于第三介电层50的厚度(例如图5中所示的第六厚度T50)，用以使沟槽TR中第二介电层40所占的比例高于第三介电层50，但并不以此为限。换句话说，上述的第一介电层30的厚度(例如上述的第二厚度T31与第三厚度T32)也大于第三介电层50的第六厚度T50。
如图3至图5所示，第一成膜制作工艺91、退火制作工艺92以及第二成膜制作工艺93可于同一机台中依序进行，且第一成膜制作工艺91、退火制作工艺92以及第二成膜制作工艺93可于同一制作工艺腔室中依序进行，由此可避免外界环境影响等问题，但本发明并不以此为限。在一些实施例中，第一成膜制作工艺91、退火制作工艺92以及第二成膜制作工艺93也可视需要于不同机台或/及不同制作工艺腔室中进行。此外，在一些实施例中，退火制作工艺92的制作工艺温度高于第一成膜制作工艺91的制作工艺温度以及第二成膜制作工艺93的制作工艺温度。举例来说，第一成膜制作工艺91与第二成膜制作工艺93的制作工艺温度可约为400℃至500℃，而退火制作工艺92的制作工艺温度可高于600℃，但并不以此为限。当第一成膜制作工艺91、退火制作工艺92以及第二成膜制作工艺93于同一制作工艺腔室中进行时，可于第一成膜制作工艺91结束之后将制作工艺腔室的温度加温至退火制作工艺92的制作工艺温度，并于退火制作工艺92结束之后将制作工艺腔室的温度降温至第二成膜制作工艺93的制作工艺温度，但并不以此为限。
综上所述，在本发明的隔离结构的制作方法中，在填满沟槽之前先对形成于沟槽中且未填满沟槽的第一介电层进行退火制作工艺而使得第一介电层被密实化而成为密度较高且厚度较薄的第二介电层，并于退火制作工艺之后再形成第三介电层以填满沟槽而形成隔离结构。通过本发明的制作方法，可降低沟槽中密度较低的第三介电层所占的比例，由此避免于沟槽中的介电层内产生空隙以及于后续其他高温制作工艺中使得空隙成长变大而引发的其他问题，故可因此达到提升制作工艺良率的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (10)

1.一种隔离结构的制作方法，包括：
提供一半导体基底；
在该半导体基底中形成一沟槽；
进行一第一成膜制作工艺，用以于该半导体基底上以及该沟槽中共形地形成一第一介电层；
在该第一介电层形成之前，该半导体基底上以及该沟槽中共形地形成一衬层，其中该第一介电层共形地形成于该衬层上，且该衬层的厚度小于该第一介电层的该厚度；
进行一退火制作工艺，用以使该第一介电层和该衬层被密实化而成为一第二介电层，其中该第二介电层的厚度小于该第一介电层的厚度；以及
在该退火制作工艺之后，进行一第二成膜制作工艺，用以于该第二介电层上以及该沟槽中形成一第三介电层，其中该第三介电层与该第二介电层将该沟槽填满，
其中该第一介电层的该厚度大于该第三介电层的厚度，该第二介电层的该厚度大于该第三介电层的厚度。
2.如权利要求1所述的隔离结构的制作方法，其中该第二介电层的密度大于该第一介电层的密度。
3.如权利要求1所述的隔离结构的制作方法，其中该第二介电层的密度大于该第三介电层的密度。
4.如权利要求1所述的隔离结构的制作方法，其中该第一介电层、该第二介电层以及该第三介电层分别包括氧化硅层。
5.如权利要求1所述的隔离结构的制作方法，其中该第一成膜制作工艺、该退火制作工艺以及该第二成膜制作工艺于同一机台中依序进行。
6.如权利要求5所述的隔离结构的制作方法，其中该第一成膜制作工艺、该退火制作工艺以及该第二成膜制作工艺于同一制作工艺腔室中依序进行。
7.如权利要求1所述的隔离结构的制作方法，其中该退火制作工艺的制作工艺温度高于该第一成膜制作工艺的制作工艺温度以及该第二成膜制作工艺的制作工艺温度。
8.如权利要求1所述的隔离结构的制作方法，其中该退火制作工艺的制作工艺气体包括氮气、氩气或氢气。
9.如权利要求1所述的隔离结构的制作方法，其中该第一成膜制作工艺以及该第二成膜制作工艺分别包括一原子层沉积制作工艺。
10.如权利要求1所述的隔离结构的制作方法，其中该衬层的密度大于该第一介电层的密度。
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