JP2010153583A

JP2010153583A - 半導体装置の製造方法

Info

Publication number: JP2010153583A
Application number: JP2008330035A
Authority: JP
Inventors: Keiji Sakamoto; 圭司坂本; Taku Ogura; 卓小倉; Masashige Morikazu; 正成盛一
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-12-25
Filing date: 2008-12-25
Publication date: 2010-07-08
Also published as: US7947568B2; US20100167493A1

Abstract

【課題】微細なＳＴＩ溝であっても、空孔を形成させることなく絶縁膜を埋め込むことができる。
【解決手段】本発明の半導体装置の製造方法は、基板１０１にＳＴＩ溝を形成する工程と、ＳＴＩ溝の側壁及び底面に熱酸化膜１０４を形成する工程と、ＳＴＩ溝の底部に位置する熱酸化膜１０４の表面をプラズマ処理する工程と、ＳＴＩ溝の内部にＣＶＤ法により絶縁膜１０５を形成する工程と、を含む。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関する。

近年、半導体装置の微細化が進んでいる。半導体装置では、個々の素子を分離する構造としてＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造の素子分離膜が用いられている。ＳＴＩは、半導体基板に、例えばシリコン窒化膜パターンをマスクに溝（以下、「ＳＴＩ溝」ともいう）を形成し、この溝にシリコン酸化膜などの絶縁膜を埋め込むことによって形成されている。

絶縁膜は、化学気相成長（ＣＶＤ）法などで形成されるが、ＣＶＤ法で絶縁膜成膜前にはＳＴＩ溝底面を熱酸化してこれらの表面に薄いシリコン酸化膜を形成している。

半導体装置の微細化が進むため、ＳＴＩ溝深さの開口幅に対する比率（アスペクト比）は、大きくなる。アスペクト比が大きくなると、絶縁膜の埋込み性も悪くなり、たとえば、ＳＴＩ溝全体が絶縁膜で埋め込まれる前にＳＴＩ溝上端部が絶縁膜で埋まってしまい、ＳＴＩ溝内部に空孔が生じる。

微細化に伴って生じる埋込性の悪化を改善する方法として、たとえば、特許文献１に示されるものがある。特許文献１では、ＳＴＩ溝を形成するときのマスクとなる絶縁膜の開口を広げる手法（プルバック）を採用し、エッチングによって開口部の幅を広げることによって開口部の上端がふさがることを抑制している。こうすることで、ＳＴＩ溝内部に空孔が生じることが抑制されると記載されている。

また、特許文献２に記載の技術では、ＳＴＩ溝の側面及び底面に有機ポリマーからなる有機膜を形成して、その後底面の有機膜を除去する方法が記載されている。この方法によれば、絶縁膜の成膜速度に異方性を持たせることができると記載されている。

また、特許文献３に記載の技術は、ＳＴＩ溝の埋め込みを改善するものではないが、ＳＴＩ溝を埋め込む絶縁膜の密着性を改善するため、プラズマ中に存在するイオンのスパッタリング効果により、絶縁膜を形成する面に付着する汚染物質や残留物質を除去することが記載されている。
米国特許公報第６２７１１４３号特開平８−２８８３８２号公報特開２００４−２０７２８０号公報

しかしながら、上記文献記載の従来技術を微細な半導体装置の製造方法に適用しようとすると、以下の点で改善の余地を有していた。

まず、特許文献１の技術では、半導体素子の微細化が進むとＳＴＩ溝同士の間隔も狭くなるため、ＳＴＩ溝の開口幅を底面まで良好に絶縁膜を埋め込むために必要な幅にすることができない。また、ＳＴＩ溝の開口幅を広げすぎると、基板が露出し、閾値電圧調整用イオン注入の深さが異なってしまう。その結果、実効的に２種類の閾値電圧をもつトランジスタが並列で存在する状態になるなど素子特性が悪化する。

また、特許文献２記載の技術では、半導体装置の微細化が進むとＳＴＩ溝の開口幅も狭くなるため、エッチング種がＳＴＩ溝の底部に届きにくくなる。このため、ＳＴＩ溝の底面に形成された有機膜の除去速度よりも、ＳＴＩ溝の側面に形成された有機膜の除去速度が速くなってしまい、エッチングで底面の有機膜のみを除去することができない。この場合、絶縁膜の成膜速度に異方性を持たせることができなくなり、ＳＴＩ溝側面及び底面を均一に埋め込むことができない。

以上のことから、上記文献の技術では、微細なＳＴＩ溝に空孔を形成させることなく絶縁膜を埋め込むことができなかった。

本発明によれば、基板にシャロートレンチアイソレーション（ＳＴＩ）溝を形成する工程と、
前記ＳＴＩ溝の側壁及び底面に熱酸化膜を形成する工程と、
前記ＳＴＩ溝の底部に位置する前記熱酸化膜をプラズマ処理する工程と、
前記ＳＴＩ溝の内部に化学気相成長（ＣＶＤ）法により絶縁膜を形成する工程と、
を含み、
プラズマ処理する前記工程において、プラズマで生成した活性種の到達密度が、前記側壁に比べて前記底部の方が多い半導体装置の製造方法
が提供される。

この発明によれば、ＳＴＩ溝の底面に形成した熱酸化膜にプラズマ処理を施すことで、ＳＴＩ溝の底面の熱酸化膜を処理する。この条件で処理すれば、ＳＴＩ溝の底面を選択的にプラズマ処理することができる。したがって、ＳＴＩ溝の底面をＳＴＩ溝の側面よりも成膜速度を高くすることができ、ＳＴＩ溝側面とＳＴＩ溝底面との間で成膜速度の差を利用してＳＴＩ溝底面から絶縁膜を成膜することが可能になる。よって、微細なＳＴＩ溝であっても、空孔を形成させることなく絶縁膜を埋め込むことができる。

本発明によれば、微細なＳＴＩ溝であっても、空孔を形成させることなく絶縁膜を埋め込むことができる。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１〜３は、本実施形態の半導体装置の製造方法を説明する図である。本実施形態の半導体装置の製造方法は、基板１０１にシャロートレンチアイソレーション（ＳＴＩ）溝１１０を形成する工程と、ＳＴＩ溝１１０の側壁及び底面に熱酸化膜１０４を形成する工程と、ＳＴＩ溝１１０の底部に位置する熱酸化膜１０４をプラズマ処理する工程と、ＳＴＩ溝１１０の内部に化学気相成長（ＣＶＤ）法により絶縁膜１０５を形成する工程と、を含む。この半導体装置の製造方法では、プラズマ処理する工程において、プラズマで生成した活性種の到達密度が、側壁に比べて底部の方が多くなるようにプラズマ処理を行う。

以下、本実施形態の半導体装置の製造方法について図１〜３を用いつつ詳細に説明する。

まず、図１（ａ）で示すように、基板１０１に薄い酸化膜１０２を形成する。基板１０１がシリコン基板である場合、酸化膜１０２はシリコンの熱酸化膜である。ついで、酸化膜１０２の上にシリコン窒化膜１０３を形成する。

ついで、リソグラフィー工程によってシリコン窒化膜１０３にレジストパターン（図示せず）を形成する。このとき、シリコン窒化膜１０３を覆うようにハードマスクを形成した後このハードマスク上にレジストパターンを形成してもよい。そして、レジストパターンをマスクにして、図１（ｂ）で示すように、シリコン窒化膜１０３および酸化膜１０２に開口部を設ける。

ついで、シリコン窒化膜１０３をマスクにして、図２（ｃ）で示すように、基板１０１にＳＴＩ溝１１０を形成する。要求されるＳＴＩ溝１１０の深さＤは、素子分離耐圧で決まるため、開口幅を狭くしても、ＳＴＩ溝１１０を浅くすることはできない。したがって、微細化が進むほど、ＳＴＩ溝１１０の深さＤの開口幅Ｗに対する比（Ｄ／Ｗ）は大きくなる。本実施形態において、ＳＴＩ溝１１０の開口幅Ｗは１００ｎｍ以下であってもよいが、ＳＴＩ溝１１０の深さＤは１００ｎｍ以上５００ｎｍ以下である。なお、Ｗの下限は特にないが、実用性を考慮すれば、３０ｎｍ以上とする。

ついで、レジストパターンを除去した後、ＳＴＩ溝１１０の側壁及び底面を熱酸化する。このとき、酸素及び水素の混合ガス雰囲気下、圧力及び温度を適宜調整しつつ熱酸化処理を行う。これにより、基板１０１を構成するシリコンが熱酸化され、ＳＴＩ溝１１０の側壁及び底面に熱酸化膜１０４が形成される（図２（ｄ））。また、基板１０１と熱酸化膜１０４との界面に生じる界面（欠陥）密度を小さくすることができる。

ついで、図３（ｅ）で示すように、ＳＴＩ溝１１０の底部に位置する熱酸化膜１０４の表面をプラズマ処理する。以下、プラズマ処理の条件について説明する。

まず、処理ガスとして、酸素、アルゴン、ヘリウム及び窒素からなる群から選ばれるガス、たとえば、酸素ガスを用いる。

また、プラズマを励起するために、プラズマが安定して発生する範囲の電力を印加する。好ましくは、基板１０１の面積あたり０．１〜１０Ｗ／ｃｍ^２の電力を印加する。こうすることで、導入される酸素ガスが乖離して酸素イオン（Ｏ^＋）や酸素ラジカル（Ｏ^＊）などのプラズマ処理のための活性種を効果的に形成することができる。

また、プラズマ処理において、基板１０１にバイアス電力を印加してもよい。こうすることで、プラズマ励起により形成されたイオンをＳＴＩ溝１１０の底面に引き寄せて側面と比較して底面により多くのイオンを照射することができる。バイアス電力は、基板１０１の面積あたり、０．１〜１．０Ｗ／ｃｍ^２の範囲で印加するとよい。印加されるバイアス電力が小さすぎると、後述する絶縁膜１０５の形成工程において、底面の成膜速度を十分に高めることができない。一方、印加されるバイアス電力が大きすぎると、熱酸化膜１０４の表面がスパッタリングされ、熱酸化膜１０４が除去されてしまうため好ましくない。バイアス電力は、たとえば、面積が７００ｃｍ^２の基板１０１に対して、１００〜６００Ｗの範囲で印加するとよい。

また、プラズマ処理は、４０〜１３４Ｐａ（０．３〜１Ｔｏｒｒ）の圧力で行うとよい。圧力が低すぎると、処理時間が長くなるため好ましくない。また、圧力が高すぎると、制御が困難となるため好ましくない。

上記のような条件でプラズマ処理をした後、図３（ｆ）で示すように、ＣＶＤ法により絶縁膜１０５を形成する。絶縁膜１０５は、たとえば、シリコン酸化膜とする。本実施形態では、オゾン及びテトラエトキシシラン（ＴＥＯＳ）を用いた、準常圧ＣＶＤ（ＳＡＣＶＤ：Ｓｕｂ−ＡｔｍｏｓｕｐｈｅｒｉｃＣＶＤ）法を用いると好ましい。こうすることで、絶縁膜１０５の成長速度を下地に応じて変動させることができる。

すなわち、ＳＴＩ溝１１０の底面は、プラズマ処理された熱酸化膜１０４を下地とすることで、ＳＴＩ溝１１０の側面よりも成膜速度が向上する。また、ＳＴＩ溝１１０の開口部では、酸化膜１０２を下地とするため、熱酸化膜１０４を下地とするよりも、成膜速度が低下する。したがって、ＳＴＩ溝１１０の底面から絶縁膜１０５を成膜することができる。

つづいて、本実施形態の作用効果について説明する。本実施形態の方法によれば、ＳＴＩ溝１１０の底面に形成した熱酸化膜１０４にプラズマ処理を施すことで、ＳＴＩ溝１１０の底面の熱酸化膜１０４を処理する。この条件で処理すれば、ＳＴＩ溝１１０の底面を選択的にプラズマ処理することができ、プラズマで生成した活性種の到達密度をＳＴＩ溝１１１の側壁に比べて底部の方を多くすることができる。したがって、ＳＴＩ溝１１０の底面をＳＴＩ溝１１０の側面よりも改質させて、ＳＴＩ溝１１０の底面をＳＴＩ溝１１０の側面よりも成膜速度を高くすることができ、ＳＴＩ溝１１０の側面とＳＴＩ溝１１０の底面との間で成膜速度の差を利用してＳＴＩ溝１１０の底面から絶縁膜１０５を成膜することが可能になる。よって、微細なＳＴＩ溝１１０であっても、空孔を形成させることなく絶縁膜１０５を埋め込むことができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

実施の形態に係る半導体装置の製造方法を説明する図である。実施の形態に係る半導体装置の製造方法を説明する図である。実施の形態に係る半導体装置の製造方法を説明する図である。

符号の説明

１０１基板
１０２酸化膜
１０３シリコン窒化膜
１０４熱酸化膜
１０５絶縁膜
１１０ＳＴＩ溝

Claims

基板にシャロートレンチアイソレーション（ＳＴＩ）溝を形成する工程と、
前記ＳＴＩ溝の側壁及び底面に熱酸化膜を形成する工程と、
前記ＳＴＩ溝の底部に位置する前記熱酸化膜をプラズマ処理する工程と、
前記ＳＴＩ溝の内部に化学気相成長（ＣＶＤ）法により絶縁膜を形成する工程と、
を含み、
プラズマ処理する前記工程において、プラズマで生成した活性種の到達密度が、前記側壁に比べて前記底部の方が多い半導体装置の製造方法。
前記プラズマ処理において、前記基板の面積あたり０．１〜１０Ｗ／ｃｍ^２の電力を印加してプラズマを励起する請求項１に記載の半導体装置の製造方法。
前記プラズマ処理において、前記基板にバイアス電力を印加する請求項１または２に記載の半導体装置の製造方法。
前記基板の面積あたり０．１〜１．０Ｗ／ｃｍ^２で前記バイアス電力を印加する請求項３に記載の半導体装置の製造方法。
前記プラズマ処理において、処理ガスとして、酸素、アルゴン、ヘリウム及び窒素からなる群から選ばれるガスを用いる請求項１乃至４いずれかに記載の半導体装置の製造方法。
前記プラズマ処理を４０〜１３４Ｐａの圧力で行う請求項１乃至５いずれかに記載の半導体装置の製造方法。
前記絶縁膜は、テトラエトキシシランを用いた前記ＣＶＤ法により形成される請求項１乃至６いずれかに記載の半導体装置の製造方法。
前記ＳＴＩ溝の開口幅が１００ｎｍ以下である請求項１乃至７いずれかに記載の半導体装置の製造方法。