JP2015211581A - フルブリッジｄｃ／ｄｃコンバータ - Google Patents

Abstract

【課題】熱集中を抑制し、素子温度を平均化させることができるフルブリッジＤＣ／ＤＣコンバータを得る。
【解決手段】正側入力端子および負側入力端子と、正側入力端子に一端が接続された第１スイッチング素子と、第１スイッチング素子の他端と負側入力端子との間に接続された第２スイッチング素子と、正側入力端子に、第１スイッチング素子と並列に一端が接続された第３スイッチング素子と、第３スイッチング素子の他端と負側入力端子との間に接続された第４スイッチング素子と、を備え、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子および第４スイッチング素子のうち、発熱量の大きい２つのスイッチング素子を、互いに隣接しないように基板上または冷却器上に配置したものである。
【選択図】図１

Description

この発明は、４つのスイッチング素子を有し、ハードスイッチング方式またはソフトスイッチング方式により制御されるフルブリッジＤＣ／ＤＣコンバータに関する。

フルブリッジＤＣ／ＤＣコンバータは、直流入力を、４つのスイッチング素子のオンオフによって交流に変換し、トランスで絶縁し、２次側で整流、平滑することで直流に再変換することにより、所望の直流出力を得る電力変換回路である。ここで、４つのスイッチング素子のオンオフは、制御信号によって制御されており、その制御方法として、以下の２種類が知られている。

ハードスイッチング方式
互いに対角に配置された第１スイッチング素子および第４スイッチング素子の制御信号が同位相で、同じく互いに対角に配置された第２スイッチング素子および第３スイッチング素子の制御信号が同位相であり、それぞれのスイッチング素子のデューティを調節して、出力を制御する方式である。

この方式によれば、部品点数が少なく低コストかつ小型であるという長所を有する反面、ターンオン時にスイッチング損失が発生するので、スイッチング素子の発熱が大きくなるという短所を有する。

ソフトスイッチング方式
４つのスイッチング素子のデューティは固定で、互いに直列に接続された第１スイッチング素子および第２スイッチング素子のペアと、同じく互いに直列に接続された第３スイッチング素子および第４スイッチング素子のペアとの位相シフト量を調節して、出力を制御する方式である。

この方式によれば、ハードスイッチング方式に比べて部品点数は増えるものの、ＺＶＳ（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）を行うことで、ターンオン時のスイッチング損失を抑制することができるという長所を有する。その反面、常に何れかのスイッチング素子がオンしていることから、１次側回路には常に電流が流れており、スイッチング素子の導通損失が大きくなるという短所を有する。

ここで、フルブリッジＤＣ／ＤＣコンバータが、車載用コンバータ等の大電力を取り扱う回路に適用される場合には、スイッチング素子の発熱は特に大きくなり、素子故障のリスクが高まる。そこで、スイッチング素子の温度上昇に対し、閾値温度を設定して出力制限をかけることにより、スイッチング素子の発熱による故障を抑制する電圧コンバータが提案されている（例えば、特許文献１参照）。

特開２００９−２１３２２３号公報

しかしながら、従来技術には、以下のような課題がある。
特許文献１に記載された電圧コンバータでは、複数のスイッチング素子のうち、１つでも閾値温度を超えてしまうと出力制限がかかることから、回路方式や部品の特性ばらつき等によって、スイッチング素子の発熱量に偏りが生じた場合に、動作範囲が極端に狭くなるという問題がある。

この発明は、上記のような課題を解決するためになされたものであり、熱集中を抑制し、素子温度を平均化させることができるフルブリッジＤＣ／ＤＣコンバータを得ることを目的とする。

この発明に係るフルブリッジＤＣ／ＤＣコンバータは、正側入力端子および負側入力端子と、正側入力端子に一端が接続された第１スイッチング素子と、第１スイッチング素子の他端と負側入力端子との間に接続された第２スイッチング素子と、正側入力端子に、第１スイッチング素子と並列に一端が接続された第３スイッチング素子と、第３スイッチング素子の他端と負側入力端子との間に接続された第４スイッチング素子と、を備え、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子および第４スイッチング素子のうち、発熱量の大きい２つのスイッチング素子を、互いに隣接しないように基板上または冷却器上に配置したものである。

この発明に係るフルブリッジＤＣ／ＤＣコンバータによれば、正側入力端子に一端が接続された第１スイッチング素子、第１スイッチング素子の他端と負側入力端子との間に接続された第２スイッチング素子、正側入力端子に、第１スイッチング素子と並列に一端が接続された第３スイッチング素子、および第３スイッチング素子の他端と負側入力端子との間に接続された第４スイッチング素子のうち、発熱量の大きい２つのスイッチング素子を、互いに隣接しないように基板上または冷却器上に配置している。
そのため、熱集中を抑制し、素子温度を平均化させることができる。

（ａ）〜（ｄ）は、この発明を概略的に説明するための構成図である。 この発明の実施の形態１に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータを示す回路構成図である。 この発明の実施の形態１に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける制御信号波形と、各スイッチング素子のドレインソース間電圧およびドレイン電流波形と、トランス１次側の電圧および電流波形とを示す説明図である。 この発明の実施の形態１に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける１周期中に発生するスイッチング素子損失の内訳を示す説明図である。 この発明の実施の形態１に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける４つのスイッチング素子の配置を示す構成図である。 この発明の実施の形態２に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける制御信号波形と、各スイッチング素子のドレインソース間電圧およびドレイン電流波形と、トランス１次側の電圧および電流波形とを示す説明図である。 この発明の実施の形態２に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける４つのスイッチング素子の配置を示す構成図である。 この発明の実施の形態３に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける制御信号波形と、各スイッチング素子のドレインソース間電圧およびドレイン電流波形と、トランス１次側の電圧および電流波形とを示す説明図である。 この発明の実施の形態３に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける４つのスイッチング素子の配置を示す構成図である。 この発明の実施の形態４に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータを示す回路構成図である。 この発明の実施の形態４に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける制御信号波形と、各スイッチング素子のドレインソース間電圧およびドレイン電流波形と、トランス１次側の電圧および電流波形を示す説明図である。 （ａ）〜（ｃ）は、この発明の実施の形態４に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける電流経路を示す説明図である。 この発明の実施の形態４に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける４つのスイッチング素子の配置を示す構成図である。 この発明の実施の形態５に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータを示す回路構成図である。 この発明の実施の形態５に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける制御信号波形と、各スイッチング素子のドレインソース間電圧およびドレイン電流波形と、トランス１次側および共振用リアクトルの電流波形とを示す説明図である。 （ａ）、（ｂ）は、この発明の実施の形態５に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける電流経路を示す説明図である。

以下、この発明に係るフルブリッジＤＣ／ＤＣコンバータの好適な実施の形態につき図面を用いて説明するが、各図において同一、または相当する部分については、同一符号を付して説明する。

まず、図１を参照しながら、この発明が解決しようとする課題および課題を解決するための手段について簡単に説明する。図１（ａ）〜（ｄ）は、この発明を概略的に説明するための構成図である。

フルブリッジＤＣ／ＤＣコンバータの小型化に伴って、スイッチング素子は、図１に示されるように、基板上または冷却器上に、直線的に密に配置されることが一般的であり、スイッチング素子同士が熱干渉を起こしやすい。そのため、スイッチング素子の発熱量に偏りが生じた場合に、図１（ａ）のように発熱量の大きい素子が隣り合っていると、互いの熱干渉によって、さらなる素子温度の上昇、素子特性の悪化および動作範囲の縮小が引き起こされる。

そこで、この発明では、４つのスイッチング素子のうち、発熱量の大きい２つのスイッチング素子を、互いに隣接しないように基板上または冷却器上に配置している。ここで、スイッチング素子が互いに隣接しない状態とは、図１（ｂ）〜（ｄ）のように、発熱量の大きい２つの素子を隣り合わせず、間に少なくとも１つ発熱量の小さい素子を挟んだ状態のことをいう。これにより、熱集中を抑制し、素子温度を平均化させることができる。

実施の形態１．
図２は、この発明の実施の形態１に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータを示す回路構成図である。図２において、このフルブリッジＤＣ／ＤＣコンバータは、正側入力端子１、負側入力端子２、第１スイッチング素子３、第２スイッチング素子４、第３スイッチング素子５、第４スイッチング素子６、１次巻線および２次巻線を有するトランス７、整流回路８および平滑回路９を備えている。

なお、これ以降、第１スイッチング素子３、第２スイッチング素子４、第３スイッチング素子５および第４スイッチング素子６は、それぞれＱ１、Ｑ２、Ｑ３およびＱ４とも称する。また、スイッチング素子には、ＭＯＳＦＥＴやＩＧＢＴを使用することができるが、ここでは、４素子ともＭＯＳＦＥＴの場合を例にとって説明する。

図３は、この発明の実施の形態１に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける制御信号波形と、各スイッチング素子のドレインソース間電圧およびドレイン電流波形と、トランス１次側の電圧および電流波形とを示す説明図である。図３において、制御信号は、Ｑ１およびＱ４で同位相、かつＱ２およびＱ３で同位相となっており、制御信号のデューティを制御することで、トランス印加電圧のデューティを制御している。

図４は、この発明の実施の形態１に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける１周期中に発生するスイッチング素子損失の内訳を示す説明図である。図４において、導通損失Ｐは、次式（Ｉ）によって算出される。

Ｐ＝Ｉ^２・Ｒ ・・・（Ｉ）

式（１）において、Ｒはスイッチング素子のオン抵抗、Ｉはドレイン電流を示している。ここで、スイッチング素子のオン抵抗には個体差があるので、フルブリッジＤＣ／ＤＣコンバータのように、複数のスイッチング素子を有する場合には、導通損失にばらつきが生じる。

例えば、Ｑ１およびＱ２のオン抵抗が高い場合には、Ｑ３およびＱ４に比べて、Ｑ１およびＱ２の導通損失が高くなる。このとき、基板上または冷却器上にＱ１とＱ２とを近づけて配置していると、互いの熱干渉により熱集中が起こる。また、一般的に、素子温度が高くなるほどオン抵抗が上昇するので、さらなる導通損失の増加が引き起こされる。

したがって、この発明の実施の形態１に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける４つのスイッチング素子の配置を示す図５に表されているように、オン抵抗の高いＱ１とＱ２とを隣接しないように配置することで、熱集中を抑制し、４つのスイッチング素子の温度を平均化することができる。

これにより、発熱量の大きいＱ１およびＱ２の温度が下がるので、素子特性の悪化や素子故障のリスクを低減することができ、素子故障防止のための出力制限が不要になるか、または制限の緩和が可能となる。その結果、システムとしてより高温環境下で使用することができる。

以上のように、実施の形態１によれば、正側入力端子に一端が接続された第１スイッチング素子、第１スイッチング素子の他端と負側入力端子との間に接続された第２スイッチング素子、正側入力端子に、第１スイッチング素子と並列に一端が接続された第３スイッチング素子、および第３スイッチング素子の他端と負側入力端子との間に接続された第４スイッチング素子のうち、発熱量の大きい２つのスイッチング素子を、互いに隣接しないように基板上または冷却器上に配置している。
そのため、熱集中を抑制し、素子温度を平均化させることができる。

すなわち、回路方式や部品の特性ばらつき等によって、スイッチング素子の発熱量に偏りが生じた場合に、発熱量の大きい素子同士を隣接しないように配置することで、熱集中を抑制し、素子温度を平均化させることができる。

これにより、４つのスイッチング素子のうち、最も発熱量の大きい素子の温度が下がるので、素子特性の悪化や素子故障のリスクを低減することができ、素子故障防止のための出力制限が不要になるか、または制限の緩和が可能となる。その結果、システムとしてより高温環境下で使用することができる。

特に、高温まで動作可能な炭化ケイ素や窒化ガリウム等を素材とするスイッチング素子は、素子ごとの絶対温度差が大きくなるので、素子温度の平均化は非常に有効である。さらに、追加部品を要しないので、スイッチング素子が密集している場合であっても、コストアップすることなく素子温度を平均化させることができる。

なお、上記実施の形態１では、Ｑ１およびＱ２のオン抵抗が高い場合について説明したが、他のスイッチング素子のオン抵抗が高い場合であっても、オン抵抗の高い素子同士を隣接しないように配置することで、この実施の形態１と同様の効果を得ることができる。

また、上記実施の形態１では、ハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータについて説明したが、これに限定されず、ソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにも、この実施の形態１を適用することができる。

実施の形態２．
この発明の実施の形態２に係るハードスイッチング方式のＤＣ／ＤＣコンバータの回路構成図は、上述した実施の形態１で示した図２と同様なので、説明を省略する。

この発明の実施の形態２に係るハードスイッチング方式のＤＣ／ＤＣコンバータにおいて、理想的には、図３に示されるように、Ｑ１およびＱ４と、Ｑ２およびＱ３とでは、それぞれ位相が完全に一致している。しかしながら、実際には、駆動回路の特性ばらつき、基板パターンの違い、ＭＯＳＦＥＴの寄生容量のばらつき、制御信号の遅延等が要因となって、Ｑ１とＱ４とのターンオンタイミング、またはＱ２とＱ３とのターンオンタイミングがずれ、スイッチング素子の損失にばらつきが生じる。

この実施の形態２では、Ｑ３およびＱ４のターンオンタイミングが遅延することによって、Ｑ１とＱ４とのターンオンタイミング、またはＱ２とＱ３とのターンオンタイミングがずれた場合について考える。図６は、この発明の実施の形態２に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける制御信号波形と、各スイッチング素子のドレインソース間電圧およびドレイン電流波形と、トランス１次側の電圧および電流波形とを示す説明図である。

図６において、Ｑ１およびＱ４がターンオンするタイミングに着目すると、以下のように動作している。
（１）Ｑ１がターンオンし、ドレインソース間電圧がゼロまで低下する。
（２）入力電圧＝Ｑ１のドレインソース間電圧＋Ｑ４のドレインソース間電圧となるので、Ｑ４のドレインソース間電圧が入力電圧まで上昇する。
（３）Ｑ４が遅れてターンオンし、ドレインソース間電圧が入力電圧からゼロまで低下する。
（４）Ｑ４のターンオンと同時に、Ｑ１およびＱ４にドレイン電流が流れ始める。

このとき、ドレインソース間電圧とドレイン電流との重なる面積、すなわちターンオン時のスイッチング損失に着目すると、Ｑ１はほぼゼロであるのに対して、Ｑ４では大幅に面積が増加している。また、Ｑ３の制御信号の遅れについても同様の現象が起こり、Ｑ２のターンオン時のスイッチング損失はほぼゼロであるのに対して、Ｑ３のターンオン時のスイッチング損失は大幅に増加している。

したがって、この発明の実施の形態２に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける４つのスイッチング素子の配置を示す図７に表されているように、Ｑ３とＱ４とを隣接しないように配置することで、熱集中を抑制し、４つのスイッチング素子の温度を平均化することができる。

これにより、４つのスイッチング素子の中で最も発熱量の大きいＱ３およびＱ４の温度が下がるので、素子特性の悪化や素子故障のリスクを低減することができ、素子故障防止のための出力制限が不要になるか、または制限の緩和が可能となる。その結果、システムとしてより高温環境下で使用することができる。

なお、上記実施の形態２では、Ｑ３およびＱ４のターンオンタイミングが遅延した場合について説明したが、これ以外にも、ある２つのスイッチング素子のターンオン遅延によって、Ｑ１とＱ４とのターンオンタイミング、またはＱ２とＱ３とのターンオンタイミングがずれたときには、ターンオンが遅れる素子を隣接しないように配置することで、この実施の形態２と同様の効果を得ることができる。

実施の形態３．
この発明の実施の形態３に係るハードスイッチング方式のＤＣ／ＤＣコンバータの回路構成図は、上述した実施の形態１で示した図２と同様なので、説明を省略する。

この発明の実施の形態３に係るハードスイッチング方式のＤＣ／ＤＣコンバータにおいて、理想的には、図３に示されるように、Ｑ１およびＱ４と、Ｑ２およびＱ３とでは、それぞれ位相が完全に一致している。しかしながら、実際には、駆動回路の特性ばらつき、基板パターンの違い、ＭＯＳＦＥＴの寄生容量のばらつき、制御信号の遅延等が要因となって、Ｑ１とＱ４とのターンオフタイミング、またはＱ２とＱ３とのターンオフタイミングがずれ、スイッチング素子の損失にばらつきが生じる。

この実施の形態３では、Ｑ３およびＱ４のターンオフタイミングが遅延することによって、Ｑ１とＱ４とのターンオフタイミング、またはＱ２とＱ３とのターンオフタイミングがずれた場合について考える。図８は、この発明の実施の形態３に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける制御信号波形と、各スイッチング素子のドレインソース間電圧およびドレイン電流波形と、トランス１次側の電圧および電流波形とを示す説明図である。

図８において、Ｑ１およびＱ４がターンオフしてから、Ｑ２およびＱ３がターンオンするまでのタイミングに着目すると、以下のように動作している。
（１）Ｑ１がターンオフし、ドレインソース間電圧が上昇し始める。
（２）Ｑ４が遅れてターンオフし、ドレインソース間電圧が上昇し始める。
（３）ターンオフのタイミングずれにより、Ｑ１とＱ４とのドレインソース間電圧がアンバランスになる。すなわち、Ｑ１のドレインソース間電圧＞Ｑ４のドレインソース間電圧となる。
（４）入力電圧＝Ｑ１のドレインソース間電圧＋Ｑ４のドレインソース間電圧＝Ｑ２のドレインソース間電圧＋Ｑ３のドレインソース間電圧となるので、Ｑ３のドレインソース間電圧＞Ｑ２のドレインソース間電圧となる。
（５）Ｑ２およびＱ３のターンオンと同時に、Ｑ２およびＱ３にドレイン電流が流れ始める。

このとき、ターンオン直前のＱ２およびＱ３のドレインソース間電圧に着目すると、Ｑ３のドレインソース間電圧＞Ｑ２のドレインソース間電圧となるので、Ｑ３のターンオン時のスイッチング損失＞Ｑ２のターンオン時のスイッチング損失となる。また、Ｑ１およびＱ４のターンオン時についても同様の現象が起こり、Ｑ４のターンオン時のスイッチング損失＞Ｑ１のターンオン時のスイッチング損失となる。

したがって、この発明の実施の形態３に係るハードスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける４つのスイッチング素子の配置を示す図９に表されているように、Ｑ３とＱ４とを隣接しないように配置することで、熱集中を抑制し、４つのスイッチング素子の温度を平均化することができる。

これにより、４つのスイッチング素子の中で最も発熱量の大きいＱ３およびＱ４の温度が下がるので、素子特性の悪化や素子故障のリスクを低減することができ、素子故障防止のための出力制限が不要になるか、または制限の緩和が可能となる。その結果、システムとしてより高温環境下で使用することができる。

なお、上記実施の形態３では、Ｑ３およびＱ４のターンオフタイミングが遅延した場合について説明したが、これ以外にも、ある２つのスイッチング素子のターンオフ遅延によって、Ｑ１とＱ４とのターンオフタイミング、またはＱ２とＱ３とのターンオフタイミングがずれるときには、ターンオフが遅れる素子を隣接しないように配置することで、この実施の形態３と同様の効果を得ることができる。

実施の形態４．
図１０は、この発明の実施の形態４に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータを示す回路構成図である。図１０において、このフルブリッジＤＣ／ＤＣコンバータは、正側入力端子１、負側入力端子２、第１スイッチング素子３、第２スイッチング素子４、第３スイッチング素子５、第４スイッチング素子６、１次巻線および２次巻線を有するトランス７、整流回路８、平滑回路９、共振用リアクトル１０および各スイッチング素子に並列接続されたロスレススナバコンデンサ１１〜１４を備えている。

なお、これ以降、ロスレススナバコンデンサ１１〜１４は、それぞれＣ１、Ｃ２、Ｃ３およびＣ４とも称する。また、スイッチング素子には、ＭＯＳＦＥＴやＩＧＢＴを使用することができるが、ここでは、４素子ともＭＯＳＦＥＴの場合を例にとって説明する。また、共振用リアクトル１０はなくてもよい。

図１１は、この発明の実施の形態４に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける制御信号波形と、各スイッチング素子のドレインソース間電圧およびドレイン電流波形と、トランス１次側の電圧および電流波形を示す説明図である。図１１において、各スイッチング素子の制御信号は、デューティが固定で、Ｑ１およびＱ２のペアと、Ｑ３およびＱ４のペアとの位相シフト量を制御することで、トランス印加電圧のデューディを制御している。

ソフトスイッチング方式は、ＺＶＳ（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）を行い、ターンオン時のスイッチング損失を発生させない方式である。トランス印加電圧が正から負に遷移する場合、図１２を参照して、以下のようにＺＶＳが行われている。図１２（ａ）〜（ｃ）は、この発明の実施の形態４に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける電流経路を示す説明図である。

（１）Ｑ４がターンオフすると、電流は図１２（ａ）に示した経路で流れ、Ｃ３を放電し、Ｃ４を充電する。この充放電を行う電流は、負荷電流そのものであることから、十分にエネルギーが大きく、Ｑ３がターンオンするまでに、Ｃ３の電荷を完全に放電しきることができる。したがって、Ｃ３およびＱ３の電圧はゼロ電圧となる。
（２）Ｑ３がターンオンするとＺＶＳが成立する。このとき、図１２（ｂ）に示した経路で、トランス１次側に還流電流が流れ続ける。
（３）Ｑ１がターンオフすると、電流は図１２（ｃ）に示した経路で流れ、Ｃ１を充電し、Ｃ２を放電する。この充放電を行う電流は、共振用リアクトル１０とロスレススナバコンデンサとの共振により流れる電流であり、共振の大きさは、共振用リアクトル１０に蓄えられるエネルギー量による。ここで、Ｃ２が放電によりゼロ電圧となる条件は、次式（ＩＩ）で表される。

式（ＩＩ）において、Ｌは共振用リアクトルのインダクタンス、Ｉは共振用リアクトルの電流、Ｃはロスレススナバコンデンサの容量、Ｖは入力端子間の電圧を示している。
（４）Ｑ２がターンオンするとＺＶＳが成立し、トランス１次側には、負電圧が印加される。

ところが、軽負荷の場合には、共振用リアクトル１０に蓄えられるエネルギーが小さいので、式（２）を満足することができず、Ｑ２はＺＶＳ不成立となる。同様に、トランス印加電圧が負から正に遷移する場合も、式（２）を満足することができず、Ｑ１がＺＶＳ不成立となる。そのため、Ｑ１およびＱ２にターンオン時のスイッチング損失が発生し、４つのスイッチング素子の発熱量に偏りが生じる。

したがって、この発明の実施の形態４に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける４つのスイッチング素子の配置を示す図１３に表されているように、Ｑ１とＱ２とを隣接しないように配置することで、熱集中を抑制し、４つのスイッチング素子の温度を平均化することができる。

これにより、４つのスイッチング素子の中で最も発熱量の大きいＱ１およびＱ２の温度が下がるので、素子特性の悪化や素子故障のリスクを低減することができ、素子故障防止のための出力制限が不要になるか、または制限の緩和が可能となる。その結果、システムとしてより高温環境下で使用することができる。

なお、上記実施の形態４では、Ｑ１およびＱ２のペアよりも、Ｑ３およびＱ４のペアの位相を進めた場合について説明したが、逆に、Ｑ１およびＱ２のペアよりも、Ｑ３およびＱ４のペアの位相を遅らせた場合には、Ｑ１およびＱ２でＺＶＳ成立、Ｑ３およびＱ４でＺＶＳ不成立となり、Ｑ３およびＱ４でターンオン時のスイッチング損失が発生するので、Ｑ３とＱ４とを隣接しないように配置することで、この実施の形態４と同様の効果を得ることができる。

実施の形態５．
図１４は、この発明の実施の形態５に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータを示す回路構成図である。図１４において、このフルブリッジＤＣ／ＤＣコンバータは、正側入力端子１、負側入力端子２、第１スイッチング素子３、第２スイッチング素子４、第３スイッチング素子５、第４スイッチング素子６、１次巻線および２次巻線を有するトランス７、整流回路８、平滑回路９、共振用リアクトル１０、各スイッチング素子に並列接続されたロスレススナバコンデンサ１１〜１４、第１環流ダイオード１５および第２環流ダイオード１６を備えている。

なお、スイッチング素子には、ＭＯＳＦＥＴやＩＧＢＴを使用することができるが、ここでは、４素子ともＭＯＳＦＥＴの場合を例にとって説明する。また、このフルブリッジＤＣ／ＤＣコンバータの基本的な回路動作は、上記実施の形態４と同様であるが、第１環流ダイオード１５および第２環流ダイオード１６を介して、１次側回路に環流電流が流れる点が異なる。

図１５は、この発明の実施の形態５に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける制御信号波形と、各スイッチング素子のドレインソース間電圧およびドレイン電流波形と、トランス１次側および共振用リアクトルの電流波形とを示す説明図である。

以下、図１６を参照して、この発明の実施の形態５に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータの動作について説明する。図１６（ａ）、（ｂ）は、この発明の実施の形態５に係るソフトスイッチング方式のフルブリッジＤＣ／ＤＣコンバータにおける電流経路を示す説明図である。

まず、Ｑ１およびＱ４がターンオンし、トランスに電圧が印加されると、図１６（ａ）に示した経路で突入電流が流れる。続いて、突入電流がピーク値を迎えると、トランス１次側の電流は負荷電流まで減衰し始めるが、共振用リアクトルは、ピーク値を維持するように電流を流そうとするので、図１６（ｂ）に示した経路で還流電流を流すようになる。

そのため、Ｑ１にも突入電流のピーク値を維持するような還流電流が流れ、導通損失が増加する。一方、Ｑ４には還流電流が流れないので、導通損失は増加しない。同様に、Ｑ２およびＱ３がターンオンした場合にも、還流電流によってＱ２の導通損失が増加する。このように、ソフトスイッチング方式に還流ダイオードを追加すると、スイッチング素子の発熱量に偏りが生じる。

したがって、上記実施の形態４と同様に、Ｑ１とＱ２とを隣接しないように配置することで、熱集中を抑制し、４つのスイッチング素子の温度を平均化することができる。これにより、４つのスイッチング素子の中で最も発熱量の大きいＱ１およびＱ２の温度が下がるので、素子特性の悪化や素子故障のリスクを低減することができ、素子故障防止のための出力制限が不要になるか、または制限の緩和が可能となる。その結果、システムとしてより高温環境下で使用することができる。

なお、上記実施の形態５では、Ｑ１およびＱ２のペアよりも、Ｑ３およびＱ４のペアの位相を進めた場合について説明したが、逆に、Ｑ１およびＱ２のペアよりも、Ｑ３およびＱ４のペアの位相を遅らせた場合には、Ｑ３およびＱ４に還流電流が流れるようになり、Ｑ３およびＱ４の導通損失が増加するので、Ｑ３とＱ４とを隣接しないように配置することで、この実施の形態５と同様の効果を得ることができる。

なお、上記実施の形態１〜５において、スイッチング素子は、基板上に実装する表面実装タイプのもの、冷却器上に実装するリードタイプのもの等、どのような形状であってもよい。また、スイッチング素子は、４つとも同種の素子である必要はなく、例えば、ＭＯＳＦＥＴおよびＩＧＢＴ等、異種のスイッチング素子が混在していてもよい。

１ 正側入力端子、２ 負側入力端子、３ 第１スイッチング素子（Ｑ１）、４ 第２スイッチング素子（Ｑ２）、５ 第３スイッチング素子（Ｑ３）、６ 第４スイッチング素子（Ｑ４）、７ トランス、８ 整流回路、９ 平滑回路、１０ 共振用リアクトル、１１ 第１ロスレススナバコンデンサ（Ｃ１）、１２第２ロスレススナバコンデンサ（Ｃ２）、１３ 第３のロスレススナバコンデンサ（Ｃ３）、１４ 第４のロスレススナバコンデンサ（Ｃ４）、１５ 第１還流ダイオード（Ｄ１）、１６ 第２還流ダイオード（Ｄ２）。

Claims (6)

1. 正側入力端子および負側入力端子と、
   前記正側入力端子に一端が接続された第１スイッチング素子と、
   前記第１スイッチング素子の他端と前記負側入力端子との間に接続された第２スイッチング素子と、
   前記正側入力端子に、前記第１スイッチング素子と並列に一端が接続された第３スイッチング素子と、
   前記第３スイッチング素子の他端と前記負側入力端子との間に接続された第４スイッチング素子と、を備え、
   前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子および前記第４スイッチング素子のうち、発熱量の大きい２つのスイッチング素子を、互いに隣接しないように基板上または冷却器上に配置した
   フルブリッジＤＣ／ＤＣコンバータ。
2. 前記発熱量の大きい２つのスイッチング素子は、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子および前記第４スイッチング素子のうち、オン抵抗が大きい素子である
   請求項１に記載のフルブリッジＤＣ／ＤＣコンバータ。
3. 前記フルブリッジＤＣ／ＤＣコンバータは、ハードスイッチング方式により制御され、
   前記発熱量の大きい２つのスイッチング素子は、
   前記第１スイッチング素子および前記第４スイッチング素子のうち、ターンオンするタイミングが遅い方の素子と、
   前記第２スイッチング素子および前記第３スイッチング素子のうち、ターンオンするタイミングが遅い方の素子と、である
   請求項１に記載のフルブリッジＤＣ／ＤＣコンバータ。
4. 前記フルブリッジＤＣ／ＤＣコンバータは、ハードスイッチング方式により制御され、
   前記発熱量の大きい２つのスイッチング素子は、
   前記第１スイッチング素子および前記第４スイッチング素子のうち、ターンオフするタイミングが遅い方の素子と、
   前記第２スイッチング素子および前記第３スイッチング素子のうち、ターンオフするタイミングが遅い方の素子と、である
   請求項１に記載のフルブリッジＤＣ／ＤＣコンバータ。
5. 前記フルブリッジＤＣ／ＤＣコンバータは、ソフトスイッチング方式により制御され、
   前記発熱量の大きい２つのスイッチング素子は、
   前記第１スイッチング素子および前記第２スイッチング素子、または前記第３スイッチング素子および前記第４スイッチング素子である
   請求項１に記載のフルブリッジＤＣ／ＤＣコンバータ。
6. 前記第１スイッチング素子と前記第２スイッチング素子との接続点と、前記第３スイッチング素子と前記第４スイッチング素子との接続点との間に接続され、１次巻線および２次巻線を備えたトランスと、
   前記第１スイッチング素子と前記第２スイッチング素子との接続点と、前記トランスの前記１次巻線との間に接続されたコイルと、
   前記トランスの前記１次巻線と前記コイルとの接続点と、前記正側入力端子との間に接続された第１ダイオードと、
   前記トランスの前記１次巻線と前記コイルとの接続点と、前記負側入力端子との間に接続された第２ダイオードと、をさらに備えた
   請求項５に記載のフルブリッジＤＣ／ＤＣコンバータ。

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