JP2017060346A - デュアルアクティブブリッジ回路 - Google Patents

Abstract

【課題】エネルギー損失が少なく、トランスの変圧比に応じた電圧変換を行い、電圧変換後のピーク電圧を抑制することができるデュアルアクティブブリッジ回路を提供する。【解決手段】デュアルアクティブブリッジ回路は、トランスの１次側の１次側回路と、トランスの２次側の２次側回路とを備える回路であって、１次側回路に備えられ、ＰＷＭ信号に基づいてスイッチング動作を行う４つのスイッチング素子を有する第１のフルブリッジ回路と、第１のフルブリッジ回路の４つのスイッチング素子のそれぞれに並列に設けられたキャパシタと、当該キャパシタと共振回路を構成する補助リアクトルと、第１の補助スイッチ回路を有し、前記第１のフルブリッジ回路の２つの出力端子と前記第１のフルブリッジ回路の基準電位とに接続された第１の補助回路と、を備える。【選択図】図１

Description

本発明は、デュアルアクティブブリッジ回路に関する。

双方向に直流電力伝送を選択的に可能にする双方向コンバータが開発されている。特にリアクトルを介して２つのフルブリッジインバータ回路を接続し、それらのインバータ回路間で双方向に直流電力伝送を選択的に可能にするデュアルアクティブブリッジ回路が盛んに研究されている。
特許文献１には、関連する技術として、フルブリッジインバータ回路のスナバコンデンサに接続され該コンデンサの充電電圧を電源に回生する回生回路を用いた双方向コンバータが記載されている。

特開２０１３−１７６１７４号公報

ところで、デュアルアクティブブリッジ回路において、１次側と２次側とで電源電圧の電圧比とトランスの変圧比とが異なる場合、リアクトルＬに流れる電流のピーク値が増大し、導通損による電圧変換効率の低下が生じてしまう。そのため、１次側と２次側とで電源電圧の電圧比とトランスの変圧比とが異なる場合にも、導通損が生じず効率のよい電圧変換を行うことができるデュアルアクティブブリッジ回路が求められていた。

そこで、この発明は、上記の課題を解決することのできるデュアルアクティブブリッジ回路を提供することを目的としている。

本発明の第１の態様によれば、デュアルアクティブブリッジ回路は、トランスの１次側に接続された１次側回路と、前記トランスの２次側に接続された２次側回路とを備えるデュアルアクティブブリッジ回路であって、前記１次側回路に備えられ、ＰＷＭ信号に基づいてスイッチング動作を行う４つのスイッチング素子を有する第１のフルブリッジ回路と、前記第１のフルブリッジ回路の前記４つのスイッチング素子のそれぞれに並列に設けられたキャパシタと、当該キャパシタと共振回路を構成する補助リアクトルと、第１の補助スイッチ回路を有し、前記第１のフルブリッジ回路の２つの出力端子と前記第１のフルブリッジ回路の基準電位とに接続された第１の補助回路と、を備える。

本発明の第２の態様によれば、上述のデュアルアクティブブリッジ回路において、前記第１の補助スイッチ回路は、前記基準電位に接続される２つのスイッチング素子と、前記第１のフルブリッジ回路の２つの出力端子のうちの一方に接続されるスイッチング素子と、前記第１のフルブリッジ回路の２つの出力端子のうちの他方に接続されるスイッチング素子とを有する第２のフルブリッジ回路であり、前記第１の補助回路は、当該第１の補助スイッチ回路と、前記第２のフルブリッジ回路の２つの出力端子間に設けられた補助リアクトルと、を備える。

本発明の第３の態様によれば、上述のデュアルアクティブブリッジ回路において、前記第１の補助スイッチ回路は、前記第２のフルブリッジ回路における前記基準電位に接続される２つのスイッチング素子の代わりに、アノードが前記基準電位に接続された２つのダイオードを有し、前記補助リアクトルの２端子のうちの一方は、前記２つのダイオードのうちの１つのカソードに接続され、前記補助リアクトルの２端子のうちの他方は、前記２つのダイオードのうちの別の１つのカソードに接続される。

本発明の第４の態様によれば、上述のデュアルアクティブブリッジ回路において、前記第１の補助スイッチ回路は、前記第２のフルブリッジ回路における前記基準電位に接続されるボディダイオード付きの２つのスイッチング素子を有し、当該ボディダイオードのアノードは前記基準電位に接続され、前記補助リアクトルの２端子のうちの一方は、前記ボディダイオード付きの２つのスイッチング素子のうちの１つの前記ボディダイオードのカソードに接続され、前記補助リアクトルの２端子のうちの他方は、前記ボディダイオード付きの２つのスイッチング素子のうちの別の１つの前記ボディダイオードのカソードに接続される。

本発明の第５の態様によれば、上述のデュアルアクティブブリッジ回路は、前記２次側回路に備えられ、ＰＷＭ信号に基づいてスイッチング動作を行う４つのスイッチング素子を有する第３のフルブリッジ回路と、前記第３のフルブリッジ回路の前記４つのスイッチング素子のそれぞれに並列に設けられたキャパシタと、当該キャパシタと共振回路を構成する第２の補助リアクトルと、第２の補助スイッチ回路を有し、前記第３のフルブリッジ回路の基準電位とに接続された、第２の補助回路と、を備える。

本発明の実施形態によるデュアルアクティブブリッジ回路によれば、エネルギー損失が少なく、トランスの変圧比に応じた電圧変換を行い、電圧変換後のピーク電圧を抑制することができる。

本発明の第一の実施形態によるデュアルアクティブブリッジの構成を示す図である。 本実施形態による第１の補助回路の構成を示す図である。 本実施形態によるデュアルアクティブブリッジの各モードにおける波形を示す図である。 本実施形態によるデュアルアクティブブリッジのモードＭＤ１を説明するための図である。 本実施形態によるデュアルアクティブブリッジのモードＭＤ２を説明するための図である。 本実施形態によるデュアルアクティブブリッジのモードＭＤ３を説明するための図である。 本実施形態によるデュアルアクティブブリッジのモードＭＤ４を説明するための図である。 本実施形態によるデュアルアクティブブリッジのモードＭＤ５を説明するための図である。 本実施形態によるデュアルアクティブブリッジのモードＭＤ６を説明するための図である。 本実施形態によるデュアルアクティブブリッジのモードＭＤ７を説明するための図である。 本発明の第二の実施形態による第１の補助回路の構成を示す図である。 本実施形態によるデュアルアクティブブリッジの各モードにおける波形を示す図である。 本実施形態によるデュアルアクティブブリッジのモードＭＤ１１を説明するための図である。 本実施形態によるデュアルアクティブブリッジのモードＭＤ１２を説明するための図である。 本実施形態によるデュアルアクティブブリッジのモードＭＤ１３を説明するための図である。 本実施形態によるデュアルアクティブブリッジのモードＭＤ１４を説明するための図である。 本発明の実施形態によるデュアルアクティブブリッジにおける制御信号を示す図である。 本発明の実施形態によるデュアルアクティブブリッジのシミュレーション結果を示す図である。 本発明の第三の実施形態によるデュアルアクティブブリッジの構成を示す図である。

＜第一の実施形態＞
以下、図面を参照しながら本発明の第一の実施形態について説明する。
まず、本発明の第一の実施形態による第１の補助回路を備えるデュアルアクティブブリッジ回路の構成について説明する。
本実施形態によるデュアルアクティブブリッジ回路１は、図１に示すように、１次側回路１０と、２次側回路２０と、を備える。なお、ここでは、１次側回路１０がトランスＴの１次側巻線ｗ１を含み、２次側回路２０がトランスＴの２次側巻線ｗ２を含むものとしている。

１次側回路１０は、フルブリッジ回路１１（第１のフルブリッジ回路）、回路キャパシタＣ１、電圧源Ｅ１、リアクトルＬ、１次側巻線ｗ１、及び、補助回路Ａ１（第１の補助回路）を備える。

フルブリッジ回路１１は、スイッチング素子Ｍ１１、スイッチング素子Ｍ１２、スイッチング素子Ｍ１３、スイッチング素子Ｍ１４、ダイオードＤ１１、ダイオードＤ１２、ダイオードＤ１３、ダイオードＤ１４、キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、及び、キャパシタＣ１４を備える。

スイッチング素子Ｍ１１、スイッチング素子Ｍ１２、スイッチング素子Ｍ１３、及び、スイッチング素子Ｍ１４は、例えば、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（以下、「ＭＯＳトランジスタ」と記載）、ＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）パワーデバイス、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのパワー半導体である。

ダイオードＤ１１は、スイッチング素子Ｍ１１に並列に設けられる。ダイオードＤ１１は、スイッチング素子Ｍ１１がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１１のボディダイオードである。ダイオードＤ１１のアノードは、ＭＯＳトランジスタＭ１１のソースに接続される。また、ダイオードＤ１１のカソードは、ＭＯＳトランジスタＭ１１のドレインに接続される。

ダイオードＤ１２は、スイッチング素子Ｍ１２に並列に設けられる。ダイオードＤ１２は、スイッチング素子Ｍ１２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１２のボディダイオードである。ダイオードＤ１２のアノードは、ＭＯＳトランジスタＭ１２のソースに接続される。また、ダイオードＤ１２のカソードは、ＭＯＳトランジスタＭ１２のドレインに接続される。

ダイオードＤ１３は、スイッチング素子Ｍ１３に並列に設けられる。ダイオードＤ１３は、スイッチング素子Ｍ１３がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１３のボディダイオードである。ダイオードＤ１３のアノードは、ＭＯＳトランジスタＭ１３のソースに接続される。また、ダイオードＤ１３のカソードは、ＭＯＳトランジスタＭ１３のドレインに接続される。

ダイオードＤ１４は、スイッチング素子Ｍ１４に並列に設けられる。ダイオードＤ１４は、スイッチング素子Ｍ１４がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１４のボディダイオードである。ダイオードＤ１４のアノードは、ＭＯＳトランジスタＭ１４のソースに接続される。また、ダイオードＤ１４のカソードは、ＭＯＳトランジスタＭ１４のドレインに接続される。

キャパシタＣ１１は、スイッチング素子Ｍ１１に並列に設けられる。スイッチング素子Ｍ１１がＭＯＳトランジスタである場合には、キャパシタＣ１１が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ１１のソースに接続され、第２の端子はＭＯＳトランジスタＭ１１のドレインに接続される。

キャパシタＣ１２は、スイッチング素子Ｍ１２に並列に設けられる。スイッチング素子Ｍ１２がＭＯＳトランジスタである場合には、キャパシタＣ１２が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ１２のソースに接続され、第２の端子はＭＯＳトランジスタＭ１２のドレインに接続される。

キャパシタＣ１３は、スイッチング素子Ｍ１３に並列に設けられる。スイッチング素子Ｍ１３がＭＯＳトランジスタである場合には、キャパシタＣ１３が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ１３のソースに接続され、第２の端子はＭＯＳトランジスタＭ１３のドレインに接続される。

キャパシタＣ１４は、スイッチング素子Ｍ１４に並列に設けられる。スイッチング素子Ｍ１４がＭＯＳトランジスタである場合には、キャパシタＣ１４が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ１４のソースに接続され、第２の端子はＭＯＳトランジスタＭ１４のドレインに接続される。
なお、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４のそれぞれは、スナバキャパシタである。

以下の説明では、スイッチング素子Ｍ１１、スイッチング素子Ｍ１２、スイッチング素子Ｍ１３、及び、スイッチング素子Ｍ１４は、ＭＯＳトランジスタであるものとして説明する。

ＭＯＳトランジスタＭ１１のソースは、ＭＯＳトランジスタＭ１２のドレインに接続される。
ＭＯＳトランジスタＭ１１のドレインは、ＭＯＳトランジスタＭ１３のドレインに接続される。
ＭＯＳトランジスタＭ１２のソースは、ＭＯＳトランジスタＭ１４のソースに接続される。
ＭＯＳトランジスタＭ１３のソースは、ＭＯＳトランジスタＭ１４のドレインに接続される。
ＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２、ＭＯＳトランジスタＭ１３、及び、ＭＯＳトランジスタＭ１４が上述のように接続されることにより、ＭＯＳトランジスタＭ１１のソースとＭＯＳトランジスタＭ１３のソースを出力とするフルブリッジ回路１１が構成される。
なお、ＭＯＳトランジスタＭ１１のソースとＭＯＳトランジスタＭ１３のソースのそれぞれは、フルブリッジ回路１１の出力である。また、ＭＯＳトランジスタＭ１２のソースは、フルブリッジ回路１１の基準電位である。

キャパシタＣ１は、フルブリッジ回路１１に並列に設けられる。キャパシタＣ１が備える第１の端子はＭＯＳトランジスタＭ１２のソースに接続され、第２の端子はＭＯＳトランジスタＭ１１のドレインに接続される。

電圧源Ｅ１が備える低電位側となる第１の端子は、ＭＯＳトランジスタＭ１２のソースに接続される。また、電圧源Ｅ１が備える高電位側となる第２の端子は、ＭＯＳトランジスタＭ１１のドレインに接続される。

リアクトルＬが備えるコイルの巻き始めとなる第１の端子は、ＭＯＳトランジスタＭ１１のソースに接続される。また、リアクトルＬが備えるコイルの巻き終わりとなる第２の端子は、１次側巻線ｗ１が備えるコイルの巻き始めとなる第１の端子に接続される。なお、図１で示したリアクトルＬと１次側巻線ｗ１のそれぞれにおける丸印は、同極性点を示している。ここでは、丸印は、コイルの巻き始めとなる第１の端子を示しているものとする。
１次側巻線ｗ１が備えるコイルの巻き終わりとなる第２の端子は、ＭＯＳトランジスタＭ１３のソースに接続される。

補助回路Ａ１は、３つの端子を備える。補助回路Ａ１が備える３つの端子のうちの第１の端子は、ＭＯＳトランジスタＭ１２のソースに接続される。補助回路Ａ１が備える３つの端子のうちの第２の端子は、ＭＯＳトランジスタＭ１１のソースに接続される。補助回路Ａ１が備える３つの端子のうちの第３の端子は、ＭＯＳトランジスタＭ１３のソースに接続される。
補助回路Ａ１は、トランスＴの１次側のフルブリッジ回路１１に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４）と補助リアクトルＬｒとにより共振周波数が定まり、当該キャパシタにソフトスイッチングに必要な電流を供給する。

なお、スイッチング素子Ｍ１１及びダイオードＤ１１をまとめてスイッチＳＷ１１と呼ぶ。また、スイッチング素子Ｍ１２及びダイオードＤ１２をまとめてスイッチＳＷ１２と呼ぶ。また、スイッチング素子Ｍ１３及びダイオードＤ１３をまとめてスイッチＳＷ１３と呼ぶ。また、スイッチング素子Ｍ１４及びダイオードＤ１４をまとめてスイッチＳＷ１４と呼ぶ。

２次側回路２０は、フルブリッジ回路２１（第３のフルブリッジ回路）、回路キャパシタＣ２、電圧源Ｅ２、及び、２次側巻線ｗ２を備える。

フルブリッジ回路２１は、スイッチング素子Ｍ２１、スイッチング素子Ｍ２２、スイッチング素子Ｍ２３、スイッチング素子Ｍ２４、ダイオードＤ２１、ダイオードＤ２２、ダイオードＤ２３、ダイオードＤ２４、キャパシタＣ２１、キャパシタＣ２２、キャパシタＣ２３、及び、キャパシタＣ２４を備える。

スイッチング素子Ｍ２１、スイッチング素子Ｍ２２、スイッチング素子Ｍ２３、及び、スイッチング素子Ｍ２４は、例えば、ＭＯＳトランジスタ、ＳｉＣパワーデバイス、ＩＧＢＴなどのパワー半導体である。

ダイオードＤ２１は、スイッチング素子Ｍ２１に並列に設けられる。ダイオードＤ２１は、スイッチング素子Ｍ２１がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ２１のボディダイオードである。ダイオードＤ２１のアノードは、ＭＯＳトランジスタＭ２１のソースに接続される。また、ダイオードＤ２１のカソードは、ＭＯＳトランジスタＭ２１のドレインに接続される。

ダイオードＤ２２は、スイッチング素子Ｍ２２に並列に設けられる。ダイオードＤ２２は、スイッチング素子Ｍ２２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ２２のボディダイオードである。ダイオードＤ２２のアノードは、ＭＯＳトランジスタＭ２２のソースに接続される。また、ダイオードＤ２２のカソードは、ＭＯＳトランジスタＭ２２のドレインに接続される。

ダイオードＤ２３は、スイッチング素子Ｍ２３に並列に設けられる。ダイオードＤ２３は、スイッチング素子Ｍ２３がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ２３のボディダイオードである。ダイオードＤ２３のアノードは、ＭＯＳトランジスタＭ２３のソースに接続される。また、ダイオードＤ２３のカソードは、ＭＯＳトランジスタＭ２３のドレインに接続される。

ダイオードＤ２４は、スイッチング素子Ｍ２４に並列に設けられる。ダイオードＤ２４は、スイッチング素子Ｍ２４がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ２４のボディダイオードである。ダイオードＤ２４のアノードは、ＭＯＳトランジスタＭ２４のソースに接続される。また、ダイオードＤ２４のカソードは、ＭＯＳトランジスタＭ２４のドレインに接続される。

キャパシタＣ２１は、スイッチング素子Ｍ２１に並列に設けられる。スイッチング素子Ｍ２１がＭＯＳトランジスタである場合には、キャパシタＣ２１が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ２１のソースに接続され、第２の端子はＭＯＳトランジスタＭ２１のドレインに接続される。

キャパシタＣ２２は、スイッチング素子Ｍ２２に並列に設けられる。スイッチング素子Ｍ２２がＭＯＳトランジスタである場合には、キャパシタＣ２２が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ２２のソースに接続され、第２の端子はＭＯＳトランジスタＭ２２のドレインに接続される。

キャパシタＣ２３は、スイッチング素子Ｍ２３に並列に設けられる。スイッチング素子Ｍ２３がＭＯＳトランジスタである場合には、キャパシタＣ２３が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ２３のソースに接続され、第２の端子はＭＯＳトランジスタＭ２３のドレインに接続される。

キャパシタＣ２４は、スイッチング素子Ｍ２４に並列に設けられる。スイッチング素子Ｍ２４がＭＯＳトランジスタである場合には、キャパシタＣ２４が備える２つの端子のうちの第１の端子はＭＯＳトランジスタＭ２４のソースに接続され、第２の端子はＭＯＳトランジスタＭ２４のドレインに接続される。
なお、キャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４のそれぞれは、スナバキャパシタである。

以下の説明では、スイッチング素子Ｍ２１、スイッチング素子Ｍ２２、スイッチング素子Ｍ２３、及び、スイッチング素子Ｍ２４は、ＭＯＳトランジスタであるものとして説明する。

ＭＯＳトランジスタＭ２１のソースは、ＭＯＳトランジスタＭ２２のドレインに接続される。
ＭＯＳトランジスタＭ２１のドレインは、ＭＯＳトランジスタＭ２３のドレインに接続される。
ＭＯＳトランジスタＭ２２のソースは、ＭＯＳトランジスタＭ２４のソースに接続される。
ＭＯＳトランジスタＭ２３のソースは、ＭＯＳトランジスタＭ２４のドレインに接続される。
ＭＯＳトランジスタＭ２１、ＭＯＳトランジスタＭ２２、ＭＯＳトランジスタＭ２３、及び、ＭＯＳトランジスタＭ２４が上述のように接続されることにより、ＭＯＳトランジスタＭ２１のソースとＭＯＳトランジスタＭ２３のソースを出力とするフルブリッジ回路２１が構成される。
なお、ＭＯＳトランジスタＭ２１のソースとＭＯＳトランジスタＭ２３のソースのそれぞれは、フルブリッジ回路２１の出力である。また、ＭＯＳトランジスタＭ２２のソースは、フルブリッジ回路２１の基準電位である。

キャパシタＣ２は、フルブリッジ回路２１に並列に設けられる。キャパシタＣ２が備える第１の端子はＭＯＳトランジスタＭ２２のソースに接続され、第２の端子はＭＯＳトランジスタＭ２１のドレインに接続される。

電圧源Ｅ２が備える低電位側となる第１の端子は、ＭＯＳトランジスタＭ２２のソースに接続される。また、電圧源Ｅ２が備える高電位側となる第２の端子は、ＭＯＳトランジスタＭ２１のドレインに接続される。

２次側巻線ｗ２が備えるコイルの巻き始めとなる第１の端子は、ＭＯＳトランジスタＭ２１のソースに接続される。また、２次側巻線ｗ２が備えるコイルの巻き終わりとなる第２の端子は、ＭＯＳトランジスタＭ２３のソースに接続される。なお、図１で示した２次側巻線ｗ２における丸印は、コイルの巻き始めとなる第１の端子を示している。

なお、スイッチング素子Ｍ２１及びダイオードＤ２１をまとめてスイッチＳＷ２１と呼ぶ。また、スイッチング素子Ｍ２２及びダイオードＤ２２をまとめてスイッチＳＷ２２と呼ぶ。また、スイッチング素子Ｍ２３及びダイオードＤ２３をまとめてスイッチＳＷ２３と呼ぶ。また、スイッチング素子Ｍ２４及びダイオードＤ２４をまとめてスイッチＳＷ２４と呼ぶ。

フルブリッジ回路１１が備えるＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２、ＭＯＳトランジスタＭ１３、ＭＯＳトランジスタＭ１４のそれぞれのゲートは、トランスＴの１次側と２次側の変圧比に応じたＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を出力する制御回路（図示せず）に接続される。フルブリッジ回路１１は、制御回路が出力するＰＷＭ信号に基づいてスイッチング動作を行う。具体的には、補助回路Ａ１は、キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４と補助リアクトルＬｒとにより定まる共振周波数の共振タイミングで、ソフトスイッチングに必要な電流をキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４のそれぞれに供給する。そして、フルブリッジ回路１１は、ＰＷＭ信号の立ち上がりまたは立ち下がりにおけるＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２、ＭＯＳトランジスタＭ１３、ＭＯＳトランジスタＭ１４のそれぞれのソース・ドレイン間電圧がゼロ、または、ドレイン電流がゼロとなる共振タイミングでスイッチング動作を行う。
こうすることで、補助回路Ａ１を備えるデュアルアクティブブリッジ回路１は、エネルギー損失が少なく（すなわち、高効率で）、トランスＴの変圧比に応じた電圧変換を行い、電圧変換後のピーク電圧を抑制することができる。

次に、本実施形態による補助回路Ａ１の構成について説明する。
本実施形態による補助回路Ａ１は、図２に示すように、スイッチ回路３１（第１の補助スイッチ回路）と、補助リアクトルＬｒと、を備える。

スイッチ回路３１は、スイッチング素子Ｍｒ１、Ｍｒ２、ダイオードＤｒ１、Ｄｒ２、Ｄｇ１、Ｄｇ２、及び、キャパシタＣｒ１、Ｃｒ２を備える。

スイッチング素子Ｍｒ１及びスイッチング素子Ｍｒ２は、例えば、ＭＯＳトランジスタ、ＳｉＣパワーデバイス、ＩＧＢＴなどのパワー半導体である。

ダイオードＤｒ１は、スイッチング素子Ｍｒ１に並列に設けられる。ダイオードＤｒ１は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ１のボディダイオードである。ダイオードＤｒ１のアノードは、ＭＯＳトランジスタＭｒ１のソースに接続される。また、ダイオードＤｒ１のカソードは、ＭＯＳトランジスタＭｒ１のドレインに接続される。

ダイオードＤｒ２は、スイッチング素子Ｍｒ２に並列に設けられる。ダイオードＤｒ２は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ２のボディダイオードである。ダイオードＤｒ２のアノードは、ＭＯＳトランジスタＭｒ２のソースに接続される。また、ダイオードＤｒ２のカソードは、ＭＯＳトランジスタＭｒ２のドレインに接続される。

ダイオードＤｇ１のアノードは、スイッチング素子Ｍ１２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１２のソースに接続される。また、ダイオードＤｇ１のカソードは、スイッチング素子Ｍｒ１がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ１のソースに接続される。ダイオードＤｇ１は、自素子がオン状態である場合に、自素子のカソードが接続されるノードを基準電位に接続する。ダイオードＤｇ１のカソードが接続されるノードの電位は、ダイオードＤｇ１によりクランプされ、スイッチング素子Ｍｒ１における過電圧を防止することができる。

ダイオードＤｇ２のアノードは、スイッチング素子Ｍ１２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭ１２のソースに接続される。また、ダイオードＤｇ２のカソードは、スイッチング素子Ｍｒ２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ２のソースに接続される。ダイオードＤｇ２は、自素子がオン状態である場合に、自素子のカソードが接続されるノードを基準電位に接続する。ダイオードＤｇ２のカソードが接続されるノードの電位は、ダイオードＤｇ２によりクランプされ、スイッチング素子Ｍｒ２における過電圧を防止することができる。

キャパシタＣｒ１は、ダイオードＤｒ１の浮遊容量である。
キャパシタＣｒ２は、ダイオードＤｒ２の浮遊容量である。

補助リアクトルＬｒが備えるコイルの巻き始めとなる第１の端子は、ダイオードＤｇ１のカソードに接続される。また、補助リアクトルＬｒが備えるコイルの巻き終わりとなる第２の端子は、ダイオードＤｇ２のカソードに接続される。なお、図２で示した補助リアクトルＬｒにおける丸印は、コイルの巻き始めとなる第１の端子を示している。
補助リアクトルＬｒのインダクタンスは、フルブリッジ回路１１のスイッチング周波数と、フルブリッジ回路１１に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、及び、キャパシタＣ１４）により共振周波数との関係により、リアクトルＬのインダクタンスよりも小さい。

なお、スイッチング素子Ｍｒ１、ダイオードＤｒ１、及び、キャパシタＣｒ１をまとめてスイッチＳＷｒ１と呼ぶ。また、スイッチング素子Ｍｒ２、ダイオードＤｒ２、及び、キャパシタＣｒ２をまとめてスイッチＳＷｒ２と呼ぶ。

本実施形態による補助回路Ａ１は、補助リアクトルＬｒからキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、及び、キャパシタＣ１４に電流を供給することで、スイッチＳＷ１１、スイッチＳＷ１２、スイッチＳＷ１３、及び、スイッチＳＷ１４のそれぞれのソフトスイッチングを可能にする。

次に、本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１の動作について説明する。
ここでは、図３に示すモードＭＤ１〜モードＭＤ７のそれぞれの状態におけるデュアルアクティブブリッジ回路１の動作を説明する。
なお、フルブリッジ回路１１は、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）によりスイッチングしているものとする。
また、リアクトルＬが備える第１の端子から第２の端子に向かってリアクトルＬ内を流れる電流をＩＬとする。また、２次側巻線ｗ２が備える第２の端子から第１の端子に２次側巻線ｗ２を流れる電流をＩＳとする。
また、ＭＯＳトランジスタＭ１３のソースに対するＭＯＳトランジスタＭ１１のソースの電圧をＶＰとする。また、ＭＯＳトランジスタＭ２３のソースに対するＭＯＳトランジスタＭ２１のソースの電圧をＶＳとする。

フルブリッジ回路１１及びスイッチ回路３１のそれぞれが備えるＭＯＳトランジスタのゲートは、モードＭＤ１〜モードＭＤ７のそれぞれの状態において、図３に示すような制御信号が制御回路（図示せず）から入力されている。これにより、フルブリッジ回路１１及びスイッチ回路３１のそれぞれのスイッチングが制御されている。

補助回路Ａ１は、スイッチ回路３１のＭＯＳトランジスタＭｒ１とＭＯＳトランジスタＭｒ２が共にオフ状態である場合、機能しない。
補助回路Ａ１は、スイッチ回路３１のＭＯＳトランジスタＭｒ１及びＭＯＳトランジスタＭｒ２の何れか一方が制御回路からの制御信号によりオン状態である場合、フルブリッジ回路１１に設けられたキャパシタに補助リアクトルＬｒから電流を供給し、フルブリッジ回路１１のソフトスイッチングを可能にする。

１次側回路１０において、電流ＩＬ＞０のときに、スイッチＳＷ１１、ＳＷ１３のそれぞれがオフ、スイッチＳＷ１２、ＳＷ１４のそれぞれがオンの状態から、スイッチＳＷ１１、ＳＷ１４のそれぞれがオン、スイッチＳＷ１２、ＳＷ１３のそれぞれがオフの状態に変化すると、電圧ＶＰがゼロボルトから電圧Ｅ１に遷移し、補助回路Ａ１が動作する。
ここでは、常に電流ＩＬ＞０、電圧ＶＳ＞０であるものとして、本実施形態によるデュアルアクティブブリッジ回路１の動作について以下でより詳しく説明する。
なお、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷｒ１、ＳＷｒ２のそれぞれがオン状態である場合の抵抗は十分に小さく、ここではゼロであるものとする。また、ダイオードＤ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄｒ１、Ｄｒ２、Ｄｇ１、Ｄｇ２のそれぞれは、理想ダイオードであるものとする。理想ダイオードは、印加される電圧がゼロのときに、電流が流れる状態（電流が正に流れる状態）と電流が流れない状態（電流が負に流れようとする状態）とをとり、印加される電圧が負であるときに、電流が流れない状態をとるダイオードである。

Ａ１．モードＭＤ１
図４に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ１の状態に対応する回路を示している。なお、図４に示すデュアルアクティブブリッジ回路１では、２次側回路２０を省略している。図４に示すデュアルアクティブブリッジ回路１には、１次側回路１０における主な電流が示されている。
モードＭＤ１は、ＭＯＳトランジスタＭ１１、Ｍ１３、Ｍｒ１、Ｍｒ２のそれぞれがオフ、ＭＯＳトランジスタＭ１２、Ｍ１４のそれぞれがオンの状態を示すモードである。モードＭＤ１は、補助回路Ａ１が動作する前の状態を示すモードである。

ＭＯＳトランジスタＭｒ１がオフであるため、スイッチＳＷｒ１を流れる電流Ｉｒ１はゼロである。また、ＭＯＳトランジスタＭｒ２がオフであるため、スイッチＳＷｒ２を流れる電流Ｉｒ２はゼロである。電流Ｉｒ１、Ｉｒ２のそれぞれがゼロである場合、ダイオードＤｇ１に流れる電流ＩＤｇ１はゼロであるため、ダイオードＤｇ１に印加される電圧はゼロである。また、電流Ｉｒ１、Ｉｒ２のそれぞれがゼロである場合、ダイオードＤｇ２に流れる電流ＩＤｇ２はゼロであるため、ダイオードＤｇ２に印加される電圧はゼロである。その結果、補助リアクトルＬｒに流れる電流ＩＬｒはゼロとなる。
また、常に電流ＩＬ＞０であるため、モードＭＤ１では、電流ＩＬ（＞０）がスイッチＳＷ１２、リアクトルＬ、１次側巻線ｗ１、スイッチＳＷ１４の順に流れる。なお、図４における電流ＩＰは、スイッチＳＷ１１及びスイッチＳＷ１２からリアクトルＬ及びスイッチＳＷｒ１に流れる電流を示しており、モードＭＤ１では、電流ＩＰはＩＬである。

Ａ２．モードＭＤ２
図５に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ２の状態に対応する回路を示している。
モードＭＤ２は、ＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍｒ１のそれぞれがオフ、ＭＯＳトランジスタＭｒ２がオンの状態を示すモードであり、モードＭＤ２の開始時であるスイッチＳＷ１４及びスイッチＳＷ１２がターンオフする時のスイッチＳＷ１４及びスイッチＳＷ１２のそれぞれの両端の電圧は０ボルトなので、ＺＶＳ（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）を実現している。

モードＭＤ１では、スイッチＳＷ１１の両端の電圧ＶＳＷ１１が電圧Ｅ１でありスイッチＳＷ１４の両端の電圧ＶＳＷ１４が０ボルトなので、電圧ＶＰはゼロであり、かつ、補助回路Ａ１には電流が流れていないため、デュアルアクティブブリッジ回路１がモードＭＤ１からモードＭＤ２に切り替わるとき、スイッチＳＷｒ２は、ＺＶＳ及びＺＣＳ（Ｚｅｒｏ Ｃｕｒｒｅｎｔ Ｓｗｉｔｃｈｉｎｇ）動作を行う。したがって、補助回路Ａ１において、スイッチＳＷｒ２がオン状態になっても損失は生じない。
デュアルアクティブブリッジ回路１がモードＭＤ１からモードＭＤ２に切り替わると、電流ＩＬはキャパシタＣ１４を充電し、スイッチＳＷ１４の両端の電圧ＶＳＷ１４が上昇し、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧はＥ１まで上昇する。また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧の上昇に伴って、キャパシタＣ１３は放電し、キャパシタＣ１３に印加される電圧はＥ１からゼロに変化する。
また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧がＥ１まで上昇するとき、電圧ＶＰはゼロから−Ｅ１に変化する。モードＭＤ２では、ダイオードＤｒ１がオン状態となるため、電流Ｉｒ２（＞０）がスイッチＳＷｒ２のＭＯＳトランジスタＭｒ２、補助リアクトルＬｒ、スイッチＳＷｒ１のダイオードＤｒ１の順に流れる。なお、図５において電流ＩＬｒは、補助リアクトルＬｒが備える第１の端子から第２の端子に向かって補助リアクトルＬｒ内を流れる電流である。デュアルアクティブブリッジ回路１がモードＭＤ２の状態である場合、電流ＩＬｒ＝Ｉｒ１＝−Ｉｒ２＜０である。また、デュアルアクティブブリッジ回路１がモードＭＤ２の状態である場合、電流ＩＬ＝ＩＰ＋ＩＬｒ２（＝ＩＰ−ＩＬｒ）であり、補助リアクトルＬｒを流れる電流（−ＩＬｒ）がリアクトルＬに供給される。なお、電流Ｉｒ２＞０であるため、電流ＩＰ＜ＩＬである。
ここで、電流ＩＬは殆ど変化しないため、デュアルアクティブブリッジ回路１がモードＭＤ２の状態である場合、電流ＩＰはＩＬから減少を始める。
キャパシタＣ１３に印加される電圧がゼロとなり、キャパシタＣ１４に印加される電圧がＥ１になると、スイッチＳＷ１４がターンオフで始まったモードＭＤ２は完了する。
このとき、電圧ＶＰは（−Ｅ１）となり、補助リアクトルＬｒは、電圧ＶＰ（＝−Ｅ１）が印加された状態となる。そのため、電流ＩＬｒは、ＩＬｒ＜０の状態を保ったまま減少する（電流ＩＬｒの流れる向きは負の方向であり、電流ＩＬｒの絶対値は増大する）。
なお、このとき、電流ＩＰがＩＰ＜０の状態（電流の流れる向きが逆向きの状態）になると、補助回路Ａ１がうまく動作せず、後述するスイッチＳＷ１３がターンオンする時のＺＶＳを行うことのできる条件を満足することができない。そのため、電流ＩＰが負の状態とならず、モードＭＤ２において電流ＩＰ≧０の状態が保たれるように、デュアルアクティブブリッジ回路１の動作を開始する段階での１次側回路１０の負荷電流値に応じて、キャパシタＣ１４の定数と補助リアクトルＬｒの定数と入力電圧Ｅ１の値を最適値に設定する必要がある。

Ａ３．モードＭＤ３
図６に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ３の状態における回路を示している。
モードＭＤ３は、モードＭＤ２のＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍｒ１のそれぞれがオフ、ＭＯＳトランジスタＭｒ２がオンの状態を継続し、電流ＩＬｒがＩＬｒ＜０の状態を保ったまま更に減少する状態を示すモードである。

フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧がＥ１を超えると、ダイオードＤ１３は電流を流し始める。ダイオードＤ１３を流れる電流は、電圧源Ｅ１、ダイオードＤ１２、リアクトルＬ、１次側巻線ｗ１を介して補助リアクトルＬｒに流れ、電流ＩＬｒは、ＩＬｒ＜０の状態を保ったまま増大する。この状態は、電流ＩＰがＩＰ＝０になるまで続く。

Ａ４．モードＭＤ４
図７に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ４の状態における回路を示している。
モードＭＤ４は、モードＭＤ３のＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍｒ１のそれぞれがオフ、ＭＯＳトランジスタＭｒ２がオンの状態を継続し、電流ＩＰがＩＰ＜０の状態を示すモードである。

電流ＩＰがＩＰ＜０の状態では、電流ＩＬｒは、リアクトルＬ、キャパシタＣ１２を流れる。キャパシタＣ１２が充電されると、キャパシタＣ１２に印加される電圧はゼロからＥ１に変化する。また、キャパシタＣ１２に印加される電圧はゼロからＥ１に変化すると同時に、キャパシタＣ１１は放電し、キャパシタＣ１１に印加される電圧は、Ｅ１からゼロに変化する。すなわち、図３に示すように、スイッチＳＷ１１の両端の電圧ＶＳＷ１１は電圧Ｅ１から減少して０ボルトになる。
また、キャパシタＣ１３は充電される。キャパシタＣ１３が充電されると、キャパシタＣ１３に印加される電圧はゼロからＥ１に変化する。このとき、ダイオードＤ１３はオフ状態になる。また、キャパシタＣ１３に印加される電圧はゼロからＥ１に変化すると同時に、キャパシタＣ１４は放電し、キャパシタＣ１４に印加される電圧は、Ｅ１からゼロに変化する。すなわち、図３で示すように、スイッチＳＷ１４の両端の電圧ＶＳＷ１４は電圧Ｅ１から減少して０ボルトになる。キャパシタＣ１３の充電電流、キャパシタＣ１４の放電電流、及び、電流ＩＬは、ＭＯＳトランジスタＭｒ２を介して補助リアクトルＬｒに流れ込む。
このとき、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ１のソースの電圧は、ゼロからＥ１に変化する。また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ２のソースの電圧は、Ｅ１からゼロに変化する。これらのＭＯＳトランジスタＭｒ１のソースとＭＯＳトランジスタＭｒ２のソースの電圧変化により、モードＭＤ４において、電圧ＶＰは−Ｅ１からＥ１に変化し、補助リアクトルＬｒの両端に印加される電圧の極性が途中で反転する。そのため、電流ＩＬｒは、モードＭＤ４において、ＩＬｒ＜０の状態を保ったまま減少する。この状態は、電流ＩＰがＩＰ＝０になるまで続く。

Ａ５．モードＭＤ５
図８に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ５の状態における回路を示している。
モードＭＤ５は、ＭＯＳトランジスタＭ１２、Ｍ１３、Ｍｒ１のそれぞれがオフ、ＭＯＳトランジスタＭ１１、Ｍ１４、Ｍｒ２のそれぞれがオンの状態を示すモードである。モードＭＤ５の開始時のスイッチＳＷ１１の両端の電圧ＶＳＷ１１とスイッチＳＷ１４の両端の電圧ＶＳＷ１４は、図３に示すように、共に０ボルトである。よって、スイッチＳＷ１１、１４がターンオンする時はＺＶＳである。

電流ＩＰがＩＰ＜０となりＭＯＳトランジスタＭ１１、Ｍ１４のそれぞれがオフ状態からオン状態になると、電流ＩＰがＭＯＳトランジスタＭ１１からリアクトルＬに流れ込む。リアクトルＬに流れる電流ＩＬは、ＭＯＳトランジスタＭ１４とＭＯＳトランジスタＭｒ２とを流れる。ＭＯＳトランジスタＭｒ２を流れる電流Ｉｒ２は、補助リアクトルＬｒを流れ、ダイオードＤｒ１を介してリアクトルＬに流れ込む。電圧ＶＰはＶＰ＝Ｅ１のままであるため、電流ＩＬｒは、モードＭＤ５において、ＩＬｒ＜０の状態を保ったまま減少する。この状態は、電流ＩＬｒがＩＬｒ＝０になり、電流ＩＰと電流ＩＬが等しくなるまで続く。

Ａ６．モードＭＤ６
図９に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ６の状態における回路を示している。
モードＭＤ６は、ＭＯＳトランジスタＭ１２、Ｍ１３、Ｍｒ１、Ｍｒ２のそれぞれがオフ、ＭＯＳトランジスタＭ１１、Ｍ１４のそれぞれがオンの状態を示すモードである。

電流ＩＬｒがＩＬｒ＞０になると、ダイオードＤｒ１はオフ状態になる。
ＭＯＳトランジスタＭｒ２がオン状態からオフ状態になると、ＭＯＳトランジスタＭ１１を流れる電流ＩＰは、リアクトルＬと、キャパシタＣｒ１とを流れる。リアクトルＬを流れる電流ＩＬは、ＭＯＳトランジスタＭ１４に流れ込む。また、キャパシタＣｒ１を流れる電流Ｉｒ１は、補助リアクトルＬｒを流れ、ゼロからわずかに増加する。電流Ｉｒ１は、ダイオードＤｒ２を介してＭＯＳトランジスタＭ１４に流れ込む。
このとき、キャパシタＣｒ１は充電され、キャパシタＣｒ１に印加される電圧は、ゼロからＥ１に変化する。フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ１のソースの電圧はＥ１からゼロに変化するため、補助リアクトルＬｒに印加される電圧はＥ１からゼロに変化する（図３の電圧ＶＳＷｒ１参照）。

Ａ７．モードＭＤ７
図１０に示すデュアルアクティブブリッジ回路１は、図３で示したモードＭＤ７の状態における回路を示している。
モードＭＤ７は、モードＭＤ６のＭＯＳトランジスタＭ１２、Ｍ１３、Ｍｒ１、Ｍｒ２のそれぞれがオフ、ＭＯＳトランジスタＭ１１、Ｍ１４のそれぞれがオンの状態を継続している。

フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ１のソースの電圧はＥ１からゼロに変化すると、ダイオードＤｇ１は、オン状態になる。
ＭＯＳトランジスタＭ１１を流れる電流ＩＰは、リアクトルＬを流れる。リアクトルＬを流れる電流ＩＬは、ＭＯＳトランジスタＭ１４に流れ込む。ＭＯＳトランジスタＭ１４に流れ込んだ電流は、ダイオードＤｇ１を介して補助リアクトルＬｒに流れ込む。補助リアクトルＬｒを流れる電流ＩＬｒは、ダイオードＤｒ２を介してＭＯＳトランジスタＭ１４に流れ込む。
このとき、ＩＬｒ＞０である電流ＩＬｒは、スイッチＳＷｒ１を流れずにダイオードＤｇ１を流れる。

なお、本発明の実施形態によるデュアルアクティブブリッジ回路１は、トランスの変圧比に応じたデューティ比のＰＷＭ信号を制御信号として用いることにより１次側と２次側とで電源電圧の電圧比とトランスの変圧比とのバランスのとれた電圧変換を行うことができる。
また、本発明の実施形態によるデュアルアクティブブリッジ回路１は、共振周波数が高ければ高い程、共振周波数に影響するキャパシタのキャパシタンスが小さいことを示すため充放電電流が小さく、また、スイッチング時の電圧の立ち上がり及び立ち下がりが急峻となりスイッチング時間が短くなるため、スイッチング時の損失が低減され、電圧変換効率は向上する。ただし、実際のデュアルアクティブブリッジ回路１では、共振周波数が高くなるにつれて寄生素子などの影響が無視できなくなるため、デュアルアクティブブリッジ回路１の実装は難しくなり、電圧変換効率と実装とはトレードオフの関係にある。寄生素子などの影響により、最適な電圧変換効率を実現する共振周波数が存在する。実際のデュアルアクティブブリッジ回路１の設計では、シミュレーションや実装による実験などを行い回路定数を決定すればよい。

以上、本発明の第一の実施形態によるデュアルアクティブブリッジ回路１の処理について説明した。上述のデュアルアクティブブリッジ回路１において、フルブリッジ回路１１（第１のフルブリッジ回路）は、トランスＴの１次側に備えられ、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）に基づいてスイッチング動作を行う。補助回路Ａ１は、フルブリッジ回路１１の４つのＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４（スイッチング素子）のそれぞれに並列に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４）と、当該キャパシタと共振回路を構成する補助リアクトルＬｒと、ＭＯＳトランジスタＭｒ１、Ｍｒ２、ダイオードＤｇ１、Ｄｇ２（第１の補助スイッチ回路）とを有し、フルブリッジ回路１１の２つの出力端子とフルブリッジ回路１１の基準電位とに接続される。キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４と補助リアクトルＬｒとにより定まる共振周波数の共振タイミングで、ソフトスイッチングに必要な電流をキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４のそれぞれに供給する。
こうすることで、デュアルアクティブブリッジ回路１は、エネルギー損失が少なく、トランスの変圧比に応じた電圧変換を行い、電圧変換後のピーク電圧を抑制することができる。

＜第二の実施形態＞
本発明の第二の実施形態について説明する。
まず、本発明の第二の実施形態による補助回路を備えるデュアルアクティブブリッジ回路の構成について説明する。
本実施形態によるデュアルアクティブブリッジ回路１は、図１で示した、本発明の第一の実施形態によるデュアルアクティブブリッジ回路１と同様の構成である。
ただし、本実施形態による補助回路Ａ１は、第一の実施形態による補助回路Ａ１と異なる。

本実施形態による補助回路Ａ１は、図１１に示すように、スイッチ回路３１と、補助リアクトルＬｒと、を備える。

スイッチ回路３１は、スイッチング素子Ｍｒ１、Ｍｒ２、Ｍｇ１、Ｍｇ２、ダイオードＤｒ１、Ｄｒ２、Ｄｇ１、Ｄｇ２、及び、キャパシタＣｒ１、Ｃｒ２を備える。

スイッチング素子Ｍｒ１、Ｍｒ２、Ｍｇ１、Ｍｇ２のそれぞれは、例えば、ＭＯＳトランジスタ、ＳｉＣパワーデバイス、ＩＧＢＴなどのパワー半導体である。

ダイオードＤｒ１は、スイッチング素子Ｍｒ１に並列に設けられる。ダイオードＤｒ１は、スイッチング素子Ｍｒ１を過電圧から保護する保護素子である。ダイオードＤｒ１は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ１のボディダイオードである。ダイオードＤｒ１のアノードは、ＭＯＳトランジスタＭｒ１のソースに接続される。また、ダイオードＤｒ１のカソードは、ＭＯＳトランジスタＭｒ１のドレインに接続される。

ダイオードＤｒ２は、スイッチング素子Ｍｒ２に並列に設けられる。ダイオードＤｒ２は、スイッチング素子Ｍｒ２を過電圧から保護する保護素子である。ダイオードＤｒ２は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ２のボディダイオードである。ダイオードＤｒ２のアノードは、ＭＯＳトランジスタＭｒ２のソースに接続される。また、ダイオードＤｒ２のカソードは、ＭＯＳトランジスタＭｒ２のドレインに接続される。

ダイオードＤｇ１は、スイッチング素子Ｍｇ１に並列に設けられる。ダイオードＤｇ１は、スイッチング素子Ｍｇ１を過電圧から保護する保護素子である。ダイオードＤｇ１は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｇ１のボディダイオードである。ダイオードＤｇ１のアノードは、ＭＯＳトランジスタＭｇ１のソースに接続される。また、ダイオードＤｇ１のカソードは、ＭＯＳトランジスタＭｇ１のドレインに接続される。

ダイオードＤｇ２は、スイッチング素子Ｍｇ２に並列に設けられる。ダイオードＤｇ２は、スイッチング素子Ｍｇ２を過電圧から保護する保護素子である。ダイオードＤｇ２は、スイッチング素子がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｇ２のボディダイオードである。ダイオードＤｇ２のアノードは、ＭＯＳトランジスタＭｇ２のソースに接続される。また、ダイオードＤｇ２のカソードは、ＭＯＳトランジスタＭｇ２のドレインに接続される。

スイッチング素子Ｍｇ１、Ｍ１２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｇ１のソースは、ＭＯＳトランジスタＭ１２のソースに接続される。また、ＭＯＳトランジスタＭｇ１のドレインは、スイッチング素子Ｍｒ１がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ１のソースに接続される。ダイオードＤｇ１は、自素子がオン状態である場合に、自素子のカソードが接続されるノードを基準電位に接続する。ダイオードＤｇ１のカソードが接続されるノードの電位は、ダイオードＤｇ１によりクランプされ、スイッチング素子Ｍｒ１における過電圧を防止することができる。

スイッチング素子Ｍｇ２、Ｍ１２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｇ２のソースは、ＭＯＳトランジスタＭ１２のソースに接続される。また、ＭＯＳトランジスタＭｇ２のドレインは、スイッチング素子Ｍｒ２がＭＯＳトランジスタである場合には、ＭＯＳトランジスタＭｒ２のソースに接続される。ダイオードＤｇ２は、自素子がオン状態である場合に、自素子のカソードが接続されるノードを基準電位に接続する。ダイオードＤｇ２のカソードが接続されるノードの電位は、ダイオードＤｇ２によりクランプされ、スイッチング素子Ｍｒ２における過電圧を防止することができる。

キャパシタＣｒ１は、ダイオードＤｒ１の浮遊容量である。
キャパシタＣｒ２は、ダイオードＤｒ２の浮遊容量である。

スイッチＳＷｒ１、ＳＷｒ２、ＳＷｇ１、ＳＷｇ２は、フルブリッジ回路（第２のフルブリッジ回路）を構成している。

補助リアクトルＬｒが備えるコイルの巻き始めとなる第１の端子は、ダイオードＤｇ１のカソードに接続される。また、補助リアクトルＬｒが備えるコイルの巻き終わりとなる第２の端子は、ダイオードＤｇ２のカソードに接続される。
補助リアクトルＬｒのインダクタンスは、フルブリッジ回路１１のスイッチング周波数と、フルブリッジ回路１１に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、及び、キャパシタＣ１４）により共振周波数との関係により、リアクトルＬのインダクタンスよりも小さい。

次に、本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１の動作について説明する。
ここでは、図１２に示すモードＭＤ１１〜モードＭＤ１４のそれぞれの状態におけるデュアルアクティブブリッジ回路１の動作を説明する。
なお、フルブリッジ回路１１は、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）によりスイッチングしているものとする。
また、リアクトルＬが備える第１の端子から第２の端子に向かってリアクトルＬ内を流れる電流をＩＬとする。また、２次側巻線ｗ２が備える第２の端子から第１の端子に２次側巻線ｗ２を流れる電流をＩＳとする。
また、ＭＯＳトランジスタＭ１３のソースに対するＭＯＳトランジスタＭ１１のソースの電圧をＶＰとする。また、ＭＯＳトランジスタＭ２３のソースに対するＭＯＳトランジスタＭ２１のソースの電圧をＶＳとする。

フルブリッジ回路１１及びスイッチ回路３１のそれぞれが備えるＭＯＳトランジスタのゲートは、モードＭＤ１１〜モードＭＤ１４のそれぞれの状態において、図１２に示すような制御信号が制御回路（図示せず）から入力されている。これにより、フルブリッジ回路１１及びスイッチ回路３１のそれぞれのスイッチングが制御されている。

補助回路Ａ１は、スイッチ回路３１のＭＯＳトランジスタＭｒ１とＭＯＳトランジスタＭｒ２が共にオフ状態である場合、機能しない。
補助回路Ａ１は、スイッチ回路３１のＭＯＳトランジスタＭｒ１及びＭＯＳトランジスタＭｒ２の何れか一方が制御回路からの制御信号によりオン状態である場合、フルブリッジ回路１１に設けられたキャパシタに補助リアクトルＬｒから電流を供給し、フルブリッジ回路１１のソフトスイッチングを可能にする。

なお、スイッチング素子Ｍｇ１、及び、ダイオードＤｇ１をまとめてスイッチＳＷｇ１と呼ぶ。また、スイッチング素子Ｍｇ２、及び、ダイオードＤｇ２をまとめてスイッチＳＷｇ２と呼ぶ。

第二の実施形態による補助回路Ａ１は、スイッチＳＷｒ１、ＳＷｒ２の浮遊容量の充電時に生じる電流が補助リアクトルＬｒに流れるのを防ぐスイッチＳＷｇ１、ＳＷｇ２を備える。補助リアクトルＬｒへ電流が流れようとしたときにスイッチＳＷｇ１またはスイッチＳＷｇ２を適切にオン状態にすることで、スイッチＳＷｒ１、ＳＷｒ２の浮遊容量の充電電流は、スイッチＳＷｇ１またはスイッチＳＷｇ２を流れるため、補助リアクトルＬｒにおける導通損を低減することができる。具体的には、電流ＩＬがＩＬ＜０であり電圧ＶＰが−Ｅ１からＥ１に遷移する場合、または、電流ＩＬがＩＬ＜０であり電圧ＶＰがゼロからＥ１に遷移する場合には、スイッチＳＷｇ１をオン状態にする。また、電流ＩＬがＩＬ＞０であり電圧ＶＰがＥ１から−Ｅ１に遷移する場合、または、電流ＩＬがＩＬ＞０であり電圧ＶＰがゼロから−Ｅ１に遷移する場合には、スイッチＳＷｇ２をオン状態にする。
ここでは、電流ＩＬがＩＬ＞０であり電圧ＶＰがゼロから−Ｅ１に遷移する場合の補助回路Ａ１の動作について説明する。

Ｂ１．モードＭＤ１１
図１３に示すデュアルアクティブブリッジ回路１は、図１２で示したモードＭＤ１１の状態に対応する回路を示している。なお、図１３に示すデュアルアクティブブリッジ回路１では、２次側回路２０を省略している。図１３に示すデュアルアクティブブリッジ回路１には、１次側回路１０における主な電流が示されている。
モードＭＤ１１は、ＭＯＳトランジスタＭ１１、Ｍ１３、Ｍｒ１、Ｍｒ２、Ｍｇ１、Ｍｇ２のそれぞれがオフ、ＭＯＳトランジスタＭ１２、Ｍ１４のそれぞれがオンの状態を示すモードである。モードＭＤ１１は、補助回路Ａ１が動作する前の状態を示すモードである。

ＭＯＳトランジスタＭｒ１がオフであるため、スイッチＳＷｒ１を流れる電流Ｉｒ１はゼロである。また、ＭＯＳトランジスタＭｒ２がオフであるため、スイッチＳＷｒ２を流れる電流Ｉｒ２はゼロである。電流Ｉｒ１、Ｉｒ２のそれぞれがゼロである場合、ダイオードＤｇ１に流れる電流ＩＤｇ１はゼロであるため、ダイオードＤｇ１に印加される電圧はゼロである。また、電流Ｉｒ１、Ｉｒ２のそれぞれがゼロである場合、ダイオードＤｇ２に流れる電流ＩＤｇ２はゼロであるため、ダイオードＤｇ２に印加される電圧はゼロである。その結果、補助リアクトルＬｒに流れる電流ＩＬｒはゼロとなる。
また、電流ＩＬ＞０であるため、モードＭＤ１１では、電流ＩＬ（＞０）がスイッチＳＷ１２、リアクトルＬ、１次側巻線ｗ１、スイッチＳＷ１４の順に流れる。なお、図１３における電流ＩＰは、スイッチＳＷ１１及びスイッチＳＷ１２からリアクトルＬ及びスイッチＳＷｒ１に流れる電流を示しており、モードＭＤ１１では、電流ＩＰはＩＬである。

Ｂ２．モードＭＤ１２
図１４に示すデュアルアクティブブリッジ回路１は、図１２で示したモードＭＤ１２の状態に対応する回路を示している。
モードＭＤ１２は、ＭＯＳトランジスタＭ１１、Ｍ１３、Ｍｒ１、Ｍｒ２、Ｍｇ１のそれぞれがオフ、ＭＯＳトランジスタＭ１２、Ｍ１４、Ｍｇ２のそれぞれがオンの状態を示すモードである。

モードＭＤ１２では、電圧ＶＰはゼロであり、かつ、補助回路Ａ１には電流が流れていないときに、ＭＯＳトランジスタＭｇ２をオン状態にする。デュアルアクティブブリッジ回路１がモードＭＤ１１からモードＭＤ１２に切り替わるとき、スイッチＳＷｇ２は、電流を流しておらず、ＺＣＳ動作を行う。また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ１のソースの電圧はゼロである。また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭｒ２のソースの電圧はゼロである。したがって、補助回路Ａ１において、スイッチＳＷｇ２がオン状態になっても損失は生じない。

Ｂ３．モードＭＤ１３
図１５に示すデュアルアクティブブリッジ回路１は、図１２で示したモードＭＤ１３の状態に対応する回路を示している。
モードＭＤ１３は、ＭＯＳトランジスタＭ１１、Ｍ１３、Ｍ１４、Ｍｒ１、Ｍｒ２、Ｍｇ１のそれぞれがオフ、ＭＯＳトランジスタＭ１２、Ｍｇ２のそれぞれがオンの状態を示すモードである。

デュアルアクティブブリッジ回路１がモードＭＤ１２からモードＭＤ１３に切り替わると、ＭＯＳトランジスタＭ１４がオン状態からオフ状態になり、ＭＯＳトランジスタＭ１４には電流が流れなくなる。
ＭＯＳトランジスタＭ１２を流れる電流は、リアクトルＬに流れ込む。電流ＩＬは、キャパシタＣ１４を充電し、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧はＥ１まで上昇する。また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧の上昇に伴って、キャパシタＣ１３は放電し、キャパシタＣ１３に印加される電圧はＥ１からゼロに変化する。
また、フルブリッジ回路１１の基準電位に対するＭＯＳトランジスタＭ１３のソースの電圧がＥ１まで上昇するとき、電圧ＶＰはゼロから−Ｅ１に変化する。また、電流ＩＬは、キャパシタＣｒ２を充電し、キャパシタＣｒ２に印加される電圧はゼロからＥ１に変化する。キャパシタＣｒ２を充電した電流Ｉｒ２は、ＭＯＳトランジスタＭｇ２を流れる。
したがって、スイッチＳＷ１４がターンオフする時に、ダイオードＤｒ２の浮遊容量であるキャパシタＣｒ２を充電する電流は、ＭＯＳトランジスタＭｇ２に流れ、補助リアクトルＬｒには流れない。そのため、デュアルアクティブブリッジ回路１において、スイッチＳＷ１４がターンオフする時のＺＶＳにより、損失は低減する。

Ｂ４．モードＭＤ１４
図１６に示すデュアルアクティブブリッジ回路１は、図１２で示したモードＭＤ１４の状態に対応する回路を示している。
モードＭＤ１４は、ＭＯＳトランジスタＭ１１、Ｍ１４、Ｍｒ１、Ｍｒ２、Ｍｇ１、Ｍｇ２のそれぞれがオフ、ＭＯＳトランジスタＭ１２、Ｍ１３のそれぞれがオンの状態を示すモードである。

キャパシタＣ１３に印加される電圧がゼロになるとドＭＤ１４に切り替わると、ＭＯＳトランジスタＭ１３をオフ状態からオン状態にする。
ＭＯＳトランジスタＭ１２を流れる電流は、リアクトルＬに流れ込む。電流ＩＬは、ＭＯＳトランジスタＭ１３を流れる。
したがって、スイッチＳＷ１３がターンオンする時に、ＭＯＳトランジスタＭ１３に印加される電圧はゼロである。そのため、デュアルアクティブブリッジ回路１において、スイッチＳＷ１３がターンオンする時のＺＶＳにより、損失は低減する。

以上、本発明の第二の実施形態によるデュアルアクティブブリッジ回路１の処理について説明した。上述のデュアルアクティブブリッジ回路１において、フルブリッジ回路１１（第１のフルブリッジ回路）は、トランスＴの１次側に備えられ、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）に基づいてスイッチング動作を行う。フルブリッジ回路１１の４つのＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４（スイッチング素子）のそれぞれに並列に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４）と、当該キャパシタと共振回路を構成する補助リアクトルＬｒと、ＭＯＳトランジスタＭｒ１、Ｍｒ２、ダイオードＤｇ１、Ｄｇ２（第１の補助スイッチ回路）とを有し、フルブリッジ回路１１の２つの出力端子とフルブリッジ回路１１の基準電位とに接続される。トランスＴの１次側のフルブリッジ回路１１に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４）キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４と補助リアクトルＬｒとにより定まる共振周波数の共振タイミングで、ソフトスイッチングに必要な電流をキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４のそれぞれに供給する。
こうすることで、デュアルアクティブブリッジ回路１は、エネルギー損失が少なく、トランスの変圧比に応じた電圧変換を行い、電圧変換後のピーク電圧を抑制することができる。

なお、本発明の実施形態によるデュアルアクティブブリッジ回路１では、周期Ｔにおいて、図１７に示すようなタイミングのＰＷＭ信号により各スイッチング素子がスイッチングしている。

本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１と、従来のデュアルアクティブブリッジ回路のそれぞれにおけるシミュレーション結果は、図１８に示すような波形である。
補助回路を備えない従来のデュアルアクティブブリッジ回路における電圧ＶＰでは、図１８（ｂ）の破線の丸印で示されるように、瞬間的に発生する過電圧が見られる。それに対して、本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１における電圧ＶＰでは、図１８（ａ）に示すように、従来のデュアルアクティブブリッジ回路における電圧ＶＰのような瞬間的に発生する過電圧は見られない。
これは、本実施形態による補助回路Ａ１における電流ＩＬｒが、スイッチング素子に並列に接続されるスナバキャパシタを充電し、スナバキャパシタの急激な充放電を防止しているためである。
なお、従来のデュアルアクティブブリッジ回路におけるリアクトルＬに流れる電流ＩＬと、本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１におけるリアクトルＬに流れる電流ＩＬは、ほぼ同一である。また、従来のデュアルアクティブブリッジ回路における電圧ＶＳと本実施形態による補助回路Ａ１を備えるデュアルアクティブブリッジ回路１における電圧ＶＳは、ほぼ同一である。

＜第三の実施形態＞
本発明の第三の実施形態について説明する。
本発明の第三の実施形態による補助回路を備えるデュアルアクティブブリッジ回路の構成について説明する。
本実施形態によるデュアルアクティブブリッジ回路１は、図１９に示すように、１次側回路１０が補助回路Ａ１を備え、２次側回路２０が補助回路Ａ２（第２の補助回路）を備える。
なお、補助回路Ａ２は、例えば、図２で示した第一の実施形態による補助回路Ａ１、図１１で示した第二の実施形態による補助回路Ａ１などと同様の構成である。

以上、本発明の第三の実施形態によるデュアルアクティブブリッジ回路１の処理について説明した。上述のデュアルアクティブブリッジ回路１の１次側回路１０において、フルブリッジ回路１１（第１のフルブリッジ回路）は、トランスＴの１次側に備えられ、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）に基づいてスイッチング動作を行う。フルブリッジ回路１１の４つのＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４（スイッチング素子）のそれぞれに並列に設けられたキャパシタ（キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４）と、当該キャパシタと共振回路を構成する補助リアクトルＬｒと、ＭＯＳトランジスタＭｒ１、Ｍｒ２、ダイオードＤｇ１、Ｄｇ２（第１の補助スイッチ回路）とを有し、フルブリッジ回路１１の２つの出力端子とフルブリッジ回路１１の基準電位とに接続される。キャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４と補助リアクトルＬｒとにより定まる共振周波数の共振タイミングで、ソフトスイッチングに必要な電流をキャパシタＣ１１、キャパシタＣ１２、キャパシタＣ１３、キャパシタＣ１４のそれぞれに供給する。また、上述のデュアルアクティブブリッジ回路１の２次側回路２０において、フルブリッジ回路２１（第３のフルブリッジ回路）は、トランスＴの２次側に備えられ、電圧源Ｅ１と電圧源Ｅ２の比と１次側巻線ｗ１と２次側巻線ｗ２の比のずれを補正するデューティ比の制御信号（ＰＷＭ信号）に基づいてスイッチング動作を行う。フルブリッジ回路２１の４つのＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ２３、Ｍ２４（スイッチング素子）のそれぞれに並列に設けられたキャパシタ（キャパシタＣ２１、キャパシタＣ２２、キャパシタＣ２３、キャパシタＣ２４）と、当該キャパシタと共振回路を構成する補助リアクトルと、２つのＭＯＳトランジスタ、２つのダイオード（第２の補助スイッチ回路）とを有し、フルブリッジ回路２１の２つの出力端子とフルブリッジ回路２１の基準電位とに接続される。キャパシタＣ２１、キャパシタＣ２２、キャパシタＣ２３、キャパシタＣ２４と補助リアクトルとにより定まる共振周波数の共振タイミングで、ソフトスイッチングに必要な電流をキャパシタＣ２１、キャパシタＣ２２、キャパシタＣ２３、キャパシタＣ２４のそれぞれに供給する。
こうすることで、デュアルアクティブブリッジ回路１は、エネルギー損失が少なく、トランスの変圧比に応じた電圧変換を双方向に行い、電圧変換後のピーク電圧を抑制することができる。

なお、本発明の実施形態について説明したが、上述のデュアルアクティブブリッジ回路１は内部に、コンピュータシステムを有している。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。

また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定するものではない。また、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができるものである。

１・・・デュアルアクティブブリッジ回路
１０・・・１次側回路
１１、２１・・・フルブリッジ回路
２０・・・２次側回路
３１・・・スイッチ回路（第１の補助スイッチ回路）
Ａ１・・・第１の補助回路
Ａ２・・・第２の補助回路
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４・・・キャパシタ
Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４、Ｄｒ１、Ｄｒ２、Ｄｇ１、Ｄｇ２・・・ダイオード
Ｅ１、Ｅ２・・・電圧源
Ｌ・・・リアクトル
ｗ１・・・１次側巻線
ｗ２・・・２次側巻線
Ｌｒ・・・補助リアクトル
Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍｒ１、Ｍｒ２、Ｍｒ１、Ｍｒ２、Ｍｇ１、Ｍｇ２・・・スイッチング素子
ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷｒ１、ＳＷｒ２・・・スイッチ
Ｔ・・・トランス

Claims (5)

1. トランスの１次側に接続された１次側回路と、前記トランスの２次側に接続された２次側回路とを備えるデュアルアクティブブリッジ回路であって、
   前記１次側回路に備えられ、ＰＷＭ信号に基づいてスイッチング動作を行う４つのスイッチング素子を有する第１のフルブリッジ回路と、
   前記第１のフルブリッジ回路の前記４つのスイッチング素子のそれぞれに並列に設けられたキャパシタと、当該キャパシタと共振回路を構成する補助リアクトルと、第１の補助スイッチ回路を有し、前記第１のフルブリッジ回路の２つの出力端子と前記第１のフルブリッジ回路の基準電位とに接続された第１の補助回路と、
   を備えるデュアルアクティブブリッジ回路。
2. 前記第１の補助スイッチ回路は、
   前記基準電位に接続される２つのスイッチング素子と、前記第１のフルブリッジ回路の２つの出力端子のうちの一方に接続されるスイッチング素子と、前記第１のフルブリッジ回路の２つの出力端子のうちの他方に接続されるスイッチング素子とを有する第２のフルブリッジ回路であり、
   前記第１の補助回路は、
   当該第１の補助スイッチ回路と、
   前記第２のフルブリッジ回路の２つの出力端子間に設けられた補助リアクトルと、
   を備える請求項１に記載のデュアルアクティブブリッジ回路。
3. 前記第１の補助スイッチ回路は、前記第２のフルブリッジ回路における前記基準電位に接続される２つのスイッチング素子の代わりに、アノードが前記基準電位に接続された２つのダイオードを有し、
   前記補助リアクトルの２端子のうちの一方は、前記２つのダイオードのうちの１つのカソードに接続され、前記補助リアクトルの２端子のうちの他方は、前記２つのダイオードのうちの別の１つのカソードに接続される、
   請求項２に記載のデュアルアクティブブリッジ回路。
4. 前記第１の補助スイッチ回路は、前記第２のフルブリッジ回路における前記基準電位に接続されるボディダイオード付きの２つのスイッチング素子を有し、
   当該ボディダイオードのアノードは前記基準電位に接続され、前記補助リアクトルの２端子のうちの一方は、前記ボディダイオード付きの２つのスイッチング素子のうちの１つの前記ボディダイオードのカソードに接続され、前記補助リアクトルの２端子のうちの他方は、前記ボディダイオード付きの２つのスイッチング素子のうちの別の１つの前記ボディダイオードのカソードに接続される、
   請求項２に記載のデュアルアクティブブリッジ回路。
5. 前記２次側回路に備えられ、ＰＷＭ信号に基づいてスイッチング動作を行う４つのスイッチング素子を有する第３のフルブリッジ回路と、
   前記第３のフルブリッジ回路の前記４つのスイッチング素子のそれぞれに並列に設けられたキャパシタと、当該キャパシタと共振回路を構成する第２の補助リアクトルと、第２の補助スイッチ回路を有し、前記第３のフルブリッジ回路の基準電位とに接続された第２の補助回路と、
   を備える請求項１から請求項４の何れか一項に記載のデュアルアクティブブリッジ回路。

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