JP6257873B1 - 電力変換装置 - Google Patents
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Abstract
Description
実施の形態1では、スイッチング素子を2つ直列に接続したアームを上下に有した単相フルブリッジの変換器を2台、単相変圧器1台を用いて直流電力を直流電力に変換する電力変換装置について説明する。
次に、電力変換装置の主回路の特徴であるゼロ電圧スイッチングあるいはZVS(Zero-Voltage Switching)について説明する。図3は、図2の一部を拡大しスイッチング素子の両端電圧を追記した図である。
式(2)より、送電電力Pが小さい場合の出力電流IL1の極性が入れ替わるまでの時間Tθは下記式(3)で求めることができる。
ここで、電力変換装置1の送電電力Pが、例えば、定格電力の半分である場合、または、定格電力の半分より小さい場合に出力電流IL1の極性が入れ替わるまでの時間TθがデッドタイムTDより長くなるようにするために、インダクタンスLSを以下の式(4)に示す条件を満たすように設定する。
上式(4)において送電電力Pをどこで設定するかは自由度がある。例えば、実際に動作を行なう送電電力の平均値付近で出力電流IL1の極性が入れ替わるまでの時間TθがデッドタイムTDより長くなるようにLSを設定することもできる。こうすると、長年の運転状態にわたりZVS動作をしている運転時間が大きくなり、損失する電力が少なくなり設備稼働率が向上する。
上の式(5)を満足するCSに設定することでZVS動作を実現でき、損失する電力が少なくなり設備稼働率が向上する。
実施の形態1では、各アームにおいて直列接続されている2つのスイッチング素子に駆動電圧を与える駆動回路40の出力のタイミングは一致していることを前提に説明したが、駆動回路40の構成部品であるフォトカプラは、個体差によるばらつき(通常100ナノ秒から500ナノ秒)に起因して出力電圧のタイミングがばらつくことがある。その結果、駆動回路40の出力電圧のタイミングにばらつきが生じる。
MODE2では、スイッチング素子Q11Nもターンオフし、スナバキャパシタCS11Nも充電されるため、経路J1と経路J2のインピーダンスは等しくなり、電流IL1は、それぞれの経路に1/2に分流する。一方で、Q14P,Q14Nから構成されるアーム10LBでは、ターンオフのタイミングにばらつきは無いため、ΔVSは発生しない。また、Q12P,Q12Nから構成されるアーム10LAとQ13P,Q13Nから構成されるアーム10UBは実施の形態1と同様にスナバキャパシタCS12P,CS12N,CS13P,CS13Nが放電しゼロ電圧スイッチングを行なっている。
上式(7)においてVmaxをどこに設定するかは自由度があり、スイッチング素子の信頼性を損なわない範囲で設定される。通常、Vmaxは、スイッチング素子の耐圧の半分程度にするのが望ましい。また、実施の形態1で説明したようにゼロ電圧スイッチングを行なうために、各アームにおけるスナバキャパシタの合成容量CSは式(5)を満たす容量に設定する必要がある。
図7は、実施の形態3の電力変換装置1Aの主回路構成を示す回路図である。実施の形態3の電力変換装置1Aは、図1に示した電力変換装置1の構成において、各スナバキャパシタCS11P,CS11N,…CS24P,CS24Nに、それぞれ直列に接続された直列インダクタンスLP11P,LP11N,…LP24P,LP24Nをさらに含む。直列インダクタンスを接続したことを除いては、図1と同等の主回路構成であるのでここでの詳細な説明は省略する。
式(8)においてImaxは、スイッチング素子の最大許容電流を示し、使用するスイッチング素子によって決まる値である。なお、直列インダクタンスLPは、スナバキャパシタおよびスナバキャパシタとスイッチング素子を接続する接続導体、スイッチング素子が有している寄生のインダクタンスから形成されるのが望ましいが、式(8)で設定される値に対して不足すれば、新たにインダクタをスナバキャパシタに対して直列に接続して追加しても良い。
図10は、実施の形態4に係る電力変換装置1Bの主回路構成を示す図である。実施の形態4では、三相ブリッジ回路にスナバキャパシタおよび直列インダクタンスを適用する。電力変換装置1Bは、三相ブリッジ回路110,120と、三相変圧器102とを含む。
三相ブリッジ回路を用いた場合においても高電圧化とゼロ電圧スイッチングの両立に伴う実施の形態1から3で説明した同様の課題があるので、同様な設定値が有効となる。すなわち、実施の形態1と同様に、送電電力Pが定格電力より小さい場合にデッドタイムTDに対して出力電流の極性が反転する時間Tθが長くなるようにLSを設定してもよい。つまり、三相ブリッジ回路の場合、LSは以下の式(10)に示される条件を満たすように設定すればよい。
式(10)において送電電力Pをどこで設定するかは自由度がある。例えば、実際に動作を行なう送電電力の平均値付近でインダクタンスLSを設定することもできる。こうすると、長年の運転状態にわたりZVS動作をしている運転時間が大きくなり、損失する電力が少なくなり設備稼働率が向上する。
式(11)を満足する合成容量CSに設定することによってZVS動作を実現でき、損失する電力が少なくなり設備稼働率が向上する。
式(12)においてVmaxをどこに設定するかは自由度があり、スイッチング素子の信頼性を損なわない範囲で設定され、通常、スイッチング素子の耐圧の半分程度にするのが望ましい。また、実施の形態1で説明したようにゼロ電圧スイッチングを行なうためには、各アームにおけるスナバキャパシタの合成容量CSは式(11)を満たす容量に設定する必要がある。
図11は、実施の形態5に係る電力変換装置1Cの主回路構成を示す図である。実施の形態5では、ブリッジ回路にSiC−MOSFETを適用する。電力変換装置1Cは、単相フルブリッジ回路11、21と単相変圧器101とを含む。
図12は、この発明の実施の形態6における電力変換装置の全体構成を示す図である。この実施の形態6では、図12に示すように、実施の形態1から5のいずれかの電力変換装置を単位セルとして、その単位セルを複数個用いており、一次側、二次側の直流電圧が印加されるキャパシタ部を並列もしくは直列に接続している。
制御回路、40 駆動回路、101 変圧器、102 三相変圧器、110,120 三相ブリッジ回路、Q11P,Q11N,Q12P,Q12N,Q13N,Q13P,Q14N,Q14P,Q15P,Q15N,Q16P,Q16N,Q21N,Q21P,Q22P,Q22N,Q23N,Q23P,Q24P,Q24N,Q25P,Q25N,Q26P,Q26N,QX11P,QX11N,QX12P,QX12N,QX13N,QX13P,QX14N,QX14P,QX21N,QX21P,QX22P,QX22N,QX23N,QX23P,QX24P,QX24N スイッチング素子、CS11P,CS11N,CS12N,CS12P,CS13P,CS13N,CS14N,CS14P,CS15P,CS15N,CS16P,CS16N,CS21P,CS21N,CS22P,CS22N,CS23N,CS23P,CS24P,CS24N,CS25P,CS25N,CS26P,CS26N スナバキャパシタ、Cdc1,Cdc2 キャパシタ、D11P,D11N,D12N,D12P,D13P,D13N,D14P,D14N,D15P,D15N,D16P,D16N,D21N,D21P,D22N,D22P,D23N,D23P,D24P,D24N,D25P,D25N,D26P,D26N,DX11P,DX11N,DX12P,DX12N,DX13N,DX13P,DX14N,DX14P,DX21N,DX21P,DX22P,DX22N,DX23N,DX23P,DX24P,DX24N 還流ダイオード、PL10,NL10,PL20,NL20 電源ライン、CP11P,CP11N,CP12P,CP12N,CP13P,CP13N,CP14P,CP14N,CP21P,CP21N,CP22P,CP22N,CP23P,CP23N,CP24P,CP24N 寄生容量。
Claims (16)
- 第1直流電力と第2直流電力との間の電力変換を行なう電力変換装置であって、
前記第1直流電力側の第1のブリッジ回路と、
前記第2直流電力側の第2のブリッジ回路と、
一次側巻線が前記第1のブリッジ回路に接続され、二次側巻線が前記第2のブリッジ回路に接続される変圧器とを備え、
前記第1のブリッジ回路と前記第2のブリッジ回路の各々は、
正極電源ラインと負極電源ラインとの間に接続された第1レグおよび第2レグを含み、
前記第1レグおよび前記第2レグの各々は、
前記正極電源ラインと前記負極電源ラインとの間に直列接続された、上アームと下アームとを含み、
前記上アームと前記下アームの各々は、
直列接続された複数の半導体スイッチング素子と、
前記複数の半導体スイッチング素子にそれぞれ並列接続された複数のスナバキャパシタとを含み、
前記第1のブリッジ回路の前記第1レグから前記一次側巻線を経由して前記第1のブリッジ回路の前記第2レグに至る電流経路に配置されるインダクタンス要素と、
前記第1レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間、および前記第2レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間に、デッドタイム期間を設けるように前記第1レグおよび前記第2レグに対応するブリッジ回路を制御する制御部とをさらに備え、
前記インダクタンス要素の値は、前記デッドタイム期間の開始時点から前記インダクタンス要素の電流極性が反転するまでの時間が、前記デッドタイム期間よりも長くなるように決定され、前記上アームおよび前記下アームの各々におけるスナバキャパシタの合成容量値は、前記インダクタンス要素に蓄えられる磁気エネルギーが、前記デッドタイム期間中に前記複数のスナバキャパシタの合成容量に蓄える静電エネルギーより大きくなるように決定されることを特徴とする、電力変換装置。 - 第1直流電力と第2直流電力との間の電力変換を行なう電力変換装置であって、
前記第1直流電力側の第1のブリッジ回路と、
前記第2直流電力側の第2のブリッジ回路と、
一次側巻線が前記第1のブリッジ回路に接続され、二次側巻線が前記第2のブリッジ回路に接続される変圧器とを備え、
前記第1のブリッジ回路と前記第2のブリッジ回路の各々は、
正極電源ラインと負極電源ラインとの間に接続された第1レグおよび第2レグを含み、
前記第1レグおよび前記第2レグの各々は、
前記正極電源ラインと前記負極電源ラインとの間に直列接続された、上アームと下アームとを含み、
前記上アームと前記下アームの各々は、
直列接続された複数の半導体スイッチング素子と、
前記複数の半導体スイッチング素子にそれぞれ並列接続された複数のスナバキャパシタとを含み、
前記第1レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間、および前記第2レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間に、デッドタイム期間を設けるように前記第1レグおよび前記第2レグに対応するブリッジ回路を制御する制御部をさらに備え、
前記電力変換装置が定格電力の2分の1を出力すると仮定した場合に、前記デッドタイム期間の開始時点から前記一次側巻線に流れる電流の極性が反転するまでの時間が、前記デッドタイム期間よりも長くなるように、前記第1のブリッジ回路の前記第1レグから前記一次側巻線を経由して前記第1のブリッジ回路の前記第2レグに至る電流経路のインダクタンスの値が決められ、
前記第1のブリッジ回路は単相フルブリッジ回路を構成し、
前記インダクタンスの値が、
LS≧[(2・Vdc1・Vdc2)/P]・TD
の範囲であり、前記第1のブリッジ回路に含まれる各アームのスナバキャパシタの合成容量の値が、
CS≦[LS/(4・Vdc1・Vdc2)]・{[(Vdc1+Vdc2)/LS]・TD}2
の範囲であり、
LSは前記インダクタンスの値を示し、Vdc1は前記第1のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Vdc2は前記第2のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Pは電力変換装置の送電電力の定格電力の2分の1または定格電力の2分の1より小さい電力を示し、CSはスナバキャパシタの合成容量値を示し、TDはデッドタイム期間を示す、電力変換装置。 - 第1直流電力と第2直流電力との間の電力変換を行なう電力変換装置であって、
前記第1直流電力側の第1のブリッジ回路と、
前記第2直流電力側の第2のブリッジ回路と、
一次側巻線が前記第1のブリッジ回路に接続され、二次側巻線が前記第2のブリッジ回路に接続される変圧器とを備え、
前記第1のブリッジ回路と前記第2のブリッジ回路の各々は、
正極電源ラインと負極電源ラインとの間に接続された第1レグおよび第2レグを含み、
前記第1レグおよび前記第2レグの各々は、
前記正極電源ラインと前記負極電源ラインとの間に直列接続された、上アームと下アームとを含み、
前記上アームと前記下アームの各々は、
直列接続された複数の半導体スイッチング素子と、
前記複数の半導体スイッチング素子にそれぞれ並列接続された複数のスナバキャパシタとを含み、
前記第1レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間、および前記第2レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間に、デッドタイム期間を設けるように前記第1レグおよび前記第2レグに対応するブリッジ回路を制御する制御部をさらに備え、
前記電力変換装置が定格電力の2分の1を出力すると仮定した場合に、前記デッドタイム期間の開始時点から前記一次側巻線に流れる電流の極性が反転するまでの時間が、前記デッドタイム期間よりも長くなるように、前記第1のブリッジ回路の前記第1レグから前記一次側巻線を経由して前記第1のブリッジ回路の前記第2レグに至る電流経路のインダクタンスの値が決められ、
前記第1のブリッジ回路は第3レグをさらに含み、三相ブリッジ回路を構成し、
前記インダクタンスの値が、
LS≧(4/3)・[(Vdc1・Vdc2)/P]・TD
の範囲であり、
前記第1のブリッジ回路に含まれる各アームのスナバキャパシタの合成容量の値が、
CS≦[LS/(4・Vdc1・Vdc2)]・{[(Vdc1+Vdc2)/(3LS)]・TD}2
の範囲であり、
LSは前記インダクタンスの値を示し、Vdc1は前記第1のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Vdc2は前記第2のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Pは電力変換装置の送電電力の定格電力の2分の1または定格電力の2分の1より小さい電力を示し、CSはスナバキャパシタの合成容量値を示し、TDはデッドタイム期間を示す、電力変換装置。 - 前記複数のスナバキャパシタは、前記電力変換装置が定格電力を出力し、かつ、前記上アームまたは前記下アームにおいて直列に接続されている半導体スイッチング素子同士のターンオフのタイミングのばらつきが最大ばらつき時間であると仮定した場合に、ターンオフが早い方の半導体スイッチング素子の両端電圧が、ターンオフが遅い方の半導体スイッチング素子のターンオフの時点において、あらかじめ定められた電圧以下に抑制されるように設定された容量を有している、請求項1に記載の電力変換装置。
- 第1直流電力と第2直流電力との間の電力変換を行なう電力変換装置であって、
前記第1直流電力側の第1のブリッジ回路と、
前記第2直流電力側の第2のブリッジ回路と、
一次側巻線が前記第1のブリッジ回路に接続され、二次側巻線が前記第2のブリッジ回路に接続される変圧器とを備え、
前記第1のブリッジ回路と前記第2のブリッジ回路の各々は、
正極電源ラインと負極電源ラインとの間に接続された第1レグおよび第2レグを含み、
前記第1レグおよび前記第2レグの各々は、
前記正極電源ラインと前記負極電源ラインとの間に直列接続された、上アームと下アームとを含み、
前記上アームと前記下アームの各々は、
直列接続された複数の半導体スイッチング素子と、
前記複数の半導体スイッチング素子にそれぞれ並列接続された複数のスナバキャパシタとを含み、
前記第1のブリッジ回路の前記第1レグから前記一次側巻線を経由して前記第1のブリッジ回路の前記第2レグに至る電流経路にインダクタンス要素と、
前記第1レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間、および前記第2レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間に、デッドタイム期間を設けるように前記第1レグおよび前記第2レグに対応するブリッジ回路を制御する制御部とをさらに備え、
前記インダクタンス要素の値は、前記デッドタイム期間の開始時点から前記インダクタンス要素の電流極性が反転するまでの時間が、前記デッドタイム期間よりも長くなるように設定された値を備え、
前記上アームおよび前記下アームの各々におけるスナバキャパシタの合成容量は、前記インダクタンス要素に蓄えられる磁気エネルギーが、前記デッドタイム期間中に前記複数のスナバキャパシタの合成容量に蓄える静電エネルギーより大きくなるように設定され、
前記半導体スイッチング素子に並列に接続された各々の前記スナバキャパシタは、前記電力変換装置が定格電力を出力し、かつ、前記上アームまたは前記下アームにおいて直列に接続されている半導体スイッチング素子同士のターンオフのタイミングのばらつきが最大ばらつき時間であると仮定した場合に、ターンオフが早い方の半導体スイッチング素子の両端電圧が、ターンオフが遅い方の半導体スイッチング素子のターンオフの時点において、あらかじめ定められた電圧以下に抑制されるように設定させた容量を備えることを特徴とする電力変換装置。 - 第1直流電力と第2直流電力との間の電力変換を行なう電力変換装置であって、
前記第1直流電力側の第1のブリッジ回路と、
前記第2直流電力側の第2のブリッジ回路と、
一次側巻線が前記第1のブリッジ回路に接続され、二次側巻線が前記第2のブリッジ回路に接続される変圧器とを備え、
前記第1のブリッジ回路と前記第2のブリッジ回路の各々は、
正極電源ラインと負極電源ラインとの間に接続された第1レグおよび第2レグを含み、
前記第1レグおよび前記第2レグの各々は、
前記正極電源ラインと前記負極電源ラインとの間に直列接続された、上アームと下アームとを含み、
前記上アームと前記下アームの各々は、
直列接続された複数の半導体スイッチング素子と、
前記複数の半導体スイッチング素子にそれぞれ並列接続された複数のスナバキャパシタとを含み、
前記第1レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間、および前記第2レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間に、デッドタイム期間を設けるように前記第1レグおよび前記第2レグに対応するブリッジ回路を制御する制御部をさらに備え、
前記電力変換装置が定格電力の2分の1を出力すると仮定した場合に、前記デッドタイム期間の開始時点から前記一次側巻線に流れる電流の極性が反転するまでの時間が、前記デッドタイム期間よりも長くなるように、前記第1のブリッジ回路の前記第1レグから前記一次側巻線を経由して前記第1のブリッジ回路の前記第2レグに至る電流経路のインダクタンスの値が決められ、
前記第1のブリッジ回路は単相フルブリッジ回路を構成し、
前記インダクタンスの値が、
LS≧[(2・Vdc1・Vdc2)/P]・TD
の範囲であり、
前記第1のブリッジ回路に含まれる各アームのスナバキャパシタの合成容量の値が、
CS≦[LS/(4・Vdc1・Vdc2)]・[(Vdc1+Vdc2)/LS・TD]2
の範囲であり、
前記上アームおよび前記下アームの各々におけるスナバキャパシタの各々の容量の値が、
CS’≧[Vmax−Vdc1/2]−1・ΔT・(2/3)・[(Vdc1+Vdc2)/LS]・TD
の範囲であり、
LSは前記インダクタンスの値を示し、Vdc1は前記第1のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Vdc2は前記第2のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Pは電力変換装置の送電電力の定格電力の2分の1または定格電力の2分の1より小さい電力を示し、CSはスナバキャパシタの合成容量値を示し、CS’はスナバキャパシタの個別の容量値を示し、TDはデッドタイム期間を示し、Vmaxは半導体スイッチング素子が許容できる最大電圧を示し、ΔTはスイッチング素子のターンオフ時の最大ばらつき時間を示す、電力変換装置。 - 第1直流電力と第2直流電力との間の電力変換を行なう電力変換装置であって、
前記第1直流電力側の第1のブリッジ回路と、
前記第2直流電力側の第2のブリッジ回路と、
一次側巻線が前記第1のブリッジ回路に接続され、二次側巻線が前記第2のブリッジ回路に接続される変圧器とを備え、
前記第1のブリッジ回路と前記第2のブリッジ回路の各々は、
正極電源ラインと負極電源ラインとの間に接続された第1レグおよび第2レグを含み、
前記第1レグおよび前記第2レグの各々は、
前記正極電源ラインと前記負極電源ラインとの間に直列接続された、上アームと下アームとを含み、
前記上アームと前記下アームの各々は、
直列接続された複数の半導体スイッチング素子と、
前記複数の半導体スイッチング素子にそれぞれ並列接続された複数のスナバキャパシタとを含み、
前記第1レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間、および前記第2レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間に、デッドタイム期間を設けるように前記第1レグおよび前記第2レグに対応するブリッジ回路を制御する制御部をさらに備え、
前記電力変換装置が定格電力の2分の1を出力すると仮定した場合に、前記デッドタイム期間の開始時点から前記一次側巻線に流れる電流の極性が反転するまでの時間が、前記デッドタイム期間よりも長くなるように、前記第1のブリッジ回路の前記第1レグから前記一次側巻線を経由して前記第1のブリッジ回路の前記第2レグに至る電流経路のインダクタンスの値が決められ、
前記第1のブリッジ回路は第3レグをさらに含み、三相ブリッジ回路を構成し、
前記インダクタンスの値が、
LS≧(4/3)・[(Vdc1・Vdc2)/P]・TD
の範囲であり、
前記第1のブリッジ回路に含まれる各アームのスナバキャパシタの合成容量の値が、
CS≦[LS/(4・Vdc1・Vdc2)]・{[(Vdc1+Vdc2)/(3LS)]・TD}2
の範囲であり、
前記上アームおよび前記下アームの各々におけるスナバキャパシタの各々の容量の値が、
CS’≧[Vmax−Vdc1/2]−1・ΔT・(2/3)・[(Vdc1+Vdc2)/(3LS)]・TD
の範囲であり、
LSは前記インダクタンスの値を示し、Vdc1は前記第1のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Vdc2は前記第2のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Pは電力変換装置の送電電力の定格電力の2分の1または定格電力の2分の1より小さい電力を示し、CSはスナバキャパシタの合成容量値を示し、TDはデッドタイム期間を示し、CS’はスナバキャパシタの個別の容量値を示す、電力変換装置。 - 前記複数のスナバキャパシタの各々は、直列インダクタンスを有する、請求項1に記載の電力変換装置。
- 前記直列インダクタンスの値は、前記直列インダクタンスに対応するスナバキャパシタが、前記直列インダクタンスに対応する半導体スイッチング素子が許容できるあらかじめ定められた最大電圧に充電されている状態から放電した場合に、前記対応するスナバキャパシタの放電電流を前記対応する半導体スイッチング素子が許容できる最大電流以下に抑制する値に定められる、請求項8に記載の電力変換装置。
- 前記直列インダクタンスの値は、前記スナバキャパシタと、前記半導体スイッチング素子と、前記半導体スイッチング素子と前記スナバキャパシタとを接続する接続導体とに各々存在する寄生インダクタンスの値を少なくとも含む、請求項8に記載の電力変換装置。
- 前記複数のスナバキャパシタの各々は、キャパシタ部と、前記キャパシタ部に直列に接続されたインダクタ部とを含んで構成され、
前記直列インダクタンスの値は、前記寄生インダクタンスの値と前記インダクタ部のインダクタンスの値によって定まる、請求項10に記載の電力変換装置。 - 第1直流電力と第2直流電力との間の電力変換を行なう電力変換装置であって、
前記第1直流電力側の第1のブリッジ回路と、
前記第2直流電力側の第2のブリッジ回路と、
一次側巻線が前記第1のブリッジ回路に接続され、二次側巻線が前記第2のブリッジ回路に接続される変圧器とを備え、
前記第1のブリッジ回路と前記第2のブリッジ回路の各々は、
正極電源ラインと負極電源ラインとの間に接続された第1レグおよび第2レグを含み、
前記第1レグおよび前記第2レグの各々は、
前記正極電源ラインと前記負極電源ラインとの間に直列接続された、上アームと下アームとを含み、
前記上アームと前記下アームの各々は、
直列接続された複数の半導体スイッチング素子と、
前記複数の半導体スイッチング素子にそれぞれ並列接続された複数のスナバキャパシタとを含み、
前記第1レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間、および前記第2レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間に、デッドタイム期間を設けるように前記第1レグおよび前記第2レグに対応するブリッジ回路を制御する制御部をさらに備え、
前記複数のスナバキャパシタの各々は、直列インダクタンスを有し、
前記直列インダクタンスの値が、
LP≧CS’(Vmax/Imax)2
の範囲であり、
LPは前記直列インダクタンスの値を示し、CS’はスナバキャパシタの個別の容量値を示し、Vmaxは、前記半導体スイッチング素子が許容できる最大の両端電圧を示し、Imaxは、前記半導体スイッチング素子が許容できる最大の電流値を示す、電力変換装置。 - 前記第1および第2のブリッジ回路の半導体スイッチング素子に駆動電圧を与える駆動回路をさらに備え、
前記最大ばらつき時間は、前記駆動回路の構成部品の個体差による応答時間のばらつきの最大値である、請求項4に記載の電力変換装置。 - 前記第1および第2のブリッジ回路の半導体スイッチング素子に駆動電圧を与える駆動回路をさらに備え、
前記駆動回路は、同じアームにおいて直列に配置された複数の半導体スイッチング素子に対して同時に駆動電圧を与えるように構成される、請求項1に記載の電力変換装置。 - 前記複数の半導体スイッチング素子の各々は、珪素よりバンドギャップが広いSiC半導体によって構成され、
前記複数の半導体スイッチング素子の各々は、前記半導体スイッチング素子同士のターンオフのタイミングのばらつきが最大ばらつき時間であると仮定した場合に、ターンオフが早い方の半導体スイッチング素子の両端電圧が、ターンオフが遅い方の半導体スイッチング素子のターンオフの時点において、あらかじめ定められた電圧以下に抑制されるように設定された容量に相当する寄生容量を備えており、前記電力変換装置が定格電力の2分の1または2分の1より小さい電力を出力すると仮定した場合に、前記インダクタンス要素に蓄えられる磁気エネルギーが、前記デッドタイム期間中に前記上アームおよび前記下アームの各々における前記寄生容量に蓄える静電エネルギーより大きくなる寄生容量を備えていることを特徴とする、請求項1に記載の電力変換装置。 - 請求項1に記載の電力変換装置を単位セルとし、前記単位セルを複数個備え、前記複数個の単位セルは、第1単位セルと第2単位セルとを含み、
前記第1単位セルの前記第2のブリッジ回路の前記負極電源ラインと、前記第2単位セルの前記第2のブリッジ回路の前記正極電源ラインとを接続したことを特徴とする、電力変換装置。
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