WO2018029975A1 - 電力変換装置 - Google Patents

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Abstract

第１ブリッジ回路（１０）は、第１レグ（１０Ａ），第２レグ（１０Ｂ）を含む。第１レグ（１０Ａ）は、上アーム（１０ＵＡ）と下アーム（１０ＬＡ）とを含む。上アーム（１０ＵＡ）は、直列接続された複数のスイッチング素子（Ｑ１１Ｐ，Ｑ１１Ｎ）と、複数のスイッチング素子（Ｑ１１Ｐ，Ｑ１１Ｎ）にそれぞれ逆並列に接続された複数の還流ダイオード（Ｄ１１Ｐ，Ｄ１１Ｎ）と、複数のスイッチング素子（Ｑ１１Ｐ，Ｑ１１Ｎ）にそれぞれ並列接続された複数のスナバキャパシタ（ＣＳ１１Ｐ，ＣＳ１１Ｎ）とを含む。制御回路（３０）は、第１、第２ブリッジ回路（１０，２０）の各々において、第１、第２レグの各々に含まれる、上アームのターンオン期間と下アームのターンオン期間との間に、デッドタイム期間を設けるように第１、第２ブリッジ回路（１０，２０）を制御する。

Description

電力変換装置
　この発明は、直流電力を直流電力に変換する電力変換装置に関し、特に直流高電圧を入力および出力とする電力変換装置に関するものである。
　従来、直流電力を直流電力に変換する電力変換装置では、半導体スイッチング素子（以下、「スイッチング素子」という）を用いたブリッジ回路を構成する。そのブリッジ回路は直流電力を交流電力に変換し、あるいは、交流電力を直流電圧に変換する。このブリッジ回路を２台使用し、変圧器を介して２台のブリッジ回路の交流端子同士を接続することによって、１次側と２次側を絶縁した電力変換装置が実現される。さらに、各々のスイッチング素子にスナバキャパシタを用いてソフトスイッチング技術を適用し、高効率なＤＣ／ＤＣ変換を行なう電力変換装置もある（例えば、米国特許第５，０２７，２６４号明細書（特許文献１）参照）。
　さらに、近年、送電システムを高効率化するために、高圧直流（以下、ＨＶＤＣとも称する）による送電システムが検討されている。このようなＨＶＤＣ送電システムで使用される電力変換装置には、高電圧が入力あるいは出力されるが、その際の電圧値は信頼性の観点からスイッチング素子の耐圧以下としなければならない。スイッチング素子単体の耐圧以上の電圧を扱うことを可能とするために、スイッチング素子を複数個直列に接続し電力変換装置を構成することが検討されている（例えば、特開２０００－２６２０６８号公報（特許文献２）、特表２００３－５２８５６２号公報（特許文献３）参照）。
米国特許第５，０２７，２６４号明細書 特開２０００－２６２０６８号公報 特表２００３－５２８５６２号公報
　米国特許第５，０２７，２６４号明細書に記載のＤＣ／ＤＣ変換回路は、スイッチング素子を複数個直列に接続し、高電圧化することに言及されていない。したがって、ＤＣ／ＤＣ変換回路の入力／出力の直流電圧値は、スイッチング素子単体の耐圧以下にしか設定できないため、信頼性の観点から最大電圧は耐圧の半分程度に制限される。例えば、一般的に使用されるスイッチング素子の最も高い耐圧は６．５ｋＶであるが、この素子が用いられた場合、ＤＣ／ＤＣ変換回路の最大電圧は６．５ｋＶの半分程度、すなわち３．３ｋＶ程度に制限される。つまり、ＤＣ／ＤＣ変換回路が扱うことのできる最大の直流電圧は３．３ｋＶ程度になる。
　また、特開２０００－２６２０６８号公報には、電圧駆動型半導体素子を直列接続した電力変換装置について記載されている。しかし、この電力変換装置には、過電圧判別回路と半導体素子の再オン回路と半導体素子の再オン停止回路とゲート電圧を放電させるリセット回路と半導体素子のオン動作を一定時間遅らせるタイマー回路とが必要であり、構成部品が大幅に増加するという課題がある。さらに、ターンオフタイミングがずれた場合の過電圧を抑制するために半導体素子に抵抗とスナバキャパシタとが並列に接続しているが、半導体素子がターンオンした場合にスナバキャパシタが抵抗を介して放電するため損失が増加するという課題もある。
　また、特表２００３－５２８５６２号公報には、各アーム（arm）においてスイッチング素子を複数直列に接続し、全てのスイッチング素子にスナバキャパシタを接続したブリッジ回路が記載されている。このブリッジ回路では、出力ノードに接続される共振回路の共振周波数とスイッチング素子のオン／オフの周波数とを一致させることで、スイッチング素子の前後での急激な電圧上昇を抑制している。しかし、通常、高電圧を扱うことのできるスイッチング素子ほど、オン／オフの切り替わりに時間を要するため、スイッチング素子のオン／オフの周波数を高くすることは難しくなる。したがって、出力ノードに接続される共振回路の共振周波数を低く設定しなければならない。出力ノードに接続される共振回路の共振周波数は、共振回路を構成する容量性素子と誘導性素子の各々に反比例することから、共振周波数が低くなるほど大型の共振回路が必要なり、電力変換装置そのものの大型化や高コスト化の要因となる。また、共振周波数とスイッチング素子のオン／オフの周波数を完全に一致させることは難しい。オン／オフの周波数が共振周波数と一致しない場合、並列に接続されるスナバキャパシタに充電されている状態でスイッチング素子がオフからオンに切り替わると、スイッチング素子にスナバキャパシタの放電電流が流れ込み損失となる。また、一般的にスナバキャパシタの放電電流がスイッチング素子に流れ込む経路のインピーダンスは小さいため、放電電流はスイッチング素子にとって過大となり、スイッチング素子の信頼性を低下させるという課題もある。
　この発明は、上記のような問題点を解決するために成されたものであって、損失を増加させずに素子耐圧以上の直流電圧を入力／出力することができる直流電力を直流電力へ変換する電力変換装置を提供することを目的とする。
　この発明に係る電力変換装置は、第１直流電力を第２直流電力に変換する電力変換装置であって、第１直流電力側の第１のブリッジ回路と、第２直流電力側の第２のブリッジ回路と、変圧器と、制御部とを備える。変圧器は、一次側巻線が第１のブリッジ回路に接続され、二次側巻線が第２のブリッジ回路に接続される。第１のブリッジ回路と第２のブリッジ回路の各々は、正極電源ラインと負極電源ラインとの間に接続された第１レグ（leg）および第２レグを含む。第１レグおよび第２レグの各々は、正極電源ラインと負極電源ラインとの間に直列接続された、上アームと下アームとを含む。上アームと下アームの各々は、直列接続された複数の半導体スイッチング素子と、複数の半導体スイッチング素子にそれぞれ並列接続された複数のスナバキャパシタとを含む。制御部は、第１レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間、および第２レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間に、デッドタイム期間を設けるように第１レグおよび第２レグに対応するブリッジ回路を制御する。
　この発明によれば、上アームと下アームの各々に、直列接続された複数の半導体スイッチを設け、各半導体スイッチにはスナバキャパシタを接続しているので、半導体スイッチング素子単体の耐圧以上の高電圧を扱うことができる電力変換装置を実現できる。
本発明の実施の形態１に係る電力変換装置の主回路構成の一例を示す回路図である。 電力変換装置の回路動作を説明する波形図である。 図２の一部を拡大しスイッチング素子の両端電圧を追記した図である。 図３のＭＯＤＥ１における１次側ブリッジ回路１０の電流経路を示す図である。 実施の形態２に係る電力変換装置の動作を説明するための波形図である。 図５のＭＯＤＥ１における充電経路を示す図である。 実施の形態３の電力変換装置１Ａの主回路構成を示す回路図である。 平均値を下回る電力を送電している場合におけるブリッジ回路１０の各波形を示す図である。 実施の形態３の電力変換装置のＭＯＤＥ２における回路動作を示す図である。 実施の形態４に係る電力変換装置の主回路構成を示す図である。 実施の形態５に係る電力変換装置の主回路構成を示す図である。 実施の形態６に係る電力変換装置の主回路構成を示す図である。
　以下に、電力変換装置、制御方法、制御装置の実施形態の一例について、図面に基づいて詳細に説明する。なお、本実施形態により開示する発明が限定されるものではない。各実施形態は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。以下、同一または相当部分には同一の符号を付し、説明は繰り返さない。
　実施の形態１．
　実施の形態１では、スイッチング素子を２つ直列に接続したアームを上下に有した単相フルブリッジの変換器を２台、単相変圧器１台を用いて直流電力を直流電力に変換する電力変換装置について説明する。
　図１は、本発明の実施の形態１に係る電力変換装置の主回路構成の一例を示す回路図である。図１に示す構成はあくまでも一例であって、ブリッジ回路を用いたＤＣ／ＤＣ変換装置であれば、本発明に係る範囲となる。
　図１を参照して、電力変換装置１は、電源ラインＰＬ１０，ＮＬ１０と電源ラインＰＬ２０，ＮＬ２０との間で電力変換を行なう。電力変換装置１は、単相フルブリッジ回路であるブリッジ回路１０，２０と、変圧器１０１と、ブリッジ回路１０，２０に駆動信号を出力する駆動回路４０と、駆動回路４０を介してブリッジ回路１０，２０を制御する制御回路３０とを含む。
　電力変換装置１は、１次側のキャパシタＣｄｃ１に印加される直流電圧Ｖdc1をスイッチング素子や還流ダイオード、変圧器を介して２次側のキャパシタＣｄｃ２に印加される直流電圧に変換する回路である。ここでは説明の都合上、変圧器１０１を挟んでキャパシタＣｄｃ１側を１次側とし、キャパシタＣｄｃ２側を２次側とする。なお、図１の電力変換装置は１次側と２次側との間で自由な電力変換が可能であり、その電力の送電方向については自由に制御可能である。
　変圧器１０１は、一次側コイルがブリッジ回路１０に接続され、二次側コイルがブリッジ回路２０に接続される。ブリッジ回路１０，２０の各々は、正極電源ラインと負極電源ラインとの間に接続された第１レグと、第２レグとを含む。具体的には、ブリッジ回路１０は、正極電源ラインＰＬ１０と負極電源ラインＮＬ１０との間に接続されたレグ１０Ａ，レグ１０Ｂを含む。
　レグ１０Ａは、正極電源ラインＰＬ１０と負極電源ラインＮＬ１０との間に直列接続された、上アーム１０ＵＡと下アーム１０ＬＡとを含む。上アーム１０ＵＡは、直列接続されたスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎと、スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎにそれぞれ逆並列に接続された還流ダイオードＤ１１Ｐ，Ｄ１１Ｎと、スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎにそれぞれ並列接続されたスナバキャパシタＣＳ１１Ｐ，ＣＳ１１Ｎとを含む。下アーム１０ＬＡは、直列接続されたスイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎと、スイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎにそれぞれ逆並列に接続された還流ダイオードＤ１２Ｐ，Ｄ１２Ｎと、スイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎにそれぞれ並列接続されたスナバキャパシタＣＳ１２Ｐ，ＣＳ１２Ｎとを含む。
　レグ１０Ｂは、正極電源ラインＰＬ１０と負極電源ラインＮＬ１０との間に直列接続された、上アーム１０ＵＢと下アーム１０ＬＢとを含む。上アーム１０ＵＢは、直列接続されたスイッチング素子Ｑ１３Ｐ，Ｑ１３Ｎと、スイッチング素子Ｑ１３Ｐ，Ｑ１３Ｎにそれぞれ逆並列に接続された還流ダイオードＤ１３Ｐ，Ｄ１３Ｎと、スイッチング素子Ｑ１３Ｐ，Ｑ１３Ｎにそれぞれ並列接続されたスナバキャパシタＣＳ１３Ｐ，ＣＳ１３Ｎとを含む。下アーム１０ＬＢは、直列接続されたスイッチング素子Ｑ１４Ｐ，Ｑ１４Ｎと、スイッチング素子Ｑ１４Ｐ，Ｑ１４Ｎにそれぞれ逆並列に接続された還流ダイオードＤ１４Ｐ，Ｄ１４Ｎと、スイッチング素子Ｑ１４Ｐ，Ｑ１４Ｎにそれぞれ並列接続されたスナバキャパシタＣＳ１４Ｐ，ＣＳ１４Ｎとを含む。
　一方、ブリッジ回路２０は、正極電源ラインＰＬ２０と負極電源ラインＮＬ２０との間に接続されたレグ２０Ａ，レグ２０Ｂを含む。
　レグ２０Ａは、正極電源ラインＰＬ２０と負極電源ラインＮＬ２０との間に直列接続された、上アーム２０ＵＡと下アーム２０ＬＡとを含む。上アーム２０ＵＡは、直列接続されたスイッチング素子Ｑ２１Ｐ，Ｑ２１Ｎと、スイッチング素子Ｑ２１Ｐ，Ｑ２１Ｎにそれぞれ逆並列に接続された還流ダイオードＤ２１Ｐ，Ｄ２１Ｎと、スイッチング素子Ｑ２１Ｐ，Ｑ２１Ｎにそれぞれ並列接続されたスナバキャパシタＣＳ２１Ｐ，ＣＳ２１Ｎとを含む。下アーム２０ＬＡは、直列接続されたスイッチング素子Ｑ２２Ｐ，Ｑ２２Ｎと、スイッチング素子Ｑ２２Ｐ，Ｑ２２Ｎにそれぞれ逆並列に接続された還流ダイオードＤ２２Ｐ，Ｄ２２Ｎと、スイッチング素子Ｑ２２Ｐ，Ｑ２２Ｎにそれぞれ並列接続されたスナバキャパシタＣＳ２２Ｐ，ＣＳ２２Ｎとを含む。
　レグ２０Ｂは、正極電源ラインＰＬ２０と負極電源ラインＮＬ２０との間に直列接続された、上アーム２０ＵＢと下アーム２０ＬＢとを含む。上アーム２０ＵＢは、直列接続されたスイッチング素子Ｑ２３Ｐ，Ｑ２３Ｎと、スイッチング素子Ｑ２３Ｐ，Ｑ２３Ｎにそれぞれ逆並列に接続された還流ダイオードＤ２３Ｐ，Ｄ２３Ｎと、スイッチング素子Ｑ２３Ｐ，Ｑ２３Ｎにそれぞれ並列接続されたスナバキャパシタＣＳ２３Ｐ，ＣＳ２３Ｎとを含む。下アーム２０ＬＢは、直列接続されたスイッチング素子Ｑ２４Ｐ，Ｑ２４Ｎと、スイッチング素子Ｑ２４Ｐ，Ｑ２４Ｎにそれぞれ逆並列に接続された還流ダイオードＤ２４Ｐ，Ｄ２４Ｎと、スイッチング素子Ｑ２４Ｐ，Ｑ２４Ｎにそれぞれ並列接続されたスナバキャパシタＣＳ２４Ｐ，ＣＳ２４Ｎとを含む。
　制御回路３０は、ブリッジ回路１０，２０の各々において、第１レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間、および第２レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間に、デッドタイム期間を設けるようにブリッジ回路１０，２０を制御する。
　図１のインダクタンスＬＳは、変圧器１０１の漏れインダクタンスを示しており、１次側と２次側にそれぞれ等価的にＬＳ／２を配置している。なお、インダクタンスＬＳは必ずしも変圧器１０１の漏れインダクタンスを使用する必要はなく、追加のインダクタンスを接続してもよい。
　１次側において、レグ１０Ａおよびレグ１０Ｂの各両端はキャパシタＣｄｃ１に接続される。レグ１０Ａおよびレグ１０Ｂの各中間点は、変圧器１０１の１次側に接続される。
　２次側において、レグ２０Ａおよびレグ２０Ｂの各両端はキャパシタＣｄｃ２に接続される。レグ２０Ａおよびレグ２０Ｂの各中間点は、変圧器１０１の２次側に接続される。
　１次側のブリッジ回路１０は２つのレグ１０Ａ，１０Ｂを用い、２次側のブリッジ回路２０は２つのレグ２０Ａ，２０Ｂを用いるので、これらのブリッジ回路は、一般的に単相フルブリッジ回路、Ｈブリッジ回路等と呼ばれている。
　ここで、各アームにおいて直列に接続されているスイッチング素子の電圧の分担は並列に接続しているスナバキャパシタの容量によって決まり、等しい容量のスナバキャパシタを設けた場合、各アームにおける電圧は、スイッチング素子に均等に分圧される。
　なお、ブリッジ回路１０，２０におけるスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，…Ｑ１４Ｐ，Ｑ１４ＮおよびＱ２１Ｐ，Ｑ２１Ｎ，…Ｑ２４Ｐ，Ｑ２４Ｎに対する各々の制御信号は全て異なるものであり、独立して供給することができるが、いくつかのスイッチング素子には共通の同じ制御信号を共有させることが望ましい。また、各スイッチング素子は接続される駆動回路の出力電圧のタイミングに同期してオン／オフを行なう。各アームにおいて直列に接続されているスイッチング素子のオン／オフのタイミングにばらつきが生じると、一方の素子に電圧が集中し、過電圧が印加されてしまう可能性がある。したがって、各アームにおいて直列に接続されているスイッチング素子に駆動電圧を与える駆動回路４０の出力のタイミングは一致していることが望ましい。
　図１の電力変換装置は、直流電圧を交流電圧に変換した後、変圧器１０１を介して絶縁を確保し、その交流電圧を直流電圧に変換する回路である。なお、絶縁が不要であれば、ＬＳ相当のインダクタンスのみを接続してもよい。
　図１において、キャパシタＣｄｃ１やＣｄｃ２には、電解コンデンサやフィルムコンデンサ等を用いることができる。なお、キャパシタＣｄｃ１やＣｄｃ２には高周波の電流が流れるため、フィルムコンデンサを用いた方がより好ましい。フィルムコンデンサを用いることで電力変換装置の寿命を長くすることができる。
　スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，…Ｑ２４Ｐ，Ｑ２４Ｎには、ＩＧＢＴ（Insulated-Gate　Bipolar　Transistor）や、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor　Field-Effect　Transistor）等の電圧駆動型のスイッチング素子を使用する。なお、各スイッチング素子は、電流容量に応じて、複数のスイッチング素子を並列に接続してもよい。
　変圧器１０１の巻数比は、１次側の直流電圧Ｖdc1と２次側の直流電圧Ｖdc2の比率に合わせる方が望ましい。例えば、入力電圧が３ｋＶで出力電圧が６ｋＶの場合、変圧器１０１の巻数比は１：２とする。なお以後の説明では、２次側の直流電圧Ｖdc2は、変圧器の巻数比を用いて１次側に換算したものとする。
　駆動回路４０は、構成部品として、制御回路３０と半導体スイッチング素子との間の絶縁状態を保ちつつ、制御回路３０からの信号を受けて半導体スイッチング素子の各ゲート端子を駆動するためのフォトカプラを含む。以下では、駆動回路４０の構成部品であるフォトカプラの応答時間が部品の個体差によるばらつきが無い状態に調整するか、または、駆動回路４０の出力タイミングを一致させる回路を駆動回路４０に追加することによって、各アームにおいて直列に接続されているスイッチング素子のターンオン／ターンオフのタイミングが完全に一致しているとして説明を行なう。
　スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，…Ｑ１４Ｐ，Ｑ１４ＮおよびＱ２１Ｐ，Ｑ２１Ｎ，…Ｑ２４Ｐ，Ｑ２４Ｎのオン／オフを制御することで、１次側から２次側へ送電する電力Ｐを制御することができる。図２は、電力変換装置の回路動作を説明する波形図である。図２には、各スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，…Ｑ１４Ｐ，Ｑ１４ＮおよびＱ２１Ｐ，Ｑ２１Ｎ，…Ｑ２４Ｐ，Ｑ２４Ｎのオン／オフの状態と１次側および２次側の単相フルブリッジ回路の出力電圧Ｖ１，Ｖ２および１次側の出力電流ＩＬ１について示している。
　１次側のブリッジ回路１０において、スイッチング素子Ｑ１１Ｐ，Ｑ１１ＮおよびＱ１４Ｐ，Ｑ１４Ｎは同一のスイッチング状態で動作し、スイッチング素子Ｑ１２Ｐ，Ｑ１２ＮおよびＱ１３Ｐ，Ｑ１３Ｎは同一のスイッチング状態で動作する。スイッチング素子Ｑ１１Ｐ，Ｑ１１ＮおよびＱ１４Ｐ，Ｑ１４Ｎのグループとスイッチング素子Ｑ１２Ｐ，Ｑ１２ＮおよびＱ１３Ｐ，Ｑ１３Ｎのグループとが同時にオンすることはなく、各グループは、１周期（３６０度）に対して理想的には相補的に１８０度ずつオン／オフを行なう。換言すると、スイッチング素子Ｑ１１Ｐ，Ｑ１１ＮおよびＱ１４Ｐ，Ｑ１４Ｎのグループとスイッチング素子Ｑ１２Ｐ，Ｑ１２ＮおよびＱ１３Ｐ，Ｑ１３Ｎのグループとは、逆の動作を行なう。
　同様に、２次側のブリッジ回路２０において、スイッチング素子Ｑ２１Ｐ，Ｑ２１ＮおよびＱ２４Ｐ，Ｑ２４Ｎは同一のスイッチング状態で動作し、スイッチング素子Ｑ２２Ｐ，Ｑ２２ＮおよびＱ２３Ｐ，Ｑ２３Ｎは同一のスイッチング状態で動作する。スイッチング素子Ｑ２１Ｐ，Ｑ２１ＮおよびＱ２４Ｐ，Ｑ２４Ｎのグループとスイッチング素子Ｑ２２Ｐ，Ｑ２２ＮおよびＱ２３Ｐ，Ｑ２３Ｎのグループとが同時にオンすることはなく、１周期（３６０度）に対して理想的に相補的に１８０度ずつオン／オフを行なう。換言すると、スイッチング素子Ｑ２１Ｐ，Ｑ２１ＮおよびＱ２４Ｐ，Ｑ２４Ｎのグループとスイッチング素子Ｑ２２Ｐ，Ｑ２２ＮおよびＱ２３Ｐ，Ｑ２３Ｎのグループとは、逆の動作を行なう。
　ただし、より詳しくは、スイッチング素子がオフからオンに変化する場合、スイッチング素子の特性ばらつきや制御回路３０や駆動回路４０のばらつき等によってキャパシタＣｄｃ１、Ｃｄｃ２が短絡するのを防止するために、デッドタイムＴＤが挿入される。ここで、デッドタイムとは、一次側について言えば、ブリッジ回路１０において全てのスイッチング素子がオフとなる期間を意味し、二次側について言えば、ブリッジ回路２０において全てのスイッチング素子がオフとなる期間を意味する。
　１次側のブリッジ回路１０と、２次側のブリッジ回路２０との間で、位相差θ［ｒａｄ］だけ位相をずらしてスイッチングが実施される。この位相差の期間で１次側のブリッジ回路１０の出力電流ＩＬ１は変化し、図２のような電流波形になる。すなわち、この位相差θによって電流ＩＬ１を制御することで、送電電力Ｐを制御することができる。このとき１次側から２次側に送電される電力Ｐは、以下の式（１）で求められる。なお、ωはスイッチング周波数ｆｓｗに２πを乗じた値である。
　Ｐ＝（Ｖdc1・Ｖdc2）／（ωＬＳ）・［θ―（θ２／π）］　…　（１）
　次に、電力変換装置の主回路の特徴であるゼロ電圧スイッチングあるいはＺＶＳ（Zero-Voltage　Switching）について説明する。図３は、図２の一部を拡大しスイッチング素子の両端電圧を追記した図である。
　図３には、１次側のブリッジ回路１０のスイッチング状態が変化する場合に注目して、各波形が示されている。図３には、上からスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１４Ｐ，Ｑ１４Ｎのスイッチング状態と、スイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎ，Ｑ１３Ｐ，Ｑ１３Ｎのスイッチング状態と、ブリッジ回路１０の出力電圧Ｖ１と、両端電圧ＶＳ１２Ｐ，ＶＳ１２ＮおよびＶＳ１３Ｐ，ＶＳ１３Ｎと、両端電圧ＶＳ１１Ｐ，ＶＳ１１ＮおよびＶＳ１４Ｐ，ＶＳ１４Ｎと、電流ＩＣ１２Ｐ，ＩＣ１２ＮおよびＩＣ１３Ｐ，ＩＣ１３Ｎと、電流ＩＣ１１Ｐ，ＩＣ１１ＮおよびＩＣ１４Ｐ，ＩＣ１４Ｎと、ブリッジ回路１０の出力電流ＩＬ１とが示される。
　両端電圧ＶＳ１１Ｐ，ＶＳ１１ＮおよびＶＳ１４Ｐ，ＶＳ１４Ｎは、それぞれスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎおよびスイッチング素子Ｑ１４Ｐ，Ｑ１４Ｎの両端電圧である。
　両端電圧ＶＳ１２Ｐ，ＶＳ１２ＮおよびＶＳ１３Ｐ，ＶＳ１３Ｎは、それぞれスイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎおよびスイッチング素子Ｑ１３Ｐ，Ｑ１３Ｎの両端電圧である。
　電流ＩＣ１１Ｐ，ＩＣ１１ＮおよびＩＣ１４Ｐ，ＩＣ１４Ｎは、それぞれスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎおよびスイッチング素子Ｑ１４Ｐ，Ｑ１４Ｎと還流ダイオードＤ１１Ｐ，Ｄ１１Ｎおよび還流ダイオードＤ１４Ｐ，Ｄ１４Ｎに流れる電流である。なお、正の場合はスイッチング素子を流れる電流であり、負の場合は還流ダイオードを流れる電流である。
　電流ＩＣ１２Ｐ，ＩＣ１２ＮおよびＩＣ１３Ｐ，ＩＣ１３Ｎは、スイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎおよびスイッチング素子Ｑ１３Ｐ，Ｑ１３Ｎと還流ダイオードＤ１２Ｐ，Ｄ１２Ｎおよび還流ダイオードＤ１３Ｐ，Ｄ１３Ｎを流れる電流である。これらも、正の場合はスイッチング素子を流れる電流であり、負の場合は還流ダイオードを流れる電流である。
　なお、図３では１次側から２次側へ送電している状態を示しているが、この送電方向に限定されるものではない。また、図３ではスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎおよびスイッチング素子Ｑ１４Ｐ，Ｑ１４Ｎがオフ、スイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎおよびスイッチング素子Ｑ１３Ｐ，Ｑ１３Ｎがオンの状態を初期状態（ＭＯＤＥ０）としている。
　この状態から、スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎおよびスイッチング素子Ｑ１４Ｐ，Ｑ１４Ｎがオフ状態を維持したまま、スイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎおよびスイッチング素子Ｑ１３Ｐ，Ｑ１３Ｎがターンオフする（ＭＯＤＥ１）。ただし、スイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎおよびスイッチング素子Ｑ１３Ｐ，Ｑ１３Ｎは直ちに遮断できるが、スナバキャパシタＣＳ１２Ｐ，ＣＳ１２Ｎ，ＣＳ１３Ｐ，ＣＳ１３Ｎの影響により、両端電圧ＶＳ１２Ｐ，ＶＳ１２Ｎ，ＶＳ１３Ｐ，ＶＳ１３Ｎは緩やかに上昇する。このとき同時に、スナバキャパシタＣＳ１１Ｐ，ＣＳ１１Ｎ，ＣＳ１４Ｐ，ＣＳ１４Ｎが放電されており、この影響により両端電圧ＶＳ１１Ｐ，ＶＳ１１Ｎ，ＶＳ１４Ｐ，ＶＳ１４Ｎは緩やかに減少する（ＭＯＤＥ１）。
　図４は、図３のＭＯＤＥ１における１次側ブリッジ回路１０の電流経路を示す図である。ＭＯＤＥ１期間中はブリッジ回路１０の全てのスイッチング素子がオフ状態であり、電流は経路Ｊ１と経路Ｊ２にそれぞれ分流する。
　経路Ｊ１および経路Ｊ２のインピーダンスは等しいため、ＩＬ１は経路Ｊ１と経路Ｊ２に等しく分流する。したがって、スナバキャパシタの充放電電流はＭＯＤＥ０終了時のＩＬ１の１／２である。なお、図４では、インダクタンスは合算してＬＳで示し、２次側のブリッジ回路２０の出力電圧についてはＶdc2で模擬している。最終的に両端電圧ＶＳ１２Ｐ，ＶＳ１２Ｎ，ＶＳ１３Ｐ，ＶＳ１３ＮはＶdc1／２まで上昇し、両端電圧ＶＳ１１Ｐ，ＶＳ１１Ｎ，ＶＳ１４Ｐ，ＶＳ１４Ｎは略ゼロまで減少する。ここで、略ゼロはゼロまたは、スイッチング素子を導通する電流により発生する電圧降下である。
　ここで、経路Ｊ１と経路Ｊ２に分流している電流は、インダクタンスＬＳとスナバキャパシタの共振で決定される電流である。インダクタンスＬＳとスナバキャパシタの共振は、デッドタイム中にのみ発生するものであるから、インダクタンスＬＳとスナバキャパシタからなる共振回路の共振周波数とスイッチング周波数とは無関係であるため、共振周波数をスイッチング周波数に対して高くすることができ、インダクタンスＬＳとスナバキャパシタの小型化が可能となる。
　両端電圧ＶＳ１１Ｐ，ＶＳ１１Ｎ，ＶＳ１４Ｐ，ＶＳ１４Ｎが略ゼロまで減少すると、ＩＬ１の極性は負であるため、還流ダイオードＤ１１Ｐ，Ｄ１１Ｎ，Ｄ１４Ｐ，Ｄ１４Ｎに負の電流が流れる。（ＭＯＤＥ２）。また、ＭＯＤＥ２期間中では、スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１４Ｐ，Ｑ１４Ｎがターンオンする。このとき、既にスナバキャパシタＣＳ１１Ｐ，ＣＳ１１Ｎ，ＣＳ１４Ｐ，ＣＳ１４Ｎが放電されており、スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１４Ｐ，Ｑ１４Ｎがターンオンしても、その両端電圧ＶＳ１１Ｐ，ＶＳ１１Ｎ，ＶＳ１４Ｐ，ＶＳ１４Ｎは略ゼロである。すなわち、両端電圧ＶＳ１１Ｐ，ＶＳ１１Ｎ，ＶＳ１４Ｐ，ＶＳ１４Ｎが略ゼロでスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１４Ｐ，Ｑ１４Ｎがターンオンするので、ターンオン損失は発生しない。したがって、ＺＶＳにより、スイッチング損失を低減することができる。
　つまり、スナバキャパシタの充放電時間ＴＣをデッドタイムＴＤより短くなるようにスナバキャパシタの容量を決定することで、より高効率な電力変換装置を構成することができる。
　電流ＩＬ１が増加し、極性が負から正へ入れ替わると、還流ダイオードＤ１１Ｐ，Ｄ１１Ｎ，Ｄ１４Ｐ，Ｄ１４Ｎに流れていた電流が、スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１４Ｐ，Ｑ１４Ｎに流れるようになる。
　実施の形態１の特徴は、デッドタイムＴＤに対してスナバキャパシタ充放電時間ＴＣが短くなるように設定されたスナバキャパシタを備えており、１次側のブリッジ回路１０の出力電流ＩＬ１の極性が入れ替わるまでの時間ＴθがデッドタイムＴＤに対して長いことである。出力電流ＩＬ１の極性が入れ替わるまでの時間Ｔθは、送電電力Ｐを制御している位相差θにより決まる。つまり、送電電力Ｐが小さい場合、時間Ｔθも短くなり、デッドタイムＴＤに近づく。ここで、送電電力Ｐが小さい場合、位相差θも小さくなることから、式（１）は以下の式（２）で近似することができる。
　Ｐ≒（Ｖdc1・Ｖdc2）／（ωＬＳ）・θ　…　（２）
　式（２）より、送電電力Ｐが小さい場合の出力電流ＩＬ１の極性が入れ替わるまでの時間Ｔθは下記式（３）で求めることができる。
　Ｔθ＝（１／２）・（Ｐ・ＬＳ）／（Ｖdc1・Ｖdc2）　…　（３）
　ここで、電力変換装置１の送電電力Ｐが、例えば、定格電力の半分である場合、または、定格電力の半分より小さい場合に出力電流ＩＬ１の極性が入れ替わるまでの時間ＴθがデッドタイムＴＤより長くなるようにするために、インダクタンスＬＳを以下の式（４）に示す条件を満たすように設定する。
　ＬＳ≧［（２・Ｖdc1・Ｖdc2）／Ｐ］・ＴＤ　…　（４）
　上式（４）において送電電力Ｐをどこで設定するかは自由度がある。例えば、実際に動作を行なう送電電力の平均値付近で出力電流ＩＬ１の極性が入れ替わるまでの時間ＴθがデッドタイムＴＤより長くなるようにＬＳを設定することもできる。こうすると、長年の運転状態にわたりＺＶＳ動作をしている運転時間が大きくなり、損失する電力が少なくなり設備稼働率が向上する。
　また、スナバキャパシタの充放電時間ＴＣもデッドタイムＴＤより短くしなければならない。スナバキャパシタの充電はインダクタンスＬＳに蓄積された磁気エネルギーをスナバキャパシタに静電エネルギーとして蓄えることでおこなわれる。磁気エネルギーは流れる電流とインダクタンスの関係で決定し、静電エネルギーは充電される電圧と容量の関係で決まる。送電電力Ｐが定格電力より小さくなり電流が小さくなると磁気エネルギーも小さくなるが、一方で、スナバキャパシタの最終的な充電電圧は送電電力によって変わらず直流電圧Ｖｃｄ１となる。
　また、スナバキャパシタに充電される電圧は、充電時間ＴＣと磁気エネルギーで決まる電流に比例し、容量に反比例する。そのため、充電するための磁気エネルギーが減少したときに、同じ静電エネルギーをスナバキャパシタに蓄えようとすると充放電時間ＴＣが長くなってしまう。したがって、ＺＶＳ動作を実現するためには充放電時間ＴＣがデッドタイムＴＤ以下になるようにインダクタンスＬＳと各アームにおけるスナバキャパシタの合成容量ＣＳを設定しなければならない。合成容量ＣＳは、以下の式（５）に示す条件を満たすように設定される。
　ＣＳ≦[ＬＳ/(４Ｖdc1・Ｖdc2)]・{[(Ｖdc1+Ｖdc2)/ＬＳ]・ＴＤ｝2　　…　（５）
　上の式（５）を満足するＣＳに設定することでＺＶＳ動作を実現でき、損失する電力が少なくなり設備稼働率が向上する。
　また、ゼロ電圧スイッチングとスイッチング素子の直列接続による高電圧化が両立するため、低損失かつスイッチング素子耐圧以上の電圧を扱うことのできる電力変換装置を実現することができる。
　上記式（５）で示すスナバキャパシタ容量ＣＳは、各アームにおいて直列に接続されるスイッチング素子に並列に接続されるスナバキャパシタの合計容量である。つまり、各アームにおいてスイッチング素子の直列数が２であれば、式（５）で定められる容量の２倍を有したスナバキャパシタが各々接続される。また、各スイッチング素子に並列に接続するスナバキャパシタの容量がばらついていると、容量比でスイッチング素子がオフ状態の時の両端電圧がばらつく。したがって、スナバキャパシタの容量比で決まる両端電圧の内で最も高い両端電圧が、スイッチング素子が許容できる最大電圧Ｖｍａｘ以下となるという条件を満たす範囲内に、スナバキャパシタの容量ばらつきが収まっていなければならない。
　上記では、１次側のブリッジ回路１０が送電している動作を例に説明したが、２次側のブリッジ回路２０が送電している場合も同様である。また、受電しているブリッジ回路１０，２０のスナバキャパシタ容量についても式（５）で示す条件を満たさなければならない。
　また、上記では、各アームにおけるスイッチング素子の直列数を２として説明したが、これに限定されるものではない。各アームにおけるスイッチング素子の直列数は、直流電圧Ｖdc1およびＶdc2と使用するスイッチング素子の耐圧によって決定される。以後の実施の形態の説明においても同様である。
　実施の形態１の電力変換装置によれば、ゼロ電圧スイッチングにより、スナバキャパシタの放電による損失が増加するという課題と、スナバキャパシタの放電電流が半導体スイッチング素子にとって過大となり半導体スイッチング素子の信頼性を低下させるという課題とを同時に解決できる。また、ターンオフタイミングがずれた場合の過電圧をスナバキャパシタだけで抑止できるため、構成部品が大幅に増加するという課題も解決することが可能となる。したがって、スイッチング素子耐圧以上の高電圧を扱うことのできる低損失かつ信頼性が高い電力変換装置を実現することができる。
　実施の形態２．
　実施の形態１では、各アームにおいて直列接続されている２つのスイッチング素子に駆動電圧を与える駆動回路４０の出力のタイミングは一致していることを前提に説明したが、駆動回路４０の構成部品であるフォトカプラは、個体差によるばらつき（通常１００ナノ秒から５００ナノ秒）に起因して出力電圧のタイミングがばらつくことがある。その結果、駆動回路４０の出力電圧のタイミングにばらつきが生じる。
　通常、高耐圧のスイッチング素子では、ターンオン／ターンオフに時間を要することから、デッドタイムは長めに設定されることが多く、駆動回路４０の出力電圧のタイミングばらつきは、デッドタイムに対して十分に短くなるため、出力電力の制御等に対する影響は小さい。しかし、駆動回路４０の出力電圧のタイミングはらつきは、各アームにおいて直列接続されているスイッチング素子に、許容できない過大な電圧が印加される原因となり、電力変換装置の信頼性を低下させる一因となり得る。
　実施の形態１の電力変換装置においては、ターンオンはゼロ電圧スイッチング（ＺＶＳ）により既に電圧が略ゼロに減少しているため、過大な電圧が印加されることはなく問題にならない。一方で、スイッチング素子のターンオフのタイミングばらつきについては、各アームにおいて直列に接続されているスイッチング素子のうち、ターンオフのタイミングが早いスイッチング素子に、許容できない過大な電圧が印加されることになる。
　実施の形態２では、フォトカプラ等の構成部品の個体差により駆動回路の出力電圧のタイミングがばらつくことで発生する過電圧の抑制と、実施の形態１で説明したゼロ電圧スイッチングの実現を両立するスナバキャパシタを備えた電力変換装置について説明する。なお、実施の形態２では、主回路構成の回路図は図１と同じであるので、ここでの詳細な説明は省略する。また、スナバキャパシタＣＳ１１Ｐ，ＣＳ１１Ｎ，…ＣＳ２４Ｐ，ＣＳ２４Ｎはゼロ電圧スイッチングを達成するために、実施の形態１にて説明した式（５）で定める範囲の容量となっている。
　図５は、実施の形態２に係る電力変換装置の動作を説明するための波形図である。図５には、ブリッジ回路１０においてＱ１１Ｐ，Ｑ１１Ｎで構成されたアーム１０ＵＡに注目したターンオンタイミングのずれが生じた場合の各波形が示されている。
　これらの波形は、アーム１０ＵＡにおいてＱ１１Ｐ，Ｑ１１Ｎに与えられる駆動電圧の出力のタイミングが最大ばらつき時間ΔＴだけばらつき、Ｑ１１ＮのターンオフのタイミングがＱ１１Ｐのターンオフのタイミングに比べてΔＴだけ遅延した場合の各波形である。
　図５には、上からスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎのスイッチング状態と、両端電圧ＶＳ１１Ｐ，ＶＳ１１Ｎと、電流ＩＣ１１Ｐ，ＩＣ１１ＮおよびＩＣＳ１１Ｐ，ＩＣＳ１１Ｎとが示される。両端電圧ＶＳ１１Ｐ，ＶＳ１１Ｎは、それぞれスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎの両端電圧である。電流ＩＣ１１Ｐ，ＩＣ１１Ｎは、スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎおよび還流ダイオードＤ１１Ｐ，Ｄ１１Ｎに流れる電流である（正の場合はスイッチング素子に流れる電流、負の場合は還流ダイオードに流れる電流）。電流ＩＣＳ１１Ｐ，ＩＣＳ１１Ｎは、スナバキャパシタＣＳ１１Ｐ，ＣＳ１１Ｎをそれぞれ流れる電流である。なお、最大ばらつき時間ΔＴは、フォトカプラ等の構成部品の個体差によるばらつきの最大値である。
　初期状態（ＭＯＤＥ０）では、スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎはともにオン状態であり、電流は正であるのでスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎに電流が流れている。
　ＭＯＤＥ１に遷移し、制御回路３０からオフ信号が駆動回路４０に入力されると、駆動回路４０では、スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎをオフするための電圧が出力される。このとき、フォトカプラ等の部品の個体差に起因するタイミングばらつきが発生し、スイッチング素子Ｑ１１Ｎのターンオフのタイミングがスイッチング素子Ｑ１１Ｐのターンオフのタイミングに対してΔＴだけ遅延している。ＭＯＤＥ１の期間では、スイッチング素子Ｑ１１Ｐがターンオフし並列に接続されているスナバキャパシタＣＳ１１Ｐが充電され、両端電圧ＶＳ１１ＰはΔＶＳになる。
　図６は、図５のＭＯＤＥ１における充電経路を示す図である。経路Ｊ１ではスナバキャパシタＣＳ１１Ｐのみが充電されることになるため、経路Ｊ１と経路Ｊ２でインピーダンスが一致せず電流ＩＬ１は１／２に分流しない。経路Ｊ２では、充電されるスナバキャパシタはＣＳ１２ＰおよびＣＳ１２Ｎであり、ＣＳ１２ＰとＣＳ１２Ｎは直列に接続されている。このため、ＭＯＤＥ１中におけるスナバキャパシタＣＳ１１Ｐの充電電流ＩＣＳ１１Ｐは（２／３）・ＩＬ１となる。これにより、ΔＶＳは以下の式（６）で求められる。なお、ＣＳ’はスイッチング素子１つあたりに並列に接続されるスナバキャパシタ容量である。
　ΔＶＳ＝（２／３）・（ＩＬ１／ＣＳ’）・ΔＴ　…　（６）
　ＭＯＤＥ２では、スイッチング素子Ｑ１１Ｎもターンオフし、スナバキャパシタＣＳ１１Ｎも充電されるため、経路Ｊ１と経路Ｊ２のインピーダンスは等しくなり、電流ＩＬ１は、それぞれの経路に１／２に分流する。一方で、Ｑ１４Ｐ，Ｑ１４Ｎから構成されるアーム１０ＬＢでは、ターンオフのタイミングにばらつきは無いため、ΔＶＳは発生しない。また、Ｑ１２Ｐ，Ｑ１２Ｎから構成されるアーム１０ＬＡとＱ１３Ｐ，Ｑ１３Ｎから構成されるアーム１０ＵＢは実施の形態１と同様にスナバキャパシタＣＳ１２Ｐ，ＣＳ１２Ｎ，ＣＳ１３Ｐ，ＣＳ１３Ｎが放電しゼロ電圧スイッチングを行なっている。
　各アームにおいて直列に接続されているスイッチング素子のターンオフのタイミングがばらつかなければ、各スイッチング素子の両端電圧は等しく分圧するため、各アームを構成しているスイッチング素子の数で直流電圧を除算した平均値と各スイッチング素子の両端電圧が等しくなる。
　一方で、各アームにおいて直列に接続されているスイッチング素子のターンオフのタイミングがΔＴだけばらついた場合、ターンオフがΔＴだけ早いスイッチング素子の両端電圧は、平均値に対してΔＶＳだけ高くなる。すなわちターンオフが早い方のスイッチング素子の両端電圧は、ターンオフが遅い方のスイッチング素子のターンオフの時点において電圧ΔＶＳとなる。式（６）においてΔＶＳが最も大きくなるのはＩＬ１が最大値になるときであり、送電電力Ｐが定格電力Ｐ（ｍａｘ）の時である。このときに、スイッチング素子の両端電圧が許容できる最大電圧Ｖｍａｘを超えると、電力変換装置の破壊や動作停止等を引き起こし、信頼性を低下させる。
　電力変換装置の信頼性を低下させずに、スイッチング素子を複数直列に接続して各アームを構成するには、各スイッチング素子に対してそれぞれ並列接続するスナバキャパシタの容量ＣＳ’を下記の式（７）で定まる範囲に設定する必要がある。
　ＣＳ’≧[Ｖmax-(Ｖdc1/２)]-1・ΔＴ・(2/3)・[(Ｖdc1+Ｖdc2)/LS]・TD　…　（７）
　上式（７）においてＶｍａｘをどこに設定するかは自由度があり、スイッチング素子の信頼性を損なわない範囲で設定される。通常、Ｖｍａｘは、スイッチング素子の耐圧の半分程度にするのが望ましい。また、実施の形態１で説明したようにゼロ電圧スイッチングを行なうために、各アームにおけるスナバキャパシタの合成容量ＣＳは式（５）を満たす容量に設定する必要がある。
　実施の形態２の電力変換装置では、各アームにおいて直列に接続されるスイッチング素子に各々並列接続されるスナバキャパシタの容量ＣＳ’は、駆動回路のフォトカプラ等に起因するターンオフ動作のばらつきにより、スイッチング素子の両端電圧が、許容できない過電圧となり電力変換装置の信頼性を低下させないために、式（７）を満足する範囲で設定し、各アームにおけるスナバキャパシタ容量ＣＳは、ゼロ電圧スイッチングを実現し高効率化するために式（５）を満足する範囲で設定する。
　つまり、実施の形態２の電力変換装置は式（５）と式（７）を同時に満足する範囲に設定されたスナバキャパシタ容量を各アームにおけるスイッチング素子に並列に接続している。こうすると、長年の運転状態にわたりゼロ電圧スイッチングをしている運転時間が大きくなり、電力損失が少なくなり、さらに、電力変換装置の信頼性が向上することから、設備稼働率が向上する。
　また、ゼロ電圧スイッチングとスイッチング素子の直列接続による高圧化とが両立するため、低損失であるとともに、スイッチング素子耐圧以上の電圧を扱うことのできる電力変換装置を実現することができる。
　上記式（７）で示すスナバキャパシタ容量ＣＳ’は、各アームにおいて直列に接続されるスイッチング素子に各々並列に接続されるスナバキャパシタの容量である。つまり、各アームにおいてスイッチング素子の直列数が２であれば、各アームにおける合成容量ＣＳは式（７）で定められる容量の１／２倍となる。
　また、各スイッチング素子に並列に接続するスナバキャパシタの容量がばらついていると、スイッチング素子がオフ状態の時の両端電圧にもばらつきが生じる。この両端電圧は、スナバキャパシタの容量比で決定される。このため、ばらついた両端電圧のうち、最も高い両端電圧がスイッチング素子が許容できる最大電圧Ｖｍａｘ以下となるような容量の範囲内にスナバキャパシタの容量ばらつきが収まっていなければならない。
　なお、以上の説明では、ブリッジ回路１０が送電している動作を例に説明したが、ブリッジ回路２０が送電している場合も同様である。また、受電している単相フルブリッジ回路における各スイッチング素子に並列に接続するスナバキャパシタ容量についても式（５）と式（７）に示す条件を同時に満たすようにする。
　なお、実施の形態２において、実施の形態１と同様に式（４）を満たす範囲でインダクタンスＬＳを設定する。
　実施の形態３．
　図７は、実施の形態３の電力変換装置１Ａの主回路構成を示す回路図である。実施の形態３の電力変換装置１Ａは、図１に示した電力変換装置１の構成において、各スナバキャパシタＣＳ１１Ｐ，ＣＳ１１Ｎ，…ＣＳ２４Ｐ，ＣＳ２４Ｎに、それぞれ直列に接続された直列インダクタンスＬＰ１１Ｐ，ＬＰ１１Ｎ，…ＬＰ２４Ｐ，ＬＰ２４Ｎをさらに含む。直列インダクタンスを接続したことを除いては、図１と同等の主回路構成であるのでここでの詳細な説明は省略する。
　直列インダクタンスは、スナバキャパシタと、半導体スイッチング素子と、半導体スイッチング素子とスナバキャパシタとを接続する接続導体とに各々存在する寄生インダクタンスであっても良い。また、スナバキャパシタの各々は、キャパシタ部と、キャパシタ部に直列に接続されたインダクタ部とを含んで構成されても良く、この場合直列インダクタンスの値は、インダクタ部のインダクタンスの値と寄生インダクタンスの値とによって定まる。実施の形態３の電力変換装置１Ａの場合のようにスナバキャパシタに直列インダクタンスを接続しても、図２と同様にスイッチング素子をオン／オフすることで、送電電力Ｐを制御することができる。
　図１のような構成の場合、スナバキャパシタに電圧が残留した状態で、並列に接続しているスイッチング素子がターンオンすると、スイッチング素子に過電流が流れる恐れがある。
　そこで、実施の形態３では、スナバキャパシタに直列インダクタンスを接続することによって、スナバキャパシタに電圧が残留した状態で、インダクタンスとスナバキャパシタとのＬＣ直列回路に並列に接続されているスイッチング素子がターンオンしても、放電電流をスイッチング素子が許容できる最大電流以下に抑制するので、電力変換装置の信頼性が向上する。
　以下に、実施の形態３において、直列インダクタンスを接続した理由についてより詳細に説明する。
　実施の形態１および実施の形態２では、各スイッチング素子に接続されるスナバキャパシタの容量は、送電電力Ｐが定格電力より小さい場合でもデッドタイム期間中に充放電を終了するように設定されていた。しかし、例えば、スナバキャパシタＣＳの容量を決める際に、送電電力Ｐを平均値に設定した場合、平均値を下回る電力を送電中はスナバキャパシタの充放電がデッドタイム期間中に終了せず、電圧が残っている状態でスイッチング素子がターンオンすることになる。
　図８は平均値を下回る電力を送電している場合におけるブリッジ回路１０の各波形を示す図である。図８には、上からスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１４Ｐ，Ｑ１４Ｎのスイッチング状態と、スイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎ，Ｑ１３Ｐ，Ｑ１３Ｎのスイッチング状態と、ブリッジ回路１０の出力電圧Ｖ１と、両端電圧ＶＳ１２Ｐ，ＶＳ１２ＮおよびＶＳ１３Ｐ，ＶＳ１３Ｎと、両端電圧ＶＳ１１Ｐ，ＶＳ１１ＮおよびＶＳ１４Ｐ，ＶＳ１４Ｎと、電流ＩＣ１２Ｐ，ＩＣ１２ＮおよびＩＣ１３Ｐ，ＩＣ１３Ｎと、電流ＩＣ１１Ｐ，ＩＣ１１ＮおよびＩＣ１４Ｐ，ＩＣ１４Ｎと、ブリッジ回路１０の出力電流ＩＬ１とが示される。
　ここで、両端電圧ＶＳ１１Ｐ，ＶＳ１１ＮおよびＶＳ１４Ｐ，ＶＳ１４Ｎは、それぞれスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎおよびスイッチング素子Ｑ１４Ｐ，Ｑ１４Ｎの両端電圧である。また、両端電圧ＶＳ１２Ｐ，ＶＳ１２ＮおよびＶＳ１３Ｐ，ＶＳ１３Ｎは、それぞれスイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎおよびスイッチング素子Ｑ１３Ｐ，Ｑ１３Ｎの両端電圧である。
　電流ＩＣ１１Ｐ，ＩＣ１１ＮおよびＩＣ１４Ｐ，ＩＣ１４Ｎは、スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎおよびスイッチング素子Ｑ１４Ｐ，Ｑ１４Ｎと還流ダイオードＤ１１Ｐ，Ｄ１１Ｎおよび還流ダイオードＤ１４Ｐ，Ｄ１４Ｎに流れる電流である。なお、正の場合はスイッチング素子を流れる電流であり、負の場合は還流ダイオードを流れる電流である。
　電流ＩＣ１２Ｐ，ＩＣ１２ＮおよびＩＣ１３Ｐ，ＩＣ１３Ｎは、スイッチング素子Ｑ１２Ｐ，Ｑ１２Ｎおよびスイッチング素子Ｑ１３Ｐ，Ｑ１３Ｎと還流ダイオードＤ１２Ｐ，Ｄ１２Ｎおよび還流ダイオードＤ１３Ｐ，Ｄ１３Ｎを流れる電流である。これらも、正の場合はスイッチング素子を流れる電流であり、負の場合は還流ダイオードを流れる電流である。
　なお、実施の形態３において、スナバキャパシタは実施の形態２の容量を適用することも可能であり、インダクタンスＬＳは実施の形態１の大きさを適用することも可能である。
　図８の波形図において、初期状態のＭＯＤＥ０では、スイッチング素子Ｑ１１Ｐ，Ｑ１１ＮおよびＱ１４Ｐ，Ｑ１４Ｎがオフで、スイッチング素子Ｑ１２Ｐ，Ｑ１２ＮおよびＱ１３Ｐ，Ｑ１３Ｎがオン状態である。
　この状態から、ＭＯＤＥ１では、スイッチング素子Ｑ１１Ｐ，Ｑ１１ＮおよびＱ１４Ｐ，Ｑ１４Ｎがオフ状態を維持したまま、スイッチング素子Ｑ１２Ｐ，Ｑ１２ＮおよびＱ１３Ｐ，Ｑ１３Ｎがターンオフする。ＭＯＤＥ１では、図４に示す経路でブリッジ回路１０の出力電流ＩＬ１が分流しスナバキャパシタＣＳ１１Ｐ，ＣＳ１１Ｎ，ＣＳ１４Ｐ，ＣＳ１４Ｎが放電し、スナバキャパシタＣＳ１２Ｐ，ＣＳ１２Ｎ，ＣＳ１３Ｐ，ＣＳ１３Ｎが充電される。
　しかし、送電電力Ｐが設定した値より小さい場合、スナバキャパシタの充放電は、デッドタイムＴＤ中に終了できず、ＭＯＤＥ１の終了時点では、スナバキャパシタＣＳ１１Ｐ，ＣＳ１１Ｎ，ＣＳ１４Ｐ，ＣＳ１４Ｎに電圧がＶＣだけ残ってしまう。
　図９は、実施の形態３の電力変換装置のＭＯＤＥ２における回路動作を示す図である。なお、図９では、インダクタンスは合算してＬＳで示し、ブリッジ回路２０の出力電圧については直流電圧Ｖdc2で模擬している。
　スナバキャパシタＣＳ１１Ｐ，ＣＳ１１Ｎ，ＣＳ１４Ｐ，ＣＳ１４Ｎに電圧ＶＣだけ電圧が残った状態でスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１４Ｐ，Ｑ１４Ｎがターンオンすると、スイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１４Ｐ，Ｑ１４ＮにスナバキャパシタＣＳ１１Ｐ，ＣＳ１１Ｎ，ＣＳ１４Ｐ，ＣＳ１４Ｎの放電電流が流れる。
　スイッチング素子に流れ込むスナバキャパシタの放電電流の最大値ＩＣは、直列インダクタンスに反比例し、スナバキャパシタに残留している電圧ＶＣに比例して大きくなる。通常、スナバキャパシタとスイッチング素子は、インピーダンスが小さくなるように接続されるため、スナバキャパシタに電圧が残留した状態でスイッチング素子がターンオンすると、場合によってはスイッチング素子を破壊するほど大きな放電電流がスイッチング素子に流れ込む。
　スイッチング素子の最大電圧はＶｍａｘであり、この電圧がスナバキャパシタに残留していた場合に最もスイッチング素子に流れるスナバキャパシタの放電電流が大きくなる。そこで、実施の形態３では、スナバキャパシタに電圧が残った状態でターンオンしてもスイッチング素子を破壊しないために、直列インダクタンスは、以下の式（８）に示す条件を満たすように設定される。
　ＬＰ≧ＣＳ’（Ｖｍａｘ／Ｉｍａｘ）２　…　（８）
　式（８）においてＩｍａｘは、スイッチング素子の最大許容電流を示し、使用するスイッチング素子によって決まる値である。なお、直列インダクタンスＬＰは、スナバキャパシタおよびスナバキャパシタとスイッチング素子を接続する接続導体、スイッチング素子が有している寄生のインダクタンスから形成されるのが望ましいが、式（８）で設定される値に対して不足すれば、新たにインダクタをスナバキャパシタに対して直列に接続して追加しても良い。
　送電電力Ｐが設定した値より小さくなりデッドタイム中にスナバキャパシタの充放電が終了せずに、スイッチング素子に大きな放電電流が流れてスイッチング素子が破壊するのを防止するために、スナバキャパシタの容量を小さくすることも考えられる。ただし、スナバキャパシタの容量を小さくすると、駆動回路の出力電圧のタイミングばらつきでスイッチング素子のターンオン動作がばらつくことで発生するスイッチング素子の両端の過大な電圧を抑制するには、スナバキャパシタの容量が不足してしまうという課題が出てくる。
　しかし、図７に示したように、スナバキャパシタの容量を小さくしなくても、スナバキャパシタに直列インダクタンスを接続することで、スナバキャパシタに電圧が残留した場合の放電電流を抑制できるため、上記課題が解決する。
　すなわち、最小送電電力を平均電力として、スナバキャパシタの容量を設定することが可能となるため、長年の運転状態にわたりゼロ電圧スイッチングをしている運転時間が大きくなり、損失する電力が少なくなり、さらに、電力変換装置の信頼性が向上することから、設備稼働率が向上する。また、駆動回路のフォトカプラ等に起因するターンオフ動作のばらつきにより、スイッチング素子の両端電圧が、許容できない過電圧となるのを防止し、スナバキャパシタに電圧が残留した場合の放電電流を抑制できるため、電力変換装置の信頼性が向上する。
　したがって、ゼロ電圧スイッチングとスイッチング素子の直列接続による高圧化が両立するため、低損失かつスイッチング素子耐圧以上の電圧を扱うことのできる電力変換装置を実現することができる。
　なお、実施の形態３では、ブリッジ回路１０が送電している動作を例に説明したが、ブリッジ回路２０が送電している場合も同様である。また、受電している単相フルブリッジにおける直列インダクタンスについても式（８）を満足する範囲に設定する。
　実施の形態３において、駆動回路のばらつきによるターンオフタイミングのばらつきがある場合についても、スナバキャパシタに直列にインダクタンスを接続することで、上記の説明と同じ効果が得られる。
　実施の形態４．
　図１０は、実施の形態４に係る電力変換装置１Ｂの主回路構成を示す図である。実施の形態４では、三相ブリッジ回路にスナバキャパシタおよび直列インダクタンスを適用する。電力変換装置１Ｂは、三相ブリッジ回路１１０，１２０と、三相変圧器１０２とを含む。
　図１および図７では、スイッチング素子を複数直列接続して形成したアームを、直列に接続して形成するレグを２つ使用して、単相フルブリッジ回路を構成していた。これに対し、実施の形態４では、図１０に示すように、レグを３つ使用して三相ブリッジ回路１１０，１２０を構成する。
　すなわち、図１０の三相ブリッジ回路１１０は、図１のブリッジ回路１０の構成に対して、さらに、スイッチング素子Ｑ１５Ｐ，Ｑ１５Ｎ，Ｑ１６Ｐ，Ｑ１６Ｎと、それらにそれぞれ付随する還流ダイオードＤ１５Ｐ，Ｄ１５Ｎ，Ｄ１６Ｐ，Ｄ１６ＮおよびスナバキャパシタＣＳ１５Ｐ，ＣＳ１５Ｎ，ＣＳ１６Ｐ，ＣＳ１６Ｎとを含む。
　また、三相ブリッジ回路１２０は、図１のブリッジ回路２０の構成に対して、さらに、スイッチング素子Ｑ２５Ｐ，Ｑ２５Ｎ，Ｑ２６Ｐ，Ｑ２６Ｎとそれらにそれぞれ付随する還流ダイオードＤ２５Ｐ，Ｄ２５Ｎ，Ｄ２６Ｐ，Ｄ２６ＮおよびスナバキャパシタＣＳ２５Ｐ，ＣＳ２５Ｎ，ＣＳ２６Ｐ，ＣＳ２６Ｎとを含む。
　また、三相ブリッジ回路１１０，１２０の使用に対応して、変圧器１０１に代えて三相変圧器１０２を用いる。なお、三相変圧器１０２は必ずしも三相でなくてよく、単相変圧器を３台用いてもよい。実施の形態１と同様に漏れインダクタンスＬＳで示しているが、必ずしも変圧器の漏れインダクタンスである必要はなく、追加のインダクタンスを使用してもよい。なお、絶縁が不要であれば、ＬＳ相当のインダクタンスのみを接続してもよい。
　三相ブリッジ回路を用いるとキャパシタＣｄｃ１、Ｃｄｃ２に流れるリプル電流を減少させることができるので、キャパシタ容量を低減することができ、電力変換装置の小型化が可能になる。さらに、三相ブリッジ回路において、実施の形態１，２を考慮し、スナバキャパシタとインダクタンスＬＳと直列インダクタンスを備えることでさらなる損失低減と信頼性の向上が期待できる。なお、直列インダクタンスは、実施の形態３の直列インダクタンスを用いても良い。
　なお、三相ブリッジ回路の基本動作については、米国特許第５，０２７，２６４号明細書等に記載されているので、ここでの詳細な説明は省略する。送電電力Ｐについては、単相フルブリッジ回路と同様に１次側と２次側のスイッチングの位相差θ［ｒａｄ］で制御し、以下の式（９）の関係がある。
　Ｐ＝(Ｖdc1+Ｖdc2)/(ωＬＳ)・[(2/3)・θ-θ2/(2π)]　…　（９）
　三相ブリッジ回路を用いた場合においても高電圧化とゼロ電圧スイッチングの両立に伴う実施の形態１から３で説明した同様の課題があるので、同様な設定値が有効となる。すなわち、実施の形態１と同様に、送電電力Ｐが定格電力より小さい場合にデッドタイムＴＤに対して出力電流の極性が反転する時間Ｔθが長くなるようにＬＳを設定してもよい。つまり、三相ブリッジ回路の場合、ＬＳは以下の式（１０）に示される条件を満たすように設定すればよい。
　ＬＳ≧（４／３）・［（Ｖdc1・Ｖdc2）／Ｐ］・ＴＤ　…　（１０）
　式（１０）において送電電力Ｐをどこで設定するかは自由度がある。例えば、実際に動作を行なう送電電力の平均値付近でインダクタンスＬＳを設定することもできる。こうすると、長年の運転状態にわたりＺＶＳ動作をしている運転時間が大きくなり、損失する電力が少なくなり設備稼働率が向上する。
　また、スナバキャパシタの充放電時間ＴＣもデッドタイムＴＤより短くしなければならない。スナバキャパシタの充放電はインダクタンスＬＳに蓄積された磁気エネルギーによりおこなわれ、送電電力Ｐが小さくなるほど磁気エネルギーも小さくなるため、スナバキャパシタの充放電時間ＴＣが長くなってしまう。したがって、インダクタンスＬＳと同様に送電電力Ｐが定格電力より小さい場合、充放電時間ＴＣがデッドタイムＴＤ以下になるように各アームにおけるスナバキャパシタの合成容量ＣＳを設定しなければならない。したがって、合成容量ＣＳは、以下の式（１１）に示す条件を満たすように設定される。
　ＣＳ≦[ＬＳ/(４Ｖdc1・Ｖdc2)]・{[(Ｖdc1+Ｖdc2)/(３ＬＳ)]・TD}2　…　（１１）
　式（１１）を満足する合成容量ＣＳに設定することによってＺＶＳ動作を実現でき、損失する電力が少なくなり設備稼働率が向上する。
　また、ゼロ電圧スイッチングとスイッチング素子の直列接続による高圧化が両立するため、低損失かつスイッチング素子耐圧以上の電圧を扱うことのできる電力変換装置を実現することができる。
　さらに、各アームにおいて直列に接続されているスイッチング素子のスイッチングのタイミングがΔＴだけばらついた場合の動作について、ΔＴの期間中にＣＳ１１ＰがΔＶＳに充電されこのときのΔＶＳは式（６）で示される。
　各アームにおいて直列に接続されているスイッチング素子のターンオフのタイミングがばらつかなければ、各スイッチング素子の両端電圧は等しく分圧されるため、各アームを構成しているスイッチング素子の数で直流電圧を除算した平均値と各スイッチング素子の両端電圧が等しくなる。一方で、各アームにおいて直列に接続されているスイッチング素子のターンオフのタイミングがΔＴだけばらついた場合、ターンオフがΔＴだけ早いスイッチング素子の両端電圧は、平均値に対してΔＶＳだけ高くなる。
　式（６）においてΔＶＳが最も大きくなるのはＩＬ１が最大値になるときであり、送電電力Ｐが定格電力Ｐ（ｍａｘ）の時である。このときに、スイッチング素子の両端電圧が許容できる最大電圧Ｖｍａｘを超えてしまうと、電力変換装置の破壊や動作停止等を引き起こし、電力変換装置の信頼性を低下させる。電力変換装置の信頼性を低下させずに、スイッチング素子を複数直列に接続して各アームを構成するには、各スイッチング素子に対して並列接続されているＬＣ直列回路内のスナバキャパシタの容量ＣＳ’を下記の式（１２）で定まる範囲に設定する必要がある。
　ＣＳ’≧[Ｖmax-(Ｖdc1/2)]-1・ΔT・(2/3)・[(Ｖdc1+Ｖdc2)/(3LS)]・TD　…（１２）
　式（１２）においてＶmaxをどこに設定するかは自由度があり、スイッチング素子の信頼性を損なわない範囲で設定され、通常、スイッチング素子の耐圧の半分程度にするのが望ましい。また、実施の形態１で説明したようにゼロ電圧スイッチングを行なうためには、各アームにおけるスナバキャパシタの合成容量ＣＳは式（１１）を満たす容量に設定する必要がある。
　駆動回路のフォトカプラ等に起因するターンオフ動作のばらつきにより、スイッチング素子の両端電圧が、許容できない過電圧となり電力変換装置の信頼性を低下させないために、実施の形態４における電力変換装置では、各アームにおいて直列に接続されるスイッチング素子に各々並列接続されているＬＣ直列回路内のスナバキャパシタの容量ＣＳ’を、式（１２）を満足する範囲で設定する。さらに、ゼロ電圧スイッチングを実現し高効率化するために、各アームにおけるスナバキャパシタ容量ＣＳを、式（１１）を満足する範囲で設定する。
　つまり、実施の形態４の電力変換装置１Ｂは、各アームにおけるスイッチング素子に並列に接続されているＬＣ直列回路内のスナバキャパシタの容量を、式（１１）と式（１２）を同時に満足する範囲に設定している。こうすると、長年の運転状態にわたりゼロ電圧スイッチングをしている運転時間が大きくなり、損失する電力が少なくなり、さらに、電力変換装置の信頼性が向上することから、設備稼働率が向上する。
　また、ゼロ電圧スイッチングとスイッチング素子の直列接続による高圧化が両立するため、低損失かつスイッチング素子耐圧以上の電圧を扱うことのできる電力変換装置を実現することができる。
　上記式（１２）で示すスナバキャパシタ容量ＣＳ’は、各アームにおいて直列に接続されるスイッチング素子に各々並列に接続されるＬＣ直列回路内のスナバキャパシタの容量である。つまり、各アームにおいてスイッチング素子の直列数が２であれば、各アームにおける合成容量ＣＳは式（１２）で定められる容量の１／２倍となる。また、各スイッチング素子に並列に接続されるＬＣ直列回路内のスナバキャパシタの容量がばらついていると、容量比でスイッチング素子がオフ状態の時の両端電圧がばらつくため、スナバキャパシタの容量は全て等しいことが望ましい。
　上記では、１次側の三相フルブリッジ回路が送電している動作を例に説明したが、２次側の三相フルブリッジ回路が送電している場合も同様である。また、受電している三相フルブリッジにおける各スイッチング素子に並列に接続されるＬＣ直列回路内のスナバキャパシタ容量についても式（１１）と式（１２）に示す条件を同時に満たさなければならない。
　実施の形態５．
　図１１は、実施の形態５に係る電力変換装置１Ｃの主回路構成を示す図である。実施の形態５では、ブリッジ回路にＳｉＣ－ＭＯＳＦＥＴを適用する。電力変換装置１Ｃは、単相フルブリッジ回路１１、２１と単相変圧器１０１とを含む。
　すなわち、図１１のブリッジ回路１１は、図１のブリッジ回路１０の構成において、ＩＧＢＴ素子であるスイッチング素子Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１２Ｐ，Ｑ１２Ｎ，Ｑ１３Ｎ，Ｑ１３Ｐ，Ｑ１４Ｎ，Ｑ１４Ｐ，Ｑ２１Ｎ，Ｑ２１Ｐ，Ｑ２２Ｐ，Ｑ２２Ｎ，Ｑ２３Ｎ，Ｑ２３Ｐ，Ｑ２４Ｐ，Ｑ２４Ｎに代えて、ＳｉＣ－ＭＯＳＦＥＴであるスイッチング素子ＱＸ１１Ｐ，ＱＸ１１Ｎ，ＱＸ１２Ｐ，ＱＸ１２Ｎ，ＱＸ１３Ｎ，ＱＸ１３Ｐ，ＱＸ１４Ｎ，ＱＸ１４Ｐ，ＱＸ２１Ｎ，ＱＸ２１Ｐ，ＱＸ２２Ｐ，ＱＸ２２Ｎ，ＱＸ２３Ｎ，ＱＸ２３Ｐ，ＱＸ２４Ｐ，ＱＸ２４Ｎを含み、還流ダイオードＤ１１Ｐ，Ｄ１１Ｎ，Ｄ１２Ｐ，Ｄ１２Ｎ，Ｄ１３Ｎ，Ｄ１３Ｐ，Ｄ１４Ｎ，Ｄ１４Ｐ，Ｄ２１Ｎ，Ｄ２１Ｐ，Ｄ２２Ｐ，Ｄ２２Ｎ，Ｄ２３Ｎ，Ｄ２３Ｐ，Ｄ２４Ｐ，Ｄ２４Ｎに代えて、ＳｉＣ－ダイオードである還流ダイオードＤＸ１１Ｐ，ＤＸ１１Ｎ，ＤＸ１２Ｐ，ＤＸ１２Ｎ，ＤＸ１３Ｎ，ＤＸ１３Ｐ，ＤＸ１４Ｎ，ＤＸ１４Ｐ，ＤＸ２１Ｎ，ＤＸ２１Ｐ，ＤＸ２２Ｐ，ＤＸ２２Ｎ，ＤＸ２３Ｎ，ＤＸ２３Ｐ，ＤＸ２４Ｐ，ＤＸ２４Ｎを含む。なお、各スイッチング素子に並列接続されたスナバキャパシタとして、各スイッチング素子の寄生容量ＣＰ１１Ｐ，ＣＰ１１Ｎ，ＣＰ１２Ｐ，ＣＰ１２Ｎ，ＣＰ１３Ｐ，ＣＰ１３Ｎ，ＣＰ１４Ｐ，ＣＰ１４Ｎ，ＣＰ２１Ｐ，ＣＰ２１Ｎ，ＣＰ２２Ｐ，ＣＰ２２Ｎ，ＣＰ２３Ｐ，ＣＰ２３Ｎ，ＣＰ２４Ｐ，ＣＰ２４Ｎが用いられる。
　実施の形態１から４までは、スイッチング素子にはＩＧＢＴが用いられている。ＩＧＢＴが有する寄生容量は、並列に接続しているスナバキャパシタが有する静電容量に対して無視できるほど小さい。したがって、ＩＧＢＴの寄生容量だけでは、ターンオフタイミングのずれが生じた場合にスイッチング素子に印加される電圧を、スイッチング素子が許容できる最大電圧Ｖｍａｘ以下に抑制するには不十分であった。
　しかし、ＳｉＣ―ＭＯＳＦＥＴはＩＧＢＴより寄生容量が大きくなることが一般的に知られている。そこで、実施の形態５では、複数の半導体スイッチング素子の各々は、珪素よりバンドギャップが広いＳｉＣ半導体によって構成される。複数の半導体スイッチング素子の各々は、半導体スイッチング素子同士のターンオフのタイミングのばらつきが最大ばらつき時間であると仮定した場合に、ターンオフが早い方の半導体スイッチング素子の両端電圧が、ターンオフが遅い方の半導体スイッチング素子のターンオフの時点において、あらかじめ定められた電圧以下に抑制されるように設定された容量に相当する寄生容量を備えている。この設定された容量は、電力変換装置が定格電力の２分の１または２分の１より小さい電力を出力すると仮定した場合に、インダクタンスに蓄えられる磁気エネルギーが、デッドタイム期間中に各アームにおける寄生容量に蓄える静電エネルギーより大きくなるように設定されている。
　実施の形態５では、ＳｉＣ―ＭＯＳＦＥＴの寄生容量をスナバキャパシタとして利用することで、新たにスナバキャパシタを設けることなくターンオフタイミングのずれが生じた場合にスイッチング素子に印加される電圧を最大電圧Ｖｍａｘ以下に抑制することが可能となる。
　実施の形態６．
　図１２は、この発明の実施の形態６における電力変換装置の全体構成を示す図である。この実施の形態６では、図１２に示すように、実施の形態１から５のいずれかの電力変換装置を単位セルとして、その単位セルを複数個用いており、一次側、二次側の直流電圧が印加されるキャパシタ部を並列もしくは直列に接続している。
　より具体的には、実施の形態６に係る電力変換装置は、上記の単位セルを複数個備える。複数個の単位セルは、少なくとも第１単位セルと第２単位セルとを含む。第１単位セルの第２のブリッジ回路２０の負極電源ラインＮＬ２０と、第２単位セルの第２のブリッジ回路２０の正極電源ラインＰＬ２０とが接続される。これによって、第２のブリッジ回路２１側の電源ラインは、直列に接続される。単位セルをｎ個とすれば、図１２の構成は、第１のブリッジ回路１０のキャパシタＣｄｃ１は、ｎ個が並列接続されており、入出力電圧は電圧Ｖｄｃ１である。一方、第２のブリッジ回路２０のキャパシタＣｄｃ２は、ｎ個が直列接続されており、入出力電圧は電圧Ｖｄｃ２×ｎである。
　図１２の例では、変換器として単相フルブリッジ回路の例を示しているが、実施の形態４のように三相ブリッジ回路を用いてもよい。
　図１２のような構成は、単位セルあたりで考えることができるので、実施の形態１から５に示した構成を使用でき、また、同等の効果を得ることができる。
　これに加えて、図１２のように単位セルを直列接続した箇所（ブリッジ回路２０側）においては、実施の形態１から５で示した構成よりも高い直流電圧を取り扱うことができ、また、並列接続した箇所（ブリッジ回路１０側）においては実施の形態１から５に示した構成よりも大きな直流電流を扱うことができる。すなわち、電力変換装置の大電力化が可能となる。なお、図１２の構成では、ブリッジ回路１０側が並列接続、ブリッジ回路２０側が直列接続であるとしたが、並列接続、直列接続の側を入れ替えても良く、両側とも並列接続、または両側とも直列接続としても良い。
　さらには、複数個の単位セルを同等の構成とすれば、試験の簡略化や、製造性の向上が期待できる。
　実施の形態１から６において、通常、変圧器には珪素鋼が鉄心に使用されるが、アモルファス合金またはナノ結晶合金を使用しても良い。アモルファス合金またはナノ結晶合金を使用すると、より低損失化が可能になる。
　本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
　今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１，１Ａ，１Ｂ　電力変換装置、１０，１１，２０，２１　ブリッジ回路、１０Ａ，１０Ｂ，２０Ａ，２０Ｂ　レグ、１０ＬＡ，１０ＵＡ，１０ＵＢ，２０ＬＡ　アーム、３０　制御回路、４０　駆動回路、１０１　変圧器、１０２　三相変圧器、１１０，１２０　三相ブリッジ回路、Ｑ１１Ｐ，Ｑ１１Ｎ，Ｑ１２Ｐ，Ｑ１２Ｎ，Ｑ１３Ｎ，Ｑ１３Ｐ，Ｑ１４Ｎ，Ｑ１４Ｐ，Ｑ１５Ｐ，Ｑ１５Ｎ，Ｑ１６Ｐ，Ｑ１６Ｎ，Ｑ２１Ｎ，Ｑ２１Ｐ，Ｑ２２Ｐ，Ｑ２２Ｎ，Ｑ２３Ｎ，Ｑ２３Ｐ，Ｑ２４Ｐ，Ｑ２４Ｎ，Ｑ２５Ｐ，Ｑ２５Ｎ，Ｑ２６Ｐ，Ｑ２６Ｎ，ＱＸ１１Ｐ，ＱＸ１１Ｎ，ＱＸ１２Ｐ，ＱＸ１２Ｎ，ＱＸ１３Ｎ，ＱＸ１３Ｐ，ＱＸ１４Ｎ，ＱＸ１４Ｐ，ＱＸ２１Ｎ，ＱＸ２１Ｐ，ＱＸ２２Ｐ，ＱＸ２２Ｎ，ＱＸ２３Ｎ，ＱＸ２３Ｐ，ＱＸ２４Ｐ，ＱＸ２４Ｎ　スイッチング素子、ＣＳ１１Ｐ，ＣＳ１１Ｎ，ＣＳ１２Ｎ，ＣＳ１２Ｐ，ＣＳ１３Ｐ，ＣＳ１３Ｎ，ＣＳ１４Ｎ，ＣＳ１４Ｐ，ＣＳ１５Ｐ，ＣＳ１５Ｎ，ＣＳ１６Ｐ，ＣＳ１６Ｎ，ＣＳ２１Ｐ，ＣＳ２１Ｎ，ＣＳ２２Ｐ，ＣＳ２２Ｎ，ＣＳ２３Ｎ，ＣＳ２３Ｐ，ＣＳ２４Ｐ，ＣＳ２４Ｎ，ＣＳ２５Ｐ，ＣＳ２５Ｎ，ＣＳ２６Ｐ，ＣＳ２６Ｎ　スナバキャパシタ、Ｃｄｃ１，Ｃｄｃ２　キャパシタ、Ｄ１１Ｐ，Ｄ１１Ｎ，Ｄ１２Ｎ，Ｄ１２Ｐ，Ｄ１３Ｐ，Ｄ１３Ｎ，Ｄ１４Ｐ，Ｄ１４Ｎ，Ｄ１５Ｐ，Ｄ１５Ｎ，Ｄ１６Ｐ，Ｄ１６Ｎ，Ｄ２１Ｎ，Ｄ２１Ｐ，Ｄ２２Ｎ，Ｄ２２Ｐ，Ｄ２３Ｎ，Ｄ２３Ｐ，Ｄ２４Ｐ，Ｄ２４Ｎ，Ｄ２５Ｐ，Ｄ２５Ｎ，Ｄ２６Ｐ，Ｄ２６Ｎ，ＤＸ１１Ｐ，ＤＸ１１Ｎ，ＤＸ１２Ｐ，ＤＸ１２Ｎ，ＤＸ１３Ｎ，ＤＸ１３Ｐ，ＤＸ１４Ｎ，ＤＸ１４Ｐ，ＤＸ２１Ｎ，ＤＸ２１Ｐ，ＤＸ２２Ｐ，ＤＸ２２Ｎ，ＤＸ２３Ｎ，ＤＸ２３Ｐ，ＤＸ２４Ｐ，ＤＸ２４Ｎ　還流ダイオード、ＰＬ１０，ＮＬ１０，ＰＬ２０，ＮＬ２０　電源ライン、ＣＰ１１Ｐ，ＣＰ１１Ｎ，ＣＰ１２Ｐ，ＣＰ１２Ｎ，ＣＰ１３Ｐ，ＣＰ１３Ｎ，ＣＰ１４Ｐ，ＣＰ１４Ｎ，ＣＰ２１Ｐ，ＣＰ２１Ｎ，ＣＰ２２Ｐ，ＣＰ２２Ｎ，ＣＰ２３Ｐ，ＣＰ２３Ｎ，ＣＰ２４Ｐ，ＣＰ２４Ｎ　寄生容量。

Claims (20)

  1. 　第１直流電力と第２直流電力との間の電力変換を行なう電力変換装置であって、
    　前記第１直流電力側の第１のブリッジ回路と、
    　前記第２直流電力側の第２のブリッジ回路と、
    　一次側巻線が前記第１のブリッジ回路に接続され、二次側巻線が前記第２のブリッジ回路に接続される変圧器とを備え、
    　前記第１のブリッジ回路と前記第２のブリッジ回路の各々は、
    　正極電源ラインと負極電源ラインとの間に接続された第１レグおよび第２レグを含み、
    　前記第１レグおよび前記第２レグの各々は、
    　前記正極電源ラインと前記負極電源ラインとの間に直列接続された、上アームと下アームとを含み、
    　前記上アームと前記下アームの各々は、
    　直列接続された複数の半導体スイッチング素子と、
    　前記複数の半導体スイッチング素子にそれぞれ並列接続された複数のスナバキャパシタとを含み、
    　前記第１レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間、および前記第２レグに含まれる上アームのターンオン期間と下アームのターンオン期間との間に、デッドタイム期間を設けるように前記第１レグおよび前記第２レグに対応するブリッジ回路を制御する制御部をさらに備えた、
    　電力変換装置。
  2. 　前記電力変換装置が定格電力の２分の１を出力すると仮定した場合に、前記デッドタイム期間の開始時点から前記一次側巻線に流れる電流の極性が反転するまでの時間が、前記デッドタイム期間よりも長くなるように、前記第１のブリッジ回路の前記第１レグから前記一次側巻線を経由して前記第１のブリッジ回路の前記第２レグに至る電流経路のインダクタンスの値が決められる、請求項１に記載の電力変換装置。
  3. 　前記電力変換装置が定格電力の２分の１を出力すると仮定した場合に、前記インダクタンスに蓄えられる磁気エネルギーが、前記デッドタイム期間中に前記複数のスナバキャパシタの合成容量に蓄える静電エネルギーより大きくなるように、前記インダクタンスの値と前記複数のスナバキャパシタの容量とが決められる、請求項２に記載の電力変換装置。
  4. 　前記第１のブリッジ回路は単相フルブリッジ回路を構成し、
    　前記インダクタンスの値が、
    　ＬＳ≧［（２・Ｖdc1・Ｖdc2）/Ｐ］・ＴＤ
    　の範囲であり、前記第１のブリッジ回路に含まれる各アームのスナバキャパシタの合成容量の値が、
    　ＣＳ≦［ＬＳ/(４・Ｖdc1・Ｖdc2)］・｛［(Ｖdc1＋Ｖdc2)/ＬＳ］・ＴＤ｝２
    　の範囲であり、
    　ＬＳは前記インダクタンスの値を示し、Ｖdc1は前記第１のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Ｖdc2は前記第２のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Ｐは電力変換装置の送電電力の定格電力の２分の１または定格電力の２分の１より小さい電力を示し、ＣＳはスナバキャパシタの合成容量値を示し、ＴＤはデッドタイム期間を示す、請求項２に記載の電力変換装置。
  5. 　前記第１のブリッジ回路は第３レグをさらに含み、三相ブリッジ回路を構成し、
    　前記インダクタンスの値が、
    　ＬＳ≧（４/３）・［（Ｖdc1・Ｖdc2）/Ｐ］・ＴＤ
    　の範囲であり、
    　前記第１のブリッジ回路に含まれる各アームのスナバキャパシタの合成容量の値が、
    　ＣＳ≦［ＬＳ/（４・Ｖdc1・Ｖdc2）］・{[（Ｖdc1＋Ｖdc2）/（３ＬＳ）]・ＴＤ}２
    　の範囲であり、
    　ＬＳは前記インダクタンスの値を示し、Ｖdc1は前記第１のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Ｖdc2は前記第２のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Ｐは電力変換装置の送電電力の定格電力の２分の１または定格電力の２分の１より小さい電力を示し、ＣＳはスナバキャパシタの合成容量値を示し、ＴＤはデッドタイム期間を示す、請求項２に記載の電力変換装置。
  6. 　前記複数のスナバキャパシタは、前記電力変換装置が定格電力を出力し、かつ、前記上アームまたは前記下アームにおいて直列に接続されている半導体スイッチング素子同士のターンオフのタイミングのばらつきが最大ばらつき時間であると仮定した場合に、ターンオフが早い方の半導体スイッチング素子の両端電圧が、ターンオフが遅い方の半導体スイッチング素子のターンオフの時点において、あらかじめ定められた電圧以下に抑制されるように設定された容量を有している、請求項１に記載の電力変換装置。
  7. 　前記複数のスナバキャパシタは、前記電力変換装置が定格電力を出力し、かつ、前記上アームまたは前記下アームにおいて直列に接続されている半導体スイッチング素子同士のターンオフのタイミングのばらつきが最大ばらつき時間であると仮定した場合に、ターンオフが早い方の半導体スイッチング素子の両端電圧が、ターンオフが遅い方の半導体スイッチング素子のターンオフの時点において、あらかじめ定められた電圧以下に抑制されるように設定された容量を有し、
    　前記電力変換装置が定格電力の２分の１または定格電力の２分の１より小さい電力を出力すると仮定した場合に、前記インダクタンスに蓄えられる磁気エネルギーは、前記デッドタイム期間中に前記第１のブリッジ回路におけるスナバキャパシタの合成容量に蓄える静電エネルギーより大きい、請求項２に記載の電力変換装置。
  8. 　前記第１のブリッジ回路は単相フルブリッジ回路を構成し、
    　前記インダクタンスの値が、
    　ＬＳ≧［（２・Ｖdc1・Ｖdc2）/Ｐ］・ＴＤ
    　の範囲であり、
    　前記第１のブリッジ回路に含まれる各アームのスナバキャパシタの合成容量の値が、
    　ＣＳ≦［ＬＳ/（４・Ｖdc1・Ｖdc2）］・［（Ｖdc1＋Ｖdc2）/ＬＳ・ＴＤ］２
    　の範囲であり、
    　前記各アームのスナバキャパシタの各々の容量の値が、
    　ＣＳ’≧[Ｖmax－Ｖdc1/２]－１・ΔＴ・(２/３)・[(Ｖdc1＋Ｖdc2)/ＬＳ]・ＴＤ
    　の範囲であり、
    　ＬＳは前記インダクタンスの値を示し、Ｖdc1は前記第１のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Ｖdc2は前記第２のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Ｐは電力変換装置の送電電力の定格電力の２分の１または定格電力の２分の１より小さい電力を示し、ＣＳはスナバキャパシタの合成容量値を示し、ＣＳ’はスナバキャパシタの個別の容量値を示し、ＴＤはデッドタイム期間を示し、Ｖmaxは半導体スイッチング素子が許容できる最大電圧を示し、ΔＴはスイッチング素子のターンオフ時の最大ばらつき時間を示す、請求項２に記載の電力変換装置。
  9. 　前記第１のブリッジ回路は第３レグをさらに含み、三相ブリッジ回路を構成し、
    　前記インダクタンスの値が、
    　ＬＳ≧（４/３）・［（Ｖdc1・Ｖdc2）/Ｐ］・ＴＤ
    　の範囲であり、
    　前記第１のブリッジ回路に含まれる各アームのスナバキャパシタの合成容量の値が、
    　ＣＳ≦[ＬＳ/(４・Ｖdc1・Ｖdc2)]・{[(Ｖdc1＋Ｖdc2)/(３ＬＳ)]・ＴＤ}２
    　の範囲であり、
    　前記各アームのスナバキャパシタの各々の容量の値が、
    　ＣＳ’≧[Ｖmax－Ｖdc1/２]－１・ΔＴ・（２/３）・[(Ｖdc1＋Ｖdc2)/(３ＬＳ)]・ＴＤ
    　の範囲であり、
    　ＬＳは前記インダクタンスの値を示し、Ｖdc1は前記第１のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Ｖdc2は前記第２のブリッジ回路の正極電源ラインと負極電源ラインとの間の電圧を示し、Ｐは電力変換装置の送電電力の定格電力の２分の１または定格電力の２分の１より小さい電力を示し、ＣＳはスナバキャパシタの合成容量値を示し、ＴＤはデッドタイム期間を示し、ＣＳ’はスナバキャパシタの個別の容量値を示す、請求項２に記載の電力変換装置。
  10. 　前記複数のスナバキャパシタの各々は、直列インダクタンスを有する、請求項１に記載の電力変換装置。
  11. 　前記直列インダクタンスの値は、前記直列インダクタンスに対応するスナバキャパシタが、前記直列インダクタンスに対応する半導体スイッチング素子が許容できるあらかじめ定められた最大電圧に充電されている状態から放電した場合に、前記対応するスナバキャパシタの放電電流を前記対応する半導体スイッチング素子が許容できる最大電流以下に抑制する値に定められる、請求項１０に記載の電力変換装置。
  12. 　前記直列インダクタンスの値は、前記スナバキャパシタと、前記半導体スイッチング素子と、前記半導体スイッチング素子と前記スナバキャパシタとを接続する接続導体とに各々存在する寄生インダクタンスの値を少なくとも含む、請求項１０に記載の電力変換装置。
  13. 　前記複数のスナバキャパシタの各々は、キャパシタ部と、前記キャパシタ部に直列に接続されたインダクタ部とを含んで構成され、
    　前記直列インダクタンスの値は、前記寄生インダクタンスの値と前記インダクタ部のインダクタンスの値によって定まる、請求項１２に記載の電力変換装置。
  14. 　前記直列インダクタンスの値が、
    　ＬＰ≧ＣＳ’（Ｖmax/Ｉmax）２
    　の範囲であり、
    　ＬＰは前記直列インダクタンスの値を示し、ＣＳ’はスナバキャパシタの個別の容量値を示し、Ｖmaxは、前記半導体スイッチング素子が許容できる最大の両端電圧を示し、Ｉmaxは、前記半導体スイッチング素子が許容できる最大の電流値を示す、請求項１０に記載の電力変換装置。
  15. 　前記第１および第２のブリッジ回路の半導体スイッチング素子に駆動電圧を与える駆動回路をさらに備え、
    　前記最大ばらつき時間は、前記駆動回路の構成部品の個体差による応答時間のばらつきの最大値である、請求項６に記載の電力変換装置。
  16. 　前記第１および第２のブリッジ回路の半導体スイッチング素子に駆動電圧を与える駆動回路をさらに備え、
    　前記駆動回路は、同じアームにおいて直列に配置された複数の半導体スイッチング素子に対して同時に駆動電圧を与えるように構成される、請求項１に記載の電力変換装置。
  17. 　前記複数の半導体スイッチング素子の各々は、珪素よりバンドギャップが広いＳｉＣ半導体によって構成され、
    　前記複数の半導体スイッチング素子の各々は、前記半導体スイッチング素子同士のターンオフのタイミングのばらつきが最大ばらつき時間であると仮定した場合に、ターンオフが早い方の半導体スイッチング素子の両端電圧が、ターンオフが遅い方の半導体スイッチング素子のターンオフの時点において、あらかじめ定められた電圧以下に抑制されるように設定された容量に相当する寄生容量を備えており、前記電力変換装置が定格電力の２分の１または２分の１より小さい電力を出力すると仮定した場合に、前記インダクタンスに蓄えられる磁気エネルギーが、前記デッドタイム期間中に前記各アームにおける前記寄生容量に蓄える静電エネルギーより大きくなる寄生容量を備えていることを特徴とする、請求項２に記載の電力変換装置。
  18. 　請求項１に記載の電力変換装置を単位セルとし、前記単位セルを複数個備え、前記複数個の単位セルは、第１単位セルと第２単位セルとを含み、
    　前記第１単位セルの前記第２のブリッジ回路の前記負極電源ラインと、前記第２単位セルの前記第２のブリッジ回路の前記正極電源ラインとを接続したことを特徴とする、電力変換装置。
  19. 　前記複数の半導体スイッチング素子の各々は、電圧駆動型の半導体スイッチング素子である、請求項１から１６のいずれか１項に記載の電力変換装置。
  20. 　前記変圧器における鉄心は、アモルファス合金またはナノ結晶合金によって構成される、請求項１から１６のいずれか１項に記載の電力変換装置。
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