JP2020005330A - Ｄｃ−ｄｃコンバータ - Google Patents

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Abstract

【課題】簡易な制御でＺＶＳ動作を行い、スイッチング損失を低減するＤＣ−ＤＣコンバータを提供する。【解決手段】ＤＣ−ＤＣコンバータ１は、第１フルブリッジ回路１０と、第２フルブリッジ回路２０とが、トランスＴおよびインダクタＬ１を介して接続された構成である。制御回路３０は、第１フルブリッジ回路１０および第２フルブリッジ回路２０の各スイッチング素子をソフトスイッチングする。スイッチング素子のターンオンとターンオフとの切り替えタイミングで、トランスＴおよびインダクタＬ１の等価インダクタに流れるインダクタ電流は、閾値電流以上である。制御回路３０は、スイッチング周波数を固定にして、第１フルブリッジ回路１０の出力と、第２フルブリッジ回路２０の出力とが極性反転する極性反転期間を一定に保ち、第１フルブリッジ回路１０の電圧出力期間と、第２フルブリッジ回路２９の電圧出力期間とを変更し、所定の電力を出力する。【選択図】図１

Description

本発明は、ソフトスイッチングを行うＤＣ−ＤＣコンバータに関する。
ＤＣ−ＤＣコンバータなどの電力変換装置では、スイッチング損失を低減して、高効率で電力伝送を行うため、また、ノイズを低減して、スイッチングサージを抑えて、耐圧の低い安価な素子を用いるために、ゼロボルトスイッチング（以下、ＺＶＳと言う）が用いられている。特許文献１には、１次側直流電圧と２次側直流電圧の電圧差が大きい場合に、ＺＶＳ動作を成立させて、高効率な電力伝送を可能としたＤＣ−ＤＣコンバータが開示されている。特許文献１に記載のＤＣ−ＤＣコンバータでは、１次側および２次側それぞれで電力を検出し、それら２つの電力差が最小となるように、１次側スイッチのデューティと２次側スイッチのデューティとを増減させている。これにより、ＺＶＳ動作が成立するようにしている。
特開２０１６−０１２９７０号公報
しかしながら、特許文献１では、ＺＶＳ動作を行うために、１次側および２次側それぞれで電力の検出、および、スイッチング制御を行う必要がある。このため、回路構成、および、その制御が複雑となり、生産性の向上およびコストダウンを図ることが難しい。
そこで、本発明は、簡易な制御でＺＶＳ動作を行い、スイッチング損失を低減するＤＣ−ＤＣコンバータを提供することを目的とする。
上記課題を解決するため、本願の第１発明のＤＣ−ＤＣコンバータは、寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを含む、４つのスイッチング素子を有する第１フルブリッジ回路と、寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを含む、４つのスイッチング素子を有する第２フルブリッジ回路と、前記第１フルブリッジ回路に接続された第１巻線と、前記第２フルブリッジ回路に接続され、前記第１巻線と磁気結合する第２巻線とを有するトランスと、前記第１巻線または前記第２巻線に直列接続されたインダクタンス成分と、前記第１フルブリッジ回路および前記第２フルブリッジ回路それぞれの各スイッチング素子をソフトスイッチング制御する制御回路と、を備え、スイッチング素子のターンオンとターンオフとの切り替えタイミングで、前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流は、閾値電流以上であり、前記制御回路は、スイッチング周波数を固定にして、前記第１フルブリッジ回路の出力と、前記第２フルブリッジ回路の出力とが極性反転する極性反転期間を一定以上に保ちつつ、前記第１フルブリッジ回路の電圧出力期間と、前記第２フルブリッジ回路の電圧出力期間と、を変更して、所定の電力を出力する。
本願の第２発明は、第１発明のＤＣ−ＤＣコンバータであって、前記制御回路は、前記第１フルブリッジ回路の電圧出力期間と、前記第２フルブリッジ回路の電圧出力期間と、を等しくしつつ、変更する。
本願の第３発明は、第２発明のＤＣ−ＤＣコンバータであって、前記制御回路は、出力電力をＰ、前記第１スイッチング回路の電圧出力期間および前記第２スイッチング回路の電圧出力期間をτ、前記極性反転期間をτｃ、前記第１フルブリッジ回路の入力電圧をＶｘ、前記第２フルブリッジ回路の入力電圧をＶｙ、前記等価インダクタのインダクタンスをＬ、で表した場合、
Figure 2020005330
 を満たすように制御する。なお、上記数式に記載されるτ、τｃは、時間を表すパラメータであって、ラジアンで表記されている。
本願の第４発明は、第１発明のＤＣ−ＤＣコンバータであって、前記制御回路は、前記第１フルブリッジ回路の電圧出力期間と、前記第２フルブリッジ回路の電圧出力期間と、を異ならせて、変更する。
本願の第５発明は、第４発明のＤＣ−ＤＣコンバータであって、前記制御回路は、出力電力をＰ、前記第１スイッチング回路の電圧出力期間をτ１、前記第２スイッチング回路の電圧出力期間をτ２、前記極性反転期間をτｃ、前記第１フルブリッジ回路の入力電圧をＶｘ、前記第２フルブリッジ回路の入力電圧をＶｙ、前記等価インダクタのインダクタンスをＬ、で表した場合、
Figure 2020005330
 を満たすように制御する。なお、上記数式に記載されるτ１、τ２、τｃは、時間を表すパラメータであって、ラジアンで表記されている。
本願の第６発明は、第１発明から第５発明のＤＣ−ＤＣコンバータであって、前記閾値電流は、前記等価インダクタに蓄積されるエネルギーが、２つの前記キャパシタに蓄積されるエネルギー以上となるように、設定されている。
本願の第７発明は、第６発明のＤＣ−ＤＣコンバータであって、前記制御回路は、前記閾値電流をＩref、前記第１フルブリッジ回路の入力電圧をＶｘ、前記キャパシタのキャパシタンスをＣ、前記等価インダクタのインダクタンスをＬ、補正係数をαで表した場合、Ｉref＝α・Ｖｘ√（２Ｃ／Ｌ）、を満たすように制御する。
本願の第１発明〜第７発明によれば、双方フルブリッジの電圧出力期間を適宜に制御することで、ＺＶＳ動作を容易に実施し得て、スイッチング損失を低減することができる。また、スイッチング周波数が固定であるため、スイッチング周波数が高くなることによるスイッチング損失向上を抑制でき、インダクタ等の電気素子の発熱を低減できる。
実施形態に係るＤＣ−ＤＣコンバータの回路図である。 ＤＣ−ＤＣコンバータのタイミングチャートを示す図である。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。
以下、本発明の実施形態について、図面を参照しつつ説明する。以下では、本発明の「ＤＣ−ＤＣコンバータ」について、デュアルアクティブブリッジ（ＤＡＢ）コンバータ（以下、ＤＣ−ＤＣコンバータと称す）を例に挙げて説明する。
＜１．ＤＣ−ＤＣコンバータの回路構成＞
図１は、本実施形態に係るＤＣ−ＤＣコンバータ１の回路図である。
ＤＣ−ＤＣコンバータ１は、一対の入出力端子ＩＯ１１および入出力端子ＩＯ１２と、一対の入出力端子ＩＯ２１および入出力端子ＩＯ２２と、を備えている。一対の入出力端子ＩＯ１１、ＩＯ１２には直流電源Ｅ１が接続されている。一対の入出力端子ＩＯ２１、ＩＯ２２には直流電源Ｅ２が接続されている。
ＤＣ−ＤＣコンバータ１は、入出力端子ＩＯ１１、ＩＯ１２から入力される直流電源Ｅ１の電源電圧を変圧し、入出力端子ＩＯ２１、ＩＯ２２から出力する。また、ＤＣ−ＤＣコンバータ１は、入出力端子ＩＯ２１、ＩＯ２２から入力される、直流電源Ｅ２の電源電圧を変圧し、入出力端子ＩＯ１１、ＩＯ１２から出力する。つまり、ＤＣ−ＤＣコンバータ１は、双方向に電力伝送が可能なコンバータである。
ＤＣ−ＤＣコンバータ１は、第１フルブリッジ回路１０と、第２フルブリッジ回路２０と、トランスＴと、を備えている。
トランスＴは、第１巻線ｎ１と、第２巻線ｎ２とを備えている。第１巻線ｎ１と第２巻線ｎ２とは磁気結合する。第１巻線ｎ１は、第１フルブリッジ回路１０を介して、入出力端子ＩＯ１１、ＩＯ１２に接続されている。第２巻線ｎ２は、第２フルブリッジ回路２０を介して、入出力端子ＩＯ２１、ＩＯ２２に接続されている。
第１フルブリッジ回路１０は、スイッチング素子Ｑ１１とスイッチング素子Ｑ１２とが直列接続された第１レグと、スイッチング素子Ｑ１３とスイッチング素子Ｑ１４とが直列接続された第２レグと、を有している。スイッチング素子Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４には、ダイオードＤ１１、Ｄ１２、Ｄ１３、Ｄ１４、および、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４が並列に接続されている。スイッチング素子Ｑ１１〜Ｑ１４はＭＯＳ−ＦＥＴである。ただし、スイッチング素子Ｑ１１〜Ｑ１４は、ＩＧＢＴまたはＪＦＥＴ等であってもよい。ダイオードＤ１１〜Ｄ１４は、実素子であってもよいし、寄生ダイオードであってもよい。また、キャパシタＣ１１〜Ｃ１４は、実素子、寄生容量、または、寄生容量と実素子との組み合わせであってもよい。
トランスＴの第１巻線ｎ１は、第１レグおよび第２レグそれぞれの中点に接続されている。トランスＴの第１巻線ｎ１と、第１レグの中点との間には、インダクタＬ１が設けられている。ただし、インダクタＬ１は、第１巻線ｎ１または第２巻線ｎ２に直列接続されていればよく、その配置場所は適宜変更可能である。例えば、インダクタＬ１は、第１巻線ｎ１と第２レグの中点との間に設けられていてもよい。また、インダクタＬ１は、実素子、トランスＴの漏れインダクタンス、または、実素子と漏れインダクタンスとの組み合わせであってもよい。
第２フルブリッジ回路２０は、スイッチング素子Ｑ２１とスイッチング素子Ｑ２２とが直列接続された第３レグと、スイッチング素子Ｑ２３とスイッチング素子Ｑ２４とが直列接続された第４レグと、を有している。スイッチング素子Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４には、ダイオードＤ２１、Ｄ２２、Ｄ２３、Ｄ２４、および、キャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４が並列に接続されている。スイッチング素子Ｑ２１〜Ｑ２４はＭＯＳ−ＦＥＴである。ただし、スイッチング素子Ｑ２１〜Ｑ２４は、ＩＧＢＴまたはＪＦＥＴ等であってもよい。ダイオードＤ２１〜Ｄ２４は、実素子であってもよいし、寄生ダイオードであってもよい。また、キャパシタＣ２１〜Ｃ２４は、実素子、寄生容量、または、寄生容量と実素子との組み合わせであってもよい。
トランスＴの第２巻線ｎ２は、第３レグおよび第４レグそれぞれの中点に接続されている。前記のインダクタＬ１は、第２巻線ｎ２と、第３レグまたは第４レグの中点との間に設けられていてもよい。
スイッチング素子Ｑ１１〜Ｑ１４およびスイッチング素子Ｑ２１〜Ｑ２４それぞれのゲート端子は、制御回路３０からの出力される信号を受信可能に回路配線されている。制御回路３０は、ＤＣ−ＤＣコンバータ１から出力電力が設定される目標電力となるように、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４それぞれをスイッチング制御する。本実施形態では、制御回路３０は、スイッチング損失を低減するために、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４それぞれをソフトスイッチングする。
＜２．ソフトスイッチング動作について＞
以下に、各スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４のソフトスイッチング動作について説明する。なお、本実施の形態では、３−ＬＥＶＥＬ方式のＤＡＢ制御が採用されている。
ＤＣ−ＤＣコンバータ１は、入出力端子ＩＯ１１、ＩＯ１２および入出力端子ＩＯ２１、ＩＯ２２の一方から他方、または、他方から一方への電力伝送を行う。以下では、入出力端子ＩＯ１１、ＩＯ１２を入力側（１次側）とし、入出力端子ＩＯ２１、ＩＯ２２を出力側（２次側）として説明する。
図２は、ＤＣ−ＤＣコンバータ１のタイミングチャートを示す図である。図３、図４、図５、図６、図７および図８は、ＤＣ−ＤＣコンバータ１の電流経路を説明するための図である。図３〜図８では、第２フルブリッジ回路２０の図示は簡略し、図１のインダクタＬ１およびトランスＴは、等価的なインダクタＬで表す。
図２では、第１フルブリッジ回路１０の各スイッチング素子Ｑ１１〜Ｑ１４についてのみ、そのタイミングチャートを示す。また、図２のＶ１は、図１に示す、スイッチング素子Ｑ１１とスイッチング素子Ｑ１２との中点と、スイッチング素子Ｑ１３とスイッチング素子Ｑ１４との中点との間の電圧である。Ｖ２は、スイッチング素子Ｑ２１とスイッチング素子Ｑ２２との中点と、スイッチング素子Ｑ２３とスイッチング素子Ｑ２４との中点との間の電圧である。この例では、直流電源Ｅ１、Ｅ２それぞれが同じ電源電圧である。ＩＬは、インダクタＬ（図３〜図８参照）に流れるインダクタ電流である。
制御回路３０は、位相差を設けて、第１フルブリッジ回路１０と、第２フルブリッジ回路２０とをスイッチング制御する。以下では、第１フルブリッジ回路１０と、第２フルブリッジ回路２０との位相差を、δで表す。制御回路３０は、第１フルブリッジ回路１０および第２フルブリッジ回路２０それぞれにおいて、スイッチング周波数ｆ（周期１／ｆ）で、フェーズシフトＰＷＭ制御を行う。
また、以下では、第１フルブリッジ回路１０の各スイッチング素子Ｑ１１〜Ｑ１４についてのスイッチング制御について、説明する。第２フルブリッジ回路２０については、電圧Ｖ２が、図２に示す波形となるように、スイッチング制御され、その説明は、第１フルブリッジ回路１０と同様に説明することができる。したがって、図３〜図８では、説明を簡易にするために、第１フルブリッジ回路１０側の電流経路についてのみ示す。なお、各図では、各スイッチング素子は簡略化した回路記号で示している。
（ｔ０〜ｔ１）
ｔ０〜ｔ１期間では、スイッチング素子Ｑ１１、Ｑ１４がオン、スイッチング素子Ｑ１２、Ｑ１３がオフである。
この場合、図３に示すように、直流電源Ｅ１から、スイッチング素子Ｑ１１、インダクタＬ、第２フルブリッジ回路２０、スイッチング素子Ｑ１４、直流電源Ｅ１の経路に電流が流れる。この期間の電圧Ｖ１はＨｉである。
タイミングｔ１では、スイッチング素子Ｑ１１がターンオフされた後、デッドタイムを挟んで、スイッチング素子Ｑ１２がターンオンされる。このデッドタイムでは、スイッチング素子Ｑ１１、Ｑ１２は共にオフとなる。このとき、インダクタＬには、その性質上、インダクタ電流ＩＬが流れ続けるため、図４に示すように、キャパシタＣ１１およびキャパシタＣ１２それぞれから、インダクタＬに電流が流れる。そして、キャパシタＣ１１は放電し、キャパシタＣ１２は充電される。キャパシタＣ１２が充電されると、スイッチング素子Ｑ１２のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ１２をターンオンすると、ＺＶＳとなる。
（ｔ１〜ｔ２）
ｔ１〜ｔ２期間では、スイッチング素子Ｑ１２、Ｑ１４がオン、スイッチング素子Ｑ１１、Ｑ１３がオフである。この場合、図５に示すように、スイッチング素子Ｑ１４、スイッチング素子Ｑ１２から、インダクタＬの経路に電流が流れる。このときの電圧Ｖ１はゼロである。
タイミングｔ２では、スイッチング素子Ｑ１４がターンオフされた後、デッドタイムを挟んで、スイッチング素子Ｑ１３がターンオンされる。このデッドタイムでは、図４での説明と同様、キャパシタＣ１４は放電し、キャパシタＣ１３は充電される。キャパシタＣ１３が充電されることで、スイッチング素子Ｑ１３のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ１３をターンオンすると、ＺＶＳとなる。
（ｔ２〜ｔ３）
ｔ２〜ｔ３期間では、スイッチング素子Ｑ１２、Ｑ１３がオン、スイッチング素子Ｑ１１、Ｑ１４がオフである。タイミングｔ２で、スイッチング素子Ｑ１３をターンオンした直後は、図６に示すように、直流電源Ｅ１、スイッチング素子Ｑ１２、インダクタＬ、第２フルブリッジ回路２０、スイッチング素子Ｑ１３、直流電源Ｅ１の経路に電流が流れる。この電流は、直流電源Ｅ１に逆流することになり、その結果、図７に示すように、直流電源Ｅ１、スイッチング素子Ｑ１３、第２フルブリッジ回路２０、インダクタＬ、スイッチング素子Ｑ１２、直流電源Ｅ１の経路に電流が流れるようになる。この期間の電圧Ｖ１は、ｔ０〜ｔ１期間と逆極性となる。
また、タイミングｔ３では、スイッチング素子Ｑ１２がターンオフされた後、デッドタイムを挟んで、スイッチング素子Ｑ１１がターンオンされる。そして、図４での説明と同様、キャパシタＣ１２は放電し、キャパシタＣ１１は充電される。そして、キャパシタＣ１１が充電されることで、スイッチング素子Ｑ１１のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ１１をターンオンすると、ＺＶＳとなる。
（ｔ３〜ｔ０）
ｔ３〜ｔ０期間では、スイッチング素子Ｑ１１、Ｑ１３がオン、スイッチング素子Ｑ１２、Ｑ１４がオフである。この場合、図８に示すように、インダクタＬ、スイッチング素子Ｑ１１、スイッチング素子Ｑ１３の経路に電流が流れる。このときの電圧Ｖ１はゼロである。
タイミングｔ０では、スイッチング素子Ｑ１３がターンオフされた後、デッドタイムが設けられて、スイッチング素子Ｑ１４がターンオンされる。そして、図４での説明と同様、キャパシタＣ１３は放電し、キャパシタＣ１４は充電される。キャパシタＣ１４が充電されることで、スイッチング素子Ｑ１４のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ１４をターンオンすると、ＺＶＳとなる。そして、図３の状態に遷移する。
上記のようにスイッチング制御することで、電圧Ｖ１は、図２に示す波形のように、遷移する。また、制御回路３０が、第２フルブリッジ回路２０をスイッチング制御することで、電圧Ｖ２は、図２に示す波形のように遷移する。上記のように、第１フルブリッジ回路１０と、第２フルブリッジ回路２０とは、位相差δでスイッチング制御されるため、電圧Ｖ１の立ち上がりと、電圧Ｖ２の立ち上がりとの位相差は、δである。
＜３．ＤＣ−ＤＣコンバータの出力電力について＞
制御回路３０は、各スイッチング素子の位相を制御して、ＤＣ−ＤＣコンバータ１の出力電力を制御する。
ここで、電圧Ｖ１と電圧Ｖ２とが、互いに逆極性となる極性反転期間を、τｃで表す。また、第１フルブリッジ回路１０の電圧出力期間を、τ１で表す。第２フルブリッジ回路２０の電圧出力期間を、τ２で表す。τ１、τ２、τｃは、時間を角度（ラジアン）表記したものである。
制御回路３０は、スイッチング周波数ｆと、極性反転期間τｃとを一定に保ちつつ、電圧出力期間τ１、τ２を変更させることで、ＤＣ−ＤＣコンバータ１からの出力電力を制御する。τ１は、第１フルブリッジ回路１０の各スイッチング素子の位相を制御することで、変更される。また、τ２は、第２フルブリッジ回路２０の各スイッチング素子の位相を制御することで、変更される。
固定値であるτｃは、各スイッチング素子をＺＶＳできるように設定される。そのために、τｃは、以下の式（１）の条件を満たす必要がある。
Figure 2020005330
上記の式（１）において、Ｌは、図３などのインダクタＬのインダクタンスである。Ｖｘは、直流電源Ｅ１の電源電圧を（図１参照）である。
また、Ｉrefは、ＺＶＳを実現するために必要なインダクタ電流ＩＬの電流値である。上記のように、例えば、タイミングｔ２のデッドタイムにおいて、キャパシタＣ１４が放電し、キャパシタＣ１３が充電した後に、スイッチング素子Ｑ１３のドレイン・ソース間電圧がゼロであれば、スイッチング素子Ｑ１３のターンオンはＺＶＳとなる。つまり、インダクタＬのエネルギーは、少なくとも、キャパシタＣ１３、Ｃ１４それぞれに蓄積されるエネルギー以上であれば、スイッチング素子Ｑ１３をＺＶＳできる。このためには、以下の式（２）が成り立つ必要がある。
Figure 2020005330
式（２）において、ＩＬはインダクタＬに流れるインダクタ電流である。Ｃは、キャパシタＣ１１〜Ｃ１４それぞれのキャパシタンスである。そして、式（２）は、以下の式（３）に変換される。なお、式（３）のαは補正係数であり、必要に応じて適宜値が設定される。ここでは、α＝１とする。
Figure 2020005330
インダクタ電流ＩＬが、式（３）のα・Ｖｘ√（２Ｃ／Ｌ）以上であると、スイッチング素子のＺＶＳが可能となる。つまり、閾値電流Ｉrefは、α・Ｖｘ√（２Ｃ／Ｌ）で表すことができる。そして、スイッチング素子をターンオンする各タイミングで、｜ＩＬ｜≧｜Ｉref｜の条件を満たせば、各スイッチング素子のＺＶＳが可能となる。
次に、ＤＣ−ＤＣコンバータ１の出力電力をＰで表し、τ１＝τ２＝τで表すと、電力Ｐは、以下の式（４）で表すことができる。
Figure 2020005330
 ここで、Ｖｙは、直流電源Ｅ２の電源電圧（図１参照）である。
式（４）において、Ｖｘ、Ｖｙは既知である。τｃは、上記の式（１）で表される。また、電力Ｐは、ＤＣ−ＤＣコンバータ１から出力したい目標値であり、既知である。したがって、ＤＣ−ＤＣコンバータ１から出力したい電力の目標値が与えられると、式（４）の逆関数から、τ（＝τ１＝τ２）を算出することができる。
制御回路３０は、τ１、τ２が、式（４）から得られたτとなるように、第１フルブリッジ回路１０および第２フルブリッジ回路２０それぞれを、スイッチング制御する。これにより、ＤＣ−ＤＣコンバータ１からは、目標の電力Ｐが出力される。
以上のように、本実施形態では、スイッチング周波数ｆを固定にして、ＤＣ−ＤＣコンバータ１の出力制御を行っているため、スイッチング周波数が高くなることによるスイッチング損失の向上を抑制できる。さらに、スイッチング周波数が上昇することがないため、素子、特にインダクタＬの発熱を低減できる。また、出力制御の際に変更させるτ１、τ２は、インダクタＬに閾値電流Ｉref以上のインダクタ電流ＩＬが流れるように設定しているため、各スイッチング素子のＺＶＳを実現できる。その結果、高効率な電力変換が実現できる。この制御は、複雑な制御を必要としないため、簡易な制御でＺＶＳ動作を行い、スイッチング損失を低減することができる。
＜４．変形例＞
以上、本発明の一実施形態について説明したが、本発明は、上記の実施形態に限定されるものではない。
上記の実施形態では、式（４）において、τ＝τ１＝τ２を条件としているが、τ１と、τ２とが異なっていてもよい。この場合、以下の式（５）を用いて、目標の電力Ｐを出力するための、τ１と、τ２とを算出することができる。
Figure 2020005330
また、上記の実施形態では、スイッチング周波数ｆと、極性反転期間τｃを一定に保っている。但し、他の例として、スイッチング周波数ｆは一定に保ち、極性反転期間τｃは一定以上に保ちつつ、電圧出力期間τ１、τ２を変更させることで、ＤＣ−ＤＣコンバータ１からの出力電力を制御してもよい。
また、上記の実施形態では、入出力端子ＩＯ１１、ＩＯ１２を入力側とし、入出力端子ＩＯ２１、ＩＯ２２を出力側として説明した。しかしながら、ＤＣ−ＤＣコンバータ１は双方向に電力伝送可能である。したがって、入出力端子ＩＯ１１、ＩＯ１２を出力側とし、入出力端子ＩＯ２１、ＩＯ２２を入出力側とすることが可能である。この場合、上記の実施形態と同様に説明することができため、その説明を省略する。なお、ＤＣ−ＤＣコンバータ１は、双方向型でなくてもよい。
また、上記の実施形態または変形例に登場した各要素を、矛盾が生じない範囲で、適宜に組み合わせてもよい。
１ ：ＤＣ−ＤＣコンバータ
１０ ：第１フルブリッジ回路
２０ ：第２フルブリッジ回路
３０ ：制御回路
Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４：キャパシタ
Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４：キャパシタ
Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４：ダイオード
Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４：ダイオード
Ｅ１、Ｅ２：直流電源
ＩＬ ：インダクタ電流
ＩＯ１１、ＩＯ１２：入出力端子
ＩＯ２１、ＩＯ２２：入出力端子
Ｌ ：インダクタ
Ｌ１ ：インダクタ
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４：スイッチング素子
Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４：スイッチング素子
Ｔ ：トランス
Ｖ１ ：電圧
Ｖ２ ：電圧

Claims (7)

  1. 寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを含む、４つのスイッチング素子を有する第１フルブリッジ回路と、
    寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを含む、４つのスイッチング素子を有する第２フルブリッジ回路と、
    前記第１フルブリッジ回路に接続された第１巻線と、前記第２フルブリッジ回路に接続され、前記第１巻線と磁気結合する第２巻線とを有するトランスと、
    前記第１巻線または前記第２巻線に直列接続されたインダクタンス成分と、
    前記第１フルブリッジ回路および前記第２フルブリッジ回路それぞれの各スイッチング素子をソフトスイッチング制御する制御回路と、
    を備え、
    スイッチング素子のターンオンとターンオフとの切り替えタイミングで、前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流は、閾値電流以上であり、
    前記制御回路は、
    スイッチング周波数を固定にして、前記第１フルブリッジ回路の出力と、前記第２フルブリッジ回路の出力とが極性反転する極性反転期間を一定以上に保ちつつ、前記第１フルブリッジ回路の電圧出力期間と、前記第２フルブリッジ回路の電圧出力期間と、を変更して、所定の電力を出力する、
    ＤＣ−ＤＣコンバータ。
  2. 請求項１に記載のＤＣ−ＤＣコンバータであって、
    前記制御回路は、
    前記第１フルブリッジ回路の電圧出力期間と、前記第２フルブリッジ回路の電圧出力期間と、を等しくしつつ、変更する、
    ＤＣ−ＤＣコンバータ。
  3. 請求項２に記載のＤＣ−ＤＣコンバータであって、
    前記制御回路は、
    出力電力をＰ、前記第１スイッチング回路の電圧出力期間および前記第２スイッチング回路の電圧出力期間をτ、前記極性反転期間をτｃ、前記第１フルブリッジ回路の入力電圧をＶｘ、前記第２フルブリッジ回路の入力電圧をＶｙ、前記等価インダクタのインダクタンスをＬ、で表した場合、
    Figure 2020005330
     を満たすように制御する、ＤＣ−ＤＣコンバータ。
    なお、上記数式に記載されるτ、τｃは、時間を表すパラメータであって、ラジアンで表記されている。
  4. 請求項１に記載のＤＣ−ＤＣコンバータであって、
    前記制御回路は、
    前記第１フルブリッジ回路の電圧出力期間と、前記第２フルブリッジ回路の電圧出力期間と、を異ならせて、変更する、
    ＤＣ−ＤＣコンバータ。
  5. 請求項４に記載のＤＣ−ＤＣコンバータであって、
    前記制御回路は、
    出力電力をＰ、前記第１スイッチング回路の電圧出力期間をτ１、前記第２スイッチング回路の電圧出力期間をτ２、前記極性反転期間をτｃ、前記第１フルブリッジ回路の入力電圧をＶｘ、前記第２フルブリッジ回路の入力電圧をＶｙ、前記等価インダクタのインダクタンスをＬ、で表した場合、
    Figure 2020005330
     を満たすように制御する、ＤＣ−ＤＣコンバータ。
    なお、上記数式に記載されるτ１、τ２、τｃは、時間を表すパラメータであって、ラジアンで表記されている。
  6. 請求項１から請求項５までのいずれか一つに記載のＤＣ−ＤＣコンバータであって、
    前記閾値電流は、前記等価インダクタに蓄積されるエネルギーが、２つの前記キャパシタに蓄積されるエネルギー以上となるように、設定されている、
    ＤＣ−ＤＣコンバータ。
  7. 請求項６に記載のＤＣ−ＤＣコンバータであって、
    前記制御回路は、
    前記閾値電流をＩref、前記第１フルブリッジ回路の入力電圧をＶｘ、前記キャパシタのキャパシタンスをＣ、前記等価インダクタのインダクタンスをＬ、補正係数をαで表した場合、
    Ｉref＝α・Ｖｘ√（２Ｃ／Ｌ）、
    を満たすように制御する、ＤＣ−ＤＣコンバータ。
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