JP6883489B2 - コンバータ - Google Patents

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Description

本発明は、ソフトスイッチングを行うコンバータに関する。
ＤＣ−ＤＣコンバータなどの電力変換装置では、スイッチング損失を低減して、高効率で電力伝送を行うため、また、ノイズを低減して、スイッチングサージを抑えて、耐圧の低い安価な素子を用いるために、ゼロボルトスイッチング（以下、ＺＶＳと言う）が用いられている。特許文献１には、１次側直流電圧と２次側直流電圧の電圧差が大きい場合に、ＺＶＳ動作を成立させて、高効率な電力伝送を可能としたＤＣ−ＤＣコンバータが開示されている。特許文献１に記載のＤＣ−ＤＣコンバータでは、１次側および２次側それぞれで電力を検出し、それら２つの電力差が最小となるように、１次側スイッチのデューティと２次側スイッチのデューティとを増減させている。これにより、ＺＶＳ動作が成立するようにしている。
特開２０１６−０１２９７０号公報
しかしながら、特許文献１では、ＺＶＳ動作を行うために、１次側および２次側それぞれで電力の検出、および、スイッチング制御を行う必要がある。このため、回路構成、および、その制御が複雑となり、生産性の向上およびコストダウンを図ることが難しい。
そこで、本発明は、簡易な制御でＺＶＳ動作を行い、スイッチング損失を低減するコンバータを提供することを目的とする。
上記課題を解決するため、本願の第１発明のコンバータは、寄生容量であるキャパシタ、または、並列接続された外付けの４つのキャパシタを含むスイッチング素子を有する第１フルブリッジ回路と、前記第１フルブリッジ回路に接続された第１巻線と、前記第１巻線と磁気結合する第２巻線とを有するトランスと、前記第１巻線または前記第２巻線に直列接続されたインダクタンス成分と、前記第１フルブリッジ回路の各スイッチング素子をソフトスイッチング制御する制御回路と、を備え、スイッチング素子のターンオンとターンオフとの切り替えタイミングで、前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流は、閾値電流以上であり、前記閾値電流は、前記等価インダクタに蓄積されるエネルギーが、前記キャパシタに蓄積される全エネルギー以上となるように、設定されている。
本願の第２発明は、第１発明のコンバータであって、前記第１フルブリッジ回路は、第１スイッチング素子および第２スイッチング素子が直列接続された第１レグと、第３スイッチング素子および第４スイッチング素子が直列接続された第２レグとを有し、前記制御回路は、前記第１スイッチング素子および前記第４スイッチング素子をオン、前記第２スイッチング素子および前記第３スイッチング素子をオフにする制御と、前記第１スイッチング素子および前記第４スイッチング素子をオフ、前記第２スイッチング素子および前記第３スイッチング素子をオンにする制御とを、第１デッドタイムを設けて交互に繰り返し、前記第１デッドタイムに流れる前記インダクタ電流が、前記閾値電流以上である。
本願の第３発明は、第２発明のコンバータであって、第５スイッチング素子および第６スイッチング素子が直列接続された第３レグと、第７スイッチング素子および第８スイッチング素子が直列接続された第４レグとを有し、前記第５〜前記第８スイッチング素子それぞれは、寄生容量であるキャパシタ、または、並列接続された外付けの４つのキャパシタを含む第２フルブリッジ回路、を備え、前記第２巻線は、前記第３レグおよび前記第４レグそれぞれの中点に接続され、前記制御回路は、前記第１〜前記第４スイッチング素子のスイッチング周波数に同期させて、前記第５スイッチング素子および前記第８スイッチング素子をオン、前記第６スイッチング素子および前記第７スイッチング素子をオフにする制御と、前記第５スイッチング素子および前記第８スイッチング素子をオフ、前記第６スイッチング素子および前記第７スイッチング素子をオンにする制御とを、第２デッドタイムを設けて交互に繰り返し、前記第２デッドタイムに流れる前記インダクタ電流が、前記閾値電流以上である。
本願の第４発明は、第１発明から第３発明のコンバータであって、前記閾値電流をＩref、前記第１フルブリッジ回路の入力電圧をＶｘ、前記キャパシタのキャパシタンスをＣ、前記等価インダクタのインダクタンスをＬ、補正係数をαで表した場合、Ｉref＝α・Ｖｘ√（４Ｃ／Ｌ）、を満たす。
本願の第１発明〜第４発明によれば、等価インダクタに閾値電流以上のインダクタ電流を流すことで、第１フルブリッジ回路の各スイッチング素子のＺＶＳを実現できる。
特に、本願の第３発明は、第２フルブリッジ回路の各スイッチング素子のＺＶＳも実現できる。
実施形態に係るＤＣ−ＤＣコンバータの回路図である。 各スイッチング素子のオンオフのタイミングチャートである。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。 ＤＣ−ＤＣコンバータでの電流経路を説明するための図である。 Ｖ１（ｔ１）≠Ｖ２（ｔ２）の場合のインダクタ電流の波形を示す図である。 第１制御と第２制御とを説明するための図である。 第１制御での電圧およびインダクタ電流の波形を示す図である。 第２制御での電圧およびインダクタ電流の波形を示す図である。
以下、本発明の実施形態について、図面を参照しつつ説明する。以下では、本発明の「コンバータ」について、ＤＣ−ＤＣコンバータを例に挙げて説明する。
＜１．ＤＣ−ＤＣコンバータの回路構成＞
図１は、本実施形態に係るＤＣ−ＤＣコンバータ１の回路図である。
ＤＣ−ＤＣコンバータ１は、一対の入出力端子ＩＯ１１および入出力端子ＩＯ１２と、一対の入出力端子ＩＯ２１および入出力端子ＩＯ２２と、を備える。入出力端子ＩＯ１１、ＩＯ１２には、直流電源Ｅ１が接続されている。入出力端子ＩＯ２１、ＩＯ２２には、直流電源Ｅ２が接続されている。ＤＣ−ＤＣコンバータ１は、入出力端子ＩＯ１１、ＩＯ１２から入力される、直流電源Ｅ１の電源電圧を変圧し、入出力端子ＩＯ２１、ＩＯ２２から出力する。また、ＤＣ−ＤＣコンバータ１は、入出力端子ＩＯ２１、ＩＯ２２から入力される、直流電源Ｅ２の電源電圧を変圧し、入出力端子ＩＯ１１、ＩＯ１２から出力する。つまり、ＤＣ−ＤＣコンバータ１は、双方向に電力伝送が可能なコンバータである。
ＤＣ−ＤＣコンバータ１は、第１フルブリッジ回路１０と、第２フルブリッジ回路２０と、トランスＴと、を備えている。
トランスＴは、第１巻線ｎ１と、第２巻線ｎ２とを備えている。第１巻線ｎ１と第２巻線ｎ２とは磁気結合する。第１巻線ｎ１は、第１フルブリッジ回路１０を介して、入出力端子ＩＯ１１、ＩＯ１２に接続されている。第２巻線ｎ２は、第２フルブリッジ回路２０を介して、入出力端子ＩＯ２１、ＩＯ２２に接続されている。
第１フルブリッジ回路１０は、スイッチング素子Ｑ１１と、スイッチング素子Ｑ１２とが直列接続された第１レグと、スイッチング素子Ｑ１３と、スイッチング素子Ｑ１４とが直列接続された第２レグと、を有している。スイッチング素子Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４は、本発明の「第１、第２、第３、第４スイッチング素子」の一例である。
トランスＴの第１巻線ｎ１は、第１レグおよび第２レグそれぞれの中点に接続されている。トランスＴの第１巻線ｎ１と、第１レグの中点との間には、インダクタＬ１が設けられている。ただし、インダクタＬ１は、第１巻線ｎ１または第２巻線ｎ２に直列接続されていればよく、その配置場所は適宜変更可能である。例えば、インダクタＬ１は、第１巻線ｎ１と第２レグの中点との間に設けられていてもよい。また、インダクタＬ１は、実素子、トランスＴの漏れインダクタンス、または、実素子と漏れインダクタンスとの組み合わせであってもよい。
スイッチング素子Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４には、ダイオードＤ１１、Ｄ１２、Ｄ１３、Ｄ１４、および、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４が並列に接続されている。スイッチング素子Ｑ１１〜Ｑ１４は、ＭＯＳ−ＦＥＴである。ただし、スイッチング素子Ｑ１１〜Ｑ１４は、ＩＧＢＴまたはＪＦＥＴ等であってもよい。ダイオードＤ１１〜Ｄ１４は、実素子であってもよいし、寄生ダイオードであってもよい。また、キャパシタＣ１１〜Ｃ１４は、実素子、寄生容量、または、寄生容量と実素子との組み合わせであってもよい。
第２フルブリッジ回路２０は、スイッチング素子Ｑ２１と、スイッチング素子Ｑ２２とが直列接続された第３レグと、スイッチング素子Ｑ２３と、スイッチング素子Ｑ２４とが直列接続された第４レグと、を有している。スイッチング素子Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４は、本発明の「第５、第６、第７、第８スイッチング素子」の一例である。
トランスＴの第２巻線ｎ２は、第３レグおよび第４レグそれぞれの中点に接続されている。前記のインダクタＬ１は、第２巻線ｎ２と、第３レグまたは第４レグの中点との間に設けられていてもよい。
スイッチング素子Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４には、ダイオードＤ２１、Ｄ２２、Ｄ２３、Ｄ２４、および、キャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４が並列に接続されている。スイッチング素子Ｑ２１〜Ｑ２４は、ＭＯＳ−ＦＥＴである。ただし、スイッチング素子Ｑ２１〜Ｑ２４は、ＩＧＢＴまたはＪＦＥＴ等であってもよい。ダイオードＤ２１〜Ｄ２４は、実素子であってもよいし、寄生ダイオードであってもよい。また、キャパシタＣ２１〜Ｃ２４は、実素子、寄生容量、または、寄生容量と実素子との組み合わせであってもよい。
スイッチング素子Ｑ１１〜Ｑ１４およびスイッチング素子Ｑ２１〜Ｑ２４それぞれのゲート端子は、制御回路３０に接続されている。制御回路３０は、ＤＣ−ＤＣコンバータ１の出力電力が、設定される目標電力となるように、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４それぞれをスイッチング制御する。本実施形態では、制御回路３０は、スイッチング損失を低減するために、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４それぞれをソフトスイッチングする。
＜２．ソフトスイッチング動作について＞
以下に、各スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４のソフトスイッチング動作について説明する。
ＤＣ−ＤＣコンバータ１は、入出力端子ＩＯ１１、ＩＯ１２および入出力端子ＩＯ２１、ＩＯ２２の一方から他方、または、他方から一方への電力伝送を行う。以下では、入出力端子ＩＯ１１、ＩＯ１２を入力側とし、入出力端子ＩＯ２１、ＩＯ２２を出力側として説明する。
図２は、各スイッチング素子Ｑ１１〜Ｑ１４、および、スイッチング素子Ｑ２１〜Ｑ２４のオンオフのタイミングチャートである。図３、図４および図５は、ＤＣ−ＤＣコンバータ１での電流経路を説明するための図である。図３〜図５では、図１のインダクタＬ１およびトランスＴを等価的なインダクタＬで表している。このインダクタＬは、本発明の「インダクタンス成分」の一例である。また、各図では、各スイッチング素子は簡略化した回路記号で示している。
図２において、Ｖ１は、図１に示す、スイッチング素子Ｑ１１とスイッチング素子Ｑ１２との中点と、スイッチング素子Ｑ１３とスイッチング素子Ｑ１４との中点との電位差である。Ｖ２は、スイッチング素子Ｑ２１とスイッチング素子Ｑ２２との中点と、スイッチング素子Ｑ２３とスイッチング素子Ｑ２４との中点との電位差である。ＩＬは、インダクタＬに流れる電流である。図２では、直流電源Ｅ１、Ｅ２それぞれが同じ電源電圧であるとする。つまり、Ｖ１（ｔ１）＝Ｖ２（ｔ２）である。また、図２において、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４について、実線波形はソース・ドレイン間電圧の波形であり、破線波形は、ドレイン電流の波形を示す。
制御回路３０は、第１フルブリッジ回路１０において、スイッチング素子Ｑ１１、Ｑ１４と、スイッチング素子Ｑ１２、Ｑ１３とを、スイッチング周波数ｆ（周期１／ｆ）で、デッドタイム（第２デッドタイム）を設けて交互にオンオフする。また、制御回路３０は、第２フルブリッジ回路２０において、スイッチング素子Ｑ２１、Ｑ２４と、スイッチング素子Ｑ２２、Ｑ２３とを、スイッチング周波数ｆで、デッドタイム（第２デッドタイム）を設けて交互にオンオフする。
さらに、制御回路３０は、第１フルブリッジ回路１０と、第２フルブリッジ回路２０とのスイッチングタイミングに、位相差δを持たせている。つまり、図２に示すように、スイッチング素子Ｑ１１、Ｑ１４と、スイッチング素子Ｑ２１、Ｑ２４との位相差、および、スイッチング素子Ｑ１２、Ｑ１３と、スイッチング素子Ｑ２２、Ｑ２３との位相差は、それぞれδである。その結果、電圧Ｖ１と、電圧Ｖ２との位相差も、δである。
（ｔ０〜ｔ１）
ｔ０〜ｔ１期間では、スイッチング素子Ｑ１１、Ｑ１４、および、スイッチング素子Ｑ２２、Ｑ２３が共にオン、スイッチング素子Ｑ１２、Ｑ１３、および、スイッチング素子Ｑ２１、Ｑ２４が共にオフである。この場合、図３（Ａ）に示すように、直流電源Ｅ１から、スイッチング素子Ｑ１１、インダクタＬ、スイッチング素子Ｑ２２、直流電源Ｅ２、スイッチング素子Ｑ２３、スイッチング素子Ｑ１４の順に電流が流れる。インダクタＬには、直流電源Ｅ１、Ｅ２の電源電圧が印加される。つまり、図２に示すように、インダクタ電流ＩＬは増加する。
タイミングｔ１では、スイッチング素子Ｑ２２、Ｑ２３がターンオフされ、スイッチング素子Ｑ２１、Ｑ２４がターンオンされる。このとき、デッドタイムが設けられているため、デッドタイムでは、スイッチング素子Ｑ２１〜Ｑ２４すべてがオフとなる。このとき、インダクタＬには、その性質上、インダクタ電流ＩＬが流れ続ける。このため、図３（Ｂ）に示すように、インダクタＬからキャパシタＣ２１、キャパシタＣ２３、スイッチング素子Ｑ１４を通る経路と、インダクタＬからキャパシタＣ２２、キャパシタＣ２４、スイッチング素子Ｑ１４を通る経路とに、電流が流れる。
これにより、キャパシタＣ２２、Ｃ２３は充電される。また、キャパシタＣ２１、Ｃ２４は放電される。ここで、キャパシタＣ２１〜Ｃ２４の充放電が完了する時間は、インダクタ電流ＩＬと、キャパシタＣ２１〜Ｃ２４の容量とで決まる。そして、キャパシタＣ２２、Ｃ２３の充電時間が、スイッチング素子Ｑ２２、Ｑ２３のターンオフ時間よりも長いと、スイッチング素子Ｑ２２、Ｑ２３のターンオフは、ソフトスイッチングとなる。
キャパシタＣ２１、Ｃ２４の放電が完了すると、ダイオードＤ２１、Ｄ２４がオンとなる。つまり、スイッチング素子Ｑ２１、Ｑ２４のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ２１、Ｑ２４をターンオンすると、ＺＶＳとなる。
（ｔ１〜ｔ２）
ｔ１〜ｔ２期間では、スイッチング素子Ｑ１１、Ｑ１４、および、スイッチング素子Ｑ２１、Ｑ２４が共にオン、スイッチング素子Ｑ１２、Ｑ１３、および、スイッチング素子Ｑ２２、Ｑ２３が共にオフである。この場合、図４（Ａ）に示すように、直流電源Ｅ１から、スイッチング素子Ｑ１１、インダクタＬ、スイッチング素子Ｑ２１、直流電源Ｅ２、スイッチング素子Ｑ２４、スイッチング素子Ｑ１４の順に電流が流れる。つまり、直流電源Ｅ１は放電し、直流電源Ｅ２は充電される。
タイミングｔ２では、スイッチング素子Ｑ１１、Ｑ１４がターンオフされ、スイッチング素子Ｑ１２、Ｑ１３がターンオンされる。このとき、スイッチング素子Ｑ２１〜Ｑ２４での説明と同様に、デッドタイムでは、スイッチング素子Ｑ１１〜Ｑ１４すべてがオフとなる。図４（Ｂ）に示すように、インダクタＬには、インダクタ電流ＩＬが流れ続けるため、インダクタＬから、スイッチング素子Ｑ２１、直流電源Ｅ２、スイッチング素子Ｑ２４、キャパシタＣ１４、キャパシタＣ１２、インダクタＬを通る経路と、インダクタＬから、スイッチング素子Ｑ２１、直流電源Ｅ２、スイッチング素子Ｑ２４、キャパシタＣ１３、キャパシタＣ１１、インダクタＬを通る経路とのそれぞれに、電流が流れる。
これにより、キャパシタＣ１１、Ｃ１４は充電され、キャパシタＣ１２、Ｃ１３は放電される。前記のように、キャパシタＣ１１、Ｃ１４の充電時間が、スイッチング素子Ｑ１１、Ｑ１４のターンオフ時間よりも長いと、スイッチング素子Ｑ１１、Ｑ１４のターンオフは、ソフトスイッチングとなる。
キャパシタＣ１２、Ｃ１３の放電が完了すると、ダイオードＤ１２、Ｄ１３がオンとなる。つまり、スイッチング素子Ｑ１２、Ｑ１３のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ１２、Ｑ１３をターンオンすることで、スイッチング素子Ｑ１２、Ｑ１３のＺＶＳが行える。
（ｔ２〜ｔ３）
ｔ２〜ｔ３期間では、スイッチング素子Ｑ１２、Ｑ１３、および、スイッチング素子Ｑ２１、Ｑ２４が共にオン、スイッチング素子Ｑ１１、Ｑ１４、および、スイッチング素子Ｑ２２、Ｑ２３が共にオフである。この場合、図５に示すように、直流電源Ｅ１から、スイッチング素子Ｑ１２、インダクタＬ、スイッチング素子Ｑ２１、直流電源Ｅ２、スイッチング素子Ｑ２４、スイッチング素子Ｑ１３の順に電流が流れる。つまり、直流電源Ｅ１、Ｅ２はそれぞれ充電される。インダクタＬには、直流電源Ｅ１、Ｅ２の電源電圧が、図３（Ａ）の場合と逆方向に印可され、図２に示すように、インダクタ電流ＩＬは減少する。
（ｔ３〜ｔ０）
ｔ３〜ｔ０期間は、ｔ１〜ｔ２期間の動作と同様に説明できる。タイミングｔ３では、スイッチング素子Ｑ２１、Ｑ２４のターンオフ、ＺＶＳとなり、スイッチング素子Ｑ２２、Ｑ２３のターンオンは、ＺＶＳとなる。また、タイミングｔ０では、スイッチング素子Ｑ１１、Ｑ１４のターンオン、ＺＶＳとなり、スイッチング素子Ｑ１２、Ｑ１３のターンオフは、ＺＶＳとなる。
以上のように、ＤＣ−ＤＣコンバータ１において、各スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４それぞれをＺＶＳでターンオフおよびターンオンすることにより、スイッチング損失を低減し、電力伝送効率の低下を抑制できる。
＜３．ターンオン時のＺＶＳの条件について＞
以下に、ＺＶＳを実現するための条件について詳細に説明する。
＜３．１．インダクタ電流ＩＬの条件について＞
前記のように、例えば、タイミングｔ２でのデッドタイムにおいて、インダクタＬによって、キャパシタＣ１１〜Ｃ１４が充放電した後に、切替対象のスイッチング素子Ｑ１１〜Ｑ１４のドレイン・ソース間電圧がゼロであれば、スイッチング素子Ｑ１１〜Ｑ１４のターンオン、ターンオフはＺＶＳとなる。つまり、インダクタＬのエネルギーは、少なくとも、キャパシタＣ１１〜Ｃ１４それぞれに蓄積される全エネルギー以上であれば、スイッチング素子Ｑ１１〜Ｑ１４をＺＶＳできる。
ここで、インダクタＬのインダクタンスをＬ、キャパシタＣ１１〜Ｃ１４それぞれのキャパシタンスをＣ、直流電源Ｅ１の電源電圧をＶｘ（図１参照）で表す場合、以下の式（１）が成り立つと、上記条件が満たされる。
Figure 0006883489
 式（１）は、以下の式（２）に変換される。なお、式（２）のαは補正係数であり、必要に応じて適宜値が設定される。以下では、α＝１とする。
Figure 0006883489
式（２）のα・Ｖｘ√（４Ｃ／Ｌ）を閾値電流Ｉrefとする。タイミングｔ２、ｔ０でのデッドタイムにおいて、｜ＩＬ｜≧｜Ｉref｜であれば、スイッチング素子Ｑ１１〜Ｑ１４それぞれのＺＶＳが可能となる。
図２は、Ｖｘ＝Ｖｙの場合の波形である。このため、Ｖ１（ｔ１）＝Ｖ２（ｔ２）であり、タイミングｔ１、ｔ２のインダクタ電流ＩＬは等しく、タイミングｔ３、ｔ０のインダクタ電流ＩＬも等しい。このため、タイミングｔ０、ｔ２で、｜ＩＬ｜≧｜Ｉref｜であれば、タイミングｔ１、ｔ３のデッドタイムでも｜ＩＬ｜≧｜Ｉref｜が成り立つ。したがって、スイッチング素子Ｑ２１〜Ｑ２４のＺＶＳも可能となる。
これに対し、Ｖｘ≠Ｖｙ、つまり、Ｖ１（ｔ１）≠Ｖ２（ｔ２）の場合、詳しくは、Ｖ１（ｔ１）＞Ｖ２（ｔ２）、または、Ｖ１（ｔ１）＜Ｖ２（ｔ２）の場合、インダクタＬには、電圧Ｖ１と、電圧Ｖ２との電位差が印加される。このため。タイミングｔ１、ｔ２それぞれのインダクタ電流ＩＬは異なる。また、タイミングｔ３、ｔ０それぞれのインダクタ電流ＩＬも異なる。
図６は、Ｖ１（ｔ１）≠Ｖ２（ｔ２）の場合のインダクタ電流ＩＬの波形を示す図である。図６（Ａ）は、Ｖ１（ｔ１）＞Ｖ２（ｔ２）の場合のインダクタ電流ＩＬの波形を示し、図６（Ｂ）は、Ｖ１（ｔ１）＜Ｖ２（ｔ２）の場合のインダクタ電流ＩＬの波形を示す。
Ｖ１（ｔ１）＞Ｖ２（ｔ２）の場合、図６（Ａ）に示すように、タイミングｔ２でのインダクタ電流ＩＬよりも、タイミングｔ１でのインダクタ電流ＩＬ（以下、ＩＬ(ｔ１)とする）の方が小さい。この場合、｜ＩＬ(ｔ１)｜≧｜Ｉref｜を満たすと、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４のＺＶＳが可能となる。
Ｖ１（ｔ１）＜Ｖ２（ｔ２）の場合、図６（Ｂ）に示すように、タイミングｔ１でのインダクタ電流ＩＬよりも、タイミングｔ２でのインダクタ電流ＩＬ（以下、ＩＬ(ｔ２)とする）の方が小さい。この場合、｜ＩＬ(ｔ２)｜≧｜Ｉref｜を満たすと、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４のＺＶＳが可能となる。
以上のように、電圧Ｖｘ、Ｖｙに関わらず、インダクタＬに閾値電流Ｉref以上のインダクタ電流ＩＬが流れるように適宜設定することで、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４のＺＶＳが可能となる。
＜３．２．第１制御と第２制御とについて＞
制御回路３０は、ＤＣ−ＤＣコンバータ１の出力電力が、設定される指令値に追従するように、スイッチング素子Ｑ１１〜Ｑ１４をスイッチング制御する。この指令値に応じたスイッチング制御の際、制御回路３０は、前記した｜ＩＬ｜≧｜Ｉref｜の条件を満たすように、第１制御と、第２制御とを、切り替えて実行する。
出力電力を指令値に追従させる途中で得られる電力ＰＴは、以下の式（３）で表される。式（３）のＶｙは、直流電源Ｅ２の電源電圧（図１参照）であり。ｎは、第１巻線ｎ１と、第２巻線ｎ２との巻線比である。以下、電力ＰＴは目標電力と称する。
Figure 0006883489
 式（３）において、ωは駆動角周波数であり、前記のスイッチング周波数ｆで表すと、ω＝２πｆである。δは、スイッチング素子Ｑ１２、Ｑ１３と、スイッチング素子Ｑ２２、Ｑ２３との位相差、つまり、電圧Ｖ１と電圧Ｖ２との位相差である。
図７は、第１制御と第２制御とを説明するための図である。図７の横軸は、目標電力ＰＴである。図７のｔｄは、電圧Ｖ１、Ｖ２の位相差（図２に示すδ）に相当する時間差［μｓ］であり、ｔｄ＝δ／ω＝Ｌ・ＩＬ／Ｖｘである。
図７に示すように、目標電力ＰＴが電力Ｐｂより大きい場合、制御回路３０は、第１制御を実行する。第１制御では、制御回路３０は、スイッチング周波数ｆ（駆動角周波数ω）を一定にしつつ、位相差δを変更するフェーズシフト制御を行う。
図８は、第１制御での電圧Ｖ１、Ｖ２およびインダクタ電流ＩＬの波形を示す図である。図８において、実線は、位相変更前の波形を示し、破線は、位相変更後の波形を示す。位相変更後の位相を、δ１（＜δ）で表す。
式（３）からわかるように、目標電力ＰＴを変更させるためには、第１フルブリッジ回路１０と第２フルブリッジ回路２０との位相差δを変更させる。つまり、目標電力ＰＴを下げる場合には、制御回路３０は、第１フルブリッジ回路１０と第２フルブリッジ回路２０との位相差δを小さくする。目標電力ＰＴを上げる場合には、制御回路３０は、第１フルブリッジ回路１０と第２フルブリッジ回路２０との位相差δを大きくする。また、ｔｄ＝δ／ω＝ＬＩＬ／Ｖｘより、位相差δが小さくなると、時間差ｔｄ、および、インダクタ電流ＩＬも小さくなる。
この場合において、位相差δと共に小さくなるインダクタ電流ＩＬが、閾値電流Ｉrefを下回らないように、電力Ｐｂは設定される。つまり、第１制御では、制御回路３０は、インダクタ電流ＩＬが、閾値電流Ｉrefを下回らない範囲で、位相差δを変更する。これにより、スイッチング素子Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２４のＺＶＳが可能となる。
図７に示すように、目標電力ＰＴが電力Ｐｂより小さい場合、制御回路３０は、第２制御を実行する。第２制御では、制御回路３０は、時間差ｔｄを一定にしつつ、スイッチング周波数ｆ（駆動角周波数ω）を変更する周波数変換制御を行う。
図９は、第２制御での電圧Ｖ１、Ｖ２およびインダクタ電流ＩＬの波形を示す図である。図９において、実線は、周波数変更前の波形を示し、破線は、周波数変更後の波形を示す。周波数変更後のスイッチング周波数を、ｆ１（＜ｆ）で表す。
ここで、式（３）は、ｔｄ＝δ／ωにより、以下の式（４）に変換できる。
Figure 0006883489
式（４）からわかるように、目標電力ＰＴを変更させるためには、駆動角周波数ω（すなわち、スイッチング周波数ｆ）を変更させる。目標電力ＰＴを電力Ｐｂから小さくするためには、駆動角周波数ωを大きくする。また、ｔｄ＝δ／ω＝ＬＩＬ／Ｖｘ、および、ｔｄが一定であることから、駆動角周波数ωを大きくすると、位相差δも大きくなる。この場合、インダクタ電流ＩＬは、閾値電流Ｉrefを下回らずに一定である。したがって、第２制御において、スイッチング周波数ｆを変更しても、｜ＩＬ｜≧｜Ｉref｜が維持される。このため、スイッチング素子Ｑ１１〜Ｑ１４のＺＶＳが可能となる。
なお、第２制御では、駆動角周波数ωは、以下の式（５）で設定される。
Figure 0006883489
以上のように、制御回路３０は、目標電力ＰＴによって、第１制御または第２制御を実行することで、ＺＶＳが行える領域を拡大できる。特に、スイッチング周波数ｆを変更する必要がない領域では第１制御を実行することで、スイッチング周波数ｆを変更することによるインダクタＬ（トランスＴ）の発熱、または、磁気飽和を抑制できる。
＜４．変形例＞
以上、本発明の一実施形態について説明したが、本発明は、上記の実施形態に限定されるものではない。
上記の実施形態では、入出力端子ＩＯ１１、ＩＯ１２を入力側とし、入出力端子ＩＯ２１、ＩＯ２２を出力側として説明した。しかしながら、ＤＣ−ＤＣコンバータ１は双方向に電力伝送可能である。したがって、入出力端子ＩＯ１１、ＩＯ１２を出力側とし、入出力端子ＩＯ２１、ＩＯ２２を入出力側とすることが可能である。この場合、上記の実施形態と同様に説明することができため、その説明を省略する。なお、ＤＣ−ＤＣコンバータ１は、双方向型でなくてもよい。
上記の実施形態では、第２制御において、スイッチング周波数ｆを変更させているが、別の第３制御を実行するようにしてもよい。第３制御では、Ｄｕｔｙ制御方式を行う。例えば、スイッチング素子Ｑ１１およびスイッチング素子Ｑ１２の駆動信号と、スイッチング素子Ｑ１３およびスイッチング素子Ｑ１４の駆動信号との位相差を変更し、または、スイッチング素子Ｑ２１およびスイッチング素子Ｑ２２の駆動信号と、スイッチング素子Ｑ２３およびスイッチング素子Ｑ２４の駆動信号との位相差を変更する。また、第２制御において、時間差ｔｄは一定としているが、変動させてもよい。
また、上記の実施形態または変形例に登場した各要素を、矛盾が生じない範囲で、適宜に組み合わせてもよい。
１ ：ＤＣ−ＤＣコンバータ
１０ ：第１フルブリッジ回路
２０ ：第２フルブリッジ回路
３０ ：制御回路
Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４：キャパシタ
Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４：キャパシタ
Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４：ダイオード
Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４：ダイオード
Ｅ１ ：直流電源
Ｅ２ ：直流電源
ＩＯ１１ ：入出力端子
ＩＯ１２ ：入出力端子
ＩＯ２１ ：入出力端子
ＩＯ２２ ：入出力端子
Ｌ ：インダクタ
Ｌ１ ：インダクタ
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４：スイッチング素子
Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４：スイッチング素子
Ｔ ：トランス
Ｖｘ ：電源電圧
Ｖｙ ：電源電圧
Ｖ１ ：電圧
Ｖ２ ：電圧
ｎ１ ：第１巻線
ｎ２ ：第２巻線

Claims (4)

  1. 寄生容量であるキャパシタ、または、並列接続された外付けの４つのキャパシタを含むスイッチング素子を有する第１フルブリッジ回路と、
    前記第１フルブリッジ回路に接続された第１巻線と、前記第１巻線と磁気結合する第２巻線とを有するトランスと、
    前記第１巻線または前記第２巻線に直列接続されたインダクタンス成分と、
    前記第１フルブリッジ回路の各スイッチング素子をソフトスイッチング制御する制御回路と、
    を備え、
    スイッチング素子のターンオンとターンオフとの切り替えタイミングで、前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流は、閾値電流以上であり、
    前記閾値電流は、前記等価インダクタに蓄積されるエネルギーが、前記キャパシタに蓄積される全エネルギー以上となるように、設定されている、
    コンバータ。
  2. 請求項１に記載のコンバータであって、
    前記第１フルブリッジ回路は、
    第１スイッチング素子および第２スイッチング素子が直列接続された第１レグと、第３スイッチング素子および第４スイッチング素子が直列接続された第２レグとを有し、
    前記制御回路は、
    前記第１スイッチング素子および前記第４スイッチング素子をオン、前記第２スイッチング素子および前記第３スイッチング素子をオフにする制御と、前記第１スイッチング素子および前記第４スイッチング素子をオフ、前記第２スイッチング素子および前記第３スイッチング素子をオンにする制御とを、第１デッドタイムを設けて交互に繰り返し、
    前記第１デッドタイムに流れる前記インダクタ電流が、前記閾値電流以上である、
    コンバータ。
  3. 請求項２に記載のコンバータであって、
    第５スイッチング素子および第６スイッチング素子が直列接続された第３レグと、第７スイッチング素子および第８スイッチング素子が直列接続された第４レグとを有し、前記第５〜前記第８スイッチング素子それぞれは、寄生容量であるキャパシタ、または、並列接続された外付けの４つのキャパシタを含む第２フルブリッジ回路、
    を備え、
    前記第２巻線は、前記第３レグおよび前記第４レグそれぞれの中点に接続され、
    前記制御回路は、前記第１〜前記第４スイッチング素子のスイッチング周波数に同期させて、前記第５スイッチング素子および前記第８スイッチング素子をオン、前記第６スイッチング素子および前記第７スイッチング素子をオフにする制御と、前記第５スイッチング素子および前記第８スイッチング素子をオフ、前記第６スイッチング素子および前記第７スイッチング素子をオンにする制御とを、第２デッドタイムを設けて交互に繰り返し、
    前記第２デッドタイムに流れる前記インダクタ電流が、前記閾値電流以上である、
    コンバータ。
  4. 請求項１から請求項３までのいずれか一つに記載のコンバータであって、
    前記閾値電流をＩref、前記第１フルブリッジ回路の入力電圧をＶｘ、前記キャパシタのキャパシタンスをＣ、前記等価インダクタのインダクタンスをＬ、補正係数をαで表した場合、
    Ｉref＝α・Ｖｘ√（４Ｃ／Ｌ）、
    を満たす、コンバータ。
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