JP2020005330A5 - - Google Patents

Description

本願の第３発明は、第２発明のＤＣ−ＤＣコンバータであって、前記制御回路は、出力電力をＰ、前記第１フルブリッジ回路の電圧出力期間および前記第２フルブリッジ回路の電圧出力期間をτ、前記極性反転期間をτ_ｃ、前記第１フルブリッジ回路の入力電圧をＶｘ、前記第２フルブリッジ回路の入力電圧をＶｙ、前記等価インダクタのインダクタンスをＬ、で表した場合、

を満たすように制御する。なお、上記数式に記載されるτ、τ_ｃは、時間を表すパラメータであって、ラジアンで表記されている。

本願の第５発明は、第４発明のＤＣ−ＤＣコンバータであって、前記制御回路は、出力電力をＰ、前記第１フルブリッジ回路の電圧出力期間をτ_１、前記第２フルブリッジ回路の電圧出力期間をτ_２、前記極性反転期間をτ_ｃ、前記第１フルブリッジ回路の入力電圧をＶｘ、前記第２フルブリッジ回路の入力電圧をＶｙ、前記等価インダクタのインダクタンスをＬ、で表した場合、

を満たすように制御する。なお、上記数式に記載されるτ_１、τ_２、τ_ｃは、時間を表すパラメータであって、ラジアンで表記されている。

タイミングｔ１では、スイッチング素子Ｑ１１がターンオフされた後、デッドタイムを挟んで、スイッチング素子Ｑ１２がターンオンされる。このデッドタイムでは、スイッチング素子Ｑ１１、Ｑ１２は共にオフとなる。このとき、インダクタＬには、その性質上、インダクタ電流ＩＬが流れ続けるため、図４に示すように、キャパシタＣ１１およびキャパシタＣ１２それぞれから、インダクタＬに電流が流れる。そして、キャパシタＣ１１は充電し、キャパシタＣ１２は放電される。キャパシタＣ１２が放電されると、スイッチング素子Ｑ１２のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ１２をターンオンすると、ＺＶＳとなる。

タイミングｔ２では、スイッチング素子Ｑ１４がターンオフされた後、デッドタイムを挟んで、スイッチング素子Ｑ１３がターンオンされる。このデッドタイムでは、図４での説明と同様、キャパシタＣ１４は充電し、キャパシタＣ１３は放電される。キャパシタＣ１３が放電されることで、スイッチング素子Ｑ１３のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ１３をターンオンすると、ＺＶＳとなる。

また、タイミングｔ３では、スイッチング素子Ｑ１２がターンオフされた後、デッドタイムを挟んで、スイッチング素子Ｑ１１がターンオンされる。そして、図４での説明と同様、キャパシタＣ１２は充電し、キャパシタＣ１１は放電される。そして、キャパシタＣ１１が放電されることで、スイッチング素子Ｑ１１のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ１１をターンオンすると、ＺＶＳとなる。

タイミングｔ０では、スイッチング素子Ｑ１３がターンオフされた後、デッドタイムが設けられて、スイッチング素子Ｑ１４がターンオンされる。そして、図４での説明と同様、キャパシタＣ１３は充電し、キャパシタＣ１４は放電される。キャパシタＣ１４が放電されることで、スイッチング素子Ｑ１４のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Ｑ１４をターンオンすると、ＺＶＳとなる。そして、図３の状態に遷移する。

また、Ｉ_refは、ＺＶＳを実現するために必要なインダクタ電流Ｉ_Ｌの電流値である。上記のように、例えば、タイミングｔ２のデッドタイムにおいて、キャパシタＣ１４が充電し、キャパシタＣ１３が放電した後に、スイッチング素子Ｑ１３のドレイン・ソース間電圧がゼロであれば、スイッチング素子Ｑ１３のターンオンはＺＶＳとなる。つまり、インダクタＬのエネルギーは、少なくとも、キャパシタＣ１３、Ｃ１４それぞれに蓄積されるエネルギー以上であれば、スイッチング素子Ｑ１３をＺＶＳできる。このためには、以下の式（２）が成り立つ必要がある。

Claims (7)

1. 寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを含む、４つのスイッチング素子を有する第１フルブリッジ回路と、
   寄生容量であるキャパシタ、または、並列接続された外付けのキャパシタを含む、４つのスイッチング素子を有する第２フルブリッジ回路と、
   前記第１フルブリッジ回路に接続された第１巻線と、前記第２フルブリッジ回路に接続され、前記第１巻線と磁気結合する第２巻線とを有するトランスと、
   前記第１巻線または前記第２巻線に直列接続されたインダクタンス成分と、
   前記第１フルブリッジ回路および前記第２フルブリッジ回路それぞれの各スイッチング素子をソフトスイッチング制御する制御回路と、
   を備え、
   スイッチング素子のターンオンとターンオフとの切り替えタイミングで、前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流は、閾値電流以上であり、
   前記制御回路は、
   スイッチング周波数を固定にして、前記第１フルブリッジ回路の出力と、前記第２フルブリッジ回路の出力とが極性反転する極性反転期間を一定以上に保ちつつ、前記第１フルブリッジ回路の電圧出力期間と、前記第２フルブリッジ回路の電圧出力期間と、を変更して、所定の電力を出力する、
   ＤＣ−ＤＣコンバータ。
2. 請求項１に記載のＤＣ−ＤＣコンバータであって、
   前記制御回路は、
   前記第１フルブリッジ回路の電圧出力期間と、前記第２フルブリッジ回路の電圧出力期間と、を等しくしつつ、変更する、
   ＤＣ−ＤＣコンバータ。
3. 請求項２に記載のＤＣ−ＤＣコンバータであって、
   前記制御回路は、
   出力電力をＰ、前記第１フルブリッジ回路の電圧出力期間および前記第２フルブリッジ回路の電圧出力期間をτ、前記極性反転期間をτ_ｃ、前記第１フルブリッジ回路の入力電圧をＶｘ、前記第２フルブリッジ回路の入力電圧をＶｙ、前記等価インダクタのインダクタンスをＬ、で表した場合、
   

   

   を満たすように制御する、ＤＣ−ＤＣコンバータ。
   なお、上記数式に記載されるτ、τ_ｃは、時間を表すパラメータであって、ラジアンで表記されている。
4. 請求項１に記載のＤＣ−ＤＣコンバータであって、
   前記制御回路は、
   前記第１フルブリッジ回路の電圧出力期間と、前記第２フルブリッジ回路の電圧出力期間と、を異ならせて、変更する、
   ＤＣ−ＤＣコンバータ。
5. 請求項４に記載のＤＣ−ＤＣコンバータであって、
   前記制御回路は、
   出力電力をＰ、前記第１フルブリッジ回路の電圧出力期間をτ_１、前記第２フルブリッジ回路の電圧出力期間をτ_２、前記極性反転期間をτ_ｃ、前記第１フルブリッジ回路の入力電圧をＶｘ、前記第２フルブリッジ回路の入力電圧をＶｙ、前記等価インダクタのインダクタンスをＬ、で表した場合、
   

   

   を満たすように制御する、ＤＣ−ＤＣコンバータ。
   なお、上記数式に記載されるτ_１、τ_２、τ_ｃは、時間を表すパラメータであって、ラジアンで表記されている。
6. 請求項１から請求項５までのいずれか一つに記載のＤＣ−ＤＣコンバータであって、
   前記閾値電流は、前記等価インダクタに蓄積されるエネルギーが、２つの前記キャパシタに蓄積されるエネルギー以上となるように、設定されている、
   ＤＣ−ＤＣコンバータ。
7. 請求項６に記載のＤＣ−ＤＣコンバータであって、
   前記制御回路は、
   前記閾値電流をＩ_ref、前記第１フルブリッジ回路の入力電圧をＶｘ、前記キャパシタのキャパシタンスをＣ、前記等価インダクタのインダクタンスをＬ、補正係数をαで表した場合、
   Ｉ_ref＝α・Ｖｘ√（２Ｃ／Ｌ）、
   を満たすように制御する、ＤＣ−ＤＣコンバータ。