JP2015138971A - 埋め込み絶縁領域を備えた半導体基板上のサーモパイル・ピクセルの形成のためのｃｍｏｓ集積方法 - Google Patents
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Abstract
【課題】半導体基板内に撮像デバイスを製造するための方法を開示する。
【解決手段】基板は、第１の表面と、実質的に第１の表面とは反対の第２の表面と、第１の表面と第２の表面との間の距離によって定義される厚さと、を含む。半導体基板の第１の表面内にトレンチを形成する。基板の第１の表面及びトレンチの上にパッシベーション層を塗布し、任意選択で基板の第１の表面の上に共形層を付着させることによりトレンチを充填する。基板の第１の表面から共形層及びパッシベーション層を平坦化し、基板の第１の表面上に膜を形成する。基板の第２の表面から、マスクされていない領域を介して膜及びトレンチの少なくとも一部分に隣接する空洞を基板内に形成する。
【選択図】図２
【解決手段】基板は、第１の表面と、実質的に第１の表面とは反対の第２の表面と、第１の表面と第２の表面との間の距離によって定義される厚さと、を含む。半導体基板の第１の表面内にトレンチを形成する。基板の第１の表面及びトレンチの上にパッシベーション層を塗布し、任意選択で基板の第１の表面の上に共形層を付着させることによりトレンチを充填する。基板の第１の表面から共形層及びパッシベーション層を平坦化し、基板の第１の表面上に膜を形成する。基板の第２の表面から、マスクされていない領域を介して膜及びトレンチの少なくとも一部分に隣接する空洞を基板内に形成する。
【選択図】図２
Description
本発明は、半導体デバイスに関し、詳細には、半導体ウェーハ製造プロセスに関する。
赤外線撮像器（infrared imager）は多数の適用例で使用されている。赤外線撮像器は一般に複数ピクセルのアレイを含む。赤外線撮像器を生産するコストに関する制限の１つはピクセル・サイズである。一般に、ピクセル・サイズが小さくなると、撮像器チップはより小さい寸法を有することができ、従って、コストが低減される。しかし、赤外線感知構造としてサーモパイル（thermopile）に基づく赤外線撮像器に関する以前の製造技法は、より小さいピクセル、例えば、１２０μｍ未満の寸法を有するピクセルを生産するには不正確すぎるものであった。
感知構造としてサーモパイルを使用する撮像デバイスは、半導体基板内の空洞の上に吊り下げられたサーモパイル構造を含むことができ、サーモパイルの誘電体膜は空洞まで貫通した開口部を有する。従来の製造方法は、膜の下の空洞の適切な形状を保証すること並びにこの空洞をサーモパイル・ピクセルの位置に位置合わせする際のかなり高い精度が要求されていた。これらの特徴は、サイズがより小さい（例えば、１２０μｍ以下）サーモパイル・ピクセルを形成する時に特に必要である。
サーモパイル構造がＣＭＯＳ集積赤外線撮像器内のピクセルとして集積化される場合、サーモパイル構造と集積回路との間の良好な絶縁及びパッシベーションが望ましい。サーモパイル・ピクセルを形成するための以前の方法は、膜の裏からの異方性エッチングに基づくものであって、集積回路上の結晶欠陥などのエッチング後の効果に対処していない。更に、膜の裏からの異方性エッチングは、一般に、高い正確さで膜の下の空洞の正確な位置決めを保証するのに十分なほど精密ではない。これらの理由により、サーモパイル構造とＣＭＯＳ回路との間では８〜１０μｍの距離が望ましい。これはピクセル・サイズを著しく増加するものである。
形成コストを削減するために、赤外線撮像器が可能な限り小さいピクセル・サイズを有し、撮像器チップがより小さい寸法を有するようにし、従って、コストが低減されるようにすることが望ましい。従って、業界では上述の欠陥のうちの１つ又は複数を改善する必要がある。
本発明の諸実施形態は、埋め込み絶縁領域（buried insulation region）を備えた半導体基板上のサーモパイル・ピクセルの形成のためのＣＭＯＳ集積方法（integrated method）を提供する。簡単に説明すると、本発明は、第１の表面、実質的に第１の表面とは反対の第２の表面、及び、第１の表面と第２の表面との間の距離によって定義される厚さを有する基板を備える半導体ウェーハ内に撮像デバイスを製造するための方法を対象とする。この方法は、半導体基板の第１の表面内にトレンチを形成するステップと、基板の第１の表面及びトレンチの上にパッシベーション層を塗布するステップと、基板の第１の表面からパッシベーション層を平坦化するステップと、基板の第１の表面上に膜を形成するステップと、基板の第２の表面から、マスクされていない領域を介して膜及びトレンチの少なくとも一部分に隣接する空洞を基板内に形成するステップと、を含む。
上記の方法の諸ステップは、基板の第１の表面の上に１つの材料の共形層（conformal layer）を付着させることによってトレンチを充填するステップと、基板の第１の表面から共形層を平坦化するステップと、を更に含むことができる。この材料は、ポリシリコン、誘電体材料、ポリマー、及び金属からなるグループから選択される。
本発明のその他のシステム、方法、及び特徴は、以下の図面及び詳細な説明について考察すると、当業者にとって明らかなものになるであろう。このような追加のシステム、方法、及び特徴は、この説明に含まれ、本発明の範囲内に入り、特許請求の範囲によって保護されることが意図されている。
添付図面は、本発明を更に理解するために含まれており、本明細書に組み込まれ、本明細書の一部を構成する。図面は、本発明の諸実施形態を例示しており、この説明とともに本発明の原理を説明する働きをする。
以下の定義は、本明細書に開示されている諸実施形態の特徴に適用される用語を解釈するために有用であり、本明細書内の諸要素を定義するためのみのものである。特許請求の範囲内に使用される用語に関する制限は全く意図されていないか、或いはそれにより導出されるべきではない。特許請求の範囲内に使用される用語は、適用可能な技術分野内で通例の意味によってのみ制限されるべきものである。
本明細書内で使用される「等方性」は、例えば、エッチング・ステップなどの工業プロセス中に、方向にかかわらず、同じ速度でプロセスが進行することを意味する。酸、溶剤、又は反応ガスによる基板の単純な化学反応及び除去は、等方性に非常に近い場合が多い。逆に、「異方性」は、基板のアタックレートが特定の方向でより高いことを意味する。垂直エッチング速度が高いが水平エッチング速度が非常に低い異方性エッチング・プロセスは、集積回路及びＭＥＭＳデバイスの超微細加工において不可欠なプロセスである。
次に、本発明の諸実施形態について詳細に言及するが、その例は添付図面に示されている。可能な場合は必ず、同じか又は同様の部分を参照するために同じ参照番号を図面及び説明で使用する。
本発明の模範的な諸実施形態は撮像デバイスを製造するためのプロセスを含む。撮像デバイスは、例えば、３２×３２ピクセル、６４×６４ピクセル、及び１２８×１２８ピクセルのアレイに限定されない複数ピクセルのアレイを有する赤外線撮像器にすることができる。この撮像デバイスは、誘電体膜内に開口部を有する基板内の空洞の上に吊り下げられたサーモパイル構造を含む。サーモパイルは製造プロセス中に基板から解放される。膜の中央部の下のシリコン基板の異方性エッチングはウェーハの裏から実行される。１つ又は複数の上側トレンチはシリコン基板内に形成される。
サーモパイル構造内の膜の解放は、膜の下のシリコン基板にエッチングを施すことによって実行される。このエッチング・プロセスは、付近のＣＭＯＳ構造がエッチング剤に曝される場合にそのＣＭＯＳ構造を損傷する可能性がある。また、このようなエッチングは、膜の下で外側に向かってアンダーカットを発生する傾向もあり、その結果、膜の下に得られる空洞のサイズ及び位置の点で不要な変動が発生する。本発明の模範的な諸実施形態は、シリコン・エッチング・ストッパとして作用可能な埋め込み絶縁トレンチを追加する方法を含む。これらのトレンチは、高い精度で空洞の１つ又は複数の境界を定義するように位置決めすることができる。本発明の方法の諸実施形態は、従来の方法の＋／−４μｍの精度より著しく良好な、例えば、約＋／−０．５μｍの精度という精度の改善を提供する。
撮像デバイスを製造するための第１の模範的な方法のフローチャートは図２に示されている。フローチャート内のいずれのプロセス説明又はブロックも、プロセス内の特定の論理機能を実現するための１つ又は複数の命令を含むモジュール、セグメント、コードの一部分、又はステップを表すものと理解しなければならず、本発明の当業者によって理解されるように、関係する機能次第で、実質的に同時又は逆の順序を含む、図示又は考察されている順序から外れてその諸機能を実行できる代替実現例は本発明の範囲内に含まれることに留意されたい。第１の模範的な実施形態の様々なステップにおける撮像デバイスの状態は図１Ａ〜図１Ｊによって断面図で示されている。
撮像デバイスを製造するための方法の第１の実施形態２００は以下のステップを含む。ブロック２１０及び図１Ａ並びに図１Ｂによって示されるように、ウェーハ１００の半導体基板１１０の第１の（上部／前部）表面に１つ又は複数のトレンチ１３０を形成する。基板１１０は一般に、ＣＭＯＳ構造１２０（図１Ｆ）の形成に対応するために適切にドーピングされた適切な半導体材料、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、又はガリウムヒ素で形成される。この形成の詳細は以下に示されている。図１Ｂ〜図１Ｊは２つの別個のトレンチ１３０を描写しているが、その代わりに、トレンチ１３０は、数ある可能な形状の中で、円形、正方形、又は長方形のパターンで、基板１１０の第１の表面の一部分を取り囲む単一トレンチ１３０の一部にすることができ、従って、図１Ｂ〜図１Ｊの断面図は単一トレンチ１３０の２つの断面を示すことに留意されたい。トレンチ１３０の断面形状は平らな基底と垂直側面を備えた実質的に長方形の形状として描写されているが、その他の形状、例えば、実質的にＶ字形又はＵ字形の輪郭を有するトレンチ輪郭であっても何ら問題はない。
ブロック２２０及び図１Ｃによって示されるように、基板１１０の第１の表面及びトレンチ１３０の上にパッシベーション層１４０を塗布する。トレンチ１３０はパッシベーション層１４０の材料によって実質的に上塗りされる。パッシベーション層は、二酸化シリコン（熱成長又は付着のいずれかによる）、窒化シリコン、又はその他の誘電体材料で形成することができる。パッシベーション層１４０の材料は、一般に、深掘り反応性イオン・エッチング（ＤＲＩＥ）に使用される１つ又は複数のエッチング剤、例えば、異方性ドライ・エッチング剤に耐えるものである。
ブロック２３０及び図１Ｄによって示されるように、基板１１０の第１の表面及びパッシベーション層１４０の上に共形層１１５を付着させることにより、トレンチ１３０を充填することができる。図１Ｄに示されるように、共形層１１５はトレンチ（複数も可）１３０を完全に充填し、パッシベーション層１４０に上塗りすることができる。代替の諸実施形態では、共形層１１５はトレンチ（複数も可）１３０を部分的にのみ充填することもできる。数ある利点の中で、パッシベーション層１４０は、トレンチ１３０内の共形層１１５を基板１１０から電気的に隔離する働きをする。
ブロック２４０及び図１Ｅによって示されるように、基板１１０の第１の表面から共形層１１５及び／又はパッシベーション層１４０を平削りする。トレンチ１３０はパッシベーション層１４０で内張りされたままになり、トレンチ１３０は共形層１１５の材料で充填又は部分充填されたままになる。この平坦化は、基板１１０の第１の表面から共形層１１５とパッシベーション層１４０の両方を効果的に除去し、上記のように、トレンチ１３０を充填している共形層１１５を基板１１０の材料から電気的に隔離する。共形層１１５は、１つ又は複数の材料、例えば、数ある材料の中で、ポリシリコン、誘電体材料、ポリマー、又は金属を含むことができる。
ブロック２５０及び図１Ｆによって示されるように、ウェーハ１００上に１つ又は複数のＣＭＯＳ構造１２０を形成する。例えば、シフトレジスタ及びＮＭＯＳスイッチに限定されないＣＭＯＳ構造（複数も可）１２０は、カスタマイズされたＣＭＯＳプロセスを使用して、基板１１０の第１の表面上に形成される。ＣＭＯＳ構造（複数も可）１２０の一部分は基板１１０の第１の表面の上に伸びる可能性があり、他の部分は図１Ｆによって示されるように基板１１０の第１の表面の下に埋め込まれる可能性がある。図１Ａ〜図１Ｊはウェーハ１００上の単一位置にある単一ＣＭＯＳ構造１２０を描写しているが、代替の諸実施形態はウェーハ１００の複数の異なる位置に２つ以上のＣＭＯＳ構造を含むことができることに留意されたい。
ブロック２６０及び図１Ｆによって示されるように、基板の第１の表面上の誘電体膜の成長及び付着によってＣＭＯＳ構造１２０と同時に膜１５０が形成されるように、ＣＭＯＳプロセスをカスタマイズする。膜１５０は、基板１１０の第１の表面の一部分を露出する開口部１５２を有する。膜の開口部１５２は様々な形状、例えば、円形のものである場合もあれば、膜の開口部１５２は膜１５０内の直線又は曲線状のスロットである場合もある。膜１５０は一般に、二酸化シリコン及び窒化シリコンなどの１つ又は複数の誘電体層で形成され、ポリシリコンなどの材料内に形成されたサーモパイル構造を取り入れている。膜１５０は、当業者が熟知しているいくつかの技法、例えば、数ある技法の中で低圧蒸着又はプラズマ・エンハンス蒸着を介して基板１１０上に付着させることができる。
膜１５０はパッシベーション層１４０と同じ材料で形成することができ、従って、膜１５０の各部分はトレンチ１３０を内張りしているパッシベーション層１４０の材料に接合することができる。
マスク層１６０は基板１１０の第２の（裏／底部）側に付着させることができる。マスク層１６０は、深掘り反応性イオン・エッチング（ＤＲＩＥ）に使用する異方性ドライ・エッチング剤、例えば、フッ素ベースの薬剤に耐えるように、フォトレジスト層又は金属層、例えば、アルミニウム又はクロムにすることができる。マスク層１６０内の開口部１６２は基板１１０の裏側を露出する。開口部１６２は、膜１５０の中央部分の後ろの基板１１０内に形成すべき空洞の所望の形状に応じて成形される。例えば、開口部１６２の形状は、数ある形状の中で長方形又は円形にすることができる。開口部１６２は一般に膜１５０の中央部分の位置に応じて配置される。また、開口部１６２は、裏側の空洞１８０（図１Ｈ）がトレンチ（複数も可）１３０及び／又は膜１５０に対してセンタリングされるように配置することもできる。
ウェーハ１００の基板１１０は一般に膜１５０より厚い。基板１１０の非限定的で模範的な厚さの範囲は３００〜６００μｍにすることができ、膜１５０の非限定的で模範的な厚さの範囲は０．５〜１．５μｍにすることができる。図１Ａ〜図１Ｊのウェーハ１００の様々な要素の寸法は比例して又は一定の尺度で描写されていない可能性があることに留意されたい。
ブロック２７０及び図１Ｇによって示されるように、基板１１０の第１の表面の上にフォトレジスト層１７０を塗布する。フォトレジスト層１７０は、例えば、膜１５０、ＣＭＯＳ構造１２０、及び膜１５０内の穴１５２を通して露出された基板１１０の第１の表面の一部分の上に、スピニング又はスプレーコーティングにより、付着させる。フォトレジスト層１７０は一般にポジティブ・レジストであり、露光されたフォトレジスト１７５のどの部分もフォトレジスト現像液に対して可溶性になる。
フォトレジスト層１７０は、膜１５０、膜の開口部１５２によって露出された基板１１０の各部分、及びＣＭＯＳ構造１２０を覆う。ＣＭＯＳ構造１２０は一般に異方性及び／又は等方性エッチング剤及び手順に対して脆弱であり、従って、エッチングが実行される領域からＣＭＯＳ構造１２０を保護することが望ましい。フォトレジスト層１７０は、その後の製造段階で使用されるエッチング剤に対してＣＭＯＳ構造１２０を保護するものである。
ブロック２８０及び図１Ｈ並びに図１Ｉによって示されるように、トレンチの少なくとも一部分に隣接する空洞１８０を膜の下の基板内にエッチングする。図１Ｈによって示されるように、膜１５０の中央部分の下の基板１１０の第２の表面の一部分に異方性エッチングによってエッチングを施し、トレンチ１３０同士の間の基板１１０内に初期空洞１８０を形成する。例えば、初期空洞１８０は、膜１５０の中央部分のすぐ下に位置する基板１１０の一領域に形成することができる。空洞１８０は、マスク層１６０内の穴１６２（図１Ｇ）によって明らかにされた基板１１０の一部分を除去することによって形成される。この初期空洞１８０は一般に、トレンチ１８０に達するように横方向に伸びていない。初期空洞の輪郭形状は一般にマスク層１６０内の穴１６２（図１Ｇ）の形状に対応する。しかし、初期空洞が膜１５０に隣接する初期空洞１８０の隅に何らかの丸みがあってもよい。図１Ｈは膜１５０に隣接し、膜１５０内の開口部１５２を充填するフォトレジスト１７０には隣接しない初期空洞１８０を示しているが、代替の諸実施形態では、初期空洞１８０は膜１５０内の開口部１５２を充填するフォトレジスト１７０に隣接することもできる。その後、裏側からのエッチングはノッチング・プロセスを続け、それにより膜１５０に隣接する初期空洞１８０の一部分が拡幅される。ノッチング・プロセスは、トレンチ（複数も可）１３０に隣接するように膜１５０に隣接する初期空洞１８０の一部分を外側に向かって拡張する。特に、図１Ｉによって示されるように、トレンチ（複数も可）１３０を内張りしているパッシベーション層１４０の一部分が初期空洞１８０から開かれるように、ノッチングされた空洞領域１８２は初期空洞１８０から伸びている。
初期空洞１８０のエッチングは、異方性エッチング・プロセス、例えば、ＤＲＩＥを使用して、基板１１０の裏から行われる。このエッチングは一般に基板１１０の厚さ全体を貫通する。一般に、ＤＲＩＥ後に残っている初期空洞１８０内のでこぼこは、例えば、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）ウェット・エッチング溶液によって浄化／除去することができる。ＴＭＡＨは非常にアグレッシブなエッチング液であり、予防措置を講じないと、ＣＭＯＳ構造１２０などのウェーハ１００上のその他の構造を攻撃することになることに留意されたい。そのため、ＣＭＯＳ構造１２０は、ＴＭＡＨ溶液に浸漬している間、例えば、フォトレジストによって保護される。
図１Ｊによって示されるように、フォトレジスト層１７０（図１Ｉ）を剥離し、それにより膜１５０を解放することができる。フォトレジスト層１７０（図１Ｆ）のこの除去により、膜１５０内の開口部１５２並びにＣＭＯＳ構造（複数も可）１２０が露出される。基板１１０内の空洞１８０、１８２は膜１５０内の開口部１５２を通して露出される。
上記の方法の結果は、基板１１０内の空洞１８０、１８２の上に開口部を備えた膜１５０を有するサーモパイル構造である。空洞１８０、１８２は、膜１５０のすぐ下の一部分においてかなり広くなり、基板１１０の第２の表面でかなり狭くなっている。空洞１８０、１８２の幅広の部分はトレンチ１３０によって制限される。従って、トレンチ１３０は、膜１５０のすぐ下に位置する空洞１８０、１８２の一部分を形成する際に高い精度を可能にする。
基板１１０内のトレンチ１３０の形成は、当業者が熟知している１つ又は複数のプロセスによって実行することができる。例えば、図３Ａに示されるように、マスク層３６０は基板１１０の第１の側に接合することができる。マスク層３６０は、例えば、ＤＲＩＥに使用される異方性ドライ・エッチング剤に耐えるように金属層にすることができる。マスク層３６０内の１つ又は複数の開口部３６２は基板１１０の上側を露出する。開口部３６２は、基板１１０内に形成すべきトレンチ１３０（図３Ｂ）の所望の形状に応じて成形される。
ＤＲＩＥは、開口部３６２を通して基板１１０の前面に対して実行し、図３Ｂによって示されるように、ウェーハ１００内にトレンチ１３０を形成することができる。次に、図１Ｂによって示されるように、マスク層３６０を剥離することができる。トレンチのＤＲＩＥ用のエッチング剤は、初期空洞１８０をエッチングするのに使用されるものと同じエッチング剤である場合もあれば、異なるエッチング剤である場合もある。
上記の通り、この模範的な方法は、膜１５０の下の空洞１８０、１８２の適切な形状を保証するとともに、従来の方法と比較した時に、この空洞をサーモパイル・ピクセルの位置に位置合わせする際にかなり高い精度を提供する。これは、特に、比較的サイズが小さい、例えば、１２０μｍ以下であるサーモパイル・ピクセルを形成する時に関連するものである。
上記の通り、サーモパイル・ピクセルを形成するための以前の方法は、膜の裏からの異方性エッチングのみに基づくものであって、集積回路上のエッチング後の効果（主に結晶欠陥）に対処していない。従って、サーモパイル構造とＣＭＯＳ回路との間では８〜１０μｍの距離が望ましい。サーモパイル・ピクセルに関する膜を解放するための従来技術の方法は、膜の裏からの異方性エッチングに基づくものであり、これは、膜の下の空洞の正確な位置決めを保証するのに十分なほど精密ではない。本発明の方法は、従来の方法によって保証されている＋／−４μｍの精度より著しく良好な＋／−０．５μｍの精度を空洞の位置及び形状について保証するものである。更に、本発明の方法は、相互に４μｍ以下の範囲内でピクセルと少なくとも１つの構造の配置を可能にする。
本発明の範囲又は精神から逸脱せずに本発明の構造に対して様々な変更及び変形が可能であることは、当業者にとって明らかになるであろう。上記を考慮して、本発明は、特許請求の範囲及びそれと同等のものの範囲内に入るものであれば、本発明の変更及び変形を包含することが意図されている。
Claims (20)
- 第１の表面と、実質的に前記第１の表面とは反対の第２の表面と、前記第１の表面と前記第２の表面との間の距離によって定義される厚さと、を有する基板を備える半導体ウェーハ内に撮像デバイスを製造するための方法であって、
前記半導体基板の第１の表面内にトレンチを形成するステップと、
前記基板の第１の表面及び前記トレンチの上にパッシベーション層を塗布するステップと、
前記基板の第１の表面から前記パッシベーション層を平坦化するステップと、
前記基板の第１の表面上に膜を形成するステップと、
前記基板の第２の表面から、マスクされていない領域を介して前記膜及び前記トレンチの少なくとも一部分に隣接する空洞を前記基板内に形成するステップと、を含む、方法。 - 前記基板の第２の表面に第１のマスクを塗布するステップであって、前記基板の第２の表面のマスクされていない領域が膜の中央領域に対応するステップを更に含む、請求項１に記載の方法。
- 前記基板の第１の表面上にＣＭＯＳ構造を形成するステップを更に含む、請求項１に記載の方法。
- 前記膜が、前記基板の第１の表面又は前記空洞を露出する開口部を含む、請求項１に記載の方法。
- 前記第１のマスクが、空洞の輪郭形状を定義する、請求項２に記載の方法。
- 前記基板内に前記空洞を形成することが、
実質的に前記空洞の輪郭形状に応じた形状を有する空洞をＤＲＩＥエッチングするステップと、
前記トレンチの少なくとも一部分に隣接するように実質的に前記膜に隣接する前記空洞の一部分を拡張するステップと、
を更に含む、請求項５に記載の方法。 - 前記基板内にトレンチを形成することが、前記基板の第１の表面に第２のマスクを塗布するステップであって、前記第２のマスクがトレンチの輪郭形状を定義する、ステップを更に含む、請求項２に記載の方法。
- 前記基板内に前記トレンチを形成することが、実質的に前記トレンチの輪郭形状に応じた形状を有するトレンチをＤＲＩＥエッチングするステップを更に含む、請求項７に記載の方法。
- 前記基板内に前記トレンチを形成することが、前記基板の第１の表面から前記第２のマスクを剥離するステップを更に含む、請求項８に記載の方法。
- 前記空洞をエッチングする前に、前記基板の第１の表面の上にフォトレジスト層を塗布するステップと、
前記空洞をエッチングした後に、前記フォトレジストを剥離するステップと、を更に含む、請求項４に記載の方法。 - 前記トレンチが、前記基板の前記厚さより小さい深さを有する、請求項１に記載の方法。
- 前記基板の第１の表面の上に１つの材料の共形層を付着させるステップと、
前記基板の第１の表面から前記共形層を平坦化するステップと、を更に含み、
前記共形層を付着させることが、前記トレンチを少なくとも部分的に充填する、請求項１に記載の方法。 - 前記材料が、ポリシリコン、誘電体材料、ポリマー、及び金属からなるグループから選択される、請求項１２に記載の方法。
- 第１の表面と、実質的に前記第１の表面とは反対の第２の表面と、前記第１の表面と前記第２の表面との間の距離によって定義される厚さと、を有する基板を備える半導体ウェーハ内に撮像デバイスを製造するための方法であって、
前記半導体基板の第１の表面内にトレンチを形成するステップと、
前記トレンチの上にパッシベーション層を塗布するステップと、
前記基板の第１の表面上に膜を形成するステップと、
前記基板の第２の表面から、マスクされていない領域を介して前記膜及び前記トレンチの少なくとも一部分に隣接する空洞を前記基板内に形成するステップと、を含む、方法。 - 前記基板の第２の表面に第１のマスクを塗布するステップであって、前記第２の基板の第２の表面のマスクされていない領域が膜の中央領域に対応する、ステップを更に含む、請求項１４に記載の方法。
- 前記第１のマスクが、空洞の輪郭形状を定義する、請求項１５に記載の方法。
- 前記基板内に前記空洞を形成することが、
実質的に前記空洞の輪郭形状に応じた形状を有する空洞をＤＲＩＥエッチングするステップと、
前記トレンチの少なくとも一部分に隣接するように実質的に前記膜に隣接する前記空洞の一部分を拡張するステップと、を更に含む、請求項１６に記載の方法。 - 前記基板内にトレンチを形成することが、前記基板の第１の表面に第２のマスクを塗布するステップであって、前記第２のマスクがトレンチの輪郭形状を定義する、ステップを更に含む、請求項１５に記載の方法。
- 前記基板内に前記トレンチを形成することが、実質的に前記トレンチの輪郭形状に応じた形状を有するトレンチをＤＲＩＥエッチングするステップを更に含む、請求項１８に記載の方法。
- 前記基板の第１の表面の上にパッシベーション層及び／又は１つの材料の共形層を付着させるステップと、
前記基板の第１の表面から前記パッシベーション層及び／又は前記共形層を平坦化するステップと、を更に含み、
前記パッシベーション層及び／又は前記共形層を付着させることが、前記トレンチを少なくとも部分的に充填する、請求項１４に記載の方法。
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