JP2015056995A - 熱電子発電素子 - Google Patents

Abstract

【課題】発電効率が高い熱電子発電素子を提供する。【解決手段】熱電子発電素子１は、熱電子を発生させるエミッタ２と、熱電子を収集するコレクタ３とを有する。エミッタ２は、電気伝導性を有するエミッタ基板２１と、エミッタ基板２１に積層され、リンをドナーとして含有するｎ型ダイヤモンド半導体よりなる低抵抗層２２と、低抵抗層２２に積層され、窒素をドナーとして含有するｎ型ダイヤモンド半導体よりなる電子放出層２３とを有している。コレクタ３は、電気伝導性を有するコレクタ基板３１を少なくとも有し、エミッタ２に対面して間隙ｄを介して配置されている。電子放出層２３の膜厚が４０ｎｍ以下である。【選択図】図１

Description

本発明は、熱エネルギーを電気エネルギーに変換する熱電子発電素子に関する。

熱エネルギーを電気エネルギーに変換する発電素子として、熱電子放出を利用して起電力を発生する熱電子発電素子がある。例えば、特許文献１には、導電性基板上に第１のダイヤモンド層と第２のダイヤモンド層とを形成してなる電子放出装置の例が開示されている。特許文献１の電子放出装置は、第１のダイヤモンド層に添加するドーパントにリンを用い、第２のダイヤモンド層に添加するドーパントに窒素を用いることにより、熱電子電流の大きさを増大させることを図っている。

特開２００９−２３８６９０号公報

しかしながら、特許文献１の熱電子放出装置は、熱電子発電素子に用いるものとしては熱電子電流の大きさが未だ不十分であり、発電効率が低いという問題がある。

本発明は、かかる背景に鑑みてなされたものであり、発電効率が高い熱電子発電素子を提供しようとするものである。

本発明の一態様は、電気伝導性を有するエミッタ基板と、該エミッタ基板に積層され、リンをドナーとして含有するｎ型ダイヤモンド半導体よりなる低抵抗層と、該低抵抗層に積層され、窒素をドナーとして含有するｎ型ダイヤモンド半導体よりなる電子放出層とを有し、熱電子を発生させるエミッタと、
電気伝導性を有するコレクタ基板を少なくとも有し、上記エミッタに対面して間隙を介して配置され熱電子を収集するコレクタとを有し、
上記電子放出層の膜厚が４０ｎｍ以下であることを特徴とする熱電子発電素子にある。

上記熱電子発電素子のエミッタは、リンをドナーとして含有するｎ型ダイヤモンド半導体よりなる低抵抗層と、低抵抗層に積層され、窒素をドナーとして含有するｎ型ダイヤモンド半導体よりなる電子放出層とを有している。そして、電子放出層は、膜厚が４０ｎｍ以下である。かかる構成を有することにより、上記熱電子発電素子は、熱電子電流を格段に増大させることができる。

このメカニズムは現時点において完全に解明されていないが、電子放出層の膜厚を薄くすることにより、比較的抵抗の大きい電子放出層の影響が低減されているものと考えられる。また、電子放出層の膜厚を４０ｎｍ以下にすることにより熱電子電流が増大することは、後述する実施例に示されている。

以上のように、上記熱電子発電素子は、熱電子電流を増大させ易く、発電効率が高いものとなる。

実施例１における、熱電子発電素子の説明図。 実施例１における、エミッタのエネルギーバンドの説明図。 エミッタ基板の上に電子放出層のみを積層した場合のエネルギーバンドの説明図。 エミッタ基板の上に低抵抗層のみを積層した場合のエネルギーバンドの説明図。 実施例２における、電子放出層の膜厚を変更して作製した各試料の熱電子電流の大きさを示すグラフ。 実施例２における、エミッタ基板とエミッタ表面との間の厚み方向の内部抵抗を変化させたときの推定される出力密度を示すグラフ。

上記熱電子発電素子において、エミッタの低抵抗層を構成するｎ型ダイヤモンド半導体は、リンのドーパント濃度が１×１０^１９ｃｍ^−３以上であることが好ましい。この場合には、低抵抗層における厚み方向の抵抗を十分に小さくでき、熱電子電流を増大させ易くなる。リンのドーパント濃度は高いほど抵抗を小さくできるが、１×１０^２１ｃｍ^−３を超える場合には、ドープ量に見合った効果を得ることが難しい。

電子放出層を構成するｎ型ダイヤモンド半導体は、窒素のドーパント濃度が１×１０^２０ｃｍ^−３以上であることが好ましい。この場合には、電子放出層における厚み方向の抵抗を十分に小さくでき、熱電子電流を増大させ易くなる。窒素のドーパント濃度は高いほど抵抗を小さくできるが、１×１０^２１ｃｍ^−３を超える場合には、ドープ量に見合った効果を得ることが難しい。

また、電子放出層の膜厚は、上述したように４０ｎｍ以下である。電子放出層の膜厚が４０ｎｍを超える場合には、熱電子電流を増大させることが困難となる。一方、電子放出層の膜厚が過度に薄い場合には、電子放出層が均一に形成されにくく、低抵抗層がエミッタの表面に露出するおそれがある。この場合には、電子放出層を積層させた効果が得られず、発電効率が低下するおそれがある。それ故、電子放出層の膜厚は、１ｎｍ以上４０ｎｍ以下であることが好ましい。

また、エミッタは、コレクタに対面するエミッタ表面が水素終端されていることが好ましい。この場合には、エミッタのエネルギーバンドにおいて、真空準位が価電子帯の下端よりも低いエネルギー準位となる、いわゆる負の電子親和力（ＮＥＡ：Negative Electron Affinity）を呈する状態となる。そのため、エミッタ内部において熱励起された電子がエミッタ表面から放出され易くなる。その結果、熱電子電流をより増大させ易くなり、発電効率をより向上させることができる。

また、エミッタは、エミッタ基板とエミッタ表面との間の厚み方向における内部抵抗が１Ωｃｍ^２以下であり、コレクタは、コレクタ基板とエミッタに対面するコレクタ表面との間の厚み方向における内部抵抗が１Ωｃｍ^２以下であることが好ましい。この場合には、熱電子に由来する電流がエミッタやコレクタを通過する際の電圧降下を小さくし、これに由来する損失を十分に低減することができる。その結果、熱電子発電素子の発電効率をより向上させることができる。

エミッタ基板は、Ｓｉ、Ｔｉ、Ｍｏ、Ｉｒ、Ｔａ、Ｗ、Ｒｕ、ＣｒまたはＰｔのいずれかより構成されていることが好ましい。これらの材質よりなるエミッタ基板は、低抵抗層を作製する際にダイヤモンドの核を生成させやすい性質を有すると共に、ダイヤモンド半導体を成長させる温度領域において、生成したダイヤモンド膜がエミッタ基板から剥離しにくくなる。それ故、この場合には、欠陥等が少なく、膜質の良好なダイヤモンド半導体よりなる低抵抗層を作製できる。その結果、エミッタ基板とエミッタ表面との間の厚み方向の内部抵抗をより低減することができ、発電効率をより向上させることができる。

上述した材質のうち、エミッタ基板としては、Ｓｉを用いることがより好ましい。Ｓｉは、不純物や結晶欠陥等が少なく、高品質な素材を容易に入手することができる。そのため、熱電子発電素子の製造コストをより低減することができる。

また、エミッタ基板と低抵抗層との間に界面中間層を有していてもよい。界面中間層は、その厚み方向の抵抗と、エミッタ基板との間の界面抵抗と、低抵抗層との間の界面抵抗との和が、エミッタ基板と低抵抗層との間の界面抵抗よりも小さくなるよう構成されていることが好ましい。この場合には、エミッタ基板とエミッタ表面との間の厚み方向の抵抗をより低減することができる。その結果、熱電子発電素子の発電効率をより向上させることができる。

上述した界面中間層としては、例えば金属炭化物を用いることができる。金属炭化物としては、例えば炭化チタン、炭化タンタル、炭化タングステン、炭化モリブデン、炭化珪素、炭化クロム等を挙げることができ、これらの中でも、炭化チタンを用いることがより好ましい。

（実施例１）
上記熱電子発電素子の実施例について、図１〜図４を用いて説明する。図１に示すように、熱電子発電素子１は、熱電子を発生させるエミッタ２と、エミッタ２に対面して間隙ｄを介して配置され、熱電子を収集するコレクタ３とを有している。エミッタ２は、電気伝導性を有するエミッタ基板２１と、エミッタ基板２１に積層され、リンをドナーとして含有するｎ型ダイヤモンド半導体よりなる低抵抗層２２と、低抵抗層２２に積層され、窒素をドナーとして含有するｎ型ダイヤモンド半導体よりなる電子放出層２３とを有している。

また、コレクタ３は、電気伝導性を有するコレクタ基板３１を少なくとも有している。そして、電子放出層２３の膜厚が４０ｎｍ以下である。以下、詳説する。

本例のエミッタ２は、モリブデンよりなるエミッタ基板２１の上に低抵抗層２２と電子放出層２３とが順次積層されている。エミッタ基板２１は、後述するように、外部負荷４を接続する電極を兼ねている。

低抵抗層２２は、炭素源としてＣＨ_４ガス、リン源としてＰＨ_３ガスを用い、マイクロ波プラズマＣＶＤ法により成膜したｎ型ダイヤモンド半導体より構成されている。低抵抗層２２の成膜条件は以下の通りである。また、低抵抗層２２の膜厚は２．５μｍとし、リンのドーパント濃度は１×１０^２０ｃｍ^−３とした。
・基板温度：１０００℃
・Ｈ_２ガス流量に対するＣＨ_４ガス流量の比（ＣＨ_４流量／Ｈ_２流量）：０．０１
・ＣＨ_４ガス流量に対するＰＨ_３ガス流量の比（ＰＨ_３流量／ＣＨ_４流量）：０．０５
・成膜時圧力：３０Ｔｏｒｒ
・マイクロ波出力：７５０Ｗ

電子放出層２３は、炭素源としてＣＨ_４ガス、窒素源としてＮ_２ガスを用い、マイクロ波プラズマＣＶＤ法により成膜したｎ型ダイヤモンド半導体より構成されている。また、電子放出層２３の成膜は、低抵抗層２２の成膜完了後、低抵抗層２２を大気に露出させることなく行った。電子放出層２３の成膜条件は以下の通りである。また、電子放出層２３の膜厚は２０ｎｍとし、窒素のドーパント濃度は３×１０^２０ｃｍ^−３とした。
・基板温度：１０００℃
・Ｈ_２ガス流量に対するＣＨ_４ガス流量の比（ＣＨ_４流量／Ｈ_２流量）：０．０１
・ＣＨ_４ガス流量に対するＮ_２ガス流量の比（Ｎ_２流量／ＣＨ_４流量）：１０
・成膜時圧力：５０Ｔｏｒｒ
・マイクロ波出力：１０００Ｗ

また、エミッタ基板２１上に低抵抗層２２及び電子放出層２３を成膜した後、エミッタ表面２４（電子放出層２３の表面）に水素プラズマ処理を施し、エミッタ表面２４を水素化させる処理を行った。更に、水素プラズマ処理に続けて、エミッタ２を水素雰囲気中に置くことによりエミッタ表面２４を水素終端させる処理を行った。

以上の手順により作製されたエミッタ２は、エミッタ基板２１とエミッタ表面２４との間の厚み方向における単位面積当たりの内部抵抗が約０．７Ωｃｍ^２となった。なお、エミッタ基板２１とエミッタ表面２４との間の厚み方向における内部抵抗の測定は、２端子法を用いて行った。内部抵抗の測定に当たっては、エミッタ表面２４に金属電極を蒸着して形成し、この金属電極とエミッタ基板２１とを２端子法の測定に用いる端子として用いた。

本例のコレクタ３は、エミッタ２と同様の構造、すなわちモリブデンよりなるコレクタ基板３１の上に膜厚２．５μｍの低抵抗層３２と膜厚２０ｎｍの電子放出層３３とが順次積層された構造を有している。なお、低抵抗層３２及び電子放出層３３の成膜方法は、エミッタ２と同様である。また、コレクタ基板３１とコレクタ表面３４との間の厚み方向における単位面積当たりの内部抵抗が約０．７Ωｃｍ^２となった。

エミッタ２とコレクタ３との間の間隙ｄの大きさは特に限定されることはないが、本例においては、間隙ｄが２０〜３０μｍ程度となるようにエミッタ２及びコレクタ３を配置している。また、エミッタ２とコレクタ３との間の空間は、１×１０^−５Ｐａ以下に減圧された状態となっている。

熱電子発電素子１を動作させる場合には、図１に示すように、エミッタ基板２１とコレクタ基板３１とを外部負荷４を介して接続し、この状態でエミッタ２を加熱する。これにより、エミッタ表面２４から熱電子がエミッタ２とコレクタ３との間の間隙ｄに放出され、コレクタ３に収集される。そして、コレクタ３に収集された電子は、コレクタ基板３１から外部回路へ流れ出し（矢印１０１参照）、外部負荷４を通過してエミッタ２に還流する（矢印１０２参照）。

次に、本例の作用効果について、図２〜図４を参照しつつ説明する。図２は、エミッタ２のエネルギーバンドの一例である。図２の縦方向の位置はエネルギー準位に対応しており、上方にある準位ほど高いエネルギー準位にあることを示している。また、エミッタ表面２４に対応する縦線２４０及び低抵抗層２２と電子放出層２３との境界に対応する縦線２３０の２本の縦線により横方向を３つの領域２２１、２３１、２４１に区画した。そして、左側の領域２２１には低抵抗層２２の伝導帯の下端２２２、不純物準位２２３及び価電子帯の上端２２４を示した。また、中央の領域２３１には電子放出層２３の伝導帯の下端２３２、不純物準位２３３及び価電子帯の上端２３４を示した。そして、右側の領域２４１には真空準位２４２の位置を示した。

また、図３は、エミッタ基板２１の上に電子放出層２３のみを積層したエミッタ２のエネルギーバンドの一例である。図３の縦方向の位置は、図２と同様にエネルギー準位に対応している。また、表面に対応する縦線２４０に対して右側には真空準位２４２の位置を示し、左側には電子放出層２３のエネルギーバンドを示した。

同様に、図４は、エミッタ基板２１の上に低抵抗層２２のみを積層したエミッタのエネルギーバンドの一例である。図４の縦方向の位置は、図２と同様にエネルギー準位に対応している。また、表面に対応する縦線２４０に対して右側には真空準位２４２の位置を示し、左側には低抵抗層２２のエネルギーバンドを示した。なお、図３及び図４において用いた符号のうち、図２と同一の符号は、特に示さない限り図２と同様の構成要素等を表す。

図２〜図４より知られるように、低抵抗層２２を構成するダイヤモンド半導体の不純物準位２２３は、電子放出層２３を構成するダイヤモンド半導体の不純物準位２３３よりも伝導帯の下端２２２、２３２に近い位置に形成される。そのため、低抵抗層２２は、電子放出層２３に比べてホッピング伝導が起き易く、抵抗が小さくなる。それ故、図３に示すように低抵抗層２２を設けない場合に比べて、本例のエミッタ２（図２参照）は、エミッタ基板２１とエミッタ表面２４との間の厚み方向の内部抵抗を低減することができる。

また、図４より知られるように、低抵抗層２２を構成するダイヤモンド半導体をエミッタ表面２４に露出させると、エミッタ表面２４の近傍において、伝導帯の下端２２２に上向きの曲がり２２５が生じる。そのため、電子６がエミッタ表面２４から放出されにくくなり、熱電子電流を増大させにくくなる。これは、リンをドナーとして含有するダイヤモンド半導体は、エミッタ表面２４に露出させた場合に欠陥準位が形成されやすい性質を有するためと考えられる。一方、図２及び図３に示すように、窒素をドナーとして含有するダイヤモンド半導体は、エミッタ表面２４に露出させた場合に欠陥準位が形成されにくく、エミッタ表面２４の近傍において、伝導帯の曲がりが生じにくい。それ故、図４に示すように低抵抗層２２の上に電子放出層２３を積層しない場合に比べて、本例のエミッタ２はエミッタ表面２４近傍における障壁を低減でき、熱電子電流を増大させ易くなる。

そして、本例のエミッタ２は、電子放出層２３の膜厚が４０ｎｍ以下である。かかる構成を有することにより、熱電子発電素子１は、熱電子電流を格段に増大させることができる。

また、本例のエミッタ２は、コレクタ３に対面するエミッタ表面２４が水素終端されている。そのため、エミッタ２の内部において熱励起された電子６がエミッタ表面２４から放出され易くなる。その結果、熱電子電流をより増大させ易くなり、発電効率をより向上させることができる。

また、エミッタ２は、エミッタ基板２１とエミッタ表面２４との間の厚み方向における内部抵抗が１Ωｃｍ^２以下であり、コレクタ３は、コレクタ基板３１とエミッタ２に対面するコレクタ表面３４との間の厚み方向における内部抵抗が１Ωｃｍ^２以下である。そのため、熱電子発電素子１の発電効率をより向上させることができる。

（実施例２）
本例は、実施例１における電子放出層２３の膜厚を種々の厚みに変更した例である。本例においては、実施例１と同様の成膜条件を用い、表１に示すように、膜厚が２０ｎｍ、４０ｎｍ、６０ｎｍ及び１０００ｎｍとなるように電子放出層２３を形成したエミッタ２（試料１〜試料４）を作成した。その他は実施例１と同様である。

上述のように作製した試料１〜試料４について、以下の方法により熱電子放出性能の評価を行った。

まず、真空容器内に配置されたカソード電極に試料を取り付け、カソード電極とエミッタ基板２１とを電気的に接触させた。次いで、真空容器内の圧力が１×１０^−５Ｐａ以下となるまで真空容器内の排気を行った。真空装置内の排気が完了した後、試料を６００℃まで加熱し、カソード電極と、間隙を介してカソード電極に対面して配置されたアノード電極との間に電圧を印加し、両電極の間に電界強度が０．０２５Ｖ／μｍとなる電界を形成させた。そして、試料から発生した熱電子電流を測定した。

なお、上述した方法により得られる熱電子電流の大きさは、各々の試料をエミッタ２として熱電子発電素子１を構成したときの熱電子電流の大きさに概ね比例すると考えられる。

表１及び図５に、各試料から発生した熱電子電流の大きさをエミッタ表面２４の単位面積当たりの電流密度に換算した結果を示す。なお、図５の縦軸は熱電子電流の電流密度であり、横軸は電子放出層２３の膜厚である。また、表１には、試料１〜試料４との比較のために、エミッタ基板２１と電子放出層２３とを積層させた試料１１及びエミッタ基板２１と低抵抗層２２とを積層させた試料１２について、同様の評価を行った結果を示す。なお、試料１１における電子放出層２３の膜厚は２．０μｍであり、窒素のドーパント濃度は３×１０^２０ｃｍ^−３である。また、試料１２における低抵抗層２２の膜厚は２．５μｍであり、リンのドーパント濃度は１×１０^２０ｃｍ^−３である。

表１及び図５より知られるように、電子放出層２３の膜厚が４０ｎｍ以下となる試料１及び試料２は、膜厚が４０ｎｍを超える試料３及び試料４や、低抵抗層２２を有さない試料１１、電子放出層２３を有さない試料１２に比べて、熱電子電流の電流密度が格段に大きくなった。

また、表１より知られるように、試料３と試料１１とが同程度の電流密度を示した。このことから、電子放出層２３の膜厚が６０ｎｍ以上の場合には、電子放出層２３の内部抵抗が熱電子放出性能に影響し、低抵抗層２２と電子放出層２３とを積層させた効果が得られなくなっていると推測できる。従って、エミッタ基板２１上に低抵抗層２２と電子放出層２３とを積層させ、熱電子電流を増大させる作用効果を得るためには、電子放出層２３の膜厚を４０ｎｍ以下とすることが必要である。

なお、実施例１及び実施例２には、エミッタ基板２１とエミッタ表面２４との間の厚み方向の内部抵抗が約０．７Ωｃｍ^２であるエミッタ２の例を示したが、内部抵抗が１Ωｃｍ^２以下であれば実施例１及び２と同様の作用効果を示すものと推測できる。これは、以下の考え方による。

熱電子発電素子１の発電特性は、例えばＧ．Ｗ．サットン『直接エネルギー変換』（好学社、１９６８年）に記載されているように、以下の式（１）及び式（２）のように表すことができる。

Ｗ_ｏ＝ＡＶ_ｏＴ_Ｅ ^２ｅｘｐ｛−ｅ（Ｖ_ｏ＋Φ_Ｅ）／ｋＴ_Ｅ｝ ・・・（１）
Ｊ_ｏ＝ＡＴ_Ｅ ^２ｅｘｐ｛−ｅ（Ｖ_ｏ＋Φ_Ｅ）／ｋＴ_Ｅ｝ ・・・（２）

なお、上記式（１）及び式（２）において使用した記号の意味は以下の通りである。
Ｗ_ｏ（Ｗ／ｃｍ^２）：単位面積当たりの最大出力密度
Ｊ_ｏ（Ａ／ｃｍ^２）：最大出力密度が得られるときの熱電子電流の電流密度
Ｖ_ｏ（Ｖ）：最大出力密度が得られるときの電圧
Ｔ_Ｅ（Ｋ）：エミッタの温度
Φ_Ｅ（ｅＶ）：エミッタの仕事関数
Ａ（Ａ／ｃｍ^２Ｋ^２）：リチャードソン定数
ｅ（Ｃ）：電気素量
ｋ（Ｊ／Ｋ）：ボルツマン定数

実施例１におけるエミッタ２及びコレクタ３を想定した場合、エミッタ２の仕事関数Φ_Ｅは１．７ｅＶであり、コレクタ３の仕事関数Φ_Ｃは１．７ｅＶである。また、エミッタ２の温度Ｔ_Ｅを８７３Ｋと仮定し、コレクタ３の温度Ｔ_Ｃを６７３Ｋと仮定する。また、リチャードソン定数Ａは１２０Ａ／ｃｍ^２Ｋ^２とした。

これらの値及び上記式（１）等に基づいて数値的にＶ_ｏを求めると、Ｖ_ｏは約０．０７５Ｖとなる。次に、得られたＶ_ｏの値から上記式（２）を用いてＪ_ｏを算出する。ここで、エミッタ２及びコレクタ３の内部抵抗をＲ（Ωｃｍ^２）と仮定すると、内部抵抗Ｒに由来する損失Ｌ（Ｗ／ｃｍ^２）は、得られたＪ_ｏの値を用いて、Ｌ＝Ｊ_ｏ ^２Ｒと表すことができる。以上により得られた損失Ｌを最大出力密度Ｗ_ｏから差し引くことにより、内部抵抗がＲのときの実効的な出力密度Ｗ（Ｗ／ｃｍ^２）を算出することができる。

図６に、種々の内部抵抗Ｒを仮定したときの実効的な出力密度Ｗの値をプロットしたグラフを示す。なお、図６の横軸は仮定した内部抵抗Ｒの値であり、対数スケールにより表示している。また、縦軸は実効的な出力密度Ｗの値である。図６より知られるように、内部抵抗Ｒが１Ωｃｍ^２以下の場合には、実効的な出力密度Ｗは内部抵抗Ｒの値によらず一定の値となっている。このことは、内部抵抗Ｒが１Ωｃｍ^２以下の場合には、損失Ｌは最大出力密度Ｗ_ｏに対して無視できるほど小さくなることを示している。

一方、内部抵抗Ｒが１Ωｃｍ^２を超える場合には、実効的な出力密度Ｗが内部抵抗Ｒの増大に伴って減少しており、損失Ｌの影響によって実効的な出力密度Ｗが減少していることを示している。

以上の解析から、エミッタ２及びコレクタ３の内部抵抗が１Ωｃｍ^２以下であれば、内部抵抗に由来する損失を十分に低減できると推測できる。なお、上述した解析は、エミッタ２の温度Ｔ_Ｅを８７３Ｋ、コレクタ３の温度Ｔ_Ｃを６７３Ｋと仮定して行っているが、エミッタ２の温度Ｔ_Ｅ及びコレクタ３の温度Ｔ_Ｃが変化しても同様の傾向を示すものと考えられる。

また、実施例１及び実施例２には、エミッタ基板２１の上に低抵抗層２２を直接積層させた例を示したが、エミッタ基板２１と低抵抗層２２との間に界面中間層を具備させる構成をとることもできる。例えば、炭化チタンよりなる界面中間層を形成させる場合には、以下の方法をとることができる。

まず、エミッタ基板２１の上に、蒸着によりチタン薄膜を作製する。次いで、低抵抗層２２及び電子放出層２３をマイクロ波プラズマＣＶＤ法等により作製する。これにより、チタン薄膜と低抵抗層２２に含まれる炭素とが反応し、炭化チタンよりなる界面中間層が形成される。

炭化チタンよりなる界面中間層を形成する場合には、界面中間層を形成しない場合に比べて、エミッタ基板２１とエミッタ表面２４との間の厚み方向の内部抵抗をより低減することができる。そのため、熱電子電流をより増大させることができ、発電効率をより向上させることができる。

１ 熱電子発電素子
２ エミッタ
２１ エミッタ基板
２２ 低抵抗層
２３ 電子放出層
３ コレクタ
３１ コレクタ基板

Claims (6)

1. 電気伝導性を有するエミッタ基板（２１）と、該エミッタ基板（２１）に積層され、リンをドナーとして含有するｎ型ダイヤモンド半導体よりなる低抵抗層（２２）と、該低抵抗層（２２）に積層され、窒素をドナーとして含有するｎ型ダイヤモンド半導体よりなる電子放出層（２３）とを有し、熱電子を発生させるエミッタ（２）と、
   電気伝導性を有するコレクタ基板（３１）を少なくとも有し、上記エミッタ（２）に対面して間隙（ｄ）を介して配置され上記熱電子を収集するコレクタ（３）とを有し、
   上記電子放出層（２３）の膜厚が４０ｎｍ以下であることを特徴とする熱電子発電素子（１）。
2. 上記エミッタ（２）は、上記コレクタ（３）に対面するエミッタ表面（２４）が水素終端されていることを特徴とする請求項１に記載の熱電子発電素子（１）。
3. 上記エミッタ（２）は、上記エミッタ基板（２１）と上記エミッタ表面（２４）との間の厚み方向における内部抵抗が１Ωｃｍ^２以下であり、上記コレクタ（３）は、上記コレクタ基板（３１）と上記エミッタ（２）に対面するコレクタ表面（３４）との間の厚み方向における内部抵抗が１Ωｃｍ^２以下であることを特徴とする請求項１また２に記載の熱電子発電素子（１）。
4. 上記エミッタ基板（２１）は、Ｓｉ、Ｔｉ、Ｍｏ、Ｉｒ、Ｔａ、Ｗ、Ｒｕ、ＣｒまたはＰｔのいずれかより構成されていることを特徴とする請求項１〜３のいずれか１項に記載の熱電子発電素子（１）。
5. 上記エミッタ基板（２１）と上記低抵抗層（２２）との間に界面中間層を有しており、該界面中間層は、その厚み方向の抵抗と、上記エミッタ基板（２１）との間の界面抵抗と、上記低抵抗層（２２）との間の界面抵抗との和が、上記エミッタ基板（２１）と上記低抵抗層（２２）との間の界面抵抗よりも小さくなるよう構成されていることを特徴とする請求項１〜４のいずれか１項に記載の熱電子発電素子（１）。
6. 上記界面中間層は、金属炭化物より構成されていることを特徴とする請求項５に記載の熱電子発電素子（１）。

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