JP2015046873A - 撮像装置、およびその動作方法 - Google Patents

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Abstract

【課題】画素回路の出力値を補正することのできる撮像装置を提供する
【解決手段】画素回路と、電流検出回路と、Ａ／Ｄコンバータと、記憶回路部と、演算回路部と、を有し、画素回路は、トランジスタと、電荷蓄積部と、受光素子と、を有し、記憶回路部は単数または複数であり、複数の異なる照度において、受光素子が電荷蓄積部に蓄積する電位の情報が格納された第１のルックアップテーブルと、電荷蓄積部に供給される複数の異なる電位に対し、電荷蓄積部にゲート電極層が接続されるトランジスタの電流検出回路およびＡ／Ｄコンバータを介した出力値の情報が格納された第２のルックアップテーブルと、演算回路部から出力される画像情報が格納される領域と、を有する構成とする。
【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、シンチレータを有する撮像装置に関する。
医療現場では、患者の特定部位にＸ線を照射し、当該特定部位を透過したＸ線によってＸ線フィルムを感光し、現像することで当該特定部位の内部の様子を可視化する写真技術を用いた医療用画像診断装置が広く普及している。
上記Ｘ線フィルムを用いた方法では、Ｘ線フィルムを保管するスペースの確保が必要なことや、その管理が煩雑であるため、画像の電子化が進められている。画像を電子化する方法の一つとして、イメージングプレートを用いる方法が知られている。イメージングプレートをＸ線フィルムと同様にＸ線で感光させ、当該イメージングプレートから発せられる光をスキャナで検出することにより、電子化された画像を得ることができる。
イメージングプレートは、Ｘ線の照射によって光を発する特性（輝尽性）を有する材料（輝尽性蛍光体）が塗布された板であり、Ｘ線フィルムよりもＸ線吸収差の検出感度が高い。また、Ｘ線照射の情報を消去することができ、繰り返して使用することができる。しかしながら、イメージングプレートで取得できる情報はアナログ情報であり、それを電子化するにはデジタル化処理をするという工程が残されていた。
そのため、近年では、デジタルデータを直接取得できるフラットパネルディテクタが注目されている（例えば、特許文献１、２）。フラットパネルディテクタは、直接方式と間接方式の二方式があり、直接方式はＸ線検出素子を用いてＸ線を電荷に直接変換する方式であり、間接方式はＸ線をシンチレータによって可視光に変換し、その光をフォトダイオードで電荷に変換する方式である。いずれの方式においても、フラットパネルディテクタは、マトリクス状に配置された複数の画素回路を有している。
特開平２−１６４０６７号公報 特開２００２−１５１６６９号公報
フラットパネルディテクタの画素回路を構成するトランジスタには半導体材料や絶縁材料が含まれており、エネルギーの強いＸ線等の放射線が当該半導体材料や当該絶縁材料に照射されると欠陥準位などが生成し、トランジスタの電気特性を変動させてしまう。
このような現象は、光電変換材料やシンチレータを透過してしまう微量の放射線によっても起こりうる。したがって、フラットパネルディテクタで得られるデータの信頼性が低下してしまう。
上記問題点を顧み、本発明の一態様では、画素回路の出力値を補正する撮像装置を提供することを目的の一つとする。または、画素回路が有するトランジスタの電気特性を読み取る動作を制御するためのプログラムを有する撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、画素回路の出力値を補正する撮像装置の動作方法を提供することを目的の一つとする。または、画素回路が有するトランジスタの電気特性を読み取る撮像装置の動作方法を提供することを目的の一つとする。または、新規な撮像装置などの動作方法を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画素回路に酸化物半導体を用いたトランジスタを有し、Ｘ線等の放射線を用いて画像を取得する撮像装置、および当該撮像装置の動作方法に関する。
本発明の一態様は、画素回路と、電流検出回路と、Ａ／Ｄコンバータと、記憶回路部と、演算回路部と、を有し、画素回路は、トランジスタと、電荷蓄積部と、受光素子と、を有し、記憶回路部は単数または複数であり、複数の異なる照度において、受光素子が電荷蓄積部に蓄積する電位の情報が格納された第１のルックアップテーブルと、電荷蓄積部に供給される複数の異なる電位に対し、電荷蓄積部にゲートが電気的に接続されるトランジスタの電流検出回路およびＡ／Ｄコンバータを介した出力値の情報が格納された第２のルックアップテーブルと、演算回路部から出力される画像情報が格納される領域と、を有することを特徴とする撮像装置である。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
上記記憶回路部には、第２のルックアップテーブルの情報を取得するプログラムが格納されていてもよい。
また、上記画素回路は、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタを有し、第１のトランジスタのソースまたはドレインの一方は、受光素子の一方の電極と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、電荷蓄積部と電気的に接続され、第２のトランジスタのゲートは、電荷蓄積部と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの他方は第１の配線に電気的に接続され、第３のトランジスタのソースまたはドレインの他方は第２の配線に電気的に接続され、第１のトランジスタのゲートは第３の配線に電気的に接続され、第３のトランジスタのゲートは第４の配線に電気的に接続され、受光素子の他方の電極は第５の配線に電気的に接続され、電流検出回路は第２の配線に電気的に接続されている構成とすることができる。
また、上記画素回路が有するトランジスタは酸化物半導体を用いて形成されていることが好ましい。
また、第２のルックアップテーブルには、第５の配線から受光素子および第１のトランジスタを介して電荷蓄積部に供給する複数の異なる電位に対する、第２のトランジスタの電流検出回路およびＡ／Ｄコンバータを介した出力値を格納することができる。
また、上記プログラムは、第１のトランジスタおよび第３のトランジスタをオンし、第５の配線に複数の異なる電位を供給し、当該複数の異なる電位に対する第２のトランジスタの電流検出回路およびＡ／Ｄコンバータを介した出力を取得する動作を行うことができる。
上記画素回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを有し、第１のトランジスタのソースまたはドレインの一方は、受光素子の一方の電極と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、電荷蓄積部と電気的に接続され、第２のトランジスタのゲートは、電荷蓄積部と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、電荷蓄積部と電気的に接続され、第２のトランジスタのソースまたはドレインの他方は第１の配線に電気的に接続され、第３のトランジスタのソースまたはドレインの他方は第２の配線に電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第７の配線と電気的に接続され、第１のトランジスタのゲートは第３の配線に電気的に接続され、第３のトランジスタのゲートは第４の配線に電気的に接続され、第４のトランジスタのゲートは第５の配線に電気的に接続され、受光素子の他方の電極は第６の配線に電気的に接続され、電流検出回路は第２の配線に電気的に接続されている構成としてもよい。
上記画素回路が有するトランジスタは酸化物半導体を用いて形成されていることが好ましい。
また、第２のルックアップテーブルには、第７の配線から電荷蓄積部に供給する複数の異なる電位に対する、第２のトランジスタの電流検出回路およびＡ／Ｄコンバータを介した出力値を格納することができる。
また、上記プログラムは、第３のトランジスタおよび第４のトランジスタをオンし、第７の配線に複数の異なる電位を供給し、当該複数の異なる電位に対する第２のトランジスタの電流検出回路およびＡ／Ｄコンバータを介した出力を取得する動作を行うことができる。
また、当該撮像装置は、受光素子上にシンチレータが形成された構成とすることができる。
また、上記受光素子には、フォトダイオード、または、一対の電極間に半導体層を有する可変抵抗素子を用いることができる。
また、上記演算回路部は、撮像前にプログラムを動作させて第２のルックアップテーブルの情報を取得し、撮像時において、電流検出回路の出力値に対する電荷蓄積部の電位を第２のルックアップテーブルから読み出し、当該電位に対する照度を第１のルックアップテーブルから読み出し、当該照度に関する信号を記憶回路部に入力し、当該記憶回路部から当該信号を出力する動作を行うことができる。
本発明の一態様により、画素回路の出力値を補正する撮像装置を提供することができる。または、画素回路が有するトランジスタの電気特性を読み取る動作を制御するためのプログラムを有する撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、画素回路の出力値を補正する撮像装置の動作方法を提供することができる。または、画素回路が有するトランジスタの電気特性を読み取る撮像装置の動作方法を提供することができる。または、新規な撮像装置などの動作方法を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
撮像装置を説明するブロック図。 撮像装置の動作方法を説明するフローチャート。 画素回路の構成を説明する図。 画素回路と配線の接続形態を説明する図。 画素回路の動作を説明するタイミングチャート。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路と配線の接続形態を説明する図。 電流検出回路およびその動作を説明する図。 撮像装置を説明するブロック図。 撮像装置を説明するブロック図。 撮像装置の動作方法を説明するフローチャート。 グローバルシャッタ方式とローリングシャッタ方式の動作を説明するタイミングチャート。 画素回路のレイアウトを説明する上面図および断面図。 画素回路のレイアウトを説明する上面図および断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 画素回路の構成を説明する図。 撮像システムの構成を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略することがある。
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、またはアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
（実施の形態１）
本実施の形態では、本発明の一態様であるＸ線等の放射線を用いる撮像装置について、図面を参照して説明する。
図１は、本発明の一態様であるＸ線等の放射線を用いる撮像装置１００のブロック図の一例である。撮像装置１００は、フラットパネルディテクタ１０１、電流検出回路２１０、Ａ／Ｄコンバータ２２０、演算回路部３１０、第１の記憶回路部３２０、および第２の記憶回路部３３０を含む。ここで、第１の記憶回路部３２０には、第１のルックアップテーブル３２１、第２のルックアップテーブル３２２、および第２のルックアップテーブルの情報を取得するためのプログラム３２３が格納されている。また、第２の記憶回路部３３０は、演算回路部３１０が出力する画像情報を格納する領域３３１を有している。また、図１においては、撮像装置１００に表示装置４００を含まない構成としているが、当該表示装置を含む構成とすることもできる。
ここで、第１のルックアップテーブル３２１には、フラットパネルディテクタ１０１が有する画素回路において、複数の異なる照度に対して受光素子が電荷蓄積部に蓄積する電位の情報が格納されている。また、第２のルックアップテーブル３２２には、上記電荷蓄積部に供給される複数の異なる電位に対し、当該電荷蓄積部にゲート電極層が接続されるトランジスタの電流検出回路およびＡ／Ｄコンバータを介した出力値の情報が格納されている。
図１において、フラットパネルディテクタ１０１が有する画素回路は電流検出回路２１０に接続され、当該電流検出回路はＡ／Ｄコンバータ２２０に接続される。また、演算回路部３１０は、Ａ／Ｄコンバータ２２０、第１の記憶回路部３２０、第２の記憶回路部３３０、およびフラットパネルディテクタ１０１と接続される。そして、第２の記憶回路部３３０は表示装置４００と接続される。
図２０（Ａ）において、フラットパネルディテクタ１０１が収納されたディテクタユニットの一例を示す。ディテクタユニット９９１には、取っ手９９２が設けられている。なお、ディテクタユニット９９１には、フラットパネルディテクタ１０１だけでなく、撮像装置１００の一部、または、全部が収納されている場合もある。
図２０（Ｂ）には、撮像システム９９８の全体構成図の一例を示す。ディテクタユニット９９１が、台９９５に取り付けられている。ディテクタユニット９９１には、表示装置やコンピュータ９９９が接続されている場合がある。Ｘ線源９９６から照射されたＸ線９９７は被写体９９４を透過し、ディテクタユニット９９１で検出される。
撮像装置１００における撮像の手順を図２に示すフローチャートを用いて説明する。まず、第２のルックアップテーブルを更新するか否かの判断を行う（Ｓ２０１）。第２のルックアップテーブルを更新する場合は、後述する手順を用いて更新を行う（Ｓ２０２）。次に、フラットパネルディテクタ１０１が有する画素回路が照度に応じて電流Ａを出力する（Ｓ２０３）。次に、電流検出回路２１０において、電流Ａは電圧Ｂに変換される（Ｓ２０４）。次に、Ａ／Ｄコンバータ２２０において、電圧Ｂはデジタル信号Ｃに変換される（Ｓ２０５）。次に、演算回路部３１０において、第２のルックアップテーブル３２２からデジタル信号Ｃに対応する電荷蓄積部の電位Ｄを取得する（Ｓ２０６）。次に、演算回路部３１０において、第１のルックアップテーブル３２１から電荷蓄積部の電位Ｄに対応する照度情報Ｅを取得する（Ｓ２０７）。次に、第２の記憶回路部３３０の領域３３１に照度情報Ｅを格納する（Ｓ２０８）。そして、照度情報Ｅを諧調Ｆに変換した画像が表示装置に表示される（Ｓ２０９）。
従来の撮像装置においては、画素回路の出力値（例えばデジタル信号Ｃ）に対する照度情報（例えば照度情報Ｅ）のルックアップテーブルを用いていたため、画素回路の出力を行うトランジスタの電気特性が変動すると当該ルックアップテーブルから読み取る照度情報が不正確となり、正確な画像が得られない問題があった。
本発明の一態様では、画素回路における照度に対する電荷蓄積部の電位からなる第１のルックアップテーブル３２１と電荷蓄積部の電位（ゲート電圧）に対するトランジスタの出力情報からなる第２のルックアップテーブル３２２の二つを用い、第２のルックアップテーブル３２２を撮像前に更新することを特徴とする。第２のルックアップテーブル３２２を更新することで、上記電流Ａを出力するトランジスタの電気特性が経時変化をしたとしても正確な照度情報が得られるため、撮像装置から得られる画像情報の信頼性を高めることができる。特にＸ線などの放射線を用いるフラットパネルディテクタでは、画素回路に用いられるトランジスタのしきい値電圧がシフトするなど、電気特性が変化しやすい。したがって、本発明の一態様を適用することが特に好ましい。
なお、第２のルックアップテーブル３２２の更新間隔は、タイマーやカウンター等を用い、所定の期間や撮影回数などで定めればよい。また、撮影前に毎回更新する設定としてもよい。
次に、撮像装置１００を構成する各要素の詳細について説明する。
本発明の一態様におけるＸ線検出用のフラットパネルディテクタ１０１には、シンチレータを組み合すことができる。シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなり、例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミクスに分散させたものが知られている。
被写体を透過したＸ線等の放射線はシンチレータに入射され、可視光や紫外光などの光（蛍光）に変換される。そして、当該光を画素回路に設けられた受光素子で検知し、画像データを取得する。
図３（Ａ）、（Ｂ）は、フラットパネルディテクタ１０１における画素回路の一例を示す回路図である。
図３（Ａ）に示す回路５５１は、フォトダイオード５２０、第１のトランジスタ５０１、第２のトランジスタ５０２、および第３のトランジスタ５０３を含んだ構成となっている。
第１のトランジスタ５０１のソースまたはドレインの一方は、フォトダイオード５２０のカソードと電気的に接続され、第１のトランジスタ５０１のソースまたはドレインの他方、および第２のトランジスタ５０２のゲートは、配線５０５（ＦＤ）と電気的に接続され、第２のトランジスタ５０２のソースまたはドレインの一方は、第３のトランジスタ５０３のソースまたはドレインの一方と電気的に接続され、第２のトランジスタ５０２のソースまたはドレインの他方は第１の配線５１１（ＧＮＤ）に電気的に接続され、第３のトランジスタ５０３のソースまたはドレインの他方は第２の配線５１２（ＯＵＴ）に電気的に接続され、第１のトランジスタ５０１のゲートは第３の配線５１３（ＴＸ）に電気的に接続され、第３のトランジスタ５０３のゲートは第４の配線５１４（ＳＥ）に電気的に接続され、フォトダイオード５２０のアノードは第５の配線５１５（ＲＳ）に電気的に接続されている。
フォトダイオード５２０は受光素子であり、画素回路に入射した光に応じた電流を生成する動作を行う。第１のトランジスタ５０１は、フォトダイオード５２０による配線５０５（ＦＤ）への電荷蓄積を制御する。第２のトランジスタ５０２は、配線５０５（ＦＤ）の電位に応じた信号を出力する動作を行う。第３のトランジスタ５０３は、読み出し時に画素回路の選択を制御する。
なお、配線５０５（ＦＤ）は、フォトダイオード５２０が受ける光の量に応じて変化する電荷を保持する、所謂電荷蓄積部である。実質的な電荷蓄積部は、配線５０５（ＦＤ）と電気的に接続される第１のトランジスタ５０１のソース領域またはドレイン領域近傍の空乏層容量、配線５０５（ＦＤ）の配線容量、配線５０５（ＦＤ）と電気的に接続される第２のトランジスタ５０２のゲート容量などである。また、配線５０５（ＦＤ）と第１の配線５１１（ＧＮＤ）との間に容量素子を設けてもよい。
第１の配線５１１（ＧＮＤ）は、基準電位（例えばＧＮＤ）を設定する信号線である。第２の配線５１２（ＯＵＴ）は、回路５５１で得られた情報を出力するための信号線である。第３の配線５１３（ＴＸ）は、第１のトランジスタ５０１を制御するための信号線である。第４の配線５１４（ＳＥ）は、第３のトランジスタ５０３を制御するための信号線である。第５の配線５１５（ＲＳ）は、配線５０５（ＦＤ）をリセットするための信号線である。なお、回路５５１における第５の配線５１５（ＲＳ）は、配線５０５（ＦＤ）への電荷蓄積を行うための信号線でもある。
また、画素回路は、図３（Ｂ）に示す構成であってもよい。図３（Ｂ）に示す回路５５２は、図３（Ａ）に示す回路５５１と構成要素は同じであるが、フォトダイオード５２０のアノードが第１のトランジスタ５０１のソースまたはドレインの一方と電気的に接続され、フォトダイオード５２０のカソードが第５の配線５１５（ＲＳ）と電気的に接続される点で異なる。
なお、図３（Ａ）、（Ｂ）に示す各回路を画素回路１１０として用い、画素回路１１０をｍ行ｎ列（ｍ、ｎはともに１以上の整数）のマトリクス状に配置した場合の各配線との接続形態の一例は図４に示すようになる。
次に、図３（Ａ）、（Ｂ）に示す各素子の構成について説明する。
フォトダイオード５２０には、シリコン半導体などでｐｎ型やｐｉｎ型の接合を形成した素子を用いることができる。シンチレータが可視光を発する場合は、ｉ型の半導体層を非晶質シリコンで形成したｐｉｎ型フォトダイオードを用いることが好ましい。非晶質シリコンは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
なお、ｉ型の半導体とは、フェルミ準位がバンドギャップの中央に位置する所謂真性半導体の他、半導体に含まれるｐ型を付与する不純物、またはｎ型を付与する不純物がそれぞれ１×１０２０ａｔｏｍｓ／ｃｍ３以下の濃度であり、暗伝導度に対して光伝導度が高い半導体を指す。
第１のトランジスタ５０１、第２のトランジスタ５０２、および第３のトランジスタ５０３は、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導体を用いて形成することも可能であるが、酸化物半導体を用いたトランジスタで形成することが好ましい。酸化物半導体でチャネル形成領域を形成したトランジスタは、極めてオフ電流が低い特性を示す特徴を有している。
特に、配線５０５（ＦＤ）と接続されている第１のトランジスタ５０１のリーク電流が大きいと、配線５０５（ＦＤ）に蓄積された電荷が保持できる時間が十分でなくなる。したがって、当該トランジスタに酸化物半導体を用いたトランジスタを使用することで、フォトダイオードを介した不要な電荷の流出を防止することができる。
また、第２のトランジスタ５０２および第３のトランジスタ５０３においても、リーク電流が大きいと、第１の配線５１１（ＧＮＤ）または第２の配線５１２（ＯＵＴ）に不必要な電荷の出力が起こるため、これらのトランジスタとして、酸化物半導体でチャネル形成領域を形成したトランジスタを用いることが好ましい。
また、第２のトランジスタ５０２に極めてオフ電流の低い酸化物半導体を用いたトランジスタを用いることで、撮像のダイナミックレンジを拡大することができる。図３（Ａ）に示す画素回路構成では、フォトダイオード５２０に入射される光の強度が大きいときに第２のトランジスタ５０２のゲート電位が小さくなる。また、図３（Ｂ）に示す画素回路構成では、フォトダイオード５２０に入射される光の強度が小さいときに第２のトランジスタ５０２のゲート電位が小さくなる。酸化物半導体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、図３（Ｂ）に示す画素回路構成においては、第２のトランジスタ５０２のゲート電位が比較的小さいとき、すなわち、シンチレータからフォトダイオードに照射される光の強度が小さい場合においても十分なダイナミックレンジを得られる。つまり、シンチレータが発する光の強度は小さくてもよいことになるため、被写体に照射するＸ線強度を小さくすることができ、生体に対する放射線の悪影響を低減させることができる。また、撮像装置の消費電力を低減させることができる。
次に、図３（Ａ）の回路５５１の動作の例について図５（Ａ）に示すタイミングチャートを用いて説明する。
図５（Ａ）では簡易に説明するため、各配線の電位は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。なお、図に示す信号６０１は第５の配線５１５（ＲＳ）の電位、信号６０２は第３の配線５１３（ＴＸ）の電位、信号６０３は第４の配線５１４（ＳＥ）の電位、信号６０４は配線５０５（ＦＤ）の電位、信号６０５は第２の配線５１２（ＯＵＴ）の電位に相当する。
時刻Ａにおいて、第５の配線５１５（ＲＳ）の電位（信号６０１）を”Ｈｉｇｈ”、第３の配線５１３（ＴＸ）の電位（信号６０２）を”Ｈｉｇｈ”とすると、フォトダイオード５２０に順方向バイアスが印加され、配線５０５（ＦＤ）の電位（信号６０４）が”Ｈｉｇｈ”となる。すなわち、電荷蓄積部の電位は第５の配線５１５（ＲＳ）の電位に初期化され、リセット状態となる。以上がリセット動作の開始である。なお、第２の配線５１２（ＯＵＴ）の電位（信号６０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、第５の配線５１５（ＲＳ）の電位（信号６０１）を”Ｌｏｗ”、第３の配線５１３（ＴＸ）の電位（信号６０２）を”Ｈｉｇｈ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、フォトダイオード５２０には逆方向バイアスが印加されるため、逆方向電流により、配線５０５（ＦＤ）の電位（信号６０４）が低下し始める。フォトダイオード５２０は、光が照射されると逆方向電流が増大するので、照射される光の量に応じて配線５０５（ＦＤ）の電位（信号６０４）の低下速度は変化する。すなわち、フォトダイオード５２０に照射する光の量に応じて、第２のトランジスタ５０２のソースとドレイン間のチャネル抵抗が変化する。
なお、ここでフォトダイオード５２０に照射される光とは、シンチレータによってＸ線等の放射線から変換された光を指す。
時刻Ｃにおいて、第３の配線５１３（ＴＸ）の電位（信号６０２）を”Ｌｏｗ”とすると蓄積動作が終了し、配線５０５（ＦＤ）の電位（信号６０４）は一定となる。ここで、当該電位は、蓄積動作中にフォトダイオード５２０が生成した電荷量により決まる。すなわち、フォトダイオード５２０に照射されていた光の量に応じて変化する。また、第１のトランジスタ５０１は、酸化物半導体層でチャネル形成領域を形成したオフ電流が極めて低いトランジスタで構成されているため、後の選択動作（読み出し動作）を行うまで、配線５０５（ＦＤ）の電位を一定に保つことが可能である。
なお、第３の配線５１３（ＴＸ）の電位（信号６０２）を”Ｌｏｗ”とする際に、第３の配線５１３（ＴＸ）と配線５０５（ＦＤ）との間における寄生容量により、配線５０５（ＦＤ）の電位に変化が生じることがある。当該電位の変化量が大きい場合は、蓄積動作中にフォトダイオード５２０が生成した電荷量を正確に取得できないことになる。当該電位の変化量を低減するには、第１のトランジスタ５０１のゲート−ソース（もしくはゲート−ドレイン）間容量を低減する、第２のトランジスタ５０２のゲート容量を増大する、配線５０５（ＦＤ）に保持容量を設ける、などの対策が有効である。なお、本実施の形態では、これらの対策により当該電位の変化を無視できるものとしている。
時刻Ｄに、第４の配線５１４（ＳＥ）の電位（信号６０３）を”Ｈｉｇｈ”にすると、第３のトランジスタ５０３が導通して選択動作が開始され、第１の配線５１１（ＧＮＤ）と第２の配線５１２（ＯＵＴ）が、第２のトランジスタ５０２と第３のトランジスタ５０３とを介して導通する。そして、第２の配線５１２（ＯＵＴ）の電位（信号６０５）は、低下していく。なお、第２の配線５１２（ＯＵＴ）のプリチャージは、時刻Ｄ以前に終了しておけばよい。ここで、第２の配線５１２（ＯＵＴ）の電位（信号６０５）が低下する速さは、第２のトランジスタ５０２のソースとドレイン間の電流に依存する。すなわち、蓄積動作中にフォトダイオード５２０に照射されている光の量に応じて変化する。
時刻Ｅにおいて、第４の配線５１４（ＳＥ）の電位（信号６０３）を”Ｌｏｗ”にすると、第３のトランジスタ５０３が遮断されて選択動作は終了し、第２の配線５１２（ＯＵＴ）の電位（信号６０５）は、一定値となる。ここで、一定値となる値は、フォトダイオード５２０に照射されていた光の量に応じて変化する。したがって、第２の配線５１２（ＯＵＴ）の電位を取得することで、蓄積動作中にフォトダイオード５２０に照射されていた光の量を知ることができる。
より具体的には、フォトダイオード５２０に照射されている光が強いと、配線５０５（ＦＤ）の電位は低くなり、第２のトランジスタ５０２のゲート電圧は低くなるので、第２の配線５１２（ＯＵＴ）の電位（信号６０５）はゆっくりと低下する。したがって、第２の配線５１２（ＯＵＴ）からは比較的高い電位を読み出すことができる。
逆に、フォトダイオード５２０に照射されている光が弱いと、配線５０５（ＦＤ）の電位は高くなり、第２のトランジスタ５０２のゲート電圧は高くなるので、第２の配線５１２（ＯＵＴ）の電位（信号６０５）は速く低下する。したがって、第２の配線５１２（ＯＵＴ）からは比較的低い電位を読み出すことができる。
次に、図３（Ｂ）の回路５５２の動作の例について図５（Ｂ）に示すタイミングチャートを用いて説明する。
時刻Ａにおいて、第５の配線５１５（ＲＳ）の電位（信号６０１）を”Ｌｏｗ”、第３の配線５１３（ＴＸ）の電位（信号６０２）を”Ｈｉｇｈ”とすると、フォトダイオード５２０に順方向バイアスが印加され、配線５０５（ＦＤ）の電位（信号６０４）が”Ｌｏｗ”となる。すなわち、電荷蓄積部の電位はリセット状態となる。以上がリセット動作の開始である。なお、第２の配線５１２（ＯＵＴ）の電位（信号６０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、第５の配線５１５（ＲＳ）の電位（信号６０１）を”Ｈｉｇｈ”、第３の配線５１３（ＴＸ）の電位（信号６０２）を”Ｈｉｇｈ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、フォトダイオード５２０には逆方向バイアスが印加されるため、逆方向電流により、配線５０５（ＦＤ）の電位（信号６０４）が増加し始める。フォトダイオード５２０は、光が照射されると逆方向電流が増大するので、照射される光の量に応じて配線５０５（ＦＤ）の電位（信号６０４）の増加速度は変化する。すなわち、フォトダイオード５２０に照射する光の量に応じて、第２のトランジスタ５０２のソースとドレイン間のチャネル抵抗が変化する。
時刻Ｃ以降の動作は、図５（Ａ）のタイミングチャートの説明を参照することができ、時刻Ｅにおいて、第２の配線５１２（ＯＵＴ）の電位（信号６０５）を取得することで、蓄積動作中にフォトダイオード５２０に照射されていた光の量を知ることができる。
また、画素回路は、図６（Ａ）、（Ｂ）に示す構成であってもよい。
図６（Ａ）に示す回路５５３は、回路５５１の構成に第４のトランジスタ５０４が加えられた構成であり、当該トランジスタのゲートは第５の配線５１５（ＲＳ）と電気的に接続され、ソースまたはドレインの一方は配線５０５（ＦＤ）と電気的に接続され、ソースまたはドレインの他方は第７の配線５１７と電気的に接続され、フォトダイオード５２０のアノードが第６の配線５１６に電気的に接続される。ここで、第６の配線５１６はフォトダイオード５２０に常時逆バイアスを印加するための信号線（低電位線）である。また、第７の配線５１７は配線５０５（ＦＤ）を高電位にリセットするための信号線（高電位線）である。
第４のトランジスタ５０４は、配線５０５（ＦＤ）をリセットするためのリセットトランジスタとして機能する。したがって、図３（Ａ）に示す回路５５１とは異なり、フォトダイオード５２０を介したリセット動作は行われず、該フォトダイオードは常時逆バイアスが印加されている。配線５０５（ＦＤ）のリセットは、第５の配線５１５（ＲＳ）の電位を”Ｈｉｇｈ”に制御することで行うことができ、回路５５３は、図３（Ａ）に示す回路５５１と同じく、図５（Ａ）に示すタイミングチャートで動作することができる。
また、図６（Ｂ）に示す回路５５４は、図３（Ｂ）に示す回路５５２の構成に第４のトランジスタ５０４が加えられた構成であり、当該トランジスタのゲートは第５の配線５１５（ＲＳ）と電気的に接続され、ソースまたはドレインの一方は配線５０５（ＦＤ）と電気的に接続され、ソースまたはドレインの他方は第７の配線５１７と電気的に接続され、フォトダイオード５２０のカソードが第６の配線５１６に電気的に接続される。ここで、第６の配線５１６はフォトダイオード５２０に常時逆バイアスを印加するための信号線（高電位線）である。また、第７の配線５１７は配線５０５（ＦＤ）を低電位にリセットするための信号線（低電位線）である。
第４のトランジスタ５０４は、配線５０５（ＦＤ）をリセットするためのリセットトランジスタとして機能する。したがって、図３（Ｂ）に示す回路５５２とは異なり、フォトダイオード５２０を介したリセット動作は行われず、該フォトダイオードは常時逆バイアスが印加されている。配線５０５（ＦＤ）のリセットは、第５の配線５１５（ＲＳ）の電位を”Ｈｉｇｈ”に制御することで行うことができ、回路５５４は、図５（Ｃ）に示すタイミングチャートで動作することができる。
なお、図６（Ａ）、（Ｂ）では、第１のトランジスタ５０１が設けられている構成の例を示したが、本発明の実施形態の一態様は、これに限定されない。図１９（Ａ）、（Ｂ）に示すように、第１のトランジスタ５０１を設けない構成としてもよい。
なお、第４のトランジスタ５０４は、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導体を用いて形成することも可能であるが、リーク電流が大きいと、電荷蓄積部で電荷が保持できる時間が十分でなくなってしまう。したがって、第１のトランジスタ５０１と同じく、オフ電流が極めて小さい特性を有する酸化物半導体で形成したトランジスタを用いることが好ましい。
また、画素回路は、図７に示す構成であってもよい。図７に示す回路５５５は、図６（Ａ）または図６（Ｂ）の構成における受光素子をフォトダイオードから可変抵抗素子５３０に置き換えた構成である。当該可変抵抗素子には、一対の電極と、その一対の電極間に設けられたｉ型の導電型を有する半導体層を用いることができる。
例えば、当該半導体層としてｉ型非晶質シリコン層を用いると、可視光が照射されることにより抵抗が変化するため、フォトダイオードを用いた場合と同様に配線５０５（ＦＤ）の電位を変化させることができ、蓄積動作中に可変抵抗素子５３０に照射されていた光の量を知ることができる。また、ｉ型の導電型を有する半導体層として、バンドギャップが３ｅＶ以上の酸化物半導体層を用いてもよい。当該酸化物半導体層は、紫外光が照射されることにより抵抗が変化するため、配線５０５（ＦＤ）の電位を変化させることができ、蓄積動作中に可変抵抗素子５３０に照射されていた光の量を知ることができる。なお、可変抵抗素子５３０に照射される光の波長を選択するには、シンチレータの種類を変更すればよい。
図７に示す回路５５５は、第６の配線５１６の電位を”Ｌｏｗ”、第７の配線５１７の電位を”Ｈｉｇｈ”とすれば、図５（Ａ）のタイミングチャートに従って動作させることができる。また、第６の配線５１６の電位を”Ｈｉｇｈ”、第７の配線５１７の電位を”Ｌｏｗ”とすることで、図５（Ｃ）のタイミングチャートに従って動作させることができる。
また、画素回路に用いるトランジスタは、図８（Ａ）または図８（Ｂ）に示すように、第１のトランジスタ５０１、第２のトランジスタ５０２、および第３のトランジスタ５０３にバックゲートを設けた構成であってもよい。図８（Ａ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させることができる。また、図８（Ｂ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。なお、図８（Ｂ）においては、バックゲートが第１の配線５１１（ＧＮＤ）と電気的に接続される構成を例示したが、定電位が供給される別の配線と電気的に接続されていてもよい。なお、図８（Ａ）、（Ｂ）では回路５５１においてトランジスタにバックゲートを設けた例を示したが、回路５５２、回路５５３、回路５５４に示す回路の全てのトランジスタにバックゲートを設けてもよい。また、一つの画素回路に含まれるトランジスタに対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲートに定電位を印加する構成、またはバックゲートを設けない構成を必要に応じて任意に組み合わせた回路構成としてもよい。
図９は、図６（Ａ）、（Ｂ）、または図７に示す各回路を画素回路１１０として用い、画素回路１１０をｍ行ｎ列（ｍ、ｎはともに１以上の整数）のマトリクス状に配置した場合の各配線との接続形態の一例である。第７の配線５１７は全ての画素回路で共用することができる。
図１に示す電流検出回路２１０には、例えば図１０（Ａ）に示すような回路を用いることができる。第２の配線５１２（ＯＵＴ）は図１０（Ａ）に示す配線ＭＬに接続され、図１０（Ｂ）に示すようなスイッチ（ＳＷ）をオン動作の後、オフ動作をさせることで出力端子（ＯＵＴ）から照度に応じた電圧信号を得ることができる。また、電流検出回路２１０の出力端子（ＯＵＴ）はＡ／Ｄコンバータ２２０（図１参照）の入力端子に接続され、当該電圧信号はデジタル信号に変換される。
演算回路部３１０は特に限定されず、本発明の一態様の動作が行える構成を有していればよい。
また、第１の記憶回路部３２０および第２の記憶回路部３３０も特に限定されず、揮発性メモリを有する回路、不揮発性メモリを有する回路のどちらであってもよい。例えば、書き換えが任意の間隔で行われる第２のルックアップテーブル３２２を記憶する第１の記憶回路部３２０には不揮発性メモリを有する回路を用い、画像情報（照度情報）の高速な書き込みおよび読み出しが必要とされる第２の記憶回路部３３０には揮発性メモリを有する回路を用いることができる。
なお、図１では第１の記憶回路部３２０および第２の記憶回路部３３０の二つの記憶回路部を有する構成を例示したが、図１１に示すように撮像装置１００が有する記憶回路部を第１の記憶回路部３２０のみとし、当該記憶回路部に第１のルックアップテーブル３２１、第２のルックアップテーブル３２２、第２のルックアップテーブルの情報を取得するためのプログラム３２３、および演算回路部３１０が出力する画像情報を格納する領域３３１を有する構成としてもよい。
また、図１２に示すように、第２のルックアップテーブルの情報を取得するためのプログラム３２３を撮像装置１００の外部の記憶装置３４０等に格納してもよい。例えば、演算回路部３１０を制御するコンピュータ等に接続された記憶媒体などに当該プログラムが格納されていてもよい。
また、図示はしないが、第１のルックアップテーブル３２１、第２のルックアップテーブル３２２、第２のルックアップテーブルの情報を取得するためのプログラム３２３、および演算回路部３１０が出力する画像情報を格納する領域３３１のそれぞれに対して一つずつ記憶回路部を割り当ててもよい。このとき、第１のルックアップテーブル３２１に割り当てる記憶回路部は、リードオンリーメモリ（ＲＯＭ）であってもよい。
次に、画素回路に図３（Ａ）の回路５５１を用いた場合の第２のルックアップテーブル３２２を更新する手順の一例について、図１３に示すフローチャートを用いて説明する。第２のルックアップテーブル３２２の更新はプログラム３２３を演算回路部３１０で実行することで行われる。
まず、第２の配線５１２（ＯＵＴ）の電位をリセットする（Ｓ３０１）。例えば、第２の配線５１２（ＯＵＴ）を高電位にプリチャージすればよい。
次に、第２のルックアップテーブル３２２で規定されている電荷蓄積部に供給される複数の異なる電位を電位Ｘとして、電位Ｘを第５の配線５１５（ＲＳ）に印加するステップ（Ｓ３０３）と、電流検出回路で第２の配線５１２（ＯＵＴ）の電位を電圧信号に変換するステップ（Ｓ３０４）と、Ａ／Ｄコンバータで当該電圧信号をデジタル信号に変換するステップ（Ｓ３０５）と、第２のルックアップテーブル３２２に当該デジタル信号を書き込むステップ（Ｓ３０６）とを繰り返す。
なお、第２のルックアップテーブル３２２への書き込みは、全ての情報を取得した後に行ってもよい。第２のルックアップテーブル３２２に書き込まれた情報は、具体的には第２のトランジスタ５０２の電流―電圧特性に相当する。
上述した第２のルックアップテーブル３２２の更新方法は、画素回路に図３（Ｂ）の回路５５２を用いた場合にも適用できる。
また、画素回路に、図６（Ａ）、（Ｂ）に示す回路５５３、回路５５４、図７に示す回路５５５を用いる場合は、図１３に示す第２のステップ（Ｓ３０２）で第３のトランジスタ５０３および第４のトランジスタ５０４をオンとし、第３のステップ（Ｓ３０３）で電位Ｘを第７の配線５１７に印加する方法を用いればよい。
以上の本発明の一態様を用いることによって、画素回路が有するトランジスタの電気特性が変動しても、補正によって正確な照度情報を得ることができる撮像装置を提供することができる。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、本発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、本発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない本発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、本発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、本発明の一態様が明確であると言える。そして、機能が特定された本発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、本発明の一態様として開示されているものであり、本発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、本発明の一態様として開示されているものであり、本発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、本発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、本発明の一態様として開示されているものであり、本発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面または文章において、その一部分を取り出して、本発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、本発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、本発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、本発明の一態様を構成することは可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で説明した画素回路の駆動方法の一例について説明する。
実施の形態１で説明したように、画素回路の動作は、リセット動作、蓄積動作、および選択動作の繰り返しである。Ｘ線等の放射線を用いた撮像装置においては、生体への影響を考慮し、放射線の照射時間を極力短くすることが好ましい。放射線の照射時間の短縮し、短時間での撮像を実現するためには、全画素回路のリセット動作、蓄積動作、選択動作を速やかに実行することが必要である。
そのため、撮像方法としては、図１４（Ａ）のタイミングチャートに示すようなグローバルシャッタ方式での駆動方法を用いることが好ましい。なお、図１４（Ａ）は、マトリクス状に複数の画素回路を有し、当該画素回路に図３（Ａ）の回路５５１を有する撮像装置を例として、第１行目から最終行の回路５５１のうち、第１行目から第３行目までの動作を説明するものである。なお、下記の動作説明は、図６（Ａ）の回路５５３、図７の回路５５５、および図８（Ａ）、（Ｂ）に示す回路にも適用することができる。
図１４（Ａ）において、信号７０１、信号７０２、信号７０３は、第１行目、第２行目、第３行目の各画素回路に接続された第５の配線５１５（ＲＳ）に入力される信号である。また、信号７０４、信号７０５、信号７０６は、第１行目、第２行目、第３行目の各画素回路に接続された第３の配線５１３（ＴＸ）に入力される信号である。また、信号７０７、信号７０８、信号７０９は、第１行目、第２行目、第３行目の各画素回路に接続された第４の配線５１４（ＳＥ）に入力される信号である。
また、期間７１０は、１回の撮像に要する期間である。また、期間７１１は、各行の画素回路がリセット動作を同時に行っている期間であり、期間７２０は、各行の画素回路が蓄積動作を同時に行っている期間である。なお、選択動作は各行の画素回路で順次行われる。一例として、期間７３１は、第１行目の画素回路が選択動作を行っている期間である。このように、グローバルシャッタ方式では、全画素回路で略同時にリセット動作が行われた後、全画素回路で略同時に蓄積動作が行われ、１行毎に順次読み出し動作が行われる。
つまり、グローバルシャッタ方式では、全ての画素回路において蓄積動作が略同時に行われているため、各行の画素回路における撮像の同時性が確保される。したがって、放射線照射と蓄積動作とを同期させることで、被写体へ放射線を照射する時間を短くすることができる。すなわち、期間７２０のみに放射線照射を行えばよい。
一方、図１４（Ｂ）は、ローリングシャッタ方式を用いた場合のタイミングチャートである。なお、期間８１０は１回の撮像に要する期間である。期間８１１、期間８１２、期間８１３はそれぞれ、第１行目、第２行目、第３行目のリセット期間であり、期間８２１、期間８２２、期間８２３はそれぞれ、第１行目、第２行目、第３行目の蓄積動作期間である。また、期間８３１は、１行目の画素回路が選択動作を行っている期間ある。このように、ローリングシャッタ方式では、蓄積動作が全ての画素回路では同時に行われず、行毎に順次行われるため、各行の画素回路における撮像の同時性が確保されない。したがって、放射線照射と蓄積動作とを同期させたとしても、合計の放射線照射期間８２０がグローバルシャッタ方式よりも長くなってしまう。ただし、高速動作をすることなどによって、ローリングシャッタ方式でも放射線照射時間を短くすることができるため、本発明の一態様の撮像装置の駆動方式として、ローリングシャッタ方式を用いてもよい。
グローバルシャッタ方式を実現するためには、蓄積動作が終了した後も、読み出しまでの間に各画素回路における配線５０５（ＦＤ）の電位を長時間保つ必要がある。配線５０５（ＦＤ）の電位の長時間の保持は、前述したように第１のトランジスタ５０１に極めてオフ電流の低い、チャネル形成領域を酸化物半導体で形成したトランジスタを用いることで実現できる。一方、第１のトランジスタ５０１にチャネル形成領域をシリコン半導体などで形成したトランジスタを適用した場合は、オフ電流が高いために配線５０５（ＦＤ）の電位を長時間保持できず、グローバルシャッタ方式を用いることが困難となる。
以上のように、画素回路にチャネル形成領域を酸化物半導体で形成したトランジスタを用いることでグローバルシャッタ方式を容易に実現することができ、被写体に照射する放射線量が少ない撮像装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、画素回路のレイアウトの一例について、図１５および図１６を用いて説明する。
図１５（Ａ）は、図３（Ａ）に示した回路５５１の上面図を示し、図１５（Ｂ）は、図１５（Ａ）の一点鎖線Ｅ１―Ｅ２における断面図を示す。
回路５５１は、第５の配線５１５（ＲＳ）として機能する導電膜１２１１と、第３の配線５１３（ＴＸ）として機能する導電膜１２１２と、第４の配線５１４（ＳＥ）として機能する導電膜１２１３と、第１の配線５１１（ＧＮＤ）として機能する導電膜１２１４と、第２の配線５１２（ＯＵＴ）として機能する導電膜１２１５を有している。
回路５５１が有するフォトダイオード５２０は、順に積層されたｐ型の半導体膜９１５、ｉ型の半導体膜９１６、およびｎ型の半導体膜９１７を有している。導電膜１２１１は、フォトダイオード５２０のアノードとして機能するｐ型の半導体膜９１５に電気的に接続されている。
回路５５１が有する導電膜１２１８は、第１のトランジスタ５０１のゲート電極として機能しており、さらに、導電膜１２１２に電気的に接続されている。導電膜１２１９は、第１のトランジスタ５０１のソース電極またはドレイン電極の一方として機能する。導電膜１２２０は、第１のトランジスタ５０１のソース電極またはドレイン電極の他方として機能する。導電膜１２２１は、ｎ型の半導体膜９１７と、導電膜１２１９とに電気的に接続されている。導電膜１２２２は、第２のトランジスタ５０２のゲート電極として機能しており、さらに、導電膜１２２０に電気的に接続されている。
回路５５１が有する導電膜１２２３は、第２のトランジスタ５０２のソース電極またはドレイン電極の一方として機能する。導電膜１２２４は、第２のトランジスタ５０２のソース電極またはドレイン電極の他方、および第３のトランジスタ５０３のソース電極またはドレイン電極の一方として機能する。導電膜１２１４は、第３のトランジスタ５０３のソース電極またはドレイン電極の他方として機能する。導電膜１２１３は、第３のトランジスタ５０３のゲート電極としても機能する。導電膜１２２５は、導電膜１２２３および導電膜１２１４に電気的に接続されている。
なお、図１５では、回路５５１が有する導電膜１２２６は、第５の配線５１５（ＲＳ）として機能する導電膜１２１１に電気的に接続されている。また、回路５５１が有する導電膜１２２７は、第３の配線５１３（ＴＸ）として機能する導電膜１２１２に電気的に接続されている。
導電膜１２１３、導電膜１２１８、導電膜１２２２、導電膜１２２５、導電膜１２２６、導電膜１２２７は、絶縁表面上に形成された一つの導電膜を所望の形状に加工することで形成することができる。導電膜１２１３、導電膜１２１８、導電膜１２２２、導電膜１２２５、導電膜１２２６、導電膜１２２７上にはゲート絶縁膜１２２８が形成されている。さらに、導電膜１２１１、導電膜１２１２、導電膜１２１４、導電膜１２１５、導電膜１２１９、導電膜１２２０、導電膜１２２３、導電膜１２２４は、ゲート絶縁膜１２２８上に形成された一つの導電膜を所望の形状に加工することで形成することができる。
また、導電膜１２１１、導電膜１２１２、導電膜１２１４、導電膜１２１５、導電膜１２１９、導電膜１２２０、導電膜１２２３、導電膜１２２４の上には、絶縁膜１２８１および絶縁膜１２８２が形成されている。絶縁膜１２８１および絶縁膜１２８２の上に、導電膜１２２１が形成される。
第１のトランジスタ５０１の半導体層１２５０には、酸化物半導体を用いることが好ましい。フォトダイオード５２０に光が照射されることにより生成された電荷を電荷蓄積部で長時間保持するためには、電荷蓄積部と電気的に接続される第１のトランジスタ５０１をオフ電流が極めて低いトランジスタで構成する必要がある。そのため、半導体層１２５０として酸化物半導体材料を用いることで回路５５１の性能を高めることができる。なお、電荷蓄積部とは、回路５５１における配線５０５を差し、図１５では導電膜１２２０に相当する。なお、第２のトランジスタ５０２および第３のトランジスタ５０３も第１のトランジスタ５０１と同様の構成であってもよい。
また、回路５５１は、図１６（Ａ）、（Ｂ）に示すように、トランジスタなどの素子とフォトダイオード５２０が重畳する構成としてもよい。このような構成とすることで、画素密度を高めることができ、撮像装置の解像度を高めることができる。また、フォトダイオード５２０の面積を増大させることができるため、撮像装置の感度を高めることもできる。なお、図１６（Ａ）は、回路５５１の上面図を示し、図１６（Ｂ）は、図１６（Ａ）の一点鎖線Ｆ１―Ｆ２における断面図である。
図１６（Ａ）、（Ｂ）に示す回路５５１において、第１のトランジスタ５０１のソース電極またはドレイン電極の一方として機能する導電膜１２１９とフォトダイオード５２０のカソードとして機能するｎ型の半導体膜９１７は、導電膜１２２９を介して電気的に接続されている。また、フォトダイオード５２０のアノードとして機能するｐ型の半導体膜９１５は、導電膜１２２１を介して第５の配線５１５（ＲＳ）と接する導電膜１２２６と電気的に接続されている。また、フォトダイオード５２０を保護する絶縁膜１２８３が形成されている。これらの点、およびトランジスタなどの素子とフォトダイオード５２０が重畳する構成以外は、図１５（Ａ）、（Ｂ）に示す回路５５１と同様の構成とすることができる。
なお、ｐ型の半導体膜９１５と導電膜１２２６との電気的な接続は、導電膜１２２１で直接接続する例を示したが、絶縁膜１２８１、絶縁膜１２８２、および絶縁膜１２８３に形成した開口部を通じて導電膜１２２６と電気的に接する他の導電膜を設け、該導電膜と導電膜１２２１が電気的に接する構成としてもよい。
また、図１６に示すようなトランジスタなどの素子とフォトダイオードなどの受光素子が重畳する構成は、図３（Ｂ）に示す回路５５２、図６（Ａ）、（Ｂ）に示す回路５５３、５５４、図７に示す回路５５５、および図８（Ａ）、（Ｂ）に示す回路においても適用することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態１乃至３で説明した回路に用いることのできる、オフ電流の著しく小さいトランジスタおよび該トランジスタを構成する材料について説明する。
図１７（Ａ）は、本発明の一態様である撮像装置に用いることができる一例のトランジスタの断面図である。当該トランジスタは、基板９００上に形成された下地絶縁膜９１０、当該下地絶縁膜上に形成されたゲート電極層９２０、当該ゲート電極層上に第１の絶縁膜９３１、第２の絶縁膜９３２の順で形成されたゲート絶縁膜９３０、当該ゲート絶縁膜上に形成された酸化物半導体層９４０、当該酸化物半導体層の一部と接するソース電極層９５０およびドレイン電極層９６０を有する。また、ゲート絶縁膜９３０、酸化物半導体層９４０、およびソース電極層９５０およびドレイン電極層９６０上に絶縁層９７０が形成されていてもよい。また、当該絶縁層上に絶縁層９８０が形成されていてもよい。
また、本発明の一態様のトランジスタは、図１７（Ｂ）に示すように、絶縁層９７０または絶縁層９８０上にゲート電極層９２０および酸化物半導体層９４０と重なるように導電膜９２１を備えていてもよい。当該導電膜を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極層９２０と導電膜９２１を同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極層９２０とは異なる定電位を導電膜９２１に供給すればよい。
本発明の一態様である撮像装置では、上述したように酸化物半導体を活性層に用いる。酸化物半導体層を用いたトランジスタは非晶質シリコンを用いたトランジスタよりも移動度が高いため、トランジスタを小さくすることが容易であり、画素を小さくすることができる。すなわち、撮像装置の解像度を高めることができる。
ゲート絶縁膜９３０を構成する第１の絶縁膜９３１には、窒化珪素膜を用いることができる。当該窒化珪素膜の膜厚は１００ｎｍ乃至４００ｎｍであることが好ましい。また、ゲート絶縁膜９３０を構成する第２の絶縁膜９３２には、酸化珪素膜を用いることができる。当該酸化珪素膜の膜厚は５ｎｍ乃至２０ｎｍであることが好ましい。ゲート絶縁膜９３０を上記材料および膜厚で形成することで、Ｘ線等の放射線の照射に対して電気特性の変動の少ないトランジスタを形成することができる。
なお、図１７（Ａ）、（Ｂ）ではチャネルエッチ型のボトムゲート構造を一例として示したが、チャネル保護型のボトムゲート構造、ノンセルフアライン型のトップゲート構造、またはセルフアライン型のトップゲート構造であってもよい。
オフ電流の著しく小さいトランジスタを形成するには、半導体層に酸化物半導体などのシリコン半導体よりもバンドギャップの広く、真性キャリア密度がシリコンよりも低い半導体材料を用いることが好ましい。
上記半導体材料の一例としては、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体などがあるが、酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタ法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
また、電子供与体（ドナー）となる不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）の導電型は、ｉ型またはｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体層中で不純物準位を形成する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。酸化物半導体層中や、他の層との界面において不純物濃度を低減させることが好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有することとする。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有することとする。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有することとする。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有することとする。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有することとする。
具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。したがって、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする電気的特性（移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、およびＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタ法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、４：２：３、３：１：２、１：１：２、２：１：３、１：３：２、１：３：４、１：６：４または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、結晶が形成されやすくなる。また、Ｉｎ、Ｇａ、およびＺｎを含むターゲットの充填率は９０％以上、好ましくは９５％以上である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１乃至１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１乃至１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４乃至１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタ法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いることができる。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜する。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状又はペレット状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタ用ターゲットとしては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットを用いることができる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットは、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のモル数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶体とする。なお、Ｘ、ＹおよびＺは任意の正数である。また、当該多結晶体の粒径は、例えば１μｍ以下など、小さいほど好ましい。ここで、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットによって適宜変更すればよい。
また、酸化物半導体膜は、複数の酸化物半導体膜が積層された構造でもよい。例えば、図１８（Ａ）に示すトランジスタのように、酸化物半導体層９４０を第１の酸化物半導体膜９４１ａと第２の酸化物半導体膜９４１ｂの積層とすることができる。第１の酸化物半導体膜９４１ａと第２の酸化物半導体膜９４１ｂに、異なる原子数比の金属酸化物を用いてもよい。例えば、一方の酸化物半導体膜に二種類の金属を含む酸化物、三種類の金属を含む酸化物、四種類の金属を含む酸化物のうち一つを用い、他方の酸化物半導体膜に一方の酸化物半導体膜と異なる二種類の金属を含む酸化物、三種類の金属を含む酸化物、四種類の金属を含む酸化物を用いてもよい。
また、第１の酸化物半導体膜９４１ａと第２の酸化物半導体膜９４１ｂの構成元素を同一とし、両者の原子数比を異ならせてもよい。例えば、一方の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２とし、他方の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６である酸化物半導体膜で形成することができる。なお、各酸化物半導体膜の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
このとき、一方の酸化物半導体膜と他方の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ≧Ｇａとし、ゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ＜Ｇａとすることで、電界効果移動度の高いトランジスタを作製することができる。一方、チャネル側の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ＜Ｇａとし、バックチャネル側の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ≧Ｇａとすることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、トランジスタの半導体膜を第１の酸化物半導体膜乃至第３の酸化物半導体膜からなる３層構造としてもよい。このとき、第１の酸化物半導体膜乃至第３の酸化物半導体膜の構成元素を同一とし、且つそれぞれの原子数比を異ならせてもよい。半導体膜を３層構造とするトランジスタの構成について、図１８（Ｂ）を用いて説明する。
図１８（Ｂ）に示すトランジスタは、第１の酸化物半導体膜９４２ａ、第２の酸化物半導体膜９４２ｂ、および第３の酸化物半導体膜９４２ｃがゲート絶縁膜側から順に積層されている。
第１の酸化物半導体膜９４２ａおよび第３の酸化物半導体膜９４２ｃを構成する材料は、ＩｎＭ１ｘＺｎｙＯｚ（ｘ≧１、ｙ＞１、ｚ＞０、Ｍ１＝Ｇａ、Ｈｆ等）で表記できる材料を用いる。また、第２の酸化物半導体膜９４２ｂを構成する材料は、ＩｎＭ２ｘＺｎｙＯｚ（ｘ≧１、ｙ≧ｘ、ｚ＞０、Ｍ２＝Ｇａ、Ｓｎ等）で表記できる材料を用いる。
第１の酸化物半導体膜９４２ａの伝導帯下端および第３の酸化物半導体膜９４２ｃの伝導帯下端に比べて第２の酸化物半導体膜９４２ｂの伝導帯下端が真空準位から最も深くなるような井戸型構造を構成するように、第１、第２、および第３の酸化物半導体膜の材料を適宜選択する。
例えば、第１の酸化物半導体膜９４２ａおよび第３の酸化物半導体膜９４２ｃを原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６である酸化物半導体膜で形成し、第２の酸化物半導体膜９４２ｂの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２である酸化物半導体膜で形成することができる。
第１の酸化物半導体膜９４２ａ乃至第３の酸化物半導体膜９４２ｃの構成元素は同一であるため、第２の酸化物半導体膜９４２ｂは、第１の酸化物半導体膜９４２ａとの界面における欠陥準位（トラップ準位）が少ない。詳細には、当該欠陥準位（トラップ準位）は、ゲート絶縁膜と第１の酸化物半導体膜９４２ａとの界面における欠陥準位よりも少ない。このため、上記のように酸化物半導体膜が積層されていることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、第１の酸化物半導体膜９４２ａの伝導帯下端および第３の酸化物半導体膜９４２ｃの伝導帯下端に比べて第２の酸化物半導体膜９４２ｂの伝導帯下端が真空準位から最も深くなるような井戸型構造を構成するように、第１、第２、および第３の酸化物半導体膜の材料を適宜選択することで、トランジスタの電界効果移動度を高めることが可能であると共に、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、第１の酸化物半導体膜９４２ａ乃至第３の酸化物半導体膜９４２ｃに、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、微結晶（ナノ結晶）酸化物半導体、非晶質酸化物半導体、およびＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。
また、少なくともチャネル形成領域となりうる第２の酸化物半導体膜９４２ｂはＣＡＡＣ−ＯＳ膜であることが好ましい。
なお、酸素と結合し易い導電材料（例えば、ソース電極またはドレイン電極に用いられる金属）と酸化物半導体膜を接触させると、酸化物半導体膜中の酸素が、酸素と結合し易い導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、酸化物半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１００ 撮像装置
１０１ フラットパネルディテクタ
１１０ 画素回路
２１０ 電流検出回路
２２０ Ａ／Ｄコンバータ
３１０ 演算回路部
３２０ 第１の記憶回路部
３２１ 第１のルックアップテーブル
３２２ 第２のルックアップテーブル
３２３ プログラム
３３０ 第２の記憶回路部
３４０ 記憶装置
３３１ 領域
４００ 表示装置
５０１ 第１のトランジスタ
５０２ 第２のトランジスタ
５０３ 第３のトランジスタ
５０４ 第４のトランジスタ
５０５ 配線
５１１ 第１の配線
５１２ 第２の配線
５１３ 第３の配線
５１４ 第４の配線
５１５ 第５の配線
５１６ 第６の配線
５１７ 第７の配線
５２０ フォトダイオード
５３０ 可変抵抗素子
５５１ 回路
５５２ 回路
５５３ 回路
５５４ 回路
５５５ 回路
６０１ 信号
６０２ 信号
６０３ 信号
６０４ 信号
６０５ 信号
７０１ 信号
７０２ 信号
７０３ 信号
７０４ 信号
７０５ 信号
７０６ 信号
７０７ 信号
７０８ 信号
７０９ 信号
７１０ 期間
７１１ 期間
７２０ 期間
７３１ 期間
８１０ 期間
８１１ 期間
８１２ 期間
８１３ 期間
８２０ 放射線照射期間
８２１ 期間
８２２ 期間
８２３ 期間
８３１ 期間
９００ 基板
９１０ 下地絶縁膜
９１５ 半導体膜
９１６ 半導体膜
９１７ 半導体膜
９２０ ゲート電極層
９２１ 導電膜
９３０ ゲート絶縁膜
９３１ 絶縁膜
９３２ 絶縁膜
９４０ 酸化物半導体層
９４１ａ 第１の酸化物半導体膜
９４１ｂ 第２の酸化物半導体膜
９４２ａ 第１の酸化物半導体膜
９４２ｂ 第２の酸化物半導体膜
９４２ｃ 第３の酸化物半導体膜
９５０ ソース電極層
９６０ ドレイン電極層
９７０ 絶縁層
９８０ 絶縁層
９９１ ディテクタユニット
９９２ 取っ手
９９４ 被写体
９９５ 台
９９６ Ｘ線源
９９７ Ｘ線
９９８ 撮像システム
９９９ コンピュータ
１２１１ 導電膜
１２１２ 導電膜
１２１３ 導電膜
１２１４ 導電膜
１２１５ 導電膜
１２１８ 導電膜
１２１９ 導電膜
１２２０ 導電膜
１２２１ 導電膜
１２２２ 導電膜
１２２３ 導電膜
１２２４ 導電膜
１２２５ 導電膜
１２２６ 導電膜
１２２７ 導電膜
１２２８ ゲート絶縁膜
１２２９ 導電膜
１２５０ 半導体層
１２８１ 絶縁膜
１２８２ 絶縁膜
１２８３ 絶縁膜

Claims (14)

  1. 画素回路と、
    電流検出回路と、
    Ａ／Ｄコンバータと、
    記憶回路部と、
    演算回路部と、
    を有し、
    前記画素回路は、
    トランジスタと、
    電荷蓄積部と、
    受光素子と、
    を有し、
    前記記憶回路部は単数または複数であり、
    複数の異なる照度において、前記受光素子が前記電荷蓄積部に蓄積する電位の情報が格納された第１のルックアップテーブルと、
    前記電荷蓄積部に供給される複数の異なる電位に対し、前記電荷蓄積部にゲートが電気的に接続されるトランジスタの前記電流検出回路およびＡ／Ｄコンバータを介した出力値の情報が格納された第２のルックアップテーブルと、
    前記演算回路部から出力される画像情報が格納される領域と、
    を有することを特徴とする撮像装置。
  2. 請求項１において、前記記憶回路部には前記第２のルックアップテーブルの情報を取得するプログラムが格納されていることを特徴とする撮像装置。
  3. 請求項１または２において、前記画素回路は、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタを有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記受光素子の一方の電極と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのゲートは、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は第１の配線に電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は第２の配線に電気的に接続され、
    前記第１のトランジスタのゲートは第３の配線に電気的に接続され、
    前記第３のトランジスタのゲートは第４の配線に電気的に接続され、
    前記受光素子の他方の電極は第５の配線に電気的に接続され、
    前記電流検出回路は前記第２の配線に電気的に接続されていることを特徴とする撮像装置。
  4. 請求項１乃至３のいずれか一項において、前記画素回路が有するトランジスタは酸化物半導体を用いて形成されていることを特徴とする撮像装置。
  5. 請求項３または４において、前記第２のルックアップテーブルには、前記第５の配線から前記受光素子および前記第１のトランジスタを介して前記電荷蓄積部に供給する複数の異なる電位に対する、前記第２のトランジスタの前記電流検出回路およびＡ／Ｄコンバータを介した出力値が格納されていることを特徴とする撮像装置。
  6. 請求項３乃至５のいずれか一項において、前記プログラムは、前記第１のトランジスタおよび前記第３のトランジスタをオンし、前記第５の配線に複数の異なる電位を供給し、当該複数の異なる電位に対する前記第２のトランジスタの前記電流検出回路およびＡ／Ｄコンバータを介した出力を取得する動作を行うことを特徴とする撮像装置。
  7. 請求項１または２において、前記画素回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタを有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記受光素子の一方の電極と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのゲートは、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は第１の配線に電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は第２の配線に電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、第７の配線と電気的に接続され、
    前記第１のトランジスタのゲートは第３の配線に電気的に接続され、
    前記第３のトランジスタのゲートは第４の配線に電気的に接続され、
    前記第４のトランジスタのゲートは第５の配線に電気的に接続され、
    前記受光素子の他方の電極は第６の配線に電気的に接続され、
    前記電流検出回路は前記第２の配線に電気的に接続されていることを特徴とする撮像装置。
  8. 請求項７において、前記画素回路が有するトランジスタは酸化物半導体を用いて形成されていることを特徴とする撮像装置。
  9. 請求項７または８において、前記第２のルックアップテーブルには、前記第７の配線から前記電荷蓄積部に供給する複数の異なる電位に対する、前記第２のトランジスタの前記電流検出回路および前記Ａ／Ｄコンバータを介した出力値が格納されていることを特徴とする撮像装置。
  10. 請求項７乃至９のいずれか一項において、前記プログラムは、前記第３のトランジスタおよび前記第４のトランジスタをオンし、前記第７の配線に複数の異なる電位を供給し、当該複数の異なる電位に対する前記第２のトランジスタの前記電流検出回路およびＡ／Ｄコンバータを介した出力を取得する動作を行うことを特徴とする撮像装置。
  11. 請求項１乃至１０のいずれか一項において、前記画素回路上にシンチレータが形成されていることを特徴とする撮像装置。
  12. 請求項１乃至１１のいずれか一項において、前記受光素子は、フォトダイオードであることを特徴とする撮像装置。
  13. 請求項１乃至１１のいずれか一項において、前記受光素子は、一対の電極間に半導体層を有する可変抵抗素子であることを特徴とする撮像装置。
  14. 請求項１乃至１３のいずれか一項において、
    前記演算回路部は、
    撮像前に前記プログラムを動作させて前記第２のルックアップテーブルの情報を取得し、
    撮像時において、前記電流検出回路の出力値に対する前記電荷蓄積部の電位を前記第２のルックアップテーブルから読み出し、
    当該電位に対する照度を前記第１のルックアップテーブルから読み出し、
    当該照度に関する信号を前記記憶回路部に入力し、
    当該記憶回路部から当該信号を出力することを特徴とする撮像装置の動作方法。
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