JP2015019310A5 - - Google Patents

Description

上記目的を達成するためにダイアフラム型共振ＭＥＭＳデバイスの製造方法の一の態様は、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１のシリコン酸化膜と、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜と、下部電極と、圧電体膜とがシリコン基板の第１の面に当該順に積層されたダイアフラム型共振ＭＥＭＳデバイス用基板の圧電体膜側に上部電極を形成する上部電極形成工程と、シリコン基板の第１の面の反対側の面を深堀り反応性イオンエッチングにより第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、第１のシリコン酸化膜及び第２のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程と、を備え、第１のシリコン酸化膜の膜厚をｔ_１、第２のシリコン酸化膜の膜厚をｔ_２、第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合ｔ_２／（ｔ_１＋ｔ_２）をＲ_２とすると、０．１０［μｍ］≦ｔ_１≦２．００［μｍ］、かつ、Ｒ_２≧０．７０を満たす。

第２の酸化膜形成工程は、ＴＥＯＳ−ＣＶＤ法により第２のシリコン酸化膜を積層する。これにより、適切に絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜を積層することができる。

上記目的を達成するためにダイアフラム型共振ＭＥＭＳデバイス用基板は、シリコン基板の表面に、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１のシリコン酸化膜と、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜と、下部電極と、圧電体膜とが当該順に積層され、第１のシリコン酸化膜の膜厚をｔ_１、第２のシリコン酸化膜の膜厚をｔ_２、第１のシリコン酸化膜と第２のシリコン酸化膜における第２のシリコン酸化膜の厚さの割合ｔ_２／（ｔ_１＋ｔ_２）をＲ_２とすると、０．１０［μｍ］≦ｔ_１≦２．００［μｍ］、かつ、Ｒ_２≧０．７０を満たす。

Claims (14)

1. 熱酸化により、又は９００℃以上の熱処理を含むプロセスにより第１のシリコン酸化膜を形成する第１の酸化膜形成工程と、
   絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜を形成する第２の酸化膜形成工程と、
   下部電極を形成する下部電極形成工程と、
   圧電体膜を形成する圧電体膜形成工程と、
   上部電極を形成する上部電極形成工程と、
   シリコン基板の第１の面に、前記第１のシリコン酸化膜、前記第２のシリコン酸化膜、前記下部電極、前記圧電体膜、前記上部電極を当該順に積層する積層工程と、
   前記シリコン基板の第１の面の反対側の面を深堀り反応性イオンエッチングにより前記第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程と、
   を備え、
   前記第１のシリコン酸化膜の膜厚をｔ_１、前記第２のシリコン酸化膜の膜厚をｔ_２、前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合ｔ_２／（ｔ_１＋ｔ_２）をＲ_２とすると、
   ０．１０［μｍ］≦ｔ_１≦２．００［μｍ］、かつ、Ｒ_２≧０．７０
   を満たすダイアフラム型共振ＭＥＭＳデバイスの製造方法。
2. 熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１のシリコン酸化膜と、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜と、下部電極と、圧電体膜とがシリコン基板の第１の面に当該順に積層されたダイアフラム型共振ＭＥＭＳデバイス用基板の前記圧電体膜側に上部電極を形成する上部電極形成工程と、
   前記シリコン基板の第１の面の反対側の面を深堀り反応性イオンエッチングにより前記第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程と、
   を備え、
   前記第１のシリコン酸化膜の膜厚をｔ_１、前記第２のシリコン酸化膜の膜厚をｔ_２、前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合ｔ_２／（ｔ_１＋ｔ_２）をＲ_２とすると、
   ０．１０［μｍ］≦ｔ_１≦２．００［μｍ］、かつ、Ｒ_２≧０．７０
   を満たすダイアフラム型共振ＭＥＭＳデバイスの製造方法。
3. 前記第１のシリコン酸化膜の膜厚ｔ_１は、ｔ_１≦１．００［μｍ］を満たす請求項１又は２に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
4. 前記第１のシリコン酸化膜の膜厚ｔ_１は、ｔ_１≧０．２０［μｍ］を満たす請求項１から３のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
5. 前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合Ｒ_２は、Ｒ_２≧０．８０を満たす請求項１から４のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
6. 前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合Ｒ_２は、Ｒ_２≧０．９０を満たす請求項１から４のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
7. 前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合Ｒ_２は、Ｒ_２≦０．９７を満たす請求項１から６のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
8. 前記第２のシリコン酸化膜の膜厚ｔ_２は、ｔ_２≦１０．００［μｍ］を満たす請求項１から７のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
9. 前記第２のシリコン酸化膜は、ＴＥＯＳ−ＣＶＤ法により形成される請求項１から８のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
10. 前記エッチング工程は、２５％〜４０％のオーバーエッチングを行う請求項１から９のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
11. 前記深堀り反応性イオンエッチングはＢｏｓｃｈプロセスである請求項１から１０のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
12. 前記上部電極形成工程の前に前記圧電体膜を貫通するスルーホールを形成するスルーホール形成工程を備えた請求項１から１１のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
13. 第１のシリコン酸化膜、第２のシリコン酸化膜、下部電極、圧電体膜、上部電極が当該順に積層された積層体と、
    前記積層体の前記第１のシリコン酸化膜側から該積層体をダイアフラム支持するシリコン基板と、
    を備え、
    前記第２のシリコン酸化膜は絶対値が１００［ＭＰａ］以下の応力を有し、
    前記第１のシリコン酸化膜の膜厚をｔ_１、前記第２のシリコン酸化膜の膜厚をｔ_２、前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合ｔ_２／（ｔ_１＋ｔ_２）をＲ_２とすると、
    ０．１０［μｍ］≦ｔ_１≦２．００［μｍ］、かつ、Ｒ_２≧０．７０
    を満たすダイアフラム型共振ＭＥＭＳデバイス。
14. シリコン基板の表面に、
    熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１のシリコン酸化膜と、
    絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜と、
    下部電極と、
    圧電体膜と、
    が当該順に積層され、
    前記第１のシリコン酸化膜の膜厚をｔ_１、前記第２のシリコン酸化膜の膜厚をｔ_２、前記第１のシリコン酸化膜と前記第２のシリコン酸化膜における前記第２のシリコン酸化膜の厚さの割合ｔ_２／（ｔ_１＋ｔ_２）をＲ_２とすると、
    ０．１０［μｍ］≦ｔ_１≦２．００［μｍ］、かつ、Ｒ_２≧０．７０
    を満たすダイアフラム型共振ＭＥＭＳデバイス用基板。