JP2015019310A - ダイアフラム型共振memsデバイス用基板、ダイアフラム型共振memsデバイス及びその製造方法 - Google Patents
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Abstract
【解決手段】シリコン基板の第1の面に、熱酸化により、又は900℃以上の熱処理を含むプロセスにより形成する第1のシリコン酸化膜、絶対値が100[MPa]以下の応力を有する第2のシリコン酸化膜、下部電極、圧電体膜、上部電極を当該順に積層し、シリコン基板の第1の面の反対側の面を深堀り反応性イオンエッチングにより第1のシリコン酸化膜に到達するまでエッチング加工して凹部を形成する。第1のシリコン酸化膜の膜厚をt1、第2のシリコン酸化膜の膜厚をt2、第1のシリコン酸化膜と第2のシリコン酸化膜における第2のシリコン酸化膜の厚さの割合t2/(t1+t2)をR2とすると、0.10[μm]≦t1≦2.00[μm]、かつ、R2≧0.70を満たす。
【選択図】図1
Description
図1は、本実施形態におけるダイアフラム型共振MEMSデバイスの製造方法を示すフローチャートである。また、図2、図3は、それぞれ図1に示す各工程における基板の断面図である。本実施形態では、図2(a)に示すように、バルクシリコン基板(シリコン基板)10を用いて製造する。
シリコン基板10に熱酸化処理を施し、シリコン基板10の表面(第1の面の一例)に熱酸化SiO2(二酸化ケイ素)膜12(第1のシリコン酸化膜の一例)を形成する(図2(b))。本実施形態では、熱酸化SiO2膜12の膜厚t1[μm]を、
0.00[μm]≦t1≦2.00[μm] …(式1)
とする。なお、t1=0.00[μm]とは、ステップS1の熱酸化処理を行わない場合を指す。
次に、ステップS1において形成した熱酸化SiO2膜12上に、低応力シリコン酸化膜として、TEOS(Tetra Ethyl Ortho Silicate)−CVD法により、TEOS−SiO2膜14(第2のシリコン酸化膜の一例)を形成する(図2(c))。本実施形態では、TEOS−SiO2膜14の厚さをt2[μm]、応力をσ2[MPa]とすると、
0≦t2/(t1+t2)≦1 …(式2)
|σ2|<100[MPa] …(式3)
の関係を満たすように成膜した。
次に、ステップS2において形成したTEOS−SiO2膜14の上に、下部電極16を形成する(図2(d))。下部電極16は、後述する圧電体膜18に対して電界を印加するための電極であり、下地層(本実施形態ではTEOS−SiO2膜14)の材料、及び次の工程で形成される上部の圧電体膜18の材料との密着性が要求される。
次に、ステップS3において形成した下部電極16の上に、圧電体膜18を形成する(図2(e))。
次に、ステップS4において形成した圧電体膜18の上に、上部電極20を形成する(図3(b))。図4(b)は、シリコン基板10を上部電極20側から見た平面図であり、図4(b)に示すA−A線に沿う断面図が図3(b)である。
次に、シリコン基板10の裏面(第1の面の反対側の面の一例)から異方性エッチングを行い、熱酸化SiO2膜12が露出する開口部24(凹部の一例)を形成することで、熱酸化SiO2膜12及びTEOS−SiO2膜14を振動板、シリコン基板10を支持部材とするダイアフラム構造(ダイアフラム型共振MEMSデバイス1)を形成する(図3(c))。図4(c)は、シリコン基板10を上部電極20側から見た平面図であり、開口部24について破線で示している。なお、図4(c)に示すA−A線に沿う断面図が図3(c)である。
上記の製造方法によりジャイロセンサをベースとして作製したダイアフラム型共振MEMSデバイスの1次共振モード(基板に対して法線方向(図5の矢印方向)に動くモード)の共振周波数を、レーザードップラー振動計によって測定した。振動板が実用性を有するためには、共振周波数の設計値に対するシフト量が10%未満である必要がある。共振周波数の設計値に対するシフト量は5%以下が好ましく、2%以下であれば安定性に優れている。
熱酸化SiO2膜12の厚さをt1、TEOS−SiO2膜14の厚さをt2としたとき、
t1+t2=3.00[μm] …(式4)
0≦R2=t2/(t1+t2)≦1 …(式5)
の関係を満たすように、熱酸化SiO2膜12とTEOS−SiO2膜14を形成した。
なお、1次共振モードの設計値fdesignは、有限要素法等のシミュレーションを行って求めた。ここで、TEOS−SiO2膜14の厚さの割合R2に対する共振周波数のシフト量|Δfr|の関係を、図6に示す。
次に、0.70≦R2≦0.97の条件において、0.02[μm]≦t1≦2.00[μm]とした場合のt1に対する|Δfr|の関係を図7に示す。ここでt2は、TEOS−SiO2膜14の膜厚が均一性を保てるようにt2≦10.00[μm]としている。図7から、全てのR2の条件において、0.10[μm]≦t1≦2.00[μm]のときに|Δfr|<10%、0.20[μm]≦t1≦2.00[μm]のときに|Δfr|<5%となることがわかった。
SiO2膜26が形成されたシリコン基板10に対し、Boschプロセスによりダイアフラム構造を形成する場合を考える。Boschプロセスにより形成される開口部24の形状は、SiO2膜26に到達したとき、図8(a)に示すように十分に凹形状にならず、残部28を有している。この残部28を十分に除去するために、20〜40%程度のオーバーエッチングを行い、図8(b)に示す最終形状を形成する。BoschプロセスによるSiのエッチングは、SFX +イオン(X=1〜6)をSiに対して衝突させて、衝突のエネルギーでSiと反応して取り去る。したがって、図7(a)の状態からオーバーエッチングを行うと、SFX +イオンはSiO2膜内に打ち込まれ、Si−F結合を形成したり、Si−O−Si結合を切断したりする。
熱酸化SiO2の成長速度は、厚膜領域において酸素の拡散律則となって対数関数的に飽和していく。厚さ2.00[μm]の熱酸化SiO2を形成するためには24時間程度かかるが、1.00[μm]であれば酸化時間は半分以下となり、製造コストが安くなる。したがって、t1≦1.00[μm]であることが好ましい。
図9に示すように、熱酸化SiO2膜12とTEOS−SiO2膜14の積層振動板に対してBoschプロセスで裏面のDRIEを行った場合、シリコン基板10が維持されている領域30の熱酸化SiO2膜12、TEOS−SiO2膜14はBoschプロセスによるダメージを受けないが、シリコン基板10がエッチング加工された開口部24の領域32の熱酸化SiO2膜12、TEOS−SiO2膜14はダメージを受ける。
本実施形態に係るダイアフラム型共振MEMSデバイスは、従来SOI基板のBOX(Buried Oxide)層をエッチストッパとして用いて製造している共振MEMSデバイスと同様に、加速度センサ、超音波センサ、流体センサ、薄膜共振フィルタ(Film Bulk Acoustic Resonator:FBAR、Stacked thin film Bulk wave Acoustic resonators and filters:SBAR)等の用途が考えられる。
Claims (14)
- 熱酸化により、又は900℃以上の熱処理を含むプロセスにより第1のシリコン酸化膜を形成する第1の酸化膜形成工程と、
絶対値が100[MPa]以下の応力を有する第2のシリコン酸化膜を形成する第2の酸化膜形成工程と、
下部電極を形成する下部電極形成工程と、
圧電体膜を形成する圧電体膜形成工程と、
上部電極を形成する上部電極形成工程と、
シリコン基板の第1の面に、前記第1のシリコン酸化膜、前記第2のシリコン酸化膜、前記下部電極、前記圧電体膜、前記上部電極を当該順に積層する積層工程と、
前記シリコン基板の第1の面の反対側の面を深堀り反応性イオンエッチングにより前記第1のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、前記第1のシリコン酸化膜及び前記第2のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程と、
を備え、
前記第1のシリコン酸化膜の膜厚をt1、前記第2のシリコン酸化膜の膜厚をt2、前記第1のシリコン酸化膜と前記第2のシリコン酸化膜における前記第2のシリコン酸化膜の厚さの割合t2/(t1+t2)をR2とすると、
0.10[μm]≦t1≦2.00[μm]、かつ、R2≧0.70
を満たすダイアフラム型共振MEMSデバイスの製造方法。 - 熱酸化により、又は900℃以上の熱処理を含むプロセスにより形成された第1の酸化膜と、絶対値が100[MPa]以下の応力を有する第2のシリコン酸化膜と、下部電極と、圧電体膜とがシリコン基板の第1の面に当該順に積層されたダイアフラム型共振MEMSデバイス用基板の前記圧電体膜側に上部電極を形成する上部電極形成工程と、
前記シリコン基板の第1の面の反対側の面を深堀り反応性イオンエッチングにより前記第1のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、前記第1のシリコン酸化膜及び前記第2のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程と、
を備え、
前記第1のシリコン酸化膜の膜厚をt1、前記第2のシリコン酸化膜の膜厚をt2、前記第1のシリコン酸化膜と前記第2のシリコン酸化膜における前記第2のシリコン酸化膜の厚さの割合t2/(t1+t2)をR2とすると、
0.10[μm]≦t1≦2.00[μm]、かつ、R2≧0.70
を満たすダイアフラム型共振MEMSデバイスの製造方法。 - 前記第1のシリコン酸化膜の膜厚t1は、t1≦1.00[μm]を満たす請求項1又は2に記載のダイアフラム型共振MEMSデバイスの製造方法。
- 前記第1のシリコン酸化膜の膜厚t1は、t1≧0.20[μm]を満たす請求項1から3のいずれか1項に記載のダイアフラム型共振MEMSデバイスの製造方法。
- 前記第1のシリコン酸化膜と前記第2のシリコン酸化膜における前記第2のシリコン酸化膜の厚さの割合R2は、R2≧0.80を満たす請求項1から4のいずれか1項に記載のダイアフラム型共振MEMSデバイスの製造方法。
- 前記第1のシリコン酸化膜と前記第2のシリコン酸化膜における前記第2のシリコン酸化膜の厚さの割合R2は、R2≧0.90を満たす請求項1から4のいずれか1項に記載のダイアフラム型共振MEMSデバイスの製造方法。
- 前記第1のシリコン酸化膜と前記第2のシリコン酸化膜における前記第2のシリコン酸化膜の厚さの割合R2は、R2≦0.97を満たす請求項1から6のいずれか1項に記載のダイアフラム型共振MEMSデバイスの製造方法。
- 前記第2のシリコン酸化膜の膜厚t2は、t2≦10.00[μm]を満たす請求項1から7のいずれか1項に記載のダイアフラム型共振MEMSデバイスの製造方法。
- 前記第2の酸化膜は、TEOS−CVD法により形成される請求項1から8のいずれか1項に記載のダイアフラム型共振MEMSデバイスの製造方法。
- 前記エッチング工程は、25%〜40%のオーバーエッチングを行う請求項1から9のいずれか1項に記載のダイアフラム型共振MEMSデバイスの製造方法。
- 前記深堀り反応性イオンエッチングはBoschプロセスである請求項1から10のいずれか1項に記載のダイアフラム型共振MEMSデバイスの製造方法。
- 前記上部電極形成工程の前に前記圧電体膜を貫通するスルーホールを形成するスルーホール形成工程を備えた請求項1から11のいずれか1項に記載のダイアフラム型共振MEMSデバイスの製造方法。
- 第1のシリコン酸化膜、第2のシリコン酸化膜、下部電極、圧電体膜、上部電極が当該順に積層された積層体と、
前記積層体の前記第1のシリコン酸化膜側から該積層体をダイアフラム支持するシリコン基板と、
を備え、
前記第2のシリコン酸化膜は絶対値が100[MPa]以下の応力を有し、
前記第1のシリコン酸化膜の膜厚をt1、前記第2のシリコン酸化膜の膜厚をt2、前記第1のシリコン酸化膜と前記第2のシリコン酸化膜における前記第2のシリコン酸化膜の厚さの割合t2/(t1+t2)をR2とすると、
0.10[μm]≦t1≦2.00[μm]、かつ、R2≧0.70
を満たすダイアフラム型共振MEMSデバイス。 - シリコン基板の表面に、
熱酸化により、又は900℃以上の熱処理を含むプロセスにより形成された第1の酸化膜と、
絶対値が100[MPa]以下の応力を有する第2のシリコン酸化膜と、
下部電極と、
圧電体膜と、
が当該順に積層され、
前記第1のシリコン酸化膜の膜厚をt1、前記第2のシリコン酸化膜の膜厚をt2、前記第1のシリコン酸化膜と前記第2のシリコン酸化膜における前記第2のシリコン酸化膜の厚さの割合t2/(t1+t2)をR2とすると、
0.10[μm]≦t1≦2.00[μm]、かつ、R2≧0.70
を満たすダイアフラム型共振MEMSデバイス用基板。
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