WO2015005193A1 - ダイアフラム型共振ｍｅｍｓデバイス用基板、ダイアフラム型共振ｍｅｍｓデバイス及びその製造方法 - Google Patents

ダイアフラム型共振ｍｅｍｓデバイス用基板、ダイアフラム型共振ｍｅｍｓデバイス及びその製造方法 Download PDF

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貴洋 佐野
崇幸 直野
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富士フイルム株式会社
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Definitions

  • the present invention relates to a diaphragm-type resonant MEMS device substrate, a diaphragm-type resonant MEMS device, and a manufacturing method thereof, and more particularly to a technique for forming a diaphragm structure by forming a thin film on a silicon substrate.
  • a technique for forming a MEMS (Micro Electro Mechanical System) device having a diaphragm structure using an SOI (Silicon on Insulator) substrate is known.
  • the handle layer and the insulating layer are selectively removed from the back surface of the SOI substrate, and the device layer in the removed region becomes the diaphragm.
  • Patent Document 1 and Patent Document 2 disclose a method in which SiO 2 , SiN, or the like is deposited on a silicon substrate as a diaphragm material to increase the film thickness accuracy of the diaphragm structure and suppress resonance frequency fluctuations.
  • Patent Document 3 discloses a gas sensor in which SiO 2 and SiN are stacked to reduce the initial strain of the diaphragm structure.
  • resonance frequency shift (hereinafter also referred to as “resonance frequency shift due to residual stress”) accompanying change in residual stress in the diaphragm structure, DRIE (deep reactive ion etching: Deep).
  • the resonance frequency shift caused by Reactive Ion Etching (hereinafter, also referred to as “resonance frequency shift by ion implantation”) is not a problem and has not been noticed at all.
  • the present invention has been made in view of such circumstances, and suppresses resonance frequency shift due to residual stress of the diaphragm material and suppresses resonance frequency shift due to ion implantation to increase resonance frequency stability. It is an object of the present invention to provide a MEMS device substrate, a diaphragm-type resonant MEMS device, and a manufacturing method thereof.
  • one aspect of a method for manufacturing a diaphragm-type resonant MEMS device is to form a first silicon oxide film by forming a first silicon oxide film by thermal oxidation or by a process including heat treatment at 900 ° C. or higher.
  • Piezoelectric film forming step upper electrode forming step for forming upper electrode, and first silicon oxide film, second silicon oxide film, lower electrode, piezoelectric film, upper electrode on first surface of silicon substrate And forming a recess by etching the surface opposite to the first surface of the silicon substrate until the first silicon oxide film is reached by deep reactive ion etching.
  • the thickness of the oxide film is t 2
  • the thickness of the first silicon oxide film formed by thermal oxidation or by a process including heat treatment at 900 ° C. or higher is set to t 1
  • the second stress having a stress of 100 [MPa] or less in absolute value is set to t 1
  • the second stress having a stress of 100 [MPa] or less in absolute value is set to t 1
  • the second stress having a stress of 100 [MPa] or less in absolute value is set to t 1
  • the second stress having a stress of 100 [MPa] or less in absolute value.
  • the film thickness of the silicon oxide film is t 2
  • the ratio of the film thickness of the second silicon oxide film to the sum of the film thickness of the first silicon oxide film and the film thickness of the second silicon oxide film t 2 / (t 1 + T 2 ) is R 2
  • the first silicon oxide film and the second silicon oxide film satisfy 0.10 [ ⁇ m] ⁇ t 1 ⁇ 2.00 [ ⁇ m] and R 2 ⁇ 0.70. Since the film is formed, the resonance frequency shift
  • one embodiment of a manufacturing method of a diaphragm type resonant MEMS device includes a first silicon oxide film formed by thermal oxidation or a process including heat treatment at 900 ° C. or higher, and an absolute value of 100.
  • Film thickness t 1 of the silicon oxide film, film thickness t 2 of the second silicon oxide film, a second silicon to the sum of the thickness of each of the first silicon oxide film and a second silicon oxide film When the ratio t 2 / (t 1 + t 2 ) of the thickness of the oxide film is R 2 , 0.10 [ ⁇ m] ⁇ t 1 ⁇ 2.00 [ ⁇ m] and R 2 ⁇ 0.70 are satisfied.
  • the thickness of the first silicon oxide film formed by thermal oxidation or by a process including heat treatment at 900 ° C. or higher is the thickness t 1 , and the second stress having a stress of 100 [MPa] or less.
  • t 2 the thickness of the silicon oxide film, the first silicon oxide film of the film thickness and the film thickness ratio t 2 / (t of the second silicon oxide film to the sum of the thickness of the second silicon oxide film 1 + t 2 )
  • R 2 piezoelectric film side of diaphragm type resonant MEMS device substrate satisfying 0.10 [ ⁇ m] ⁇ t 1 ⁇ 2.00 [ ⁇ m] and R 2 ⁇ 0.70
  • forming a recess by etching the surface opposite to the first surface of the silicon substrate until reaching the first silicon oxide film by deep reactive ion etching.
  • the film thickness t 1 of the first silicon oxide film preferably satisfies t 1 ⁇ 1.00 [ ⁇ m]. Thereby, the resonance frequency stability can be improved, and the process time for forming the first silicon oxide film can be shortened.
  • the thickness t 1 of the first silicon oxide film preferably satisfies t 1 ⁇ 0.20 [ ⁇ m]. Thereby, the shift of the resonance frequency by ion implantation of deep reactive ion etching can be suppressed more.
  • the ratio R 2 of the thickness of the second silicon oxide film to the sum of the thickness of the first silicon oxide film and the thickness of the second silicon oxide film preferably satisfies R 2 ⁇ 0.80. Thereby, the shift of the resonance frequency due to the stress of the first silicon oxide film can be further suppressed.
  • the ratio R 2 of the thickness of the second silicon oxide film to the sum of the thickness of the first silicon oxide film and the thickness of the second silicon oxide film preferably satisfies R 2 ⁇ 0.90. Thereby, the shift of the resonance frequency due to the stress of the first silicon oxide film can be further suppressed.
  • the ratio R 2 of the thickness of the second silicon oxide film to the sum of the thickness of the first silicon oxide film and the thickness of the second silicon oxide film preferably satisfies R 2 ⁇ 0.97. Thereby, the shift of the resonance frequency by the ion implantation of deep reactive ion etching can be suppressed.
  • the film thickness t 2 of the second silicon oxide film preferably satisfies t 2 ⁇ 10.00 [ ⁇ m]. Thereby, the uniformity of the film thickness of the second silicon oxide film can be maintained.
  • the second silicon oxide film is laminated by the TEOS-CVD method. Thereby, it is possible to appropriately stack the second silicon oxide film having a stress whose absolute value is 100 [MPa] or less.
  • etching process it is preferable to perform 25% to 40% over-etching. Thereby, a recessed part can be formed appropriately.
  • the deep reactive ion etching is preferably a Bosch process. Thereby, the back surface of the silicon substrate can be appropriately etched.
  • a through hole forming step for forming a through hole penetrating the piezoelectric film may be provided before the upper electrode forming step. Thereby, electrical conduction with the lower electrode can be obtained appropriately.
  • one aspect of a diaphragm-type resonant MEMS device is a laminated body in which a first silicon oxide film, a second silicon oxide film, a lower electrode, a piezoelectric film, and an upper electrode are laminated in that order.
  • a silicon substrate that supports the laminated body as a diaphragm from the first silicon oxide film side of the laminated body, and the second silicon oxide film has a stress of 100 [MPa] or less in absolute value
  • the film thickness of the oxide film is t 1
  • the film thickness of the second silicon oxide film is t 2
  • the second silicon oxide with respect to the sum of the film thickness of the first silicon oxide film and the film thickness of the second silicon oxide film
  • the film thickness of the first silicon oxide film is t 1
  • the film thickness of the second silicon oxide film having an absolute value of 100 [MPa] or less is t 2
  • the first silicon oxide film When the ratio t 2 / (t 1 + t 2 ) of the thickness of the second silicon oxide film to the sum of the thickness of the second silicon oxide film and the thickness of the second silicon oxide film is R 2 , 0.10 [ ⁇ m] ⁇ Since t 1 ⁇ 2.00 [ ⁇ m] and R 2 ⁇ 0.70, the resonance frequency shift due to residual stress of the diaphragm material is suppressed, and the resonance frequency shift due to ion implantation is suppressed. It is suppressed and the resonance frequency stability can be improved.
  • a diaphragm type resonant MEMS device substrate has a first silicon oxide film formed on a surface of a silicon substrate by thermal oxidation or a process including heat treatment at 900 ° C. or higher, and an absolute value.
  • a second silicon oxide film having a stress of 100 [MPa] or less, a lower electrode, and a piezoelectric film are laminated in this order, and the thickness of the first silicon oxide film is t 1 , and the second silicon oxide film film thickness t 2 of the proportion t 2 / the thickness of the second silicon oxide film to the sum of the thickness of the film thickness of the first silicon oxide film a second silicon oxide film (t 1 + t 2) Is R 2 , 0.10 [ ⁇ m] ⁇ t 1 ⁇ 2.00 [ ⁇ m] and R 2 ⁇ 0.70 are satisfied.
  • the film thickness of the first silicon oxide film is t 1
  • the film thickness of the second silicon oxide film having an absolute value of 100 [MPa] or less is t 2
  • the first silicon oxide film When the ratio t 2 / (t 1 + t 2 ) of the thickness of the second silicon oxide film to the sum of the thickness of the second silicon oxide film and the thickness of the second silicon oxide film is R 2 , 0.10 [ ⁇ m] ⁇ Since t 1 ⁇ 2.00 [ ⁇ m] and R 2 ⁇ 0.70, the resonance frequency shift due to residual stress of the diaphragm material is suppressed, and the resonance frequency shift due to ion implantation is suppressed. It is suppressed and the resonance frequency stability can be improved.
  • a resonance frequency shift caused by residual stress or a resonance frequency shift caused by ion implantation can be achieved while realizing a significant cost reduction. It can suppress and can obtain high resonance frequency stability.
  • FIG. Sectional view of the substrate in each step shown in FIG. Sectional view of the substrate in each step shown in FIG. Plan view of the silicon substrate viewed from the stacking side
  • mold resonant MEMS device The figure showing the relationship of the resonance frequency shift amount
  • FIG. 1 is a flowchart showing a manufacturing method of a diaphragm type resonant MEMS device in the present embodiment.
  • 2 and 3 are cross-sectional views of the substrate in the respective steps shown in FIG.
  • a bulk silicon substrate (silicon substrate) 10 is used for manufacturing.
  • Step S1 an example of the first oxide film forming step
  • the silicon substrate 10 is subjected to thermal oxidation treatment, and a thermally oxidized SiO 2 (silicon dioxide) film 12 (an example of the first silicon oxide film) is formed on the surface (an example of the first surface) of the silicon substrate 10 (FIG. 2).
  • the first silicon oxide film only needs to be formed on at least one surface of the silicon substrate 10, and may be formed over the entire surface of the silicon substrate 10.
  • the thermally oxidized SiO 2 film 12 formed by thermal oxidation treatment is a stretching mode of Si—O bond (bond of silicon and oxygen) in the absorption spectrum of FTIR (Fourier Transform Infrared). It shows a peak in the vicinity of 1090 [cm ⁇ 1 ] and has a Si—O—Si bond angle (bond angle between silicon and oxygen) of 148 °.
  • FTIR Fastier Transform Infrared
  • An SiO 2 film obtained by performing a heat treatment at a high temperature (900 ° C. or higher) after being deposited by a CVD (Chemical Vapor Deposition) method or the like similarly has a peak around 1090 [cm ⁇ 1 ] in the absorption spectrum of FTIR. It is known that it has a film quality equivalent to that of a thermal oxide film (for example, J. Electrochem. Soc., 142 (1995) 3579). Thus, even an oxide film formed by a method other than thermal oxidation treatment can be used as an alternative to the thermal oxidation SiO 2 film 12 by performing a heat treatment at 900 ° C. or higher.
  • the etching rate of Si (silicon) in the Bosch process is 4.000 [ ⁇ m / min]
  • the etching rate of thermally oxidized SiO 2 is 0.020. [ ⁇ m / min].
  • a TEOS-SiO 2 film 14 (the second silicon oxide film of the second silicon oxide film) is formed as a low stress silicon oxide film on the thermally oxidized SiO 2 film 12 formed in step S 1 by TEOS (Tetra Ethyl Ortho Silicate) -CVD method.
  • a “low stress silicon oxide film 14” is formed (FIG. 2C).
  • the film thickness t 1 [ ⁇ m] of the thermally oxidized SiO 2 film 12, the film thickness of the TEOS-SiO 2 film 14 is t 2 [ ⁇ m]
  • the stress of the second silicon oxide film is ⁇ 2 [MPa].
  • the film was formed so as to satisfy the relationship.
  • the low stress silicon oxide film 14 is not only TEOS-CVD but also a CVD method such as LP (Low Pressure) -CVD method, AP (Atmospheric Pressure) -CVD method, or a SiO 2 film formed by sputtering. Even formation is possible.
  • CVD method such as LP (Low Pressure) -CVD method, AP (Atmospheric Pressure) -CVD method, or a SiO 2 film formed by sputtering. Even formation is possible.
  • the TEOS-SiO 2 film 14 thus formed has a sparse Si—O bond as compared with the thermally oxidized SiO 2 film 12.
  • the Si—O—Si bond angle obtained from FTIR increases to 150 ° or more, and the stretching mode peak of the Si—O bond is also shifted.
  • Another feature is that the film contains C and H, and Si—O—H bonds and O—H bonds are detected.
  • the etching rate of the TEOS-SiO 2 film 14 in the Bosch process is 0.023 [ ⁇ m / min], and the etch stop performance is almost the same as that of the thermally oxidized SiO 2 film 12.
  • Step S3 Example of lower electrode forming step
  • the lower electrode 16 is formed on the TEOS-SiO 2 film 14 formed in step S2 (FIG. 2D).
  • the lower electrode 16 is an electrode for applying an electric field to a piezoelectric film 18 which will be described later.
  • the material of the base layer (TEOS-SiO 2 film 14 in this embodiment) and the upper part formed in the next step are used. Adhesion with the material of the piezoelectric film 18 is required.
  • Pt (platinum) and Ir (iridium) are well known as materials having good adhesion to Si, SiO 2 and PZT (lead zirconate titanate) films.
  • Ir is used as the lower electrode material, and 0.20 [ ⁇ m] of Ir is deposited on the low-stress silicon oxide film 14 by the sputtering method having excellent in-plane uniformity to form the lower electrode 16.
  • Step S4 Example of piezoelectric film forming step
  • the piezoelectric film 18 is formed on the lower electrode 16 formed in step S3 (FIG. 2E).
  • PZT deposited by sputtering is used as the piezoelectric film 18.
  • Nb-doped PZT having an increased piezoelectric constant by doping Nb (niobium) to PZT is deposited by sputtering.
  • lead titanate, lead zirconate, lead niobate zirconium titanate, or the like can be used as the piezoelectric film 18.
  • the piezoelectric film 18 is formed by using a sol-gel method (sol-gel process) or the like that is baked at a high temperature, the thermal oxide SiO 2 film 12, the TEOS-SiO 2 film 14 or the lower electrode 16 is altered, and thermal stress
  • the piezoelectric film 18 is preferably formed by vapor deposition such as sputtering.
  • FIG. 4A is a plan view of the silicon substrate 10 as viewed from the piezoelectric film 18 side.
  • 3A is a cross-sectional view taken along the line AA shown in FIG.
  • Step S5 Example of upper electrode forming step
  • the upper electrode 20 is formed on the piezoelectric film 18 formed in step S4 (FIG. 3B).
  • FIG. 4B is a plan view of the silicon substrate 10 viewed from the upper electrode 20 side
  • FIG. 3B is a cross-sectional view taken along the line AA shown in FIG.
  • the upper electrode 20 is formed on the piezoelectric film 18 as an electrode for applying an electric field to the piezoelectric film 18.
  • a conductive material with good adhesion to the piezoelectric film 18 is selected, and a pattern forming method with good in-plane uniformity such as sputtering or vapor deposition is selected.
  • the upper electrode 20 has a two-layer structure of Ti (titanium) having a thickness of 0.02 [ ⁇ m] and Au (gold) having a thickness of 0.30 [ ⁇ m] formed by sputtering. It was.
  • the pad 22a for conducting connection with the lower electrode 16 and the pad 22b for conducting connection with the upper electrode 20 through the contact hole 17 are also formed at the same time as the upper electrode 20.
  • steps S1 to S5 the thermally oxidized SiO 2 film 12, the TEOS-SiO 2 film 14, the lower electrode 16, the piezoelectric film 18, and the upper electrode 20 are formed on the surface of the silicon substrate 10 in this order (thermal oxidation).
  • a lamination process is performed in which the SiO 2 film 12, the TEOS-SiO 2 film 14, the lower electrode 16, the piezoelectric film 18, and the upper electrode 20 are laminated in this order.
  • thermally oxidized SiO 2 film 12, the TEOS-SiO 2 film 14, the lower electrode 16, the piezoelectric film 18 and the upper electrode 20 may be laminated in this order, and another new layer is laminated therebetween. It is also possible.
  • Step S6 Example of etching process
  • anisotropic etching is performed from the back surface of the silicon substrate 10 (an example of a surface opposite to the first surface) to form an opening 24 (an example of a recess) from which the thermally oxidized SiO 2 film 12 is exposed.
  • a diaphragm structure diaphragm-type resonant MEMS device 1 using the thermally oxidized SiO 2 film 12 and the TEOS-SiO 2 film 14 as a vibration plate and the silicon substrate 10 as a supporting member is formed (FIG. 3C).
  • FIG. 4C is a plan view of the silicon substrate 10 as viewed from the upper electrode 20 side, and the opening 24 is indicated by a broken line.
  • FIG. 3C is a sectional view taken along the line AA shown in FIG.
  • a Bosch process apparatus (Deep RIE apparatus MUC-21 manufactured by Sumitomo Precision Industries, Ltd.) is used as an etching apparatus, and a sidewall is formed by a Bosch process method in which etching with SF 6 gas and deposition with C 4 F 8 gas are repeated. Anisotropic etching was performed while protecting the part. Further, 25 to 40% overetching was performed from the earliest part of etching.
  • the diaphragm type resonance MEMS device 1 includes a thermally oxidized SiO 2 film 12, a TEOS-SiO 2 film 14, a lower electrode 16, a piezoelectric body.
  • the laminated body 3 in which the film 18 and the upper electrode 20 are laminated in this order, and the silicon substrate 10 that supports the laminated body 3 from the thermally oxidized SiO 2 film 12 side are configured.
  • step S2 an embodiment in which manufacturing is started from the step of preparing the silicon substrate 10 (FIG. 2B) on which the thermally oxidized SiO 2 film 12 is formed on the surface in advance and forming the TEOS-SiO 2 film 14 in step S2 is also described. It is included in the manufacturing method of the embodiment. Also, the silicon substrate 10 (FIG. 2C) on which the thermal oxide SiO 2 film 12 and the TEOS-SiO 2 film 14 are formed in advance is prepared, and the manufacturing starts from the step of forming the lower electrode 16 in step S3. This aspect is also included in the manufacturing method of the present embodiment.
  • the thickness t 1 of the thermal oxide SiO 2 film 12 [[mu] m] the film thickness t 2 of the TEOS-SiO 2 film 14 [[mu] m] and the stress sigma 2 of TEOS-SiO 2 film 14 [ [MPa] only needs to satisfy the above (Formula 1) to (Formula 3).
  • a silicon substrate 10 (FIG. 2 (d)) on which a thermally oxidized SiO 2 film 12, a TEOS-SiO 2 film 14, and a lower electrode 16 are previously formed is prepared, and the piezoelectric film 18 in step S4 is formed.
  • a mode in which the manufacturing is started from the step of performing is also included in the use of the manufacturing method of the present embodiment.
  • an embodiment in which the diaphragm-type resonant MEMS device substrate 2 (FIG. 2 (e)) is prepared, and the manufacturing of the diaphragm-type resonant MEMS device 1 is started from the step of forming the upper electrode 20 in step S5 is also in this embodiment. included.
  • FIG. 3A it is needless to say that an embodiment in which the diaphragm-type resonant MEMS device substrate 2 is prepared and the contact hole 17 is formed before the upper electrode 20 is formed is also possible.
  • the resonance frequency of the primary resonance mode (the mode that moves in the normal direction (arrow direction in FIG. 5) with respect to the substrate) of the diaphragm type resonance MEMS device manufactured based on the gyro sensor by the above-described manufacturing method is expressed as a laser Doppler vibrometer. Measured by.
  • the shift amount with respect to the design value of the resonance frequency needs to be less than 10%.
  • the shift amount with respect to the design value of the resonance frequency is preferably 5% or less, and if it is 2% or less, the stability is excellent.
  • the design value of the primary resonance mode of the diaphragm type resonant MEMS device is defined as f design
  • the measured value is f measured
  • of the measured value with respect to the designed value is defined as shown in the following (formula 6).
  • FIG. 6 shows the relationship of the resonance frequency shift amount
  • R 2 1.00 (when the diaphragm is formed only from the TEOS-SiO 2 film 14), the residual stress of the diaphragm changes due to the ion implantation damage in the Bosch process, and the resonance frequency increases. I found out to shift. Therefore, it is preferable that R 2 ⁇ 0.97.
  • FIG. 7 shows a relationship of
  • t 2 is set to t 2 ⁇ 10.00 [ ⁇ m] so that the film thickness of the TEOS-SiO 2 film 14 can be kept uniform.
  • thermally oxidized SiO 2 film 12 can suppress changes in residual stress due to Bosch process damage and reduce
  • SiO 2 formed by thermal oxidation is known as a stable material, and is the densest SiO 2 that can be formed by various methods.
  • SiO 2 formed by thermal oxidation has a thermal expansion coefficient different from that of Si (Si: 2.4 ⁇ 10 ⁇ 6 K ⁇ 1 , SiO 2 : 0.5 ⁇ 10 ⁇ 6 K ⁇ 1 ).
  • a large thermal stress is generated when the temperature is raised from room temperature to room temperature, and the resonance frequency is adversely affected.
  • warping occurs due to residual stress, and the stability of the diaphragm structure is greatly reduced.
  • the residual stress is large as described above, since it is a dense film, there is little influence on the stress due to the implantation of SF X + ions.
  • SiO 2 deposited by the TEOS-CVD method or the like has a low stress because it is formed at a low temperature, and its influence on the resonance frequency is small.
  • Si—O bond distance is larger than that of the thermally oxidized SiO 2 film and Si—H bonds exist, Si—F bonds are easily formed when F ions are incident, and the stress is likely to change. Can be considered.
  • the SF X + thermal oxide SiO 2 film 12 little influence on the stress due to implantation of ions formed on the surface of the silicon substrate 10, the thermally oxidized SiO 2 film 12 A TEOS-SiO 2 film 14 is formed thereon.
  • the resonance frequency shift due to residual stress is suppressed by the TEOS-SiO 2 film 14, and the resonance frequency shift due to ion implantation is suppressed by the thermally oxidized SiO 2 film 12.
  • thermally oxidized SiO 2 film [Upper limit of thickness of thermally oxidized SiO 2 film]
  • the growth rate of the thermally oxidized SiO 2 film becomes a diffusion law of oxygen in the thick film region and saturates logarithmically. It takes about 24 hours to form a thermally oxidized SiO 2 film having a thickness of 2.00 [ ⁇ m]. However, if it is 1.00 [ ⁇ m], the oxidation time is less than half and the manufacturing cost is reduced. Therefore, it is preferable that t 1 ⁇ 1.00 [ ⁇ m].
  • the diaphragm-type resonant MEMS device is similar to the resonant MEMS device that is manufactured by using a conventional BOX (Buried Oxide) layer of an SOI substrate as an etch stopper, an acceleration sensor, an ultrasonic sensor, a fluid sensor, and a thin film.
  • Resonant filters Fin Bulk Acoustic Resonators: FBAR, Stacked thin film Bulk wave Acoustic Resonators and Filters: SBAR
  • diaphragm resonant MEMS device 1 ... diaphragm resonant MEMS device, 2 ... diaphragm resonant MEMS device substrate, 10 ... silicon substrate, 12 ... thermal oxide SiO 2 film, 14 ... TEOS-SiO 2 film, 16 ... lower electrode, 18 ... piezoelectric film, 20 ... upper electrode, 22 ... pad, 24 ... opening, 26 ... SiO 2 film, 28 ... balance

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Abstract

　ダイアフラム型共振ＭＥＭＳデバイスの製造方法は、シリコン基板の第１の面に、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成する第１のシリコン酸化膜、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜、下部電極、圧電体膜、上部電極を当該順に積層する積層工程と、シリコン基板の第１の面の反対側の面を、深堀り反応性イオンエッチングにより第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成するエッチング工程とを含み、第１のシリコン酸化膜の膜厚をｔ１、第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たす。

Description

ダイアフラム型共振ＭＥＭＳデバイス用基板、ダイアフラム型共振ＭＥＭＳデバイス及びその製造方法
　本発明は、ダイアフラム型共振ＭＥＭＳデバイス用基板、ダイアフラム型共振ＭＥＭＳデバイス及びその製造方法に関し、特にシリコン基板上に薄膜を成膜してダイアフラム構造を形成する技術に関する。
　ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いてダイアフラム構造を有するＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）デバイスを形成する技術が知られている。この場合には、ＳＯＩ基板の裏面からハンドル層、絶縁層が選択的に除去され、除去された領域のデバイス層が振動板となる。
　このようにコストの高い接合基板を用いてダイアフラム構造を作製する方法に対し、安価なシリコン基板上に成膜した薄膜から、同等のダイアフラム構造を作製する取り組みがなされている。
　例えば、特許文献１や特許文献２には、ＳｉＯ２やＳｉＮ等を振動板材料としてシリコン基板に堆積し、ダイアフラム構造の膜厚精度を上げて共振周波数変動を抑制する方法が開示されている。また、特許文献３には、ＳｉＯ２とＳｉＮを積層してダイアフラム構造の初期歪を低減したガスセンサが開示されている。
特開２００７―１２９７７６号公報 特開２０１０―１４７６５８号公報 特開平１１―８２７７７号公報
　しかしながら、特許文献１～３では、ダイアフラム構造中の残留応力の変化に伴う共振周波数のシフト（以下、「残留応力による共振周波数シフト」とも言う。）や、ＤＲＩＥ（深堀り反応性イオンエッチング：Ｄｅｅｐ　Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）に起因する共振周波数のシフト（以下、「イオン打ち込みによる共振周波数シフト」とも言う。）については問題になっておらず、何ら注目していなかった。
　本発明はこのような事情に鑑みてなされたもので、振動板材料の残留応力による共振周波数シフトを抑制するとともに、イオン打ち込みによる共振周波数シフトを抑制して、共振周波数安定性を高めるダイアフラム型共振ＭＥＭＳデバイス用基板、ダイアフラム型共振ＭＥＭＳデバイス及びその製造方法を提供することを目的とする。
　上記目的を達成するためにダイアフラム型共振ＭＥＭＳデバイスの製造方法の一の態様は、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより第１のシリコン酸化膜を形成する第１の酸化膜形成工程と、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜を形成する第２の酸化膜形成工程と、下部電極を形成する下部電極形成工程と、圧電体膜を形成する圧電体膜形成工程と、上部電極を形成する上部電極形成工程と、シリコン基板の第１の面に、第１のシリコン酸化膜、第２のシリコン酸化膜、下部電極、圧電体膜、上部電極を当該順に積層する積層工程と、シリコン基板の第１の面の反対側の面を、深堀り反応性イオンエッチングにより第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、第１のシリコン酸化膜及び第２のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程とを備え、第１のシリコン酸化膜の膜厚をｔ１、第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）（以下、単に「第２のシリコン酸化膜の膜厚の割合」とも言う。）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たす。
　本態様によれば、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成する第１のシリコン酸化膜の膜厚をｔ１、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たすように第１のシリコン酸化膜と第２のシリコン酸化膜を形成したので、振動板材料の残留応力による共振周波数シフトを抑制するとともに、イオン打ち込みによる共振周波数シフトを抑制して、共振周波数安定性を高めることができる。
　上記目的を達成するためにダイアフラム型共振ＭＥＭＳデバイスの製造方法の一の態様は、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１のシリコン酸化膜と、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜と、下部電極と、圧電体膜とがシリコン基板の第１の面に当該順に積層されたダイアフラム型共振ＭＥＭＳデバイス用基板の、圧電体膜側に上部電極を形成する上部電極形成工程と、シリコン基板の第１の面の反対側の面を、深堀り反応性イオンエッチングにより第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、第１のシリコン酸化膜及び第２のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程と、を備え、第１のシリコン酸化膜の膜厚をｔ１、第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たす。
　本態様によれば、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１のシリコン酸化膜の膜厚をｔ１、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たすダイアフラム型共振ＭＥＭＳデバイス用基板の、圧電体膜側に上部電極を形成し、シリコン基板の第１の面の反対側の面を、深堀り反応性イオンエッチングにより第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、第１のシリコン酸化膜及び第２のシリコン酸化膜を振動板とするダイアフラム構造を形成したので、振動板材料の残留応力による共振周波数シフトを抑制するとともに、イオン打ち込みによる共振周波数シフトを抑制して、共振周波数安定性を高めることができる。
　第１のシリコン酸化膜の膜厚ｔ１は、ｔ１≦１．００［μｍ］を満たすことが好ましい。これにより、共振周波数安定性を高めることができるとともに、第１のシリコン酸化膜を形成するプロセス時間を短縮することができる。
　第１のシリコン酸化膜の膜厚ｔ１は、ｔ１≧０．２０［μｍ］を満たすことが好ましい。これにより、深堀り反応性イオンエッチングのイオン打ち込みによる共振周波数のシフトをより抑制することができる。
　第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合Ｒ２は、Ｒ２≧０．８０を満たすことが好ましい。これにより、第１のシリコン酸化膜の応力による共振周波数のシフトをより抑制することができる。
　第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合Ｒ２は、Ｒ２≧０．９０を満たすことが好ましい。これにより、第１のシリコン酸化膜の応力による共振周波数のシフトをさらに抑制することができる。
　第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合Ｒ２は、Ｒ２≦０．９７を満たすことが好ましい。これにより、深堀り反応性イオンエッチングのイオン打ち込みによる共振周波数のシフトを抑制することができる。
　第２のシリコン酸化膜の膜厚ｔ２は、ｔ２≦１０．００［μｍ］を満たすことが好ましい。これにより、第２のシリコン酸化膜の膜厚の均一性を保つことができる。
　第２の酸化膜形成工程は、ＴＥＯＳ－ＣＶＤ法により第２のシリコン酸化膜を積層する。これにより、適切に絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜を積層することができる。
　エッチング工程は、２５％～４０％のオーバーエッチングを行うことが好ましい。これにより、凹部を適切に形成することができる。
　深堀り反応性イオンエッチングはＢｏｓｃｈプロセスであることが好ましい。これにより、適切にシリコン基板の裏面をエッチング加工することができる。
　上部電極形成工程の前に圧電体膜を貫通するスルーホールを形成するスルーホール形成工程を備えてもよい。これにより、適切に下部電極と導通をとることができる。
　上記目的を達成するためにダイアフラム型共振ＭＥＭＳデバイスの一の態様は、第１のシリコン酸化膜、第２のシリコン酸化膜、下部電極、圧電体膜、および上部電極が当該順に積層された積層体と、積層体の第１のシリコン酸化膜側から積層体をダイアフラム支持するシリコン基板とを備え、第２のシリコン酸化膜は絶対値が１００［ＭＰａ］以下の応力を有し、第１のシリコン酸化膜の膜厚をｔ１、第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たす。
　本態様によれば、第１のシリコン酸化膜の膜厚をｔ１、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たすように形成されるので、振動板材料の残留応力による共振周波数シフトが抑制されるとともに、イオン打ち込みによる共振周波数シフトが抑制され、共振周波数安定性を高めることができる。
　上記目的を達成するためにダイアフラム型共振ＭＥＭＳデバイス用基板は、シリコン基板の表面に、熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１のシリコン酸化膜と、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜と、下部電極と、圧電体膜とが当該順に積層され、第１のシリコン酸化膜の膜厚をｔ１、第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たす。
　本態様によれば、第１のシリコン酸化膜の膜厚をｔ１、絶対値が１００［ＭＰａ］以下の応力を有する第２のシリコン酸化膜の膜厚をｔ２、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚との和に対する第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、０．１０［μｍ］≦ｔ１≦２．００［μｍ］、かつ、Ｒ２≧０．７０を満たすように形成されるので、振動板材料の残留応力による共振周波数シフトが抑制されるとともに、イオン打ち込みによる共振周波数シフトが抑制され、共振周波数安定性を高めることができる。
　本発明によれば、シリコン基板上に積層構造を形成してダイアフラム構造を形成することで、大幅なコストダウンを実現しつつ、残留応力に起因する共振周波数シフトや、イオン打ち込みによる共振周波数シフトを抑制し、高い共振周波数安定性を得ることができる。
ダイアフラム型共振ＭＥＭＳデバイスの製造方法を示すフローチャート 図１に示す各工程における基板の断面図 図１に示す各工程における基板の断面図 シリコン基板を積層側から見た平面図 ダイアフラム型共振ＭＥＭＳデバイスの１次共振モードを示す図 ＴＥＯＳ－ＳｉＯ２膜の膜厚の割合（第２のシリコン酸化膜の膜厚の割合）Ｒ２に対する共振周波数のシフト量｜Δｆｒ｜の関係を示す図 ０．０２［μｍ］≦ｔ１≦２．００［μｍ］とした場合のｔ１に対する｜Δｆｒ｜の関係を示す図 ダイアフラム構造形成時のＢｏｓｃｈプロセスの製造過程を示す図 熱酸化ＳｉＯ２膜とＴＥＯＳ－ＳｉＯ２膜のＢｏｓｃｈプロセスによるダメージを説明するための図
　以下、添付図面に従って本発明の好ましい実施形態について詳説する。
　〔ダイアフラム型共振ＭＥＭＳデバイスの製造方法〕
　図１は、本実施形態におけるダイアフラム型共振ＭＥＭＳデバイスの製造方法を示すフローチャートである。また、図２、図３は、それぞれ図１に示す各工程における基板の断面図である。本実施形態では、図２（ａ）に示すように、バルクシリコン基板（シリコン基板）１０を用いて製造する。
　（ステップＳ１：第１の酸化膜形成工程の一例）
　シリコン基板１０に熱酸化処理を施し、シリコン基板１０の表面（第１の面の一例）に熱酸化ＳｉＯ２（二酸化ケイ素）膜１２（第１のシリコン酸化膜の一例）を形成する（図２（ｂ））。第１シリコン酸化膜は、少なくともシリコン基板１０の一方の表面に形成されればよく、シリコン基板１０の全表面に亘って形成されてもよい。本実施形態では、熱酸化ＳｉＯ２膜１２は、膜厚ｔ１［μｍ］を、
　０．００［μｍ］≦ｔ１≦２．００［μｍ］　…（式１）
として形成する。なお、ｔ１＝０．００［μｍ］とは、ステップＳ１の熱酸化処理を行わない場合を指す。
　熱酸化処理によって形成した熱酸化ＳｉＯ２膜１２は、ＦＴＩＲ（Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ　Ｉｎｆｒａｒｅｄ：フーリエ変換赤外分光光度計）の吸光スペクトルにおいて、Ｓｉ－Ｏ結合（シリコンと酸素の結合）のストレッチングモードである１０９０［ｃｍ－１］付近にピークを示し、１４８°のＳｉ－Ｏ－Ｓｉ結合角度（シリコンと酸素の結合角度）を有する。また、ＸＰＳ（Ｘ－ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ；Ｘ線光電子分光法）やＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ－ｍｉｃｒｏｐｒｏｂｅ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｅｒ；二次イオン質量分析計）による膜内組成分析において、Ｃ（炭素）やＨ（水素）は検出されない。また、熱酸化ＳｉＯ２膜１２の応力の絶対値は、３００［ＭＰａ］程度である。
　なお、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等で堆積した後に、高温（９００℃以上）で熱処理を行って得られたＳｉＯ２膜も同様に、ＦＴＩＲの吸光スペクトルにおいて１０９０［ｃｍ－１］付近にピークを示し、熱酸化膜と同等の膜質を有することが知られている（例えば、Ｊ．　Ｅｌｅｃｔｒｏｃｈｅｍ．　Ｓｏｃ．，　１４２　（１９９５）　３５７９）。このように、熱酸化処理以外の方法で形成した酸化膜であっても、９００℃以上の熱処理を行うことで、熱酸化ＳｉＯ２膜１２の代替として用いることが可能である。
　また、後述するＢｏｓｃｈプロセス（深堀り反応性イオンエッチングの一例）におけるＳｉ（ケイ素）のエッチングレートが４．０００［μｍ／ｍｉｎ］であるのに対し、熱酸化ＳｉＯ２のエッチングレートは０．０２０［μｍ／ｍｉｎ］である。
　（ステップＳ２：第２の酸化膜形成工程の一例）
　次に、ステップＳ１において形成した熱酸化ＳｉＯ２膜１２上に、低応力シリコン酸化膜として、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）－ＣＶＤ法により、ＴＥＯＳ－ＳｉＯ２膜１４（第２のシリコン酸化膜の一例、以下「低応力シリコン酸化膜１４」とも言う。）を形成する（図２（ｃ））。本実施形態では、熱酸化ＳｉＯ２膜１２の膜厚ｔ１［μｍ］、ＴＥＯＳ－ＳｉＯ２膜１４の膜厚をｔ２［μｍ］、第２シリコン酸化膜の応力をσ２［ＭＰａ］とすると、
　０≦ｔ２／（ｔ１＋ｔ２）≦１　…（式２）
　｜σ２｜＜１００［ＭＰａ］　…（式３）
　の関係を満たすように成膜した。
　なお、低応力シリコン酸化膜１４は、ＴＥＯＳ－ＣＶＤ以外にも、ＬＰ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ）－ＣＶＤ法、ＡＰ（Ａｔｍｏｓｐｈｅｒｉｃ　Ｐｒｅｓｓｕｒｅ）－ＣＶＤ法等のＣＶＤ法や、スパッタ法により形成したＳｉＯ２膜を用いても形成可能である。
　このように形成したＴＥＯＳ－ＳｉＯ２膜１４は、熱酸化ＳｉＯ２膜１２と比較してＳｉ－Ｏ結合が疎になっている。ＦＴＩＲから求められるＳｉ－Ｏ－Ｓｉ結合角度が１５０°以上まで増加しており、Ｓｉ－Ｏ結合のストレッチングモードのピークもシフトしている。また、膜中にＣやＨが含まれており、Ｓｉ－Ｏ－Ｈ結合やＯ－Ｈ結合が検出されることが特徴として挙げられる。
　ＴＥＯＳ－ＳｉＯ２膜１４のＢｏｓｃｈプロセスにおけるエッチングレートは、０．０２３［μｍ／ｍｉｎ］となっており、エッチストップ性能は熱酸化ＳｉＯ２膜１２とほぼ同等である。
　（ステップＳ３：下部電極形成工程の一例）
　次に、ステップＳ２において形成したＴＥＯＳ－ＳｉＯ２膜１４の上に、下部電極１６を形成する（図２（ｄ））。下部電極１６は、後述する圧電体膜１８に対して電界を印加するための電極であり、下地層（本実施形態ではＴＥＯＳ－ＳｉＯ２膜１４）の材料、及び次の工程で形成される上部の圧電体膜１８の材料との密着性が要求される。
　ＳｉやＳｉＯ２、及びＰＺＴ（チタン酸ジルコン酸鉛）膜との密着性がよい材料としてＰｔ（白金）やＩｒ（イリジウム）が良く知られている。本実施形態では、下部電極材料としてＩｒを用い、面内均一性に優れたスパッタ法により、低応力シリコン酸化膜１４上にＩｒを０．２０［μｍ］堆積し、下部電極１６とした。
　（ステップＳ４：圧電体膜形成工程の一例）
　次に、ステップＳ３において形成した下部電極１６の上に、圧電体膜１８を形成する（図２（ｅ））。
　本実施形態では、圧電体膜１８として、スパッタ法により堆積したＰＺＴを用いた。好ましくは、ＰＺＴに対してＮｂ（ニオブ）をドーピングすることにより圧電定数が増加したＮｂ－ｄｏｐｅｄ　ＰＺＴをスパッタ法で堆積する。その他、圧電体膜１８としてチタン酸鉛、ジルコニウム酸鉛、ニオブ酸ジルコニウムチタン酸鉛等を用いることができる。
　なお、高温で焼成するｓｏｌ－ｇｅｌ法（ゾルゲルプロセス）等を用いて圧電体膜１８を形成すると、熱酸化ＳｉＯ２膜１２、ＴＥＯＳ－ＳｉＯ２膜１４または下部電極１６の変質、及び熱応力の印加につながるため、圧電体膜１８は、スパッタ法などの気相成膜により形成することが好ましい。
　このように、シリコン基板１０に、熱酸化ＳｉＯ２膜１２、ＴＥＯＳ－ＳｉＯ２膜１４、下部電極１６、圧電体膜１８、がこの順に積層された中間生成物を、ダイアフラム型共振ＭＥＭＳデバイス用基板２と呼ぶ。
　さらに、圧電体膜１８に、下部電極１６との接続をとる領域にコンタクトホール１７を形成する（図３（ａ））。図４（ａ）は、シリコン基板１０を圧電体膜１８側から見た平面図である。なお、図４（ａ）に示すＡ－Ａ線に沿う断面図が図３（ａ）である。
　（ステップＳ５：上部電極形成工程の一例）
　次に、ステップＳ４において形成した圧電体膜１８の上に、上部電極２０を形成する（図３（ｂ））。図４（ｂ）は、シリコン基板１０を上部電極２０側から見た平面図であり、図４（ｂ）に示すＡ－Ａ線に沿う断面図が図３（ｂ）である。
　上部電極２０は、圧電体膜１８に対して電界を印加するための電極として圧電体膜１８の上部に形成される。上部電極２０は、圧電体膜１８との密着性のよい導電材料が選ばれるとともに、スパッタ法や蒸着法といった面内均一性のよいパターン形成方法が選ばれる。本実施形態においては、上部電極２０として、それぞれスパッタ法により形成した厚さ０．０２［μｍ］のＴｉ（チタン）と厚さ０．３０［μｍ］のＡｕ（金）の二層構造を用いた。
　なお、コンタクトホール１７を介して下部電極１６と導通接続を行うパッド２２ａ、上部電極２０と導通接続を行うパッド２２ｂについても、上部電極２０と同時に形成される。
　このように、ステップＳ１～ステップＳ５は、シリコン基板１０の表面に、熱酸化ＳｉＯ２膜１２、ＴＥＯＳ－ＳｉＯ２膜１４、下部電極１６、圧電体膜１８、上部電極２０を当該順に（熱酸化ＳｉＯ２膜１２、ＴＥＯＳ－ＳｉＯ２膜１４、下部電極１６、圧電体膜１８、上部電極２０の順に）積層する積層工程を構成している。
　なお、熱酸化ＳｉＯ２膜１２、ＴＥＯＳ－ＳｉＯ２膜１４、下部電極１６、圧電体膜１８、上部電極２０は、この順に積層されればよく、これらの間に新たな別の層を積層することも可能である。
　（ステップＳ６：エッチング工程の一例）
　次に、シリコン基板１０の裏面（第１の面の反対側の面の一例）から異方性エッチングを行い、熱酸化ＳｉＯ２膜１２が露出する開口部２４（凹部の一例）を形成することで、熱酸化ＳｉＯ２膜１２及びＴＥＯＳ－ＳｉＯ２膜１４を振動板とし、シリコン基板１０を支持部材とするダイアフラム構造（ダイアフラム型共振ＭＥＭＳデバイス１）を形成する（図３（ｃ））。図４（ｃ）は、シリコン基板１０を上部電極２０側から見た平面図であり、開口部２４について破線で示している。なお、図４（ｃ）に示すＡ－Ａ線に沿う断面図が図３（ｃ）である。
　本実施形態では、エッチング装置としてＢｏｓｃｈプロセス装置（住友精密工業社製Ｄｅｅｐ　ＲＩＥ　装置ＭＵＣ－２１）を用いて、ＳＦ６ガスによるエッチングとＣ４Ｆ８ガスによる堆積とを繰り返すＢｏｓｃｈプロセス方式により、側壁部を保護しつつ異方性エッチングを行った。また、エッチングの最も早い部分から２５～４０％のオーバーエッチングを行った。
　図３（ｃ）、図４（ｃ）に示すように、本実施の形態に係るダイアフラム型共振ＭＥＭＳデバイス１は、熱酸化ＳｉＯ２膜１２、ＴＥＯＳ－ＳｉＯ２膜１４、下部電極１６、圧電体膜１８、上部電極２０がこの順に積層された積層体３と、熱酸化ＳｉＯ２膜１２側から積層体３をダイアフラム支持するシリコン基板１０と、から構成される。
　なお、ダイアフラム型共振ＭＥＭＳデバイス１（ダイアフラム型共振ＭＥＭＳデバイス用基板２）の製造方法として、図１に示すフローチャートの全工程のうち一部の工程を省略する態様も可能である。
　例えば、予め表面に熱酸化ＳｉＯ２膜１２が形成されたシリコン基板１０（図２（ｂ））を用意し、ステップＳ２のＴＥＯＳ－ＳｉＯ２膜１４を形成する工程から製造を開始する態様も本実施形態の製造方法に含まれる。また、予め表面に熱酸化ＳｉＯ２膜１２及びＴＥＯＳ－ＳｉＯ２膜１４が形成されたシリコン基板１０（図２（ｃ））を用意し、ステップＳ３の下部電極１６を形成する工程から製造を開始する態様も本実施形態の製造方法に含まれる。これらの場合であっても、熱酸化ＳｉＯ２膜１２の膜厚ｔ１［μｍ］、ＴＥＯＳ－ＳｉＯ２膜１４の膜厚ｔ２［μｍ］及び、ＴＥＯＳ－ＳｉＯ２膜１４の応力σ２［ＭＰａ］が、上記の（式１）～（式３）を満たしていればよい。
　さらに、予め表面に熱酸化ＳｉＯ２膜１２、ＴＥＯＳ－ＳｉＯ２膜１４、及び下部電極１６が形成されたシリコン基板１０（図２（ｄ））を用意し、ステップＳ４の圧電体膜１８を形成する工程から製造を開始する態様も本実施形態の製造方法の使用に含まれる。
　また、ダイアフラム型共振ＭＥＭＳデバイス用基板２（図２（ｅ））を用意し、ステップＳ５の、上部電極２０を形成する工程からダイアフラム型共振ＭＥＭＳデバイス１の製造を開始する態様も本実施形態に含まれる。図３（ａ）に示すように、ダイアフラム型共振ＭＥＭＳデバイス用基板２を用意し、上部電極２０を形成する前にコンタクトホール１７を形成する態様も可能であることはいうまでもない。
　〔共振周波数評価による振動板の物性評価〕
　上記の製造方法によりジャイロセンサをベースとして作製したダイアフラム型共振ＭＥＭＳデバイスの１次共振モード（基板に対して法線方向（図５の矢印方向）に動くモード）の共振周波数を、レーザードップラー振動計によって測定した。振動板が実用性を有するためには、共振周波数の設計値に対するシフト量が１０％未満である必要がある。共振周波数の設計値に対するシフト量は５％以下が好ましく、２％以下であれば安定性に優れている。
　（実施結果１）
　熱酸化ＳｉＯ２膜１２の膜厚をｔ１、ＴＥＯＳ－ＳｉＯ２膜１４の膜厚をｔ２としたとき、
　ｔ１＋ｔ２＝３．００［μｍ］　…（式４）
　０≦Ｒ２＝ｔ２／（ｔ１＋ｔ２）≦１　…（式５）
　の関係を満たすように、熱酸化ＳｉＯ２膜１２とＴＥＯＳ－ＳｉＯ２膜１４を形成した。
　また、ダイアフラム型共振ＭＥＭＳデバイスの１次共振モードの設計値をｆｄｅｓｉｇｎ、測定値をｆｍｅａｓｕｒｅｄ、設計値に対する測定値のシフト量｜Δｆｒ｜を下記に示す（式６）のように定義する。
　｜Δｆｒ｜＝｜（ｆｍｅａｓｕｒｅｄ－ｆｄｅｓｉｇｎ）／ｆｄｅｓｉｇｎ｜×１００
　…（式６）
　なお、１次共振モードの設計値ｆｄｅｓｉｇｎは、有限要素法等のシミュレーションを行って求めた。ここで、ＴＥＯＳ－ＳｉＯ２膜１４の膜厚の割合（第２のシリコン酸化膜の膜厚の割合）Ｒ２に対する共振周波数のシフト量｜Δｆｒ｜の関係を、図６に示す。
　図６から、０．７０≦Ｒ２＜１．００において｜Δｆｒ｜＜１０％となり、０．８０≦Ｒ２＜１．００において｜Δｆｒ｜＜５％となり、０．９０≦Ｒ２＜１．００において｜Δｆｒ｜＜２％となることがわかった。この結果から、共振周波数に対する熱酸化膜の応力の影響を抑え、共振周波数シフトを抑制できる条件は、０．７０≦Ｒ２＜１．００であり、さらに抑制できる条件は０．８０≦Ｒ２＜１．００であり、最も好ましい条件は０．９０≦Ｒ２＜１．００であることがわかる。
　また、Ｒ２＝１．００（振動板がＴＥＯＳ－ＳｉＯ２膜１４のみから形成される場合）は、Ｂｏｓｃｈプロセスにおけるイオンの打ち込みのダメージにより、振動板の残留応力が変化して共振周波数が大きくシフトすることがわかった。したがって、Ｒ２≦０．９７であることが好ましい。
　（実施結果２）
　次に、０．７０≦Ｒ２≦０．９７の条件において、０．０２［μｍ］≦ｔ１≦２．００［μｍ］とした場合のｔ１に対する｜Δｆｒ｜の関係を図７に示す。ここでｔ２は、ＴＥＯＳ－ＳｉＯ２膜１４の膜厚が均一性を保てるようにｔ２≦１０．００［μｍ］としている。図７から、全てのＲ２の条件において、０．１０［μｍ］≦ｔ１≦２．００［μｍ］のときに｜Δｆｒ｜＜１０％、０．２０［μｍ］≦ｔ１≦２．００［μｍ］のときに｜Δｆｒ｜＜５％となることがわかった。
　このように、熱酸化ＳｉＯ２膜１２を用いることで、Ｂｏｓｃｈプロセスのダメージによる残留応力の変化を抑制し、｜Δｆｒ｜を小さくすることができることがわかった。
　〔ＳｉＯ２膜に対するＢｏｓｃｈプロセスのダメージによる応力変化〕
　ＳｉＯ２膜２６が形成されたシリコン基板１０に対し、Ｂｏｓｃｈプロセスによりダイアフラム構造を形成する場合を考える。Ｂｏｓｃｈプロセスにより形成される開口部２４の形状は、ＳｉＯ２膜２６に到達したとき、図８（ａ）に示すように十分に凹形状にならず、残部２８を有している。この残部２８を十分に除去するために、２０～４０％程度のオーバーエッチングを行い、図８（ｂ）に示す最終形状を形成する。ＢｏｓｃｈプロセスによるＳｉのエッチングは、ＳＦＸ ＋イオン（Ｘ＝１～６）をＳｉに対して衝突させて、衝突のエネルギーでＳｉと反応して取り去る。したがって、図７（ａ）の状態からオーバーエッチングを行うと、ＳＦＸ ＋イオンはＳｉＯ２膜内に打ち込まれ、Ｓｉ－Ｆ結合を形成したり、Ｓｉ－Ｏ－Ｓｉ結合を切断したりする。
　本発明者らは、鋭意検討の結果、オーバーエッチングによりＳｉＯ２膜内に打ち込まれたＳＦＸ ＋イオンのＦ（フッ素）により、ＳｉＯ２膜の応力が変化することを見出し、ダイアフラム型共振ＭＥＭＳデバイスの共振周波数が設計値からシフトする原因と考えた。この考えは、ＳｉＯＦ中のＦ濃度により、ＳｉＯＦの応力が変化する（例えば、Ｊ．　Ｅｌｅｃｔｒｏｃｈｅｍ．　Ｓｏｃ．，　１４４　（１９９７）　１１００．）という論文の指摘とも符合する。
　ここで、熱酸化により形成したＳｉＯ２は安定な材料として知られており、様々な方法で形成できるＳｉＯ２の中でも最も密である。しかし、熱酸化により形成したＳｉＯ２は、Ｓｉと異なる熱膨張係数を有する（Ｓｉ：２．４×１０－６Ｋ－１，ＳｉＯ２：０．５×１０－６Ｋ－１）ため、１０００℃を超える形成温度から室温に戻したときに大きな熱応力が発生し、共振周波数に悪影響を及ぼす。また、残留応力により反りが生じて、ダイアフラム構造の安定性が大きく低下してしまう。このように残留応力が大きいものの、緻密な膜であるため、ＳＦＸ ＋イオンの打ち込みによる応力への影響は少ない。
　その一方で、ＴＥＯＳ－ＣＶＤ法などで堆積したＳｉＯ２は、低温で形成するために低応力となり、共振周波数への影響が小さい。しかし、Ｓｉ－Ｏ結合距離が熱酸化ＳｉＯ２膜と比較して大きいことやＳｉ－Ｈ結合などが存在するために、Ｆイオンが入射するとＳｉ－Ｆ結合ができやすく、応力が変化しやすいことが考えられる。
　したがって、本実施の形態におけるダイアフラム型共振ＭＥＭＳデバイスは、シリコン基板１０の表面にＳＦＸ ＋イオンの打ち込みによる応力への影響の少ない熱酸化ＳｉＯ２膜１２を形成し、熱酸化ＳｉＯ２膜１２の上にＴＥＯＳ－ＳｉＯ２膜１４を形成する。このように構成することで、ＴＥＯＳ－ＳｉＯ２膜１４により残留応力による共振周波数シフトが抑制されるとともに、熱酸化ＳｉＯ２膜１２によりイオン打ち込みによる共振周波数シフトが抑制される。
　〔熱酸化ＳｉＯ２膜の膜厚上限〕
　熱酸化ＳｉＯ２膜の成長速度は、厚膜領域において酸素の拡散律則となって対数関数的に飽和していく。膜厚２．００［μｍ］の熱酸化ＳｉＯ２膜を形成するためには２４時間程度かかるが、１．００［μｍ］であれば酸化時間は半分以下となり、製造コストが安くなる。したがって、ｔ１≦１．００［μｍ］であることが好ましい。
　〔本実施形態の製造方法の特徴〕
　図９に示すように、熱酸化ＳｉＯ２膜１２とＴＥＯＳ－ＳｉＯ２膜１４とからなる振動板を含む積層体の、シリコン基板１０の裏面に対して、ＢｏｓｃｈプロセスでＤＲＩＥを行った場合、シリコン基板１０が維持されている領域３０の熱酸化ＳｉＯ２膜１２、ＴＥＯＳ－ＳｉＯ２膜１４はＢｏｓｃｈプロセスによるダメージを受けないが、シリコン基板１０がエッチング加工された開口部２４の領域３２の熱酸化ＳｉＯ２膜１２、ＴＥＯＳ－ＳｉＯ２膜１４はダメージを受ける。
　したがって、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ　、二次イオン質量分析計）等で元素分析を行い、領域３０において熱酸化ＳｉＯ２膜１２内とＴＥＯＳ－ＳｉＯ２膜１４内とでＣやＨの分布が明確に分かれている場合は、本実施形態の製造方法を用いていることがわかる。
　また、領域３０で見るＦＴＩＲの吸光スペクトルは、熱酸化ＳｉＯ２膜１２のストレッチングモードピークと、熱酸化ＳｉＯ２膜１２と比較してシフトしたＴＥＯＳ－ＳｉＯ２膜１４のストレッチングモードピークが重なったように観察される。
　さらに、領域３２のＳＥＭ（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ；走査型電子顕微鏡）像などから、開口部２４の側面にスキャロップと呼ばれる段差形状の存在が確認できる場合は、ＢｏｓｃｈプロセスでＤＲＩＥを行っていることがわかる。また、ＳＩＭＳやＸＰＳ等の組成分析により熱酸化ＳｉＯ２膜１２内にＦあるいはＦに関連した結合ピークが検出されれば、Ｂｏｓｃｈプロセスを用いていることがわかる。
　〔本実施形態のダイアフラム型共振ＭＥＭＳデバイスの他の用途〕
　本実施形態に係るダイアフラム型共振ＭＥＭＳデバイスは、従来ＳＯＩ基板のＢＯＸ（Ｂｕｒｉｅｄ　Ｏｘｉｄｅ）層をエッチストッパとして用いて製造している共振ＭＥＭＳデバイスと同様に、加速度センサ、超音波センサ、流体センサ、薄膜共振フィルタ（Ｆｉｌｍ　Ｂｕｌｋ　Ａｃｏｕｓｔｉｃ　Ｒｅｓｏｎａｔｏｒ：ＦＢＡＲ、Ｓｔａｃｋｅｄ　ｔｈｉｎ　ｆｉｌｍ　Ｂｕｌｋ　ｗａｖｅ　Ａｃｏｕｓｔｉｃ　ｒｅｓｏｎａｔｏｒｓ　ａｎｄ　ｆｉｌｔｅｒｓ：ＳＢＡＲ）等の用途が考えられる。
　本発明の技術的範囲は、上記の実施形態に記載の範囲には限定されない。各実施形態における構成等は、本発明の趣旨を逸脱しない範囲で、各実施形態間で適宜組み合わせることができる。
　１…ダイアフラム型共振ＭＥＭＳデバイス、２…ダイアフラム型共振ＭＥＭＳデバイス用基板、１０…シリコン基板、１２…熱酸化ＳｉＯ２膜、１４…ＴＥＯＳ－ＳｉＯ２膜、１６…下部電極、１８…圧電体膜、２０…上部電極、２２…パッド、２４…開口部、２６…ＳｉＯ２膜、２８…残部

Claims (14)

  1. 　熱酸化により、又は９００℃以上の熱処理を含むプロセスにより第１のシリコン酸化膜を形成する第１の酸化膜形成工程と、
    　絶対値が１００ＭＰａ以下の応力を有する第２のシリコン酸化膜を形成する第２の酸化膜形成工程と、
    　下部電極を形成する下部電極形成工程と、
    　圧電体膜を形成する圧電体膜形成工程と、
    　上部電極を形成する上部電極形成工程と、
    　シリコン基板の第１の面に、前記第１のシリコン酸化膜、前記第２のシリコン酸化膜、前記下部電極、前記圧電体膜、前記上部電極を当該順に積層する積層工程と、
    　前記シリコン基板の第１の面の反対側の面を、深堀り反応性イオンエッチングにより前記第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程と、
    　を備え、
    　前記第１のシリコン酸化膜の膜厚をｔ１、前記第２のシリコン酸化膜の膜厚をｔ２、前記第１のシリコン酸化膜の膜厚と前記第２のシリコン酸化膜の膜厚との和に対する前記第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、
    　０．１０μｍ≦ｔ１≦２．００μｍ、かつ、Ｒ２≧０．７０
    　を満たすダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  2. 　熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１のシリコン酸化膜と、絶対値が１００ＭＰａ以下の応力を有する第２のシリコン酸化膜と、下部電極と、圧電体膜とがシリコン基板の第１の面に当該順に積層されたダイアフラム型共振ＭＥＭＳデバイス用基板の前記圧電体膜側に上部電極を形成する上部電極形成工程と、
    　前記シリコン基板の第１の面の反対側の面を、深堀り反応性イオンエッチングにより前記第１のシリコン酸化膜に到達するまでエッチング加工して凹部を形成することにより、前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜を振動板とするダイアフラム構造を形成するエッチング工程と、
    　を備え、
    　前記第１のシリコン酸化膜の膜厚をｔ１、前記第２のシリコン酸化膜の膜厚をｔ２、前記第１のシリコン酸化膜の膜厚と前記第２のシリコン酸化膜の膜厚との和に対する前記第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、
    　０．１０μｍ≦ｔ１≦２．００μｍ、かつ、Ｒ２≧０．７０
    　を満たすダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  3. 　前記第１のシリコン酸化膜の膜厚ｔ１は、ｔ１≦１．００μｍを満たす請求項１又は２に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  4. 　前記第１のシリコン酸化膜の膜厚ｔ１は、ｔ１≧０．２０μｍを満たす請求項１から３のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  5. 　前記第１のシリコン酸化膜の膜厚と前記第２のシリコン酸化膜の膜厚との和に対する前記第２のシリコン酸化膜の膜厚の割合Ｒ２は、Ｒ２≧０．８０を満たす請求項１から４のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  6. 　前記第１のシリコン酸化膜の膜厚と前記第２のシリコン酸化膜の膜厚との和に対する前記第２のシリコン酸化膜の膜厚の割合Ｒ２は、Ｒ２≧０．９０を満たす請求項１から４のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  7. 　前記第１のシリコン酸化膜の膜厚と前記第２のシリコン酸化膜の膜厚との和に対する前記第２のシリコン酸化膜の膜厚の割合Ｒ２は、Ｒ２≦０．９７を満たす請求項１から６のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  8. 　前記第２のシリコン酸化膜の膜厚ｔ２は、ｔ２≦１０．００μｍを満たす請求項１から７のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  9. 　前記第２のシリコン酸化膜は、ＴＥＯＳ－ＣＶＤ法により形成される請求項１から８のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  10. 　前記エッチング工程は、２５％～４０％のオーバーエッチングを行う請求項１から９のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  11. 　前記深堀り反応性イオンエッチングはＢｏｓｃｈプロセスである請求項１から１０のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  12. 　前記上部電極形成工程の前に前記圧電体膜を貫通するスルーホールを形成するスルーホール形成工程を備えた請求項１から１１のいずれか１項に記載のダイアフラム型共振ＭＥＭＳデバイスの製造方法。
  13. 　第１のシリコン酸化膜、第２のシリコン酸化膜、下部電極、圧電体膜、および上部電極が当該順に積層された積層体と、
    　前記積層体の前記第１のシリコン酸化膜側から該積層体を支持するシリコン基板と、
    　を備え、
    　前記第２のシリコン酸化膜は絶対値が１００ＭＰａ以下の応力を有し、
    　前記第１のシリコン酸化膜の膜厚をｔ１、前記第２のシリコン酸化膜の膜厚をｔ２、前記第１のシリコン酸化膜の膜厚と前記第２のシリコン酸化膜の膜厚との和に対する前記第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、
    　０．１０μｍ≦ｔ１≦２．００μｍ、かつ、Ｒ２≧０．７０
    　を満たすダイアフラム型共振ＭＥＭＳデバイス。
  14. 　シリコン基板の表面に、
    　熱酸化により、又は９００℃以上の熱処理を含むプロセスにより形成された第１のシリコン酸化膜と、
    　絶対値が１００ＭＰａ以下の応力を有する第２のシリコン酸化膜と、
    　下部電極と、
    　圧電体膜と、
    　が当該順に積層され、
    　前記第１のシリコン酸化膜の膜厚をｔ１、前記第２のシリコン酸化膜の膜厚をｔ２、前記第１のシリコン酸化膜の膜厚と前記第２のシリコン酸化膜の膜厚との和に対する前記第２のシリコン酸化膜の膜厚の割合ｔ２／（ｔ１＋ｔ２）をＲ２とすると、
    　０．１０μｍ≦ｔ１≦２．００μｍ、かつ、Ｒ２≧０．７０
    　を満たすダイアフラム型共振ＭＥＭＳデバイス用基板。
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