JP2015005294A - 半導体装置 - Google Patents

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Abstract

【課題】静電気放電に起因する特性の不良を低減した半導体装置及びその作製方法を提供することを目的の一とする。
【解決手段】半導体装置が、(1)回路部の周辺領域において、第1及び第2の絶縁膜が直接接する構成、(2)第1及び第2の絶縁体が密着する構成、(3)第1及び第2の絶縁体の外側の面にそれぞれ第1及び第2の導電層が設けられ、第1及び第2の導電層は、周辺領域の外側の側面で導通をとっている構成の少なくとも一を備える。なお、側面での導通は、半導体装置分断の際に形成することができる。
【選択図】図1

Description

本発明は、半導体装置及びその作製方法に関する。
アンテナを介した無線通信によりデータの送受信を行う半導体装置(非接触信号処理装
置、半導体集積回路チップ、ICチップなどという)において、静電気放電により半導体
装置が破壊される(静電気破壊)という問題がある。静電気破壊は、作製段階、検査段階
、製品としての使用段階など、あらゆる段階において信頼性や生産性の低下を招く重要な
問題となっており、その対策が検討されている(例えば、特許文献1参照)。
特許文献1では、半導体装置の基板や接着剤として導電性ポリマーを用いることで、静
電気破壊を防止している。
特開2007−241999号公報
上記のような半導体装置の市場が拡大するに伴い、半導体装置の形状や特性への要求は
一層高度になる。このため、静電気破壊に対する高い耐性を有し、かつ要求される様々な
特性を備えた半導体装置が求められている。
また、より簡便な方法で、十分な特性を有する半導体装置を作製することが求められて
いる。
そこで、本発明の一態様は、静電気放電等に起因する特性の不良を低減した半導体装置
を提供することを目的の一とする。
また、本発明の一態様は、上記半導体装置を簡便な方法で提供することを目的の一とす
る。
また、本発明の一態様は、外部ストレスに耐性を有する信頼性の高い半導体装置を提供
することを目的の一とする。
また、本発明の一態様は、時間の経過に伴う形状や特性の変化が低減された半導体装置
を提供することを目的の一とする。
本発明の一態様では、静電気破壊に対する耐性を向上させるため、半導体装置の最表面
に第1の導電層及び第2の導電層を形成する。また、複数の半導体装置を個々に分断する
際には、絶縁体並びに第1の導電層及び第2の導電層を溶融させる手段(例えば、レーザ
ー光の照射)を用いて行うことにより、第1の導電層と、第2の導電層とを導通させるこ
とができる。
また、本発明の一態様では、外部ストレスに対する耐性を持たせるため、半導体装置の
両面に第1の絶縁体及び第2の絶縁体を配置する。これら絶縁体は半導体装置作製の際の
貼り合わせ工程において接着剤として機能させることもできる。また、接着剤として機能
する第1の絶縁体及び第2の絶縁体に同一材料を用いることにより、時間の経過に伴う形
状や特性の変化を低減させることができる。
また、本発明の一態様では、さらに時間の経過に伴う形状や特性の変化を低減させるた
め、回路部の上と、アンテナの上とに絶縁膜を設ける。また、これらの絶縁膜は、周辺領
域で直接接する。なお、周辺領域とは、薄膜トランジスタを有する回路部の周辺の領域を
指す。
すなわち本発明の一態様は、(1)周辺領域において、回路部の上の第1の絶縁膜及び
アンテナの上の第2の絶縁膜が直接接する構成、(2)周辺領域において、回路部の上の
第1の絶縁膜及びアンテナの上の第2の絶縁膜が除去され、除去された領域で接着剤とし
て機能する第1及び第2の絶縁体が密着される構成、(3)第1及び第2の絶縁体の外側
の面(回路部等が設けられていない面)にそれぞれ第1及び第2の導電層が設けられ、第
1及び第2の導電層は、周辺領域の外側の側面で導通をとっている構成の少なくとも一を
備えた半導体装置である。もちろん、全ての構成を備えることで、相乗効果を伴い半導体
装置の信頼性を格段に高めることができる。
上記の分断によって、第1の導電層と、第2の導電層とを導通させる際、第1の導電層
と第2の導電層の間の抵抗値を1GΩ以下とすることが好ましい。
上記において、第1及び第2の絶縁体は、繊維体に有機樹脂が含浸された構造体である
ことが好ましい。
上記において、第1及び第2の絶縁膜が、窒化珪素膜であると好ましい。窒化珪素膜は
、酸化珪素膜等と比較して緻密であるため、水分や酸素の侵入を効果的に防止できる。
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装
置を指す。
半導体装置の表面に導電層を形成することで、半導体集積回路の静電気破壊(回路の誤
動作や半導体素子の損傷など)を防止することができる。
また、レーザー光を照射して個々の半導体装置に分断することで、十分な静電気破壊耐
性を有する半導体装置を極めて簡便な方法で提供することができる。
また、半導体装置の両面に絶縁体を配置することで、外部ストレスに対して耐性を有し
、信頼性を高めることができる。
また、貼り合わせ工程の際、同一材料が密着する構成をとることで、半導体装置の時間
の経過に伴う形状や特性の変化を低減させることができる。
本発明の一態様の半導体装置を示した図である 本発明の一態様の半導体装置の作製方法を示した図である 本発明の一態様の半導体装置の作製方法を示した図である 本発明の一態様の半導体装置の作製方法を示した図である 本発明の一態様の半導体装置の作製方法を示した図である 本発明の一態様の半導体装置の作製方法を示した図である 本発明の一態様の半導体装置の作製方法を示した図である 本発明の一態様の半導体装置の作製方法を示した図である 本発明の一態様の半導体装置の作製方法を示した図である 本発明の一態様の構造体を示した図である 本発明の一態様の半導体装置の応用形態を示した図である 本発明の一態様の半導体装置の応用形態を示した図である 本発明の一態様の半導体装置の応用形態を示した図である 本発明の一態様の半導体装置の応用形態を示した図である 本発明の一態様の半導体装置の応用形態を示した図である 本発明の一態様の半導体装置の応用形態を示した図である 本発明の一態様の半導体装置の応用形態を示した図である 分断後の第1及び第2の導電層間の印加電圧と電流との関係を示した図である。
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる
態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその
形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実
施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するた
めの全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰
り返しの説明は省略する。
(実施の形態1)
本実施の形態では、半導体装置の構成について説明する。本実施の形態の半導体装置は
、全体の膜厚が40μm〜90μm、好ましくは70μm〜80μm、と薄いこともあり
、フレキシブル性を有する。
図1(A)には、複数の半導体装置を絶縁基板上で同時形成している上面図を示す。本
実施の形態の半導体装置は、矩形状の絶縁基板を用いて同時に複数形成することができる
。そのため、円形状のシリコンウェハを用いる場合と比較して、取り数が多くなり、低コ
スト化を図ることができる。
また、複数の半導体装置は、分断手段によって個々の半導体装置に分断される。図1(
B)には一つの半導体装置を示し、図1(C)には図1(B)のA−B間の断面図を示す
半導体装置には、無線チップ等として機能させるための回路部100がある。回路部1
00は、絶縁基板上に形成された薄膜トランジスタを有する。このような薄膜トランジス
タは、半導体基板上に形成されたトランジスタと比べて薄膜化されており、半導体装置の
フレキシブル性に貢献することができる。無線通信を行うために、回路部100と電気的
に接続された内蔵型アンテナ105が設けられている。内蔵型アンテナ105を回路部の
薄膜トランジスタ上に設けることで、半導体装置の集積化、小型化を図ることができ、好
ましい。このように内蔵型アンテナ105を薄膜トランジスタ上に設けると、それらの厚
みは7μm〜8μmとなる。
回路部100の周辺には、上記薄膜トランジスタやアンテナが設けられていない領域(
周辺領域という)がある。さらに、周辺領域には、薄膜トランジスタを覆っている絶縁膜
やアンテナを覆っている絶縁膜が設けられた領域(絶縁膜形成領域という)101(10
1a及び101b)がある。絶縁膜形成領域101a、101bでは、上記絶縁膜同士が
直接接するため、水分や酸素の侵入を防止することができる。さらに、上記絶縁膜を同じ
材料とすることが好ましい。例えば、当該絶縁膜として、窒化珪素膜を用いることができ
る。窒化珪素膜は、酸化珪素膜等と比較して緻密なため、水分や酸素の侵入を効率的に防
止することができる。また、絶縁膜形成領域101は、上方からみると回路部100を囲
むように設けられているため、薄膜トランジスタ等の劣化原因となる水分や不純物の侵入
を効率的に防止することもできる。その結果、半導体装置、特に回路部を構成する薄膜ト
ランジスタにおける、時間の経過に伴う特性の変化を低減させることができる。このよう
な絶縁膜形成領域101a、101bは、回路部100より膜厚が薄く、3μm〜4μm
となる。
周辺領域の一部(本実施の形態では周辺領域の中心付近)には、絶縁膜が除去され、回
路部100の上下に設けられた接着剤として機能する第1の絶縁体110、第2の絶縁体
111が密着して貼り合わされた領域(貼り合わせ領域という)102がある。絶縁膜形
成領域は、貼り合わせ領域102をどこに何カ所設けるかによって、複数の領域に分かれ
ることがある。本実施の形態では、貼り合わせ領域102が周辺領域の中心付近に選択的
に1つ形成されたことにより、絶縁膜形成領域が2つ(101a、101b)設けられた
場合を例示する。もちろん貼り合わせ領域102が周辺領域内に選択的に2つ形成された
構成でもよく、その際、絶縁膜形成領域は3つ設けられることになる。貼り合わせ領域は
、周辺領域内に2つ以上形成してもよい。貼り合わせ領域102では、第1の絶縁体と、
第2の絶縁体とが密着しており、当該第1及び第2の絶縁体は半導体装置の両面に設けら
れたものである。第1の絶縁体と、第2の絶縁体とが同一材料からなると、密着性が向上
して好ましい。その結果、半導体装置における時間の経過に伴う形状や特性の変化を低減
させることができる。
接着剤として機能する第1の絶縁体110、第2の絶縁体111の外側の面(回路部等
が設けられていない面)は、それぞれ第1の導電層113、第2の導電層114で覆われ
ている。導電層により、静電気による半導体装置の破壊を防ぐことができる。静電気が生
じると、半導体装置の局所部分に高い電圧がかかってしまうが、両面に設けられた絶縁体
と比べて抵抗の低い導電層によって、高い電圧を分散させることができるからである。そ
の結果、半導体装置の静電気破壊に対する耐性を向上させることができる。
周辺領域の外側で半導体装置は終端する。周辺領域の外側の側面、つまり半導体装置の
終端部120では、第1の導電層113、第2の導電層114は、互いに電気的な導通を
取ることができる。その結果、静電気をより広い領域に分散させることができるため、静
電気による破壊を効率的に防ぐことができる。第1の導電層113と、第2の導電層11
4との電気的な導通とは、導電層が膜状となって達成するものに限らず、半導体装置を分
断する際に、第1の導電層113、又は第2の導電層114の材料の一部が、終端部12
0に分散し、付着する程度でも可能となる。これは、接着剤として機能する絶縁体の抵抗
が高いため、上記のように導電層の材料の一部が終端部に付着するだけでも、終端部12
0の抵抗値が下がり、第1の導電層113と、第2の導電層114との電気的な導通が取
れたような状態となるからである。第1の導電層と第2の導電層の間の抵抗値は1GΩ以
下程度(10V印加時)であれば、静電気を十分に拡散させることができるため、これを
目安に静電気対策を行えばよい。
このような半導体装置は、最表面に設けられた導電層により静電気による回路部の破壊
を防止することができる。また、同一材料同士が密着して張り合わされるため、密着性が
高く、水分等による劣化、不必要箇所からの剥がれを防止することができる。このように
本実施の形態の半導体装置は、不良が少なく、信頼性の高い半導体装置である。
(実施の形態2)
本実施の形態では、上記実施の形態で示した半導体装置を得るための一作製方法を説明
する。
まず、基板701の一表面に剥離層702を形成し、続けて下地となる絶縁膜703お
よび半導体膜704(例えば、非晶質珪素を含む膜)を形成する(図2(A)参照)。剥
離層702、絶縁膜703、および半導体膜704は、連続して形成することができる。
連続して形成することにより、大気に曝されないため不純物の混入を防ぐことができる。
基板701は、ガラス基板、石英基板、金属基板、ステンレス基板、本工程の処理温度
に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板であれば、
その面積や形状に大きな制限はないため、例えば、1辺が1メートル以上であって、矩形
状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形
のシリコン基板を用いる場合と比較すると、大きな優位点である。従って、回路部を大き
く形成した場合であっても、シリコン基板を用いる場合と比較して低コスト化を実現する
ことができる。
なお、本工程では、剥離層702を基板701の全面に設けているが、必要に応じて、
基板701の全面に剥離層を設けた後に、フォトリソグラフィ法により剥離層702を選
択的に設けてもよい。また、本工程では、基板701に接するように剥離層702を形成
しているが、必要に応じて、基板701に接するように酸化珪素膜、酸化窒化珪素膜、窒
化珪素膜、窒化酸化珪素膜等の絶縁膜を形成し、当該絶縁膜に接するように剥離層702
を形成してもよい。
ここで、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり
、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。
例えば、酸化窒化珪素とは、酸素が50原子%以上70原子%以下、窒素が0.5原子%
以上15原子%以下、珪素が25原子%以上35原子%以下、水素が0.1原子%以上1
0原子%以下の範囲で含まれる物質とすることができる。また、窒化酸化珪素とは、酸素
が5原子%以上30原子%以下、窒素が20原子%以上55原子%以下、珪素が25原子
%以上35原子%以下、水素が10原子%以上30原子%以下の範囲で含まれる物質とす
ることができる。但し、上記組成の範囲は、ラザフォード後方散乱法(RBS:Ruth
erford Backscattering Spectrometry)や、水素前
方散乱法(HFS:Hydrogen Forward Scattering)を用い
て測定した場合のものである。また、構成元素の含有比率は、その合計が100原子%を
超えない値をとるものである。
剥離層702は、金属膜や、金属膜と金属酸化膜の積層構造等を用いることができる。
金属膜としては、タングステン(W)、モリブデン(Mo)、チタン(Ti)、タンタル
(Ta)、ニオブ(Nb)、ニッケル(Ni)、コバルト(Co)、ジルコニウム(Zr
)、亜鉛(Zn)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オス
ミウム(Os)、イリジウム(Ir)から選択された元素、該元素を主成分とする合金材
料、当該元素を主成分とする化合物材料からなる膜を単層構造又は積層構造で形成する。
また、これらの材料からなる膜は、スパッタ法や、プラズマCVD法等の各種CVD法等
を用いて形成することができる。金属膜と金属酸化膜の積層構造は、上述した金属膜を形
成した後に、酸素雰囲気下またはNO雰囲気下におけるプラズマ処理、酸素雰囲気下ま
たはNO雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸
化物または酸化窒化物を形成することによって設けることができる。また、金属膜を形成
した後に、オゾン水等の酸化力の強い溶液で表面を処理することにより、金属膜表面に当
該金属膜の酸化物又は酸化窒化物を形成することもできる。
絶縁膜703は、スパッタ法やプラズマCVD法等により、珪素の酸化物または珪素の
窒化物を含む膜を、単層構造又は積層構造で形成する。下地となる絶縁膜703が2層構
造の場合、例えば、1層目として窒化酸化珪素膜を形成し、2層目として酸化窒化珪素膜
を形成するとよい。下地となる絶縁膜703が3層構造の場合、1層目の絶縁膜として酸
化珪素膜を形成し、2層目の絶縁膜として窒化酸化珪素膜を形成し、3層目の絶縁膜とし
て酸化窒化珪素膜を形成するとよい。または、1層目の絶縁膜として酸化窒化珪素膜を形
成し、2層目の絶縁膜として窒化酸化珪素膜を形成し、3層目の絶縁膜として酸化窒化珪
素膜を形成するとよい。下地となる絶縁膜703は、基板701からの不純物の侵入を防
止するブロッキング膜として機能する。
半導体膜704は、スパッタ法、LPCVD法、プラズマCVD法等により、25nm
以上200nm以下程度、好ましくは50nm以上70nm以下程度、具体的には66n
mの厚さで形成する。半導体膜704としては、例えば、非晶質珪素膜を形成すればよい
次に、半導体膜704にレーザー光を照射して結晶化を行う。なお、レーザー光の照射
と、RTA(Rapid Thermal Annealing)、アニール炉を用いる
熱結晶化法、又は結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等
により半導体膜704の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望
の形状にエッチングして、半導体膜704a、半導体膜704bを形成し、これらを覆う
ようにゲート絶縁膜705を形成する(図2(B)参照)。
半導体膜704a、半導体膜704bの作製工程の一例を以下に簡単に説明する。まず
、プラズマCVD法を用いて、非晶質半導体膜(例えば、非晶質珪素膜)を形成する。次
に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させ
た後、非晶質半導体膜に脱水素化の処理(500℃、1時間)と、熱結晶化の処理(55
0℃、4時間)とを行って結晶質半導体膜を形成する。その後、結晶化の程度に基づき、
必要に応じて、レーザー発振器からレーザー光を照射する。さらに、フォトリソグラフィ
法を用いることよって半導体膜704a、半導体膜704bを形成する。なお、結晶化を
助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜
の結晶化を行ってもよい。
また、半導体膜に対し、連続発振レーザー光又は10MHz以上の周波数で発振するレ
ーザー光を照射しながら一方向に走査して結晶化させて得られた半導体膜704a、半導
体膜704bを形成することができる。このような結晶化の場合、そのレーザー光の走査
方向に結晶が成長する特性がある。その走査方向をチャネル長方向(チャネル形成領域が
形成されたときにキャリアが流れる方向)に合わせて薄膜トランジスタを配置するとよい
次に、半導体膜704a、半導体膜704bを覆うゲート絶縁膜705を形成する。ゲ
ート絶縁膜705は、CVD法やスパッタ法等により、珪素の酸化物又は珪素の窒化物を
含む膜を、単層構造又は積層構造で形成する。具体的には、酸化珪素膜、酸化窒化珪素膜
、窒化酸化珪素膜を、単層構造又は積層構造で形成する。
また、ゲート絶縁膜705は、半導体膜704a、半導体膜704bに対しプラズマ処
理を行い、表面を酸化又は窒化することで形成しても良い。例えば、He、Ar、Kr、
Xeなどの希ガスと、酸素、酸化窒素(NO)、アンモニア、窒素、水素などの混合ガ
スを導入したプラズマ処理で形成する。この場合のプラズマの励起をマイクロ波によって
行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで
生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカ
ルを含む場合もある)によって、半導体膜の表面を酸化又は窒化することができる。
このような高密度プラズマを用いた処理により、1nm以上20nm以下程度、代表的
には膜厚5nm以上10nm以下程度の絶縁膜が半導体膜表面に形成される。この場合の
反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くす
ることができる。このような、プラズマ処理は、半導体膜(結晶性シリコン又は多結晶シ
リコン)を直接酸化(又は窒化)するため、形成される絶縁膜の膜厚のばらつきをきわめ
て小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が進行するとい
うことがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処
理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせ
ることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
ゲート絶縁膜705は、プラズマ処理によって形成される絶縁膜のみを用いても良いし
、それに加えてプラズマや熱反応を利用したCVD法で酸化シリコン、酸窒化シリコン、
窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、プラズマ処理
により形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成される薄膜トランジス
タは、特性のばらつきを小さくすることができ、好ましい。
また、半導体膜に対し、連続発振レーザー光又は10MHz以上の周波数で発振するレ
ーザー光を照射しながら一方向に走査して結晶化させた半導体膜704a、半導体膜70
4bを形成する場合は、上記プラズマ処理を行ったゲート絶縁膜を組み合わせることで、
特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ(TFT)を得る
ことができる。
次に、ゲート絶縁膜705上に、導電膜を形成する。ここでは、100nm以上500
nm以下程度の厚さの導電膜を単層で形成する。用いる材料としては、タンタル(Ta)
、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、
銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素を含む材料、これら
の元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料を用いるこ
とができる。リン等の不純物元素を添加した多結晶珪素に代表される半導体材料を用いて
も良い。導電膜を積層構造で形成する場合には、例えば、窒化タンタル膜とタングステン
膜の積層構造、窒化タングステン膜とタングステン膜の積層構造、窒化モリブデン膜とモ
リブデン膜の積層構造を用いることができる。例えば、膜厚30nmの窒化タンタルと、
膜厚150nmのタングステンとの積層構造を用いることができる。タングステンや窒化
タンタルは、耐熱性が高いため、導電膜を形成した後に、熱活性化を目的とした加熱処理
を行うことができる。また、導電膜を3層以上の積層構造としても良く、例えば、モリブ
デン膜と、アルミニウム膜と、モリブデン膜との積層構造を採用することができる。
次に、上記の導電膜上に、フォトリソグラフィ法を用いてレジストからなるマスクを形
成し、ゲート電極とゲート配線を形成するためのエッチング処理を行って、半導体膜70
4a、半導体膜704bの上方にゲート電極707を形成する。
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、半導体膜7
04a、半導体膜704bに、イオンドープ法またはイオン注入法により、n型又はp型
を付与する不純物元素を低濃度に添加する。本実施の形態においては、半導体膜704a
、半導体膜704bに、n型を付与する不純物元素を低濃度に添加する。n型を付与する
不純物元素は、元素周期表の第15族に属する元素を用いれば良く、リン(P)、砒素(
As)などを用いることができる。また、p型を付与する不純物元素としては、元素周期
表の第13族に属する元素を用いれば良く、硼素(B)などを用いることができる。
なお、本実施の形態においては簡単のため、n型を付与する不純物元素が添加された半
導体膜を有する薄膜トランジスタ(n型TFT)についてのみ示しているが、本発明はこ
れに限定して解釈されない。p型を付与する不純物元素が添加された半導体膜を有する薄
膜トランジスタ(p型TFT)のみを用いる構成としても良い。また、n型TFTとp型
TFTを併せて形成しても良い。n型TFTとp型TFTを併せて形成する場合、後にp
型TFTとなる半導体層を覆うマスクを形成してn型を付与する不純物元素を添加し、後
にn型TFTとなる半導体層を覆うマスクを形成してp型を付与する不純物元素を添加す
ることで、n型を付与する不純物元素とp型を付与する不純物元素を選択的に添加するこ
とができる。
次に、ゲート絶縁膜705とゲート電極707を覆うように、絶縁膜を形成する。これ
ら絶縁膜は、プラズマCVD法やスパッタ法等により、珪素、珪素の酸化物、若しくは珪
素の窒化物等の無機材料を含む膜、又は有機樹脂などの有機材料を含む膜を、単層又は積
層して形成する。絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッ
チングして、ゲート電極707の側面に接する絶縁膜708(サイドウォールともよばれ
る)を形成する。絶縁膜708は、後にLDD(Lightly Doped drai
n)領域を形成する際のマスクとして用いる。
次に、ゲート電極707および絶縁膜708をマスクとして用いて、半導体膜704a
、半導体膜704bにn型を付与する不純物元素を添加する。これにより、チャネル形成
領域706a、第1の不純物領域706b、第2の不純物領域706cが形成される(図
2(C)参照)。第1の不純物領域706bは薄膜トランジスタのソース領域又はドレイ
ン領域として機能し、第2の不純物領域706cはLDD領域として機能する。第2の不
純物領域706cが含む不純物元素の濃度は、第1の不純物領域706bが含む不純物元
素の濃度よりも低い。
続いて、ゲート電極707、絶縁膜708等を覆うように、絶縁膜を単層構造又は積層
構造で形成する。本実施の形態では、絶縁膜709、710、711を3層構造とする場
合を例示する。これら絶縁膜はCVD法により形成することができる。例えば、絶縁膜7
09は膜厚50nmの酸化窒化珪素膜、絶縁膜710は膜厚200nmの窒化酸化珪素膜
、絶縁膜711は膜厚400nmの酸化窒化珪素膜として形成することができる。これら
絶縁膜の表面は、その膜厚にもよるが、下層に設けられた層の表面形状に沿って形成され
る。すなわち、絶縁膜709は膜厚が薄いため、その表面はゲート電極707の表面形状
に大きく沿っている。膜厚が厚くなるにつれ表面形状は平坦に近づくため、3層構造のう
ち膜厚が最も厚い絶縁膜711の表面形状は平坦に近い。しかしながら、有機材料とは異
なるため、平坦な表面形状とは異なっている。すなわち、表面形状を平坦にしたいのであ
れば、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料
やシロキサン材料等を用いればよい。また、これら絶縁膜の作製方法は、CVD法以外に
、スパッタ法、SOG法、液滴吐出法、スクリーン印刷法等を採用することができる。
そして、フォトリソグラフィ法を用いて絶縁膜709、710、711等をエッチング
して、第1の不純物領域706bに達するコンタクトホールを形成した後、薄膜トランジ
スタのソース電極又はドレイン電極として機能する導電膜731a、及び接続配線として
機能する導電膜731bを形成する。導電膜731a、731bは、コンタクトホールを
充填するように導電膜を形成し、当該導電膜を選択的にエッチングすることで形成するこ
とができる。なお、導電膜を形成する前に、コンタクトホールにおいて露出した半導体膜
704a、半導体膜704bの表面にシリサイドを形成して、抵抗を低くしてもよい。導
電膜731a、731bは、低抵抗材料を用いて形成すると信号遅延を低減することがで
き、好ましい。低抵抗材料は耐熱性が低い場合も多くあるため、低抵抗材料の上下には耐
熱性の高い材料を設けるとよい。例えば、低抵抗材料として膜厚300nmのアルミニウ
ムを形成し、アルミニウムの上下に膜厚100nmのチタンを設ける構成がよい。また、
導電膜731bは、接続配線として機能しているが、導電膜731aと同じ積層構造で形
成することで、接続配線の低抵抗化と耐熱性の向上を図ることができる。導電膜731a
、731bは、その他の導電性材料、例えば、タングステン(W)、タンタル(Ta)、
モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(
Ag)、マンガン(Mn)、ネオジム(Nd)、炭素(C)、シリコン(Si)から選択
された元素を含む材料、これらの元素を主成分とする合金材料、これらの元素を主成分と
する化合物材料を用いて、単層構造又は積層構造で形成することができる。アルミニウム
を主成分とする合金材料とは、例えば、アルミニウムを主成分としてニッケルを含む材料
、又は、アルミニウムを主成分として、ニッケルと、炭素若しくは珪素の一方あるいは両
方を含む合金材料に相当する。また、導電膜731a、731bは、CVD法やスパッタ
法等により形成することができる。
以上により、薄膜トランジスタ730a、薄膜トランジスタ730bを含む素子層74
9が得られる(図3(A)参照)。
なお、絶縁膜709、710、711を形成する前、又は絶縁膜709を形成した後、
若しくは絶縁膜709、710を形成した後に、半導体膜704の結晶性の回復や半導体
膜704に添加された不純物元素の活性化、半導体膜704の水素化を目的とした加熱処
理を行うとよい。加熱処理には、熱アニール法、レーザーアニール法、RTA法などを適
用するとよい。
次に、導電膜731a、731bを覆うように、絶縁膜712、713を形成する(図
3(B)参照)。絶縁膜712には100nmの膜厚を有する窒化珪素膜を用い、絶縁膜
713には1500nmの膜厚を有するポリイミドを用いる場合を例示する。絶縁膜71
3の表面形状は平坦性が高いと好ましい。そのため、ポリイミドである有機材料の特徴に
加えて、厚膜化する構成、例えば750nm以上3000nm以下の膜厚(具体的には1
500nm)によっても、絶縁膜713の平面形状の平坦性を高めている。当該絶縁膜7
12、713に対しては、開口部を形成する。本実施の形態では、導電膜731bが露出
する開口部714を形成する場合を例示する。このような開口部714において(詳しく
は点線で囲まれた領域715において)、絶縁膜712の端部は、絶縁膜713で覆われ
ている。上層の絶縁膜713で下層の絶縁膜712の端部を覆うことで、その後開口部7
14に形成される配線の段切れを防止することができる。本実施の形態では、絶縁膜71
3が有機材料であるポリイミドを用いているため、開口部714において、絶縁膜713
はなだらかなテーパを有することができ、効率的に段切れを防止することができる。この
ような段切れ防止効果を得ることのできる絶縁膜713の材料は、ポリイミド以外に、ポ
リアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等が
挙げられる。また、絶縁膜712には、窒化珪素膜の代わりに、酸化窒化珪素膜や窒化酸
化珪素膜を用いてもよい。また絶縁膜712、713の作製方法は、CVD法、スパッタ
法、SOG法、液滴吐出法またはスクリーン印刷法等を用いることができる。
次に、絶縁膜713上に導電膜717を形成し、当該導電膜717上に絶縁膜718を
形成する(図3(C)参照)。導電膜717は、導電膜731a、731bと同じ材料で
形成することができる。例えば、膜厚100nmのチタン膜、膜厚200nmのアルミニ
ウム膜、膜厚100nmのチタン膜の積層構造を採用することができる。導電膜717は
、開口部714で導電膜731bと接続するため、チタン膜同士が接触することでコンタ
クト抵抗を抑えることができる。また、導電膜717は、薄膜トランジスタと、アンテナ
(後に形成される)との間の信号に基づく電流が流れるため、配線抵抗が低い方が好まし
い。そのため、アルミニウム等の低抵抗材料を用いるとよい。また、導電膜717は、そ
の他の導電性材料、例えば、タングステン(W)、タンタル(Ta)、モリブデン(Mo
)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン
(Mn)、ネオジム(Nd)、炭素(C)、シリコン(Si)から選択された元素を含む
材料、これらの元素を主成分とする合金材料、これらの元素を主成分とする化合物材料を
用いて、単層構造又は積層構造で形成することができる。アルミニウムを主成分とする合
金材料とは、例えば、アルミニウムを主成分としてニッケルを含む材料、又は、アルミニ
ウムを主成分として、ニッケルと、炭素若しくは珪素の一方あるいは両方とを含む合金材
料に相当する。また、導電膜717は、CVD法やスパッタ法等により形成することがで
きる。絶縁膜718は、その表面形状に平坦性が要求されるため、有機材料で形成すると
よい。ここでは、2000nmの膜厚で形成されたポリイミドを用いる場合を例示する。
絶縁膜718は、1500nmの膜厚で形成された絶縁膜713の開口部714、及び開
口部714に形成された導電膜717の表面の凹凸を平坦にする必要があり、絶縁膜71
3の膜厚よりも厚い2000nmの膜厚で形成されている。そのため、絶縁膜718は絶
縁膜713の1.1倍〜2倍、好ましくは1.2〜1.5倍の膜厚を有するとよい。つま
り、絶縁膜713が750nm以上3000nm以下の膜厚を有するのであれば、絶縁膜
718は、900nm以上4500nm以下の膜厚とすると好ましい。絶縁膜718には
、膜厚を考慮しつつ、さらに平坦性の高い材料を用いるとよい。平坦性の高い材料として
絶縁膜718に用いられる材料は、ポリイミド以外に、ポリアミド、ベンゾシクロブテン
、アクリル、エポキシ等の有機材料やシロキサン材料等が挙げられる。絶縁膜718上に
アンテナを形成する場合、このように絶縁膜718の表面形状の平坦性を考慮する必要が
ある。
また、図7に回路部の周辺領域を示す。絶縁膜718は、回路部におけるアンテナの外
側(具体的には領域740)で、絶縁膜713の端部を覆うと好ましい。絶縁膜713を
覆う際、絶縁膜718は、絶縁膜713の膜厚と、絶縁膜718の膜厚との合計より、2
倍以上の外側(距離d)から覆うとよい。本実施の形態では、絶縁膜713の膜厚を15
00nm、絶縁膜718の膜厚を2000nmとしたため、絶縁膜713の端から距離d
=7000nmの外側から、絶縁膜718は絶縁膜713の端部を覆う。このような構成
によって、プロセスのマージンを確保することができ、また水分や酸素の侵入を防止する
ことができる。
次に、絶縁膜718上にアンテナ720を形成する(図4(A)参照)。そして、アン
テナ720と、導電膜717とを開口部(図示しない)を介して接続させる。開口部はア
ンテナ720の下方に設け、集積化を図る。なお、アンテナ720は、導電膜731aに
直接接続させてもよいが、本実施の形態のように導電膜717を設けることにより、アン
テナ720との接続のための開口部の形成にマージンを持たせることができ、高集積化を
図ることができ好ましい。そのため、導電膜717の上にさらなる導電膜を設けて、アン
テナ720を接続してもよい。すなわちアンテナ720は、薄膜トランジスタを構成する
導電膜731aと電気的に接続されればよく、複数の導電膜を介した接続構造によって高
集積化を図ることができる。このような導電膜717をはじめとする複数の導電膜は、膜
厚が厚くなると半導体装置にも厚みが出てしまうため、薄い方が好ましい。そのため、導
電膜731aと比較すると、導電膜717等はその膜厚を薄くすることが好ましい。
アンテナ720は、第1の導電膜721、第2の導電膜722の積層構造を採用するこ
とができる。本実施の形態では、第1の導電膜721として膜厚100nmのチタン、第
2の導電膜722として膜厚5000nmのアルミニウムを採用し、積層構造を形成する
。チタンは、アンテナの耐湿性を高めることができ、絶縁膜718と、アンテナ720と
の密着性を高めることもできる。さらに、第1の導電膜721としてチタンを採用するこ
とによって、第1の導電膜721と、導電膜717との接触抵抗を低くすることができる
。これは導電膜717の最上層には、チタンが形成されているため、第1の導電膜721
に採用されたチタンと同一材料同士が接触していることによる。第1の導電膜721とし
て採用されるチタンはドライエッチングを用いて形成されるため、端部が切り立った状態
となることが多い。第2の導電膜722として採用されたアルミニウムは低抵抗材料であ
るため、アンテナに好適である。また、第2の導電膜722を厚膜化していることにより
、抵抗をより低くすることができる。アンテナの抵抗が低くなることで、通信距離を伸ば
すことができ、好ましい。第2の導電膜722として採用されるアルミニウムはウェット
エッチングを用いて形成されるため、端部における側面にテーパが付くことが多い。本実
施の形態におけるテーパは、第2の導電膜722側に凸部が形成された、つまり内側に凹
んだ形で形成されている。また、第2の導電膜722をウェットエッチングする際、第1
の導電膜721の端部より、第2の導電膜722の端部が内側となる(領域742)。例
えば、第2の導電膜722の端部は、第2の導電膜722の膜厚の1/6〜1/2程度の
範囲で内側(距離L分内側)に設けるとよく、本実施の形態では第1の導電膜721端部
から距離L=0.8μm以上2μm以下の範囲で内側となるようにするとよい。第1の導
電膜721端部が第2の導電膜722端部より突出していることで、その後に形成される
絶縁膜の段切れを防止することができ、アンテナの耐性を高めることができる。
アンテナはチタンやアルミニウム以外に、銀、銅、金、白金、ニッケル、パラジウム、
タンタル、モリブデン等の金属元素を含む材料、当該金属元素を含む合金材料、当該金属
元素を含む化合物材料を導電性材料として用いることができ、CVD法、スパッタ法、ス
クリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用
いて形成することができる。また本実施の形態では、積層構造を例示したが、上述したい
ずれかの材料の単層構造で形成してもよい。
アンテナ720を覆って、絶縁膜723を形成する。本実施の形態では、絶縁膜723
を膜厚200nmの窒化珪素膜で形成する。絶縁膜723により、アンテナの耐湿性をよ
り高めることができ、好ましい。絶縁膜723はチタン端部がアルミニウム端部より突出
しているため、段切れすることなく形成できる。このような絶縁膜723は窒化珪素膜以
外に、酸化窒化珪素膜、窒化酸化珪素膜、その他の無機材料から形成することができる。
また図7に示すが、絶縁膜723と、絶縁膜712とは、絶縁膜718の外側、つまり
回路部におけるアンテナの外側(具体的には、図7における領域741)で直接接してい
ると好ましい。本実施の形態では、絶縁膜712、723はともに窒化珪素膜で形成する
ため、同一材料同士が直接接する構成となり、密着性が高く、水分や酸素の侵入を防止す
ることができる。また窒化珪素膜は、酸化珪素膜と比較して緻密性が高いため、水分や酸
素の侵入を効果的に防止することができる。絶縁膜712、723が密着している領域は
周辺領域にあり、アンテナや薄膜トランジスタが設けられていないため、膜厚は3μm以
上4μm以下と、非常に薄くなる。周辺領域は、回路部を囲むように形成されている。こ
のような周辺領域の構成を採用していない半導体装置と比較して、半導体装置の端部から
の剥離といった、経時的な形状や特性の変化に伴う欠陥を少なくすることができる。
次に、絶縁膜723を覆うように第1の絶縁体751を配置する(図4(B)参照)。
本実施の形態では、第1の絶縁体751として、繊維体727に有機樹脂728が含浸さ
れた構造体726を用い、更に好ましい形態として構造体726の表面に第1の衝撃緩和
層750を設ける場合を例示する。本実施の形態では、第1の衝撃緩和層750にはアラ
ミド樹脂を用いる。
繊維体727に有機樹脂728が含浸された構造体726は、プリプレグとも呼ばれる
。プリプレグは、具体的には繊維体にマトリックス樹脂を有機溶剤で希釈したワニスを含
浸させた後、有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。プリプ
レグは弾性率13GPa以上15GPa以下、破断係数140MPaである。これを薄膜
化して用いることで、薄型で湾曲することが可能な半導体装置を作製することができる。
プリプレグの繊維体の代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊
維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベン
ゾビスオキサゾール繊維、ガラス繊維、または炭素繊維等がある。マトリックス樹脂を構
成する代表例としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂又はフ
ッ素樹脂等がある。なお、プリプレグの詳細については、後の実施の形態において詳述す
る。
このような構造体726以外に、第1の絶縁体751として、エポキシ樹脂、不飽和ポ
リエステル樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂又はシアネート樹脂な
どの熱硬化性樹脂を有する層を用いることができる。また、第1の絶縁体751として、
ポリフェニレンオキシド樹脂、ポリエーテルイミド樹脂又はフッ素樹脂などの熱可塑性樹
脂を用いてもよい。また、第1の衝撃緩和層750は高強度材料で形成されていればよく
、アラミド樹脂以外に、ポリビニルアルコール樹脂、ポリエステル樹脂、ポリアミド樹脂
、ポリエチレン樹脂、ポリパラフェニレンベンゾビスオキサゾール樹脂、ガラス樹脂等が
ある。
第1の絶縁体751の厚さは、5μm以上100μm以下、さらには10μm以上50
μm以下が好ましく、本実施の形態では32μmとする。本実施の形態では、第1の絶縁
体751のうち、構造体726の膜厚を20μmとし、第1の衝撃緩和層750の膜厚を
12μmとする。このような構成によっても、薄型で湾曲することが可能な半導体装置を
作製することができる。
第1の衝撃緩和層750を形成後、第1の衝撃緩和層750の表面に第1の導電層72
9を形成する。第1の導電層729は、膜厚100nmの酸化珪素とインジウム錫酸化物
の化合物を用いる場合を例示する。このような第1の導電層729は、構造体726や第
1の衝撃緩和層750より抵抗が低い構造であればよい。そのため、第1の導電層729
の状態は、膜状に設けられたり、小さな間隔をあけた島状の固まりで設けられたりしても
よい。また、抵抗が低い構造であればよいため、用いる材料の比抵抗等を考慮して、膜厚
は50nm以上200nm以下とすることができる。厚膜化することで、抵抗を低くでき
好ましい。第1の導電層729は、酸化珪素とインジウム錫酸化物の化合物以外に、チタ
ン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、錫、白金、パラ
ジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン、ゲルマニ
ウム、ジルコニウム、バリウムなどから選ばれた元素を含む材料、前記元素を主成分とす
る合金材料、前記元素を主成分とする化合物材料などを用いて形成することができる。第
1の導電層729の作製方法は、スパッタ法やプラズマCVD法、塗布法、印刷法などを
用いることができ、電解メッキ法や無電解メッキ法などのメッキ法を用いても良い。なお
、第1の導電層729の表面には絶縁膜を設けても良い。これにより、第1の導電層72
9を保護することが可能である。
次に、薄膜トランジスタ730a、薄膜トランジスタ730bを含む素子層、及びアン
テナ720として機能する導電膜などが一体となった層を、基板701から剥離する(図
5参照)。このとき、剥離層702と基板701の界面、剥離層702と絶縁膜703の
界面、又は剥離層702の内部のいずれかから分離し、剥離される。剥離層702が上記
一体となった層側に残存してしまった場合、不要であれば、エッチング等で除去してもよ
い。その結果、後に絶縁膜703と接して形成される層との密着性を高めることができる
なお、剥離する際に、水やオゾン水等の水溶液を用いて剥離する面を濡らしながら行う
ことによって、薄膜トランジスタ730a、薄膜トランジスタ730bなどの素子が静電
気等によって破壊されることを防止できる。水溶液中のイオンにより、剥離層702の不
対電子が終端されるためである。
また、剥離後の基板701を再利用することによって、低コスト化を実現することがで
きる。
次に、剥離により露出した面を覆うように、第2の絶縁体753を配置する(図6参照
)。本実施の形態では、第2の絶縁体753として、繊維体731に有機樹脂732が含
浸された構造体730(プリプレグ)を設け、更に構造体730の表面に第2の衝撃緩和
層752を設ける場合を示す。第2の衝撃緩和層752にはアラミド樹脂を用いる。もち
ろん、第1の構造体726及び第2の構造体730のみで貼り合わせることもでき、その
ときの半導体装置の膜厚は40μm〜70μm、好ましくは40μm〜50μmとなる。
第1及び第2の衝撃緩和層を設けた際の半導体装置の膜厚は70μm〜90μm、好まし
くは70μm〜80μmとなる。
次に、第2の絶縁体753の表面に第2の導電層733を形成する。第2の導電層73
3は、第1の導電層729と同様にして形成することができる。また、第2の導電層73
3の表面には絶縁膜を設けても良い。これにより、第2の導電層733を保護することが
可能である。以上の工程で、素子層やアンテナが第1の絶縁体751と第2の絶縁体75
3で封止され、第1の絶縁体751の表面に第1の導電層729を有し、第2の絶縁体7
53の表面に第2の導電層733を有する積層体が得られる。
その後、分断手段を用いて、上記の積層体を個々の半導体装置に分断する。分断手段と
しては、分断の際に第1の絶縁体751及び第2の絶縁体753が溶融される手段を用い
ることが好ましい(第1の導電層729及び第2の導電層733が溶融される手段である
とより好ましい)。本実施の形態では、レーザー光の照射による分断を適用する。
上記分断に用いるレーザー光の波長や強度、ビームサイズなどの条件については特に限
定されない。少なくとも、半導体装置を分断できる条件であればよい。レーザー光の発振
器としては、例えば、Arレーザー、Krレーザー、COレーザー、YAGレーザー、
YVOレーザー、YLFレーザー、YAlOレーザー、GdVOレーザー、Y
レーザー、ルビーレーザー、アレキサンドライトレーザー、Ti:サファイアレーザー
、ヘリウムカドミウムレーザー等の連続発振レーザー、Arレーザー、Krレーザー、エ
キシマ(ArF、KrF、XeCl)レーザー、COレーザー、YAGレーザー、YV
レーザー、YLFレーザー、YAlOレーザー、GdVOレーザー、Y
ーザー、ルビーレーザー、アレキサンドライトレーザー、Ti:サファイアレーザー、銅
蒸気レーザー、金蒸気レーザー等のパルス発振レーザーを用いることができる。
本実施の形態に示すように、レーザー光の照射を用いて個々の半導体装置に分断するこ
とで、第1の導電層729と第2の導電層733の間の抵抗値が低下し、第1の導電層7
29と第2の導電層733が導通することになる。このため、半導体装置の分断の工程と
、第1の導電層729と第2の導電層733を導通させる工程を、一度に行うことができ
る。
第1の導電層729と第2の導電層733の間の抵抗値は、第1の絶縁体751、第2
の絶縁体753よりも低ければよい。例えば、1GΩ以下であれば良く、好ましくは5M
Ω以上500MΩ以下程度、より好ましくは、10MΩ以上200MΩ以下程度である。
よって、このような条件になるように、レーザー光の照射処理などによる分断を行えばよ
い。
このようにして絶縁基板を用いて形成された半導体装置を完成することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、半導体装置の分断工程の一形態を説明する。なお分断工程は半導体
装置間、つまり周辺部が示された図8、図9を用いて説明する。
まず、上記実施の形態で示したように、第1の導電層729までを形成する。その後、
図8に示すように、除去手段を用いて、周辺領域内に対して選択的に、つまり周辺領域の
一部に貼り合わせ領域102a、102bを形成する。周辺領域を選択的に除去する際、
深さ方向においては、構造体726が露出するように絶縁膜等を除去する。そして、半導
体装置を上方からみたとき、貼り合わせ領域102a、102bはともに回路部100を
囲うようにする。
このような除去手段としては、レーザー光を用いることができる。すなわち、レーザー
アブレーションの原理を使用できる。除去手段に用いるレーザー光の波長や強度、ビーム
サイズなどの条件については特に限定されない。少なくとも絶縁膜等を除去できる条件で
あればよい。レーザー光の発振器としては、例えば、Arレーザー、Krレーザー、CO
レーザー、YAGレーザー、YVOレーザー、YLFレーザー、YAlOレーザー
、GdVOレーザー、Yレーザー、ルビーレーザー、アレキサンドライトレーザ
ー、Ti:サファイアレーザー、ヘリウムカドミウムレーザー等の連続発振レーザー、A
rレーザー、Krレーザー、エキシマ(ArF、KrF、XeCl)レーザー、CO
ーザー、YAGレーザー、YVOレーザー、YLFレーザー、YAlOレーザー、G
dVOレーザー、Yレーザー、ルビーレーザー、アレキサンドライトレーザー、
Ti:サファイアレーザー、銅蒸気レーザー、金蒸気レーザー等のパルス発振レーザーを
用いることができる。
半導体装置を個々に分断後は、貼り合わせ領域102a、102bは、隣接する半導体
装置がそれぞれ有する領域となる。同様に絶縁膜形成領域も、半導体装置を個々に分断後
は隣接する半導体装置がそれぞれ有する絶縁膜形成領域101a、101cとなる(図9
参照)。
その後、図9に示すように、第2の導電層733を形成する。貼り合わせ領域102a
、102bでは、構造体726、730が直接合わされている。具体的には構造体726
、730のうち、互いの有機樹脂728、732が接触して密着している。このように同
一材料が密着することで、貼り合わせ強度を高めることができて、好ましい。
貼り合わせが完了した状態で、個々の半導体装置に分断する。分断手段としては、上記
実施の形態を参照することができる。
このようにして絶縁基板を用いて形成され、貼り合わせ強度がより高く、信頼性も向上
された半導体装置を完成することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
(実施の形態4)
本実施の形態では、半導体装置の封止に用いられる第1及び第2の絶縁体の例として、
繊維体に有機樹脂が含浸された構造体の詳細について、図10を参照して説明する。
繊維体160は、一定間隔をあけた経糸と、一定間隔をあけた緯糸とで織られている(
図10参照)。このような経糸及び緯糸を用いて製織された繊維体には、経糸及び緯糸が
存在しない領域を有する。このような繊維体160は、有機樹脂161が含浸される割合
が高まり、繊維体160と半導体集積回路との密着性を高めることができる。
また、繊維体160は、経糸及び緯糸の密度が高く、経糸及び緯糸が存在しない領域の
割合が低いものでもよい。
繊維体160に有機樹脂161が含浸された構造体は、プリプレグとも呼ばれる。プリ
プレグは、具体的には繊維体にマトリックス樹脂を有機溶剤で希釈したワニスを含浸させ
た後、乾燥して有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。構造
体の厚さは、5μm以上100μm以下、さらには10μm以上30μmが好ましい。こ
のような厚さの構造体を用いることで、薄型で湾曲することが可能な半導体装置を作製す
ることができる。例えば、絶縁体として、弾性率13GPa以上15GPa以下、破断係
数140MPaのプリプレグを薄膜化して用いることができる。また、上記実施の形態の
ように、更に衝撃緩和層を設けても、薄型で湾曲することが可能な半導体装置を作製する
ことができる。
また、有機樹脂161として、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹
脂、ビスマレイミドトリアジン樹脂又はシアネート樹脂等の熱硬化性樹脂を用いることが
できる。また、ポリフェニレンオキシド樹脂、ポリエーテルイミド樹脂、又はフッ素樹脂
等の熱可塑性樹脂を用いてもよい。上記有機樹脂を用いることで、熱処理により繊維体を
半導体集積回路に固着することができる。なお、有機樹脂161はガラス転移温度が高い
ほど、局所的押圧に対して破壊しにくいため好ましい。
有機樹脂161に、または繊維の糸束内に高熱伝導性フィラーを分散させてもよい。高
熱伝導性フィラーとしては、窒化アルミニウム、窒化ホウ素、窒化珪素、アルミナ等が挙
げられる。また、高熱伝導性フィラーとしては、銀、銅等の金属粒子がある。導電性フィ
ラーが有機樹脂または繊維糸束内に含まれることにより半導体集積回路での発熱を外部に
放出しやすくなるため、半導体装置の蓄熱を抑制することが可能であり、半導体装置の破
壊を低減することができる。
繊維体160は、有機化合物または無機化合物の高強度繊維を用いた織布または不織布
であり、部分的に重なるように配置する。高強度繊維としては、具体的には引張弾性率ま
たはヤング率の高い繊維である。高強度繊維の代表例としては、ポリビニルアルコール系
繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、
ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維が挙げら
れる。ガラス繊維としては、Eガラス、Sガラス、Dガラス、Qガラス等を用いたガラス
繊維が挙げられる。なお、繊維体160は、一種類の上記高強度繊維で形成されてもよい
。また、複数の上記高強度繊維で形成されてもよい。
また、繊維体160は、繊維(単糸)の束(以下、糸束と呼ぶ)を経糸及び緯糸に使っ
て製織した織布、又は複数種の繊維の糸束をランダム若しくは一方向に堆積させた不織布
であってもよい。織布の場合、平織り、綾織り、しゅす織り等を適宜用いることができる
糸束の断面は、円形でも楕円形でもよい。繊維糸束として、高圧水流、液体を媒体とし
た高周波の振動、連続超音波の振動、ロールによる押圧等によって、開繊加工をした繊維
糸束を用いてもよい。開繊加工をした繊維糸束は、糸束幅が広くなり、厚み方向の単糸数
を削減することが可能であり、糸束の断面が楕円形または平板状となる。また、繊維糸束
として低撚糸を用いることで、糸束が扁平化やすく、糸束の断面形状が楕円形状または平
板形状となる。このように、断面が楕円形または平板状の糸束を用いることで、繊維体1
60を薄くすることが可能である。このため、構造体を薄くすることが可能であり、薄型
の半導体装置を作製することができる。
以上に示すような構造体を、半導体装置の封止を目的とした絶縁体として用いることで
、半導体装置の外的ストレスに対する強度を高めることができる。また、加圧処理工程な
どにおける、破損や特性不良などの発生を低減することができる。よって、歩留まりよく
半導体装置を作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
(実施の形態5)
本実施の形態では、より高い信頼性を付与することを目的とした半導体装置の例につい
て説明する。詳しくは半導体装置の一例として、マイクロプロセッサ及び非接触でデータ
の送受信を行うことのできる演算機能を備えた半導体装置の一例について説明する。
図11は半導体装置の一例として、マイクロプロセッサ500の一例を示す。このマイ
クロプロセッサ500は、上記実施の形態に係る半導体装置により製造されるものである
。このマイクロプロセッサ500は、演算回路501(Arithmetic logi
c unit。ALUともいう。)、演算回路制御部502(ALU Controll
er)、命令解析部503(Instruction Decoder)、割り込み制御
部504(Interrupt Controller)、タイミング制御部505(T
iming Controller)、レジスタ506(Register)、レジスタ
制御部507(Register Controller)、バスインターフェース50
8(Bus I/F)、読み出し専用メモリ509、及びメモリインターフェース510
(ROM I/F)を有している。
バスインターフェース508を介してマイクロプロセッサ500に入力された命令は、
命令解析部503に入力され、デコードされた後、演算回路制御部502、割り込み制御
部504、レジスタ制御部507、タイミング制御部505に入力される。演算回路制御
部502、割り込み制御部504、レジスタ制御部507、タイミング制御部505は、
デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部502は、演算回
路501の動作を制御するための信号を生成する。また、割り込み制御部504は、マイ
クロプロセッサ500のプログラム実行中に、外部の入出力装置や周辺回路からの割り込
み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部507は、レ
ジスタ506のアドレスを生成し、マイクロプロセッサ500の状態に応じてレジスタ5
06の読み出しや書き込みを行う。タイミング制御部505は、演算回路501、演算回
路制御部502、命令解析部503、割り込み制御部504、レジスタ制御部507の動
作のタイミングを制御する信号を生成する。例えばタイミング制御部505は、基準クロ
ック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備
えており、内部クロック信号CLK2を上記各種回路に供給する。なお、図11に示すマ
イクロプロセッサ500は、その構成を簡略化して示した一例にすぎず、実際にはその用
途によって多種多様な構成を備えることができる。
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例
について図12を参照して説明する。図12は無線通信により外部装置と信号の送受信を
行って動作するコンピュータ(以下、「RFCPU」という)の一例を示す。RFCPU
511は、アナログ回路部512とデジタル回路部513を有している。アナログ回路部
512として、共振容量を有する共振回路514、整流回路515、定電圧回路516、
リセット回路517、発振回路518、復調回路519、変調回路520、及び電源管理
回路530を有している。デジタル回路部513は、RFインターフェース521、制御
レジスタ522、クロックコントローラ523、インターフェース524、中央処理ユニ
ット525、ランダムアクセスメモリ526、読み出し専用メモリ527を有している。
このような構成のRFCPU511の動作は概略以下の通りである。アンテナ528が
受信した信号は共振回路514により誘導起電力を生じる。誘導起電力は、整流回路51
5を経て容量部529に充電される。この容量部529はセラミックコンデンサーや電気
二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部529は
RFCPU511と一体形成されている必要はなく、別部品としてRFCPU511を構
成する絶縁表面を有する基板に取り付けられていればよい。
リセット回路517は、デジタル回路部513をリセットし初期化する信号を生成する
。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発
振回路518は、定電圧回路516により生成される制御信号に応じて、クロック信号の
周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路519は、
例えば振幅変調(ASK)方式の受信信号の振幅の変動を二値化する。変調回路520は
、送信データを振幅変調(ASK)方式の送信信号の振幅を変動させて送信する。変調回
路520は、共振回路514の共振点を変化させることで通信信号の振幅を変化させてい
る。クロックコントローラ523は、電源電圧又は中央処理ユニット525における消費
電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成し
ている。電源電圧の監視は電源管理回路530が行っている。
アンテナ528からRFCPU511に入力された信号は復調回路519で復調された
後、RFインターフェース521で制御コマンドやデータなどに分解される。制御コマン
ドは制御レジスタ522に格納される。制御コマンドには、読み出し専用メモリ527に
記憶されているデータの読み出し、ランダムアクセスメモリ526へのデータの書き込み
、中央処理ユニット525への演算命令などが含まれている。中央処理ユニット525は
、インターフェース524を介して読み出し専用メモリ527、ランダムアクセスメモリ
526、制御レジスタ522にアクセスする。インターフェース524は、中央処理ユニ
ット525が要求するアドレスより、読み出し専用メモリ527、ランダムアクセスメモ
リ526、制御レジスタ522のいずれかに対するアクセス信号を生成する機能を有して
いる。
中央処理ユニット525の演算方式は、読み出し専用メモリ527にOS(オペレーテ
ィングシステム)を記憶させておき、起動とともにプログラムを読み出し実行する方式を
採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア
的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式
では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユ
ニット525が実行する方式を適用することができる。
本実施の形態におけるマイクロプロセッサにおいても、表面に設けられた導電層により
、半導体集積回路の静電気放電による静電気破壊(回路の誤動作や半導体素子の損傷)を
防止することができる。これにより、静電気放電に起因する特性の不良を防ぎ、歩留まり
良く半導体装置を作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
(実施の形態6)
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明
する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、
図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の
形態によって、RFIDタグ、IDタグ、ICタグ、RFタグ、無線タグ、電子タグまた
は無線チップとも呼ばれる。
本実施の形態で示す半導体装置の上面構造の一例について、図13(A)を参照して説
明する。図13(A)に示す半導体装置400は、上記実施の形態を用いて形成された個
々に分断された状態(この状態を半導体チップともいう)で、支持基板406上に絶縁膜
を介して設けられている。支持基板406にはアンテナ(ブースターアンテナともいう)
405が形成されており、内蔵型アンテナ720とは破線の領域407で接近している。
半導体装置内に設けられる回路部にはメモリ部やロジック部が構成されており、これら
回路は複数の薄膜トランジスタ等の半導体素子によって構成されている。本実施の形態に
係る半導体装置は、半導体素子として薄膜トランジスタ以外の電界効果トランジスタはも
ちろん、半導体層を用いる記憶素子なども適用することができる。
図13(A)において、ブースターアンテナ405は、主に破線で囲まれたループ状の
領域407において、内蔵型アンテナ720と電磁結合することにより(電磁誘導により
)信号の授受または電力の供給を行うことができる。また、ブースターアンテナ405は
、主に、破線で囲まれた領域407以外の領域において、電波により質問器と信号の授受
または電力の供給を行うことができる。質問器と半導体装置との間において、キャリア(
搬送波)として用いられる電波の周波数は、30MHz以上5GHz以下程度が望ましく
、例えば950MHz、2.45GHzなどの周波数帯を用いればよい。
また、アンテナ405は、破線で囲まれた領域407において巻き数1の矩形のループ
状になっているが、本発明はこの構成に限定されない。ループ状の部分は矩形を有するこ
とに限定されず、曲線を有する形状、例えば円形を有していても良い。そして巻き数は1
に限定されず、複数であっても良い。
本発明の半導体装置は、電磁誘導方式、電磁結合方式、マイクロ波方式を適用すること
も可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナ720、ア
ンテナ405の形状を適宜決めればよい。
例えば、半導体装置における信号の伝送方式として、マイクロ波方式(例えば、UHF
帯(860MHz帯乃至960MHz帯)、2.45GHz帯等)を適用する場合には、
信号の伝送に用いる電磁波の波長を考慮してアンテナの長さや形状等を適宜設定すればよ
い。例えば、アンテナを線状(例えば、ダイポールアンテナ)、平坦な形状(例えば、パ
ッチアンテナまたはリボン型の形状)等に形成することができる。また、アンテナの形状
は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わ
せた形状で設けてもよい。
図14に内蔵型アンテナ720、ブースターアンテナ405をコイル状に設け、電磁誘
導方式または電磁結合方式を適用する例を示す。
図14においては、ブースターアンテナとしてコイル状のアンテナ405が設けられた
支持基板406上に、コイル状の内蔵型アンテナ720が設けられた半導体装置400が
設けられている。なお、ブースターアンテナ405は支持基板406を挟んで、容量41
1を形成している。
次に、半導体装置400とブースターアンテナ405の構造及びその配置について説明
する。図13(B)は、図13(A)に示した半導体装置400と支持基板406に形成
されたブースターアンテナ405が積層された状態の斜視図である。そして、図13(C
)は、図13(B)の破線X−Yにおける断面図に相当する。
図13(C)に示す半導体装置400は、上記実施の形態で示した半導体装置を用いる
ことができ、ここでは、個々に分断しチップ状にしているため半導体チップともいう。
図13(C)に示す半導体装置が有する回路部403は、第1の絶縁体751、第2の
絶縁体753で挟持され、その側面も封止されている。第1及び第2の絶縁体の構成は、
上記実施の形態を参照することができる。また、分断手段としてレーザー光を用いること
により、第1及び第2の絶縁体が溶融し、溶融した第1及び第2の絶縁体によって側面を
封止することができる。
本実施の形態の半導体装置は、アンテナ、該アンテナと電気的に接続する回路部を挟持
し、第1及び第2の絶縁体の外側にそれぞれ第1の導電層729、第2の導電層733を
有する。第1の導電層729、第2の導電層733は、内蔵型アンテナ720が送受信す
べき電磁波を透過し、かつ外部からの静電気が半導体装置内部の回路部に印加されるのを
遮断する機能を有する。
図13(C)では、回路部403が内蔵型アンテナ720よりも、ブースターアンテナ
405に近い位置に配置されている。この状態は電磁結合(電磁誘導)による信号の授受
又は電力の供給が行いやすい。しかしながら、内蔵型アンテナ720が回路部403より
もブースターアンテナ405に近い位置に配置されていてもよい。アンテナの材料により
、電磁結合(電磁誘導)が行いやすい距離に合わせて、いずれかの構成をとることができ
る。また、回路部403と内蔵型アンテナ720は、第1の絶縁体751、第2の絶縁体
753に直接固着していても良いし、接着剤によって固着されていても良い。
なお、図13(C)において、半導体装置400は、支持基板406及びブースターア
ンテナ405上に形成された絶縁膜410上に設けられているが、本発明はこれに限定さ
れない。例えば、導電層の抵抗が十分に高い場合には、第1の導電層729又は第2の導
電層733と、ブースターアンテナ405とが接触する形態であっても良い。
次に、本実施の形態に係る半導体装置の動作について説明する。図15は、本実施の形
態に係る半導体装置の構成を示すブロック図の一例である。図15に示す半導体装置40
0は、ブースターアンテナ405と、回路部403と、内蔵型チップアンテナ720とを
有している。質問器421から電磁波が送信されると、ブースターアンテナ405が該電
磁波を受信することで、ブースターアンテナ405内に交流の電流が生じ、ブースターア
ンテナ405の周囲に磁界が発生する。そして、ブースターアンテナ405が有するルー
プ状の部分と、ループ状の形状を有する内蔵型アンテナ720とが電磁結合することで、
内蔵型アンテナ720に誘導起電力が生じる。回路部403は上記誘導起電力を用いるこ
とで、信号または電力を質問器421から受け取る。逆に回路部403において生成され
た信号に従って、内蔵型アンテナ720に電流を流してブースターアンテナ405に誘導
起電力を生じさせることで、質問器421から送られてくる電波の反射波にのせて、質問
器421に信号を送信することができる。
なお、ブースターアンテナ405は、主に内蔵型アンテナ720との間において電磁結
合するループ状の部分と、主に質問器421からの電波を受信する部分とに分けられる。
質問器421からの電波を主に受信する部分における、ブースターアンテナ405の形状
は、電波を受信できる形であればよい。例えば、ダイポールアンテナ、折り返しダイポー
ルアンテナ、スロットアンテナ、メアンダラインアンテナ、マイクロストリップアンテナ
等の形状を用いればよい。
また、図13では、アンテナを1つだけ有する半導体装置の構成について説明したが、
本発明はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信するた
めのアンテナとの、2つのアンテナを有していても良い。アンテナが2つあると、電力を
供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。
本実施の形態に係る半導体装置では、内蔵型チップアンテナを用いており、なおかつ、
ブースターアンテナと内蔵型チップアンテナの間における信号または電力の授受を非接触
で行うことができる。そのため、ブースターアンテナ等の外付けのアンテナを回路部に接
続する場合とは異なり、外力による回路部とアンテナとの接続が分断されにくい。結果と
して、該接続における初期不良の発生も抑えることができる。また、本実施の形態ではブ
ースターアンテナを用いているので、内蔵型チップアンテナのみの場合とは異なり、内蔵
型チップアンテナの寸法または形状が回路部の面積の制約を受けにくい。そのため、受信
可能な電波の周波数帯が限定されず、通信距離を伸ばすことができる。
本実施の形態の半導体装置は、表面の導電層により、回路部の静電気放電による静電気
破壊(回路の誤動作や半導体素子の損傷)を防止することができる。これにより、静電気
放電に起因する特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。本
実施の形態の半導体装置は外力及び静電気に対する信頼性が高いので、半導体装置が使用
可能な環境の条件を広げ、延いては半導体装置の用途の幅を広げることが可能になる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
(実施の形態7)
本実施の形態では、上述した実施の形態を用いて形成された非接触でデータの入出力が
可能である半導体装置の適用例に関して図16を参照して以下に説明する。非接触でデー
タの入出力が可能である半導体装置は利用の形態によっては、RFIDタグ、IDタグ、
ICタグ、ICチップ、RFタグ、無線タグ、電子タグ、または無線チップともよばれる
半導体装置800は、非接触でデータを交信する機能を有し、高周波回路810、電源
回路820、リセット回路830、クロック発生回路840、データ復調回路850、デ
ータ変調回路860、他の回路の制御を行う制御回路870、記憶回路880、およびア
ンテナ890を有している(図16(A)参照)。高周波回路810は、アンテナ890
より信号を受信して、データ変調回路860より受信した信号をアンテナ890から出力
する回路である。電源回路820は、受信信号から電源電位を生成する回路である。リセ
ット回路830は、リセット信号を生成する回路である。クロック発生回路840は、ア
ンテナ890から入力された受信信号を基に各種クロック信号を生成する回路である。デ
ータ復調回路850は、受信信号を復調して制御回路870に出力する回路である。デー
タ変調回路860は、制御回路870から受信した信号を変調する回路である。また、制
御回路870としては、例えばコード抽出回路910、コード判定回路920、CRC判
定回路930、および出力ユニット回路940が設けられている。なお、コード抽出回路
910は、制御回路870に送られてきた命令に含まれる複数のコードをそれぞれ抽出す
る回路であり、コード判定回路920は抽出されたコードとリファレンスに相当するコー
ドとを比較して命令の内容を判定する回路であり、CRC判定回路930は判定されたコ
ードに基づいて送信エラー等の有無を検出する回路である。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ890によ
り無線信号が受信される。無線信号は高周波回路810を介して電源回路820に送られ
、高電源電位(以下、VDDと記す)が生成される。VDDは半導体装置800が有する
各回路に供給される。また、高周波回路810を介してデータ復調回路850に送られた
信号は復調される(以下、復調信号)。さらに、高周波回路810を介してリセット回路
830およびクロック発生回路840を通った信号及び復調信号は制御回路870に送ら
れる。制御回路870に送られた信号は、コード抽出回路910、コード判定回路920
およびCRC判定回路930等によって解析される。そして、解析された信号にしたがっ
て、記憶回路880内に記憶されている半導体装置の情報が出力される。出力された半導
体装置の情報は出力ユニット回路940を通って符号化される。さらに、符号化された半
導体装置800の情報はデータ変調回路860を通って、アンテナ890により無線信号
に載せて送信される。なお、半導体装置800を構成する複数の回路においては、低電源
電位(以下、VSS)は共通であり、VSSはGNDとすることができる。
このように、通信装置から半導体装置800に信号を送り、当該半導体装置800から
送られてきた信号を通信装置で受信することによって、半導体装置のデータを読み取るこ
とが可能となる。
また、半導体装置800は、各回路への電源電圧の供給を電源(バッテリー)を搭載せ
ず電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波と電源
(バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する
。表示部3210を含む携帯端末の側面には、通信装置3200が設けられ、品物322
0の側面には半導体装置3230が設けられる(図16(B)参照)。品物3220が含
む半導体装置3230に通信装置3200をかざすと、表示部3210に品物の原材料や
原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する
情報が表示される。また、商品3260をベルトコンベアにより搬送する際に、通信装置
3240と、商品3260に設けられた半導体装置3250を用いて、該商品3260の
検品を行うことができる(図16(C)参照)。このように、システムに半導体装置を活
用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する
以上の様に、本実施の形態の信頼性の高い半導体装置の適用範囲は極めて広く、広い分
野の電子機器に用いることが可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
(実施の形態8)
上記実施の形態を適用したプロセッサ回路を有するチップ(以下、プロセッサチップ、
無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ)として機能する半導体装
置を形成することができる。本実施の形態の半導体装置の用途は広範にわたり、非接触で
対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなもの
にも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、
包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生
活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図
17を用いて説明する。
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用する
もの(金券)、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し
、プロセッサ回路を有するチップ190を設けることができる(図17(A)参照)。証
書類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ191を設ける
ことができる(図17(B)参照)。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回
路を有するチップ197を設けることができる(図17(C)参照)。無記名債券類とは
、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペッ
トボトル等を指し、プロセッサ回路を有するチップ193を設けることができる(図17
(D)参照)。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ194を
設けることができる(図17(E)参照)。記録媒体とは、DVDソフト、ビデオテープ
等を指し、プロセッサ回路を有するチップ195を設けることができる(図17(F)参
照)。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ19
6を設けることができる(図17(G)参照)。食品類とは、食料品、飲料等を指す。衣
類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品
類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、
液晶表示装置、EL表示装置、テレビジョン装置(テレビ受像機、薄型テレビ受像機)、
携帯電話等を指す。
このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで
設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば
有機樹脂に埋め込めばよい。
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子
機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効
率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防
止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識
別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を
埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等
の健康状態を容易に管理することが可能となる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、本発明の一態様の作製方法の効果について検証した結果を示す。
試料は、第1の導電層、第1の衝撃緩和層、第1の絶縁体、アンテナ、薄膜トランジス
タ等を含む回路部、第2の絶縁体、第2の衝撃緩和層、第2の導電層を積層させた積層体
を、レーザー光の照射処理によって各半導体装置に分断することで作製した。比較例とし
て、第1の導電層、第1の衝撃緩和層、第1の絶縁体、アンテナ、上記回路部、第2の絶
縁体、第2の衝撃緩和層、第2の導電層を積層させた積層体を、ナイフを用いて各半導体
装置に分断した試料を用意した。
上記の試料において、第1の絶縁体及び第2の絶縁体には、それぞれ繊維体(ガラス繊
維)に有機樹脂(臭素化エポキシ樹脂)が含浸された構造体であるプリプレグ(膜厚20
μm)を用いた。そして、第1の導電層及び第2の導電層には、それぞれスパッタ法によ
り形成したチタン膜(膜厚10nm)とした。また、第1の衝撃緩和層及び第2の衝撃緩
和層にはアラミド樹脂(膜厚12μm)を用いた。なお、アンテナ上には保護層として窒
化珪素膜を形成し、第1の衝撃緩和層と回路の間には接着剤としてアクリル樹脂(膜厚1
0μm)を形成している。
上記試料(各3個)に電圧を印加して、第1の導電層と第2の導電層の間の電流値を測
定した。図18に、印加電圧と電流との関係を示す。
図18より、レーザー光の照射処理によって分断した試料では、ナイフを用いて分断し
た試料と比較して、電流値が大きくなっている(抵抗値が小さくなっている)ことが分か
る。具体的には、ナイフを用いて分断した試料において、第1の導電層と第2の導電層の
間の抵抗値は20GΩ程度(10V印加時)であった。また、レーザー光の照射処理によ
って分断した試料において、第1の導電層と第2の導電層の間の抵抗値は10MΩ以上2
00MΩ以下程度(10V印加時)であった。
以上により、レーザー光の照射による分断では、第1の導電層と第2の導電層の間の抵
抗値が小さくなることが分かった。これは、レーザー光の照射による分断の場合には、絶
縁体が溶融する際に導電層の材料が絶縁体中に分散されて、導通が取れた状態になるのに
対して、ナイフを用いて分断する場合には、導電層の材料によって電流の経路が形成され
ないためと考えられる。なお、第1の導電層と第2の導電層の間の抵抗値は1GΩ以下程
度(10V印加時)であれば、静電気を十分に拡散させることができるため、これを目安
に静電気対策を行えばよい。
なお、本実施例は、本明細書の他の実施の形態で示した構成又は作製方法と適宜組み合
わせて用いることができる。
100 回路部
101 絶縁膜形成領域
101a 絶縁膜形成領域
101b 絶縁膜形成領域
101c 絶縁膜形成領域
102 貼り合わせ領域
102a 貼り合わせ領域
102b 貼り合わせ領域
105 内蔵型アンテナ
110 絶縁体
111 絶縁体
113 導電層
114 導電層
120 終端部
160 繊維体
161 有機樹脂
190 プロセッサ回路を有するチップ
191 プロセッサ回路を有するチップ
192 プロセッサ回路を有するチップ
193 プロセッサ回路を有するチップ
194 プロセッサ回路を有するチップ
195 プロセッサ回路を有するチップ
196 プロセッサ回路を有するチップ
197 プロセッサ回路を有するチップ
400 半導体装置
403 回路部
405 アンテナ
406 支持基板
407 領域
410 絶縁膜
411 容量
421 質問器
500 マイクロプロセッサ
501 演算回路
502 演算回路制御部
503 命令解析部
504 割り込み制御部
505 タイミング制御部
506 レジスタ
507 レジスタ制御部
508 バスインターフェース
509 読み出し専用メモリ
510 メモリインターフェース
511 RFCPU
512 アナログ回路部
513 デジタル回路部
514 共振回路
515 整流回路
516 定電圧回路
517 リセット回路
518 発振回路
519 復調回路
520 変調回路
521 RFインターフェース
522 制御レジスタ
523 クロックコントローラ
524 インターフェース
525 中央処理ユニット
526 ランダムアクセスメモリ
527 読み出し専用メモリ
528 アンテナ
529 容量部
530 電源管理回路
701 基板
702 剥離層
703 絶縁膜
704 半導体膜
704a 半導体膜
704b 半導体膜
705 ゲート絶縁膜
706a チャネル形成領域
706b 第1の不純物領域
706c 第2の不純物領域
707 ゲート電極
708 絶縁膜
709 絶縁膜
710 絶縁膜
711 絶縁膜
712 絶縁膜
713 絶縁膜
714 開口部
715 領域
717 導電膜
718 絶縁膜
720 アンテナ
721 導電膜
722 導電膜
723 絶縁膜
726 構造体
727 繊維体
728 有機樹脂
729 導電層
730 構造体
730a 薄膜トランジスタ
730b 薄膜トランジスタ
731 繊維体
731a 導電膜
731b 導電膜
732 有機樹脂
733 導電層
740 領域
741 領域
742 領域
749 素子層
750 第1の衝撃緩和層
751 絶縁体
752 衝撃緩和層
753 絶縁体
800 半導体装置
810 高周波回路
820 電源回路
830 リセット回路
840 クロック発生回路
850 データ復調回路
860 データ変調回路
870 制御回路
880 記憶回路
890 アンテナ
910 コード抽出回路
920 コード判定回路
930 CRC判定回路
940 出力ユニット回路
3200 通信装置
3210 表示部
3220 品物
3230 半導体装置
3240 通信装置
3250 半導体装置
3260 商品

Claims (3)

  1. 回路部を有し、
    前記回路部は、第1の絶縁膜と、第2の絶縁膜とを有し、
    前記第1の絶縁膜上に、第3の絶縁膜を有し、
    前記第2の絶縁膜下に、第4の絶縁膜を有し、
    前記回路部の外側で、前記第1の絶縁膜と、前記第2の絶縁膜とが接する第1の領域を有し、
    前記第1の領域の外側で、前記第3の絶縁膜と、前記第4の絶縁膜とが接する第2の領域を有し、
    前記第2の領域の外側で、前記第1の絶縁膜と、前記第2の絶縁膜とが接する第3の領域を有することを特徴とする半導体装置。
  2. 回路部を有し、
    前記回路部は、第1の絶縁膜と、第2の絶縁膜とを有し、
    前記第1の絶縁膜上に、第3の絶縁膜を有し、
    前記第2の絶縁膜下に、第4の絶縁膜を有し、
    前記回路部の外側で、前記第1の絶縁膜と、前記第2の絶縁膜とが接する第1の領域を有し、
    前記第1の領域の外側で、前記第3の絶縁膜と、前記第4の絶縁膜とが接する第2の領域を有し、
    前記第2の領域の外側で、前記第1の絶縁膜と、前記第2の絶縁膜とが接する第3の領域を有し、
    前記第3の絶縁膜上に、第1の導電膜を有し、
    前記第4の絶縁膜下に、第2の導電膜を有することを特徴とする半導体装置。
  3. 請求項2において、
    前記導電層は、チタン、またはインジウム錫酸化物を有することを特徴とする半導体装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010032611A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2010035627A1 (en) * 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5455753B2 (ja) * 2009-04-06 2014-03-26 株式会社半導体エネルギー研究所 Icカード
JP5501174B2 (ja) * 2009-09-17 2014-05-21 株式会社半導体エネルギー研究所 半導体装置
TWI493685B (zh) 2012-02-10 2015-07-21 E Ink Holdings Inc 主動陣列基板上之靜電防護結構
US9911756B2 (en) 2015-08-31 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and electronic device surrounded by layer having assigned band gap to prevent electrostatic discharge damage

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2026113C (en) 1989-01-25 1998-12-01 Tsunoe Igarashi Prepreg, composite molded body, and method of manufacture of the composite molded body
DE3907757A1 (de) 1989-03-10 1990-09-13 Mtu Muenchen Gmbh Schutzfolie
JPH05190582A (ja) 1992-01-08 1993-07-30 Oki Electric Ind Co Ltd 樹脂封止半導体装置及びその製造方法
BR9507775A (pt) * 1994-05-27 1997-08-19 Ake Gustafson Processo de realização de um módulo eletrônico e módulo eletrônico obtido de acordo com esse processo
TW371285B (en) 1994-09-19 1999-10-01 Amp Akzo Linlam Vof Foiled UD-prepreg and PWB laminate prepared therefrom
JP3364081B2 (ja) 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3406727B2 (ja) 1995-03-10 2003-05-12 株式会社半導体エネルギー研究所 表示装置
US5757456A (en) 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
JP3468954B2 (ja) 1995-12-01 2003-11-25 日立化成工業株式会社 Icカード
JPH1092980A (ja) 1996-09-13 1998-04-10 Toshiba Corp 無線カードおよびその製造方法
US6127199A (en) 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JPH10198778A (ja) 1997-01-14 1998-07-31 Rohm Co Ltd Icカード
JPH10211784A (ja) 1997-01-31 1998-08-11 Denso Corp Icカードおよびその製造方法
JP3500908B2 (ja) 1997-04-28 2004-02-23 松下電器産業株式会社 カードリーダ
JPH11317475A (ja) 1998-02-27 1999-11-16 Canon Inc 半導体用封止材樹脂および半導体素子
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP4159712B2 (ja) * 1998-11-17 2008-10-01 株式会社半導体エネルギー研究所 半導体装置、アクティブマトリクス型表示装置、液晶表示装置、エレクトロルミネッセンス表示装置、ビデオカメラ、デジタルカメラ、プロジェクタ、ゴーグル型ディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ又は携帯型情報端末
TW484101B (en) 1998-12-17 2002-04-21 Hitachi Ltd Semiconductor device and its manufacturing method
JP2000231619A (ja) 1999-02-10 2000-08-22 Nippon Telegr & Teleph Corp <Ntt> 接触型icカード
US6399903B1 (en) 1999-03-01 2002-06-04 Honeywell International Inc. Multifunctional laminate structure and process
US6224965B1 (en) 1999-06-25 2001-05-01 Honeywell International Inc. Microfiber dielectrics which facilitate laser via drilling
JP4423779B2 (ja) 1999-10-13 2010-03-03 味の素株式会社 エポキシ樹脂組成物並びに該組成物を用いた接着フィルム及びプリプレグ、及びこれらを用いた多層プリント配線板及びその製造法
US6509217B1 (en) 1999-10-22 2003-01-21 Damoder Reddy Inexpensive, reliable, planar RFID tag structure and method for making same
JP4347496B2 (ja) 2000-03-31 2009-10-21 共同印刷株式会社 可逆性感熱記録媒体の製造方法
KR100495702B1 (ko) * 2001-04-13 2005-06-14 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
US8415208B2 (en) 2001-07-16 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP4027740B2 (ja) 2001-07-16 2007-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003141486A (ja) 2001-11-08 2003-05-16 Oji Paper Co Ltd 非接触icカードとその製造方法
KR100430001B1 (ko) 2001-12-18 2004-05-03 엘지전자 주식회사 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법
KR100462861B1 (ko) * 2002-04-15 2004-12-17 삼성에스디아이 주식회사 블랙매트릭스를 구비한 평판표시장치 및 그의 제조방법
CN1459811A (zh) 2002-05-22 2003-12-03 松下电器产业株式会社 陶瓷层压器件、通信设备和制造陶瓷层压器件的方法
AU2003253227A1 (en) 2002-06-19 2004-01-06 Sten Bjorsell Electronics circuit manufacture
US7485489B2 (en) 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
JP3863464B2 (ja) 2002-07-05 2006-12-27 株式会社ヨコオ フィルタ内蔵アンテナ
US7132311B2 (en) 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
JP2004094492A (ja) 2002-08-30 2004-03-25 Konica Minolta Holdings Inc Icカード
JP4012025B2 (ja) 2002-09-24 2007-11-21 大日本印刷株式会社 微小構造体付きフィルムの製造方法と微小構造体付きフィルム
JP4828088B2 (ja) 2003-06-05 2011-11-30 凸版印刷株式会社 Icタグ
JP4163567B2 (ja) * 2003-07-09 2008-10-08 株式会社 日立ディスプレイズ 発光型表示装置
US7487373B2 (en) 2004-01-30 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Wireless semiconductor device having low power consumption
EP1589797A3 (en) 2004-04-19 2008-07-30 Matsushita Electric Industrial Co., Ltd. Manufacturing method of laminated substrate, and manufacturing apparatus of semiconductor device for module and laminated substrate for use therein
KR101226260B1 (ko) 2004-06-02 2013-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
US7534702B2 (en) 2004-06-29 2009-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US7591863B2 (en) 2004-07-16 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Laminating system, IC sheet, roll of IC sheet, and method for manufacturing IC chip
CN100474629C (zh) 2004-08-23 2009-04-01 株式会社半导体能源研究所 无线芯片及其制造方法
KR101272097B1 (ko) * 2005-06-03 2013-06-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 집적회로 장치 및 그의 제조방법
US7727859B2 (en) 2005-06-30 2010-06-01 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
US7719103B2 (en) 2005-06-30 2010-05-18 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
US7510950B2 (en) 2005-06-30 2009-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5159053B2 (ja) 2005-06-30 2013-03-06 株式会社半導体エネルギー研究所 半導体装置
JP2007059821A (ja) 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
CN101916763B (zh) 2005-09-30 2012-11-14 株式会社半导体能源研究所 半导体器件的制造方法
JP5063066B2 (ja) 2005-09-30 2012-10-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7504317B2 (en) 2005-12-02 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP4251185B2 (ja) 2006-01-23 2009-04-08 ソニー株式会社 半導体集積回路カードの製造方法
JP2007234001A (ja) 2006-01-31 2007-09-13 Semiconductor Energy Lab Co Ltd 半導体装置
WO2007088796A1 (en) 2006-01-31 2007-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007241999A (ja) 2006-02-08 2007-09-20 Semiconductor Energy Lab Co Ltd 半導体装置
EP1818860B1 (en) 2006-02-08 2011-03-30 Semiconductor Energy Laboratory Co., Ltd. RFID device
US7605410B2 (en) 2006-02-23 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5297591B2 (ja) 2006-02-23 2013-09-25 株式会社半導体エネルギー研究所 半導体装置
JP2007264221A (ja) * 2006-03-28 2007-10-11 Dainippon Printing Co Ltd 低屈折率層用コーティング組成物、及び反射防止膜
TWI431726B (zh) 2006-06-01 2014-03-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
CN101479747B (zh) 2006-06-26 2011-05-18 株式会社半导体能源研究所 包括半导体器件的纸及其制造方法
JP5063256B2 (ja) 2006-08-31 2012-10-31 株式会社半導体エネルギー研究所 クロック生成回路、クロック生成回路が有するカウンター回路、及び半導体装置
KR101381359B1 (ko) 2006-08-31 2014-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 클록 생성 회로 및 이 클록 생성 회로를 구비한 반도체장치
US7843011B2 (en) 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
EP1970951A3 (en) 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1970952A3 (en) 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1976001A3 (en) 2007-03-26 2012-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2001047A1 (en) 2007-06-07 2008-12-10 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
EP2019425A1 (en) 2007-07-27 2009-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5248240B2 (ja) 2007-08-30 2013-07-31 株式会社半導体エネルギー研究所 半導体装置
WO2009031482A1 (en) * 2007-09-07 2009-03-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5003366B2 (ja) * 2007-09-10 2012-08-15 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに電子機器
KR101596698B1 (ko) 2008-04-25 2016-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
KR101582503B1 (ko) 2008-05-12 2016-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2009142309A1 (en) 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2009142310A1 (en) 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103500700B (zh) 2008-06-06 2016-06-08 株式会社半导体能源研究所 半导体装置的制造方法
JP5248412B2 (ja) * 2008-06-06 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8053253B2 (en) 2008-06-06 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8044499B2 (en) 2008-06-10 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Wiring substrate, manufacturing method thereof, semiconductor device, and manufacturing method thereof
JP5473413B2 (ja) 2008-06-20 2014-04-16 株式会社半導体エネルギー研究所 配線基板の作製方法、アンテナの作製方法及び半導体装置の作製方法
WO2010032611A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

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