JP2014225867A

JP2014225867A - 信号処理装置

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Publication number: JP2014225867A
Application number: JP2014077439A
Authority: JP
Inventors: 佑樹岡本; Yuki Okamoto; 池田　隆之; Takayuki Ikeda; 隆之池田; 黒川　義元; Yoshimoto Kurokawa; 義元黒川; 竹村　保彦; Yasuhiko Takemura; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2013-04-05
Filing date: 2014-04-04
Publication date: 2014-12-04
Anticipated expiration: 2034-04-04
Also published as: TW201503593A; US9112460B2; TWI632774B; US20140300403A1; JP6444609B2; KR20140121347A; KR102127994B1

Abstract

【課題】レベルシフタを提供する。【解決手段】一例では、第１の電位と第２の電位よりなるバイナリー信号を、第１の電位と第３の電位よりなる信号に変換するレベルシフタおよびそれを用いた信号処理回路である。なお、第１の電位は第２の電位より高く、第２の電位は第３の電位より高い。第１の電位と第３の電位の差は３Ｖ以上４Ｖ未満であってもよい。ここで、レベルシフタは、増幅回路に入力される第１の信号の電位の変化に応じて、一定の時間だけ増幅回路を稼動させるための第２の信号を生成する電流制御回路を有する。また、レベルシフタの出力は、しきい値が０Ｖ未満であるＮ型トランジスタのゲートに入力される。その他の実施形態もクレームされる。【選択図】図１

Description

この開示物は信号処理装置に関する。

半導体集積回路は、低消費電力化等を目的として、電源電圧の低電圧化が進んでいる。一方、半導体集積回路内には、多様な機能を果たす複数の回路ブロックがあり、これらの回路ブロックのための電源電圧も多様である。

同じ回路ブロックにあっても、異なる半導体を用いたトランジスタが混在する場合にも、あるいは同じ半導体を用いたトランジスタだけからなる回路であっても、駆動方法や求められる特性が異なる場合にも、複数の電源電圧を必要とすることがある。

また、半導体集積回路の外部と接続される入出力端子の信号レベルは接続される相手の特性により決まるため、内部回路とは異なる電源電圧が必要となることもある。

このため、半導体集積回路に複数の電源電圧が供給されることになり、そのチップ上の異なる電源領域が接する部分や出力部分には、信号レベルを変換するレベルシフタと呼ばれる回路ユニットが設けられている（例えば、特許文献１、非特許文献１）。

非特許文献１に記載されているレベルシフタは図２０に示される。レベルシフタ４００はトランジスタ４０１乃至トランジスタ４１４の計１４のトランジスタより構成される。レベルシフタ４００には信号ＩＮとその反転信号ＩＮＢが入力される。信号ＩＮとその反転信号ＩＮＢは低電圧信号である。

信号ＩＮおよびその反転信号ＩＮＢの振幅は、ＶＤＤ１−ＧＮＤ、である。また、ＯＵＴはレベルシフタから出力される高電圧信号であり、その振幅は、ＶＤＤ２−ＧＮＤ、である。なお、ＶＤＤ１は低電圧回路（例えば、内部回路）で使用される高電位であり、ＧＮＤ＜ＶＤＤ１＜ＶＤＤ２である。

レベルシフタ４００は、トランジスタ４０８乃至トランジスタ４１１で構成される差動増幅回路で、信号ＩＮの振幅をＶＤＤ１−ＧＮＤからＶＤＤ２−ＧＮＤに変換するものである。レベルシフタ４００の差動増幅回路は、低電位がＧＮＤであるため、信号ＩＮの振幅電圧がトランジスタ４０８乃至トランジスタ４１１のしきい値の絶対値（以下では、特に断らない限り、「しきい値」とは「しきい値の絶対値」を指す）未満となると、増幅が安定的におこなえない、ノイズの影響が大きい、高速で信号を変換できない、リーク電流が生じる、消費電力が大きい、という問題点がある。

米国特許第７５０１８７６号明細書米国特許出願公開第２０１１／０１２１８７８号明細書米国特許出願公開第２０１１／０１３４６８３号明細書米国特許出願公開第２０１１／０１７５６４６号明細書米国特許出願公開第２００７／００６３２８７号明細書

Ｙ．Ｏｓａｋｉ，Ｔ．Ｈｉｒｏｓｅ，Ｎ．Ｋｕｒｏｋｉ，Ｍ．Ｎｕｍａ， "ＡＬｏｗ−ＰｏｗｅｒＬｅｖｅｌＳｈｉｆｔｅｒＷｉｔｈＬｏｇｉｃＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎｆｏｒＥｘｔｒｅｍｅｌｙＬｏｗ−ＶｏｌｔａｇｅＤｉｇｉｔａｌＣＭＯＳＬＳＩｓ" ＩＥＥＥＪ．Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．４７，ｎｏ．７，ｐｐ．１７７６−１７８３，Ｊｕｌｙ２０１２．

新たな信号処理回路等やその駆動方法等、あるいは新たな電子機器等やその駆動方法等を提供する。

入力された第１の信号を増幅して出力し、第２の信号によって、その電源供給が制御される増幅回路と、第１の信号と、第１の信号に遅延する第３の信号の位相の異なる期間にのみ第２の信号を生成する電流制御回路と、を有し、第１の信号の電位は、高電位が第１の電位、低電位が第２の電位のバイナリー信号であり、増幅回路の電源の高電位は第３の電位、低電位は第４の電位であり、第３の電位は第１の電位以上であり、第４の電位は第２の電位未満に設定されている信号処理装置である。また、第３の電位が第１の電位と等しく設定されていることを特徴とする信号処理装置である。また、第１の電位と第２の電位の差が、増幅回路を構成するトランジスタのしきい値の絶対値の最小値よりも小さいことを特徴とする信号処理装置である。また、増幅回路の出力が第２の信号として電流制御回路に入力されることを特徴とする信号処理装置である。また、増幅回路の出力がラッチ回路に入力されることを特徴とする信号処理装置である。また、増幅回路が差動増幅回路である信号処理装置である。また、さらに、しきい値が０Ｖ未満であり、オンオフ比が１４桁以上であるトランジスタを有し、トランジスタのゲートには、第３の電位と第４の電位からなるバイナリー信号が印加され、ソースもしくはドレインのいずれかには、第１の電位と第２の電位からなるバイナリー信号が印加されるように設定されている信号処理装置である。また、トランジスタがチャネルに酸化物半導体を有することを特徴とする信号処理装置である。

一例として、消費電力を低減できる。一例として低電圧回路の電源電圧を用いるトランジスタのしきい値よりも小さくしても安定して昇圧（増幅）できる。また、プログラマブルロジックデバイス（ＰＬＤ）等に適用することによって、回路構成が任意に変更できる柔軟性のある信号処理回路を構成できる。なお、効果はこれらに限定されず、以下に詳述される。

レベルシフタの構成例を示す。増幅回路ユニットの回路例を示す。ラッチ回路の回路例を示す。電流制御回路の回路例を示す。レベルシフタの回路例を示す。増幅回路領域の回路例を示す。レベルシフタの動作例を示す。レベルシフタの構成例を示す。増幅回路領域の回路例を示す。ラッチ回路の回路例を示す。電流制御回路の回路例を示す。レベルシフタの回路例を示す。増幅回路領域の回路例を示す。レベルシフタの動作例を示す。レベルシフタの利用例を示す。レベルシフタの利用例を示す。レベルシフタの利用例を示す。レベルシフタの利用例を示す。レベルシフタの利用例を示す。レベルシフタの回路例を示す。

以下では、実施の形態について図面を用いて詳細に説明する。ただし、実施の形態は以下の説明に限定されず、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、この開示物が開示する内容は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、以下の説明では、回路構成を簡単にするため、基本的な接続関係のみを記すが、より高度なあるいは冗長な構成とするため、あるいはその他の理由のために、基本的な接続関係を損なわない限りにおいて、一の素子の端子と他の素子の端子の間にそれらと異なる一または複数の素子を有するような構成（すなわち、一の素子と他の素子が間接的に接続する構成）としてもよい。すなわち、一の素子の端子と他の素子の端子の接続には、直接的な接続に加えて間接的な接続も含まれる。

また、以下に示す実施の形態のそれぞれに記載された内容は他の実施の形態に適用してもよい。

（実施の形態１）
本実施の形態では、レベルシフタのいくつかの形態を説明する。

図１（Ａ）はレベルシフタ１００のブロック図を示す。レベルシフタ１００は増幅回路領域１０１、ラッチ回路１０２、電流制御回路１０３を有する。ここで、増幅回路領域１０１、ラッチ回路１０２、電流制御回路１０３の高電位はいずれもＶＤＤであり、低電位はＧＮＤ２である。

また、増幅回路領域１０１、電流制御回路１０３には、低電圧回路（ＬＶ−Ｃｉｒｃｕｉｔ）より信号が入力されるが、その電位はＧＮＤ１以上ＶＤＤ以下である。なお、ＧＮＤ２＜ＧＮＤ１＜ＶＤＤの関係がある。また、ＧＮＤ２とＧＮＤ１の差は、用いるトランジスタのしきい値より大きくてもよい。また、例えば、ＶＤＤ−ＧＮＤ１＜ＧＮＤ１−ＧＮＤ２でもよい。

レベルシフタ１００を構成する各回路の出力は、他の回路の入力となることが多い。例えば、増幅回路領域１０１の出力が電流制御回路１０３に入力されることや、電流制御回路１０３の出力が増幅回路領域１０１に入力されることがある。また、ラッチ回路１０２は、出力端子と入力端子の区別がつきにくい。また、増幅回路領域１０１とラッチ回路１０２をあわせて増幅回路とみなすこともできる。

例えば、図１（Ａ）のように増幅回路領域１０１の出力をラッチ回路１０２の入力として、高電圧回路（ＨＶ−Ｃｉｒｃｕｉｔ）に出力するという形態だけではなく、図１（Ｂ）のように、増幅回路領域１０１の出力がラッチ回路１０２に入力される一方、そこから分岐して、高電圧回路に出力するということもできる。レベルシフタ１００は、図１（Ａ）や図１（Ｂ）以外の構成を有してもよい。

レベルシフタ１００は各種の半導体装置に設けることができる。図１（Ｃ）にレベルシフタ１００を搭載した半導体集積回路（ＬＳＩ）の構成例を示す。半導体集積回路は低電圧の電源電圧で動作する内部回路（低電圧回路あるいは低電圧領域）、高電圧の電源電圧で動作する出入力部（Ｉ／Ｏ）を有する。内部回路からレベルシフタ１００に送られる低電圧の信号は、レベルシフタ１００で変換され、Ｉ／Ｏ端子を介して、高電圧の電源電圧で動作する外部回路（高電圧回路あるいは高電圧領域）に送られる。

なお、電位ＶＤＤおよび／または電位ＧＮＤ２は、外部へ出力するだけでなく、内部の回路においても使用することができる。

図２（Ａ）には、レベルシフタ１００で用いることのできる増幅回路領域１０１の回路の例を示す。増幅回路領域１０１は、差動増幅回路１０４、これに供給される電源を制御するためのスイッチ１０５を有する。差動増幅回路１０４には、ＶＤＤとＧＮＤ２が与えられる。

また、図２（Ａ）に示される差動増幅回路１０４には、低電圧回路より入力される信号ＩＮとその反転信号ＩＮＢを入力する端子の一方あるいは双方と、端子Ｘ乃至端子Ｚが設けられる。このうち、端子Ｘは、スイッチ１０５を制御するためのものである。差動増幅回路１０４の出力信号は端子Ｙより出力される。多くの場合、差動増幅回路からは、出力信号の反転信号も出力されるが、その場合には、出力信号の反転信号は端子Ｚより出力される。

差動増幅回路１０４を常時動作させると消費電力が大きくなるので、必要なときだけ動作させるように、スイッチ１０５で動作を制御する。具体的には、入力の信号ＩＮがＨからＬあるいはＬからＨに変化したときに、端子Ｘの電位をスイッチ１０５がオンとなるようにする。なお、端子Ｘの電位は、ＧＮＤ２以上ＶＤＤ以下の電位である。

また、差動増幅回路１０４だけでは、十分な利得が得られない場合には、図２（Ｂ）に示す増幅用のトランジスタ１０８とトランジスタ１０９の一方もしくは双方を設け、差動増幅回路１０４の出力をそれぞれのゲートに接続する構成としてもよい。この際も、消費電力を低減するために、トランジスタ１０８のドレインとトランジスタ１０９のドレインに、それぞれ、Ｎ型のスイッチ１０６のドレインとスイッチ１０７のドレインを接続し、ＧＮＤ２の供給をスイッチ１０６とスイッチ１０７で制御する構成としてもよい。

スイッチ１０５乃至スイッチ１０７としては、例えば、Ｎ型のトランジスタを用いることができる。スイッチ１０５乃至スイッチ１０７は増幅回路への電源の供給を担うので、チャネル幅が大きくなる。例えば、Ｎ型のシリコントランジスタは、Ｐ型のシリコントランジスタよりも移動度が高いので回路面積を低減できる。

図２（Ｃ）は、増幅回路領域１０１の一例を示す。図２（Ｃ）に示される差動増幅回路１０４は、トランジスタ１１１とトランジスタ１１３（いずれもＮ型）、トランジスタ１１２とトランジスタ１１４（いずれもＰ型）を有し、トランジスタ１１１のゲートには信号ＩＮが、トランジスタ１１３のゲートには信号ＩＮの反転信号ＩＮＢが入力され、トランジスタ１１１のドレインとトランジスタ１１２のドレインには端子Ｚが、トランジスタ１１３のドレインとトランジスタ１１４のドレインには端子Ｙが接続する。端子Ｚはトランジスタ１１２のゲートに、端子Ｙはトランジスタ１１４のゲートにも接続する。すなわち、トランジスタ１１２とトランジスタ１１４は、それぞれダイオード接続されており、差動増幅回路１０４の負荷として機能する。

差動増幅回路１０４は、信号ＩＮおよびその反転信号ＩＮＢの電位差を増幅する機能を有する。すなわち、信号ＩＮとその反転信号ＩＮＢの電位差がＶＤＤ−ＧＮＤ１であるとき、端子Ｙと端子Ｚの電位差を、最大で、ＶＤＤ−ＧＮＤ２とすることができる。

端子Ｘの電位を、スイッチ１０５がオンとなる電位とするとき、例えば信号ＩＮの電位をＶＤＤとすれば、その反転信号ＩＮＢの電位はＧＮＤ１であり、トランジスタ１１３の抵抗の方がトランジスタ１１１の抵抗より高くなる。そのため、端子Ｙの電位は端子Ｚの電位より高くなる。

図２（Ｄ）は、増幅回路領域１０１の一例を示す。図２（Ｄ）に示される差動増幅回路１０４は、トランジスタ１１５とトランジスタ１１７（いずれもＮ型）、ダイオード１１６とダイオード１１８を有し、トランジスタ１１５のゲートには信号ＩＮが、トランジスタ１１７のゲートには信号ＩＮの反転信号ＩＮＢが入力され、トランジスタ１１５のドレインには端子Ｚが、トランジスタ１１７のドレインには端子Ｙが接続する。ダイオード１１６とダイオード１１８は差動増幅回路１０４の負荷として機能する。

ダイオードはＮ型トランジスタで構成してもよい。同じ導電型のトランジスタを用いる場合は、導電型が異なるトランジスタが混在する場合に比較して、ウェル構造が単純であるため集積化しやすい。また、例えば、Ｎ型のシリコントランジスタは、Ｐ型のシリコントランジスタよりも移動度が高いので回路面積を低減できる。

図２（Ｅ）は、増幅回路領域１０１の一例を示す。図２（Ｅ）に示される差動増幅回路１０４は、トランジスタ１１９とトランジスタ１２１（いずれもＮ型）、トランジスタ１２０とトランジスタ１２２（いずれもＰ型）を有し、トランジスタ１１９のゲートには信号ＩＮが、トランジスタ１２１のゲートには信号ＩＮの反転信号ＩＮＢが入力され、トランジスタ１１９のドレインとトランジスタ１２０のドレインには端子Ｚが、トランジスタ１２１のドレインとトランジスタ１２２のドレインには端子Ｙが接続する。

また、トランジスタ１２０のゲートとトランジスタ１２２のゲートには電位ＶＳＳが与えられる。電位ＶＳＳは、ＧＮＤ２よりも高くＶＤＤよりも低い電位であり、例えば、ＧＮＤ１を利用できる。トランジスタ１２０とトランジスタ１２２はＮ型でもよい。いずれにせよ、トランジスタ１２０とトランジスタ１２２が適切な抵抗値を実現できるようにＶＳＳを設定する。

図２（Ｅ）に示される差動増幅回路１０４は、動作範囲を図２（Ｃ）あるいは図２（Ｄ）の差動増幅回路１０４よりも広くできる。例えば、常にトランジスタ１２０、トランジスタ１２２のゲートに一定電位が印加されるため、トランジスタ１２１がオフの場合は端子Ｙの電位をＶＤＤまで上昇させ、トランジスタ１１９がオフの場合は端子Ｚの電位をＶＤＤまで上昇させることができる。なお、電位ＶＳＳの大小によって、トランジスタ１２０、トランジスタ１２２の抵抗値を変えることができ、これらを流れる電流量を調節可能である。

図２（Ｆ）は、増幅回路領域１０１の一例を示す。図２（Ｆ）に示される差動増幅回路１０４は、トランジスタ１２３とトランジスタ１２５（いずれもＮ型）、トランジスタ１２４とトランジスタ１２６（いずれもＰ型）を有し、トランジスタ１２３のゲートには信号ＩＮが、トランジスタ１２５のゲートには信号ＩＮの反転信号ＩＮＢが入力され、トランジスタ１２３のドレインとトランジスタ１２４のドレインには端子Ｚが、トランジスタ１２５のドレインとトランジスタ１２６のドレインには端子Ｙが接続する。また、端子Ｙはトランジスタ１２６のゲートにも接続するが、端子Ｚはトランジスタ１２４のゲートには接続しない。すなわち、トランジスタ１２４とトランジスタ１２６でカレントミラー回路が形成される。

図２（Ｃ）乃至図２（Ｆ）で示される差動増幅回路１０４は、図２（Ｂ）に示される増幅回路領域１０１の中の差動増幅回路１０４としても用いることができる。なお、差動増幅回路１０４の端子Ｙおよび端子Ｚの電位は、ＶＤＤまで上がり切れない、もしくはＧＮＤ２まで下がり切れない場合がある。その場合、端子Ｙおよび端子Ｚをラッチ回路に接続することで、それらの電位をＶＤＤもしくはＧＮＤ２として保持することができる。なお、ラッチ回路を設けることで、後述する差動増幅回路１０４が稼動しない保持期間においても、出力信号を出力することができる。

図３（Ａ）および図３（Ｂ）は、ラッチ回路１０２の例を示す。

図３（Ａ）に示すラッチ回路１０２はトランジスタ１２７乃至トランジスタ１３４よりなる４つのインバータを用い、増幅回路領域１０１に関して説明した端子Ｙと端子Ｚが、第１段の２つのインバータそれぞれの入力端子となる。図３（Ａ）に示すラッチ回路１０２では、第１段のインバータの出力が、他方の第１段のインバータに入力されるとともに、第２段のインバータにも入力され、第２段のインバータから、それぞれ、信号ＯＵＴとその反転信号ＯＵＴＢが出力される。

図３（Ｂ）に示すラッチ回路１０２はトランジスタ１３５乃至トランジスタ１３８よりなる２つのインバータを用い、増幅回路領域１０１に関して説明した端子Ｙと端子Ｚが、第１段のインバータの入力端子と第２段のインバータの入力端子に、それぞれ接続する。第２段のインバータの出力は第１段のインバータに入力される。また、端子Ｙと端子Ｚから、それぞれ、信号ＯＵＴとその反転信号ＯＵＴＢが出力される。

図４（Ａ）は、電流制御回路１０３の例を示す。図４（Ａ）に示す電流制御回路１０３は、トランジスタ１４１乃至トランジスタ１４４（いずれもＰ型）とトランジスタ１４５（Ｎ型）とを有する。トランジスタ１４１とトランジスタ１４２、トランジスタ１４３とトランジスタ１４４は、それぞれ、直列に接続され、トランジスタ１４１のソースとトランジスタ１４３のソースの電位はＶＤＤに保持され、トランジスタ１４２のドレインとトランジスタ１４４のドレインは、トランジスタ１４５のドレインとゲートに接続され、さらに、これは端子Ｘに接続される。トランジスタ１４５のソースは適切な電位、例えば、ＧＮＤ２に保持される。トランジスタ１４５はダイオードとして機能する。

なお、トランジスタ１４５のソースに与えられる電位は、ＧＮＤ２に限られず、トランジスタ１４５が飽和領域で動作することが可能な電位とすればよい。

また、トランジスタ１４１のゲートとトランジスタ１４３のゲートには、それぞれ、低電圧回路から入力される反転信号ＩＮＢと信号ＩＮが印加され、トランジスタ１４２のゲートとトランジスタ１４４のゲートは、それぞれ、端子Ｙと端子Ｚに接続する。なお、端子Ｘ乃至端子Ｚは、増幅回路領域１０１に関して説明したものと同一である。

なお、これに限らず、トランジスタ１４２のゲートとトランジスタ１４４のゲートに、それぞれ、低電圧回路から入力される信号ＩＮとその反転信号ＩＮＢが印加され、トランジスタ１４１のゲートとトランジスタ１４３のゲートが、それぞれ、端子Ｙと端子Ｚに接続する構成でもよい。

トランジスタ１４１とトランジスタ１４２の列あるいはトランジスタ１４３とトランジスタ１４４の列においては、信号ＩＮが変動しない場合（以下、このような期間を保持期間という）では、信号ＩＮがＶＤＤであれば、その反転信号ＩＮＢはＧＮＤ１であり、端子Ｙの電位はＶＤＤ、端子Ｚの電位はＧＮＤ２である。信号ＩＮがＧＮＤ１であれば、その反転信号ＩＮＢはＶＤＤであり、端子Ｙの電位はＧＮＤ２、端子Ｚの電位はＶＤＤである。すなわち、いずれの列においても、それぞれの列の２つのトランジスタのいずれか一方のゲートには、ＶＤＤが印加されるので、電流が流れない。したがって、端子Ｘの電位はトランジスタ１４５のしきい値分だけＧＮＤ２から上昇したものとなる。

ところで、端子Ｙ（あるいは端子Ｚ）の電位は信号ＩＮの電位に対応するものであるが、差動増幅回路１０４等を経て出力されるので、端子Ｙの電位は、信号ＩＮに対して一定の期間（以下、このような期間を遷移期間という）を経た後で変動する。

例えば、信号ＩＮの電位がＶＤＤからＧＮＤ１に変化するときを考える。このとき、端子Ｚの電位はＧＮＤ２からＶＤＤへ変化する。しかし、上記の遷移期間のため、信号ＩＮがＧＮＤ１となったにも関わらず、端子Ｚの電位がＧＮＤ２のまま（あるいは、ＧＮＤ２に近い電位のまま）である期間が生じる。すなわち、トランジスタ１４３、トランジスタ１４４が同時にオンとなる期間があり、その結果、端子Ｘの電位が上昇する。

また、信号ＩＮの電位がＧＮＤ１からＶＤＤに変化するときを考える。このとき、その反転信号ＩＮＢの電位は、ＶＤＤからＧＮＤ１に変化し、端子Ｙの電位はＧＮＤ２からＶＤＤへ変化する。信号ＩＮの電位はＧＮＤ１からＶＤＤになるが、上記の遷移期間のため、反転信号ＩＮＢがＧＮＤ１となったにも関わらず、端子Ｙの電位がＧＮＤ２のまま（あるいは、ＧＮＤ２に近い電位のまま）である期間が生じる。すなわち、トランジスタ１４１、トランジスタ１４２が同時にオンとなる期間があり、その結果、端子Ｘの電位が上昇する。

遷移期間の後、保持期間となる。トランジスタ１４５は、遷移期間において端子Ｘの電位が上昇した後に、保持期間において端子Ｘの電位を再び下降させる機能を有する。

このように、端子Ｘの電位は信号ＩＮの電位が変動するとき（変動してから一定の期間）のみ上昇し、しばらくして下降し、元に戻る。増幅回路領域１０１では、スイッチ１０５は端子Ｘの電位が上昇したときのみオンとなり、差動増幅回路１０４が稼動する。その他の期間では稼動しないため、消費電流を抑制できる。

なお、電流制御回路１０３は、信号ＩＮ（およびその反転信号ＩＮＢ）が変動する場合に、その１つの端子（例えば、端子Ｘ）の電位を変動させるものであればよく、図４（Ａ）に示す回路に限られない。

図４（Ａ）に示す電流制御回路１０３端子Ｙおよび端子Ｚの電位が、信号ＩＮおよびその反転信号ＩＮＢより遅れる点を利用したが、端子Ｙおよび端子Ｚの電位の代わりに、例えば、信号ＩＮを遅延回路（例えば、複数のインバータを直列に接続した回路）に通すことにより遅延させた信号を入力することによっても同様な効果が得られる。

図４（Ｂ）に示す電流制御回路１０３は、トランジスタ１４６乃至トランジスタ１４９（いずれもＰ型）とダイオード１５０を有する。トランジスタ１４６とトランジスタ１４７、トランジスタ１４８とトランジスタ１４９は、それぞれ、直列に接続され、トランジスタ１４６のソースとトランジスタ１４８のソースの電位はＶＤＤに保持され、トランジスタ１４７のドレインとトランジスタ１４９のドレインは、ダイオード１５０の正極に接続され、これは端子Ｘに接続される。ダイオード１５０の負極の電位はＧＮＤ２に保持される。

ダイオード１５０はＰ型トランジスタを用いて構成してもよい。同じ導電型のトランジスタを用いる場合は、導電型が異なるトランジスタが混在する場合に比較して、ウェル構造が単純であるため集積化しやすい。なお、電流制御回路１０３を流れる電流は増幅回路領域１０１のスイッチ１０５等を流れる電流よりも小さいため、Ｐ型のシリコントランジスタを用いても面積は比較的小さくできる。

ここでは、トランジスタ１４６のゲートとトランジスタ１４８のゲートには、それぞれ、低電圧回路から入力される反転信号ＩＮＢと信号ＩＮが印加され、トランジスタ１４７のゲートとトランジスタ１４９のゲートは、それぞれ、端子Ｙと端子Ｚに接続する。

図４（Ｃ）に示す電流制御回路１０３は、トランジスタ１５１、トランジスタ１５３（いずれもＰ型）とトランジスタ１５２、トランジスタ１５４（いずれもＮ型）とダイオード１５５を有する。トランジスタ１５１とトランジスタ１５２、トランジスタ１５３とトランジスタ１５４は、それぞれ、直列に接続され、トランジスタ１５１のソースとトランジスタ１５３のソースの電位はＶＤＤに保持され、トランジスタ１５２のソースとトランジスタ１５４のソースは、ダイオード１５５の正極に接続され、これは端子Ｘにも接続される。ダイオード１５０の負極の電位はＧＮＤ２に保持される。

ここでは、トランジスタ１５１のゲートとトランジスタ１５３のゲートには、それぞれ、低電圧回路から入力される反転信号ＩＮＢと信号ＩＮが印加され、トランジスタ１５２のゲートとトランジスタ１５４のゲートは、それぞれ、端子Ｚと端子Ｙに接続する。

図４（Ａ）や図４（Ｂ）に示す電流制御回路１０３では、トランジスタ１４１乃至トランジスタ１４４、トランジスタ１４６乃至トランジスタ１４９はすべてＰ型であるが、Ｐ型のトランジスタは電流駆動能力がＮ型のトランジスタより小さいため、チャネル幅を大きくする必要がある。

これに対し、その一部をＮ型のトランジスタとすることで、より小さな面積でも十分な電流駆動能力が得られるため、回路を集積化することができる。なお、同じ理由からダイオード１５５はＮ型トランジスタを用いて構成してもよい。

図５は、図２乃至図４で説明した増幅回路領域１０１、ラッチ回路１０２、電流制御回路１０３を組み合わせたレベルシフタ１００を示す。例えば、ＧＮＤ２＝−２Ｖ、ＧＮＤ１＝０Ｖ、ＶＤＤ＝＋１Ｖとすれば、低電圧回路から入力される振幅１Ｖの信号ＩＮ（およびその反転信号ＩＮＢ）を振幅３Ｖの信号ＯＵＴ（およびその反転信号ＯＵＴＢ）として出力できる。

信号ＩＮ（およびその反転信号ＩＮＢ）の電位の変化に対して、端子Ｙおよび端子Ｚの電位がどのように変化するかは、ラッチ回路１０２のトランジスタ１２７、トランジスタ１２８、トランジスタ１３１、トランジスタ１３２により構成される２つのインバータと増幅回路領域１０１の増幅段のスイッチ１０６、スイッチ１０７、トランジスタ１０８、トランジスタ１０９の駆動能力の違いで決まる。

すなわち、増幅回路領域１０１のスイッチ１０６、スイッチ１０７、トランジスタ１０８、トランジスタ１０９の駆動能力が、ラッチ回路１０２のトランジスタ１２７、トランジスタ１２８、トランジスタ１３１、トランジスタ１３２の駆動能力よりも大きい場合、端子Ｙおよび端子Ｚの電位は、信号ＩＮおよびその反転信号ＩＮＢに対応したものとできる。

一方、増幅回路領域１０１のスイッチ１０６、スイッチ１０７、トランジスタ１０８、トランジスタ１０９の駆動能力が、ラッチ回路１０２のトランジスタ１２７、トランジスタ１２８、トランジスタ１３１、トランジスタ１３２の駆動能力よりも小さい場合、端子Ｙおよび端子Ｚの電位は、信号ＩＮおよびその反転信号ＩＮＢに対応したものとすることができないことがある。

そのため、設計上、ラッチ回路１０２のトランジスタ１２７、トランジスタ１２８、トランジスタ１３１、トランジスタ１３２のチャネル幅を、増幅回路領域１０１のスイッチ１０６、スイッチ１０７、トランジスタ１０８、トランジスタ１０９より小さくして、駆動能力を減少させるとよい。

なお、ラッチ回路１０２のトランジスタ１２９、トランジスタ１３０、トランジスタ１３３、トランジスタ１３４のチャネル幅をトランジスタ１２７、トランジスタ１２８、トランジスタ１３１、トランジスタ１３２のトランジスタのチャネル幅より大きくすることで駆動能力を上昇させてもよい。

次に、差動増幅回路１０４の他の回路例を示す。図２に示した差動増幅回路１０４においては、ＧＮＤ２に近いトランジスタ（例えば、トランジスタ１１１とトランジスタ１１３）に信号ＩＮとその反転信号ＩＮＢを入力するが、ＶＤＤに近いトランジスタに信号ＩＮとその反転信号ＩＮＢを入力してもよい。

図６（Ａ）に示す差動増幅回路１０４は、４つのＰ型のトランジスタ１５９乃至トランジスタ１６２からなる。信号ＩＮとその反転信号ＩＮＢは、それぞれ、トランジスタ１６０のゲートとトランジスタ１６２のゲートに入力される。また、トランジスタ１５９とトランジスタ１６１はダイオード接続される。さらに、トランジスタ１５９のソースとトランジスタ１６０のドレインには端子Ｚが、トランジスタ１６１のソースとトランジスタ１６２のドレインには端子Ｙが接続する。

図６（Ｂ）に示す差動増幅回路１０４は、ダイオード１６３とダイオード１６５、トランジスタ１６４とトランジスタ１６６（いずれもＰ型）からなる。信号ＩＮとその反転信号ＩＮＢは、それぞれ、トランジスタ１６４のゲートとトランジスタ１６６のゲートに入力される。さらに、トランジスタ１６４のドレインとダイオード１６３の正極には端子Ｚが、トランジスタ１６６のドレインとダイオード１６５の正極には端子Ｙが接続する。なお、ダイオード１６３とダイオード１６５はＮ型のトランジスタを用いて構成されてもよい。

図６（Ｃ）に示す差動増幅回路１０４は、トランジスタ１６７とトランジスタ１６９（いずれもＮ型）、トランジスタ１６８とトランジスタ１７０（いずれもＰ型）からなる。信号ＩＮとその反転信号ＩＮＢは、それぞれ、トランジスタ１６８のゲートとトランジスタ１７０のゲートに入力される。さらに、トランジスタ１６７のドレインとトランジスタ１６８のドレインには端子Ｚが、トランジスタ１６９のドレインとトランジスタ１７０のドレインには端子Ｙが接続する。

また、トランジスタ１６７とトランジスタ１６９のゲートは電位ＶＳＳに保持される。トランジスタ１６７とトランジスタ１６９はＰ型のトランジスタを用いてもよい。同じ導電型のトランジスタを用いる場合は、導電型が異なるトランジスタが混在する場合に比較して、ウェル構造が単純であるため集積化しやすい。

図６（Ｄ）に示す差動増幅回路１０４は、トランジスタ１７１とトランジスタ１７３（いずれもＮ型）、トランジスタ１７２とトランジスタ１７４（いずれもＰ型）を有し、トランジスタ１７２のゲートには信号ＩＮが、トランジスタ１７４のゲートには信号ＩＮの反転信号ＩＮＢが入力される。さらに、トランジスタ１７１のドレインとトランジスタ１７２のドレインには端子Ｚが、トランジスタ１７３のドレインとトランジスタ１７４のドレインには端子Ｙが接続する。また、端子Ｙはトランジスタ１７１のゲートにも接続するが、端子Ｚはトランジスタ１７１のゲートには接続しない。すなわち、トランジスタ１７１とトランジスタ１７３でカレントミラー回路が形成される。

図６（Ａ）乃至図６（Ｄ）で示される差動増幅回路１０４は、図２（Ｂ）に示される増幅回路領域１０１の中の差動増幅回路１０４としても用いることができる。

次に、図５に示すレベルシフタ１００の動作例を図７に示すタイミングチャートで説明する。

時刻Ｔ０からＴ１（保持期間）においては、信号ＩＮの電位はＶＤＤ、その反転信号ＩＮＢはＧＮＤ１、端子Ｙの電位はＶＤＤ、端子Ｚの電位はＧＮＤ２である。そのため、電流Ｉ１およびＩ２は流れない。ノードＮ１の電位はＧＮＤ２よりもトランジスタ１４５のしきい値分大きい値であるため、スイッチ１０５乃至スイッチ１０７は実質的にオフである。

スイッチ１０５がオフであるため、ノードＮ３およびノードＮ４の電位は、ＶＤＤよりトランジスタ１１２およびトランジスタ１１４のしきい値だけ低く、トランジスタ１０８、トランジスタ１０９はオフである。スイッチ１０６、スイッチ１０７、トランジスタ１０８、トランジスタ１０９がいずれもオフなので、端子Ｙおよび端子Ｚの電位は変化しない。

時刻Ｔ１からＴ２（遷移期間）においては、信号ＩＮの電位はＶＤＤからＧＮＤ１、その反転信号ＩＮＢはＧＮＤ１からＶＤＤに変化するが、端子Ｙおよび端子Ｚの電位の変化が遅れ、一定の期間、端子Ｙの電位はＶＤＤ（あるいはその近傍）、端子Ｚの電位はＧＮＤ２（あるいはその近傍）のままである。

このとき、トランジスタ１４３およびトランジスタ１４４が共にオンとなるため、これらを介した電流Ｉ２が流れ、ノードＮ１の電位が上昇する。そのため、スイッチ１０５乃至スイッチ１０７はオンとなる。したがって、ノードＮ２の電位が低下する。また、トランジスタ１１１の抵抗はトランジスタ１１３の抵抗よりも高くなり、したがって、ノードＮ３の電位はノードＮ４の電位より高くなる。このため、端子Ｙの電位は、端子Ｚの電位より低くなる。

その結果、端子Ｙの電位はＶＤＤからＧＮＤ２に、端子Ｚの電位はＧＮＤ２からＶＤＤに変化する。これらの電位は、ラッチ回路１０２の作用で即座に保持（固定）される。

時刻Ｔ２からＴ３（保持期間）においては、信号ＩＮの電位はＧＮＤ１、ＩＮＢはＶＤＤ、端子Ｙの電位はＧＮＤ２、端子Ｚの電位はＶＤＤである。したがって、電流Ｉ１およびＩ２は流れない。ノードＮ１の電位はＧＮＤ１よりもトランジスタ１４５のしきい値分高い値であるため、スイッチ１０５乃至スイッチ１０７はオフである。

スイッチ１０５がオフであるため、ノードＮ３およびノードＮ４の電位は、ＶＤＤより、トランジスタ１１２およびトランジスタ１１４のしきい値分だけ低く、トランジスタ１０８、トランジスタ１０９はオフである。スイッチ１０６、スイッチ１０７、トランジスタ１０８、トランジスタ１０９がオフであるため、端子Ｙおよび端子Ｚの電位は変化しない。

時刻Ｔ３からＴ４（遷移期間）においては、信号ＩＮの電位はＧＮＤ１からＶＤＤに、その反転信号ＩＮＢはＶＤＤからＧＮＤ１に変化するが、端子Ｙの電位および端子Ｚの電位は信号の変化が遅れ、一定の期間、端子Ｙの電位はＧＮＤ２（あるいはその近傍）、端子Ｚの電位はＶＤＤ（あるいはその近傍）のままである。

そのため、トランジスタ１４１およびトランジスタ１４２が同時にオンとなり、これらを介した電流Ｉ１が流れ、ノードＮ１の電位が上昇しスイッチ１０５乃至スイッチ１０７がオンとなる。このとき、トランジスタ１１３の抵抗はトランジスタ１１１の抵抗よりも高くなり、ノードＮ３の電位はノードＮ４の電位より低くなる。

その結果、端子Ｚの電位はＶＤＤからＧＮＤ２に、端子Ｙの電位はＧＮＤ２からＶＤＤに変化する。これらの電位はラッチ回路１０２の作用で即座に保持（固定）される。

（実施の形態２）
本実施の形態では、レベルシフタのいくつかの形態を説明する。

図８（Ａ）はレベルシフタ２００のブロック図を示す。レベルシフタ２００は増幅回路領域２０１、ラッチ回路２０２、電流制御回路２０３を有する。ここで、増幅回路領域２０１、ラッチ回路２０２、電流制御回路２０３の高電位はいずれもＶＤＤ２であり、増幅回路領域２０１、ラッチ回路２０２の低電位はＧＮＤ２、電流制御回路２０３の低電位はＧＮＤ１である。

また、増幅回路領域２０１、電流制御回路２０３には、低電圧回路（ＬＶ−Ｃｉｒｃｕｉｔ）より信号が入力されるが、その電位はＧＮＤ１以上ＶＤＤ１以下である。なお、ＧＮＤ２＜ＧＮＤ１＜ＶＤＤ１＜ＶＤＤ２の関係がある。また、ＧＮＤ２とＧＮＤ１の差は、用いるトランジスタのしきい値より大きくてもよい。また、例えば、ＶＤＤ２−ＶＤＤ１＞ＧＮＤ１−ＧＮＤ２である。例えば、ＧＮＤ１−ＧＮＤ２＞ＶＤＤ１−ＧＮＤ１である。

例えば、図８（Ａ）のように増幅回路領域２０１の出力をラッチ回路２０２の入力として、高電圧回路（ＨＶ−Ｃｉｒｃｕｉｔ）に出力するという形態だけではなく、図８（Ｂ）のように、増幅回路領域２０１の出力がラッチ回路２０２に入力される一方、そこから分岐して、高電圧回路に出力するということもできる。レベルシフタ２００は、図２（Ａ）や図２（Ｂ）以外の構成を有してもよい。

なお、電位ＶＤＤ２および／または電位ＧＮＤ２は、外部へ出力するだけでなく、内部の回路においても使用することができる。

図９（Ａ）には、レベルシフタ２００で用いることのできる増幅回路領域２０１の回路の例を示す。増幅回路領域２０１は、差動増幅回路２０４、これに供給される電源を制御するためのスイッチ２０５を有する。差動増幅回路２０４には、ＶＤＤ２とＧＮＤ２が与えられる。

また、図９（Ａ）に示される差動増幅回路２０４には、低電圧回路より入力される信号ＩＮとその反転信号ＩＮＢの一方あるいは双方を入力する端子と、端子Ｘ乃至端子Ｚが設けられる。このうち、端子Ｘは、スイッチ２０５を制御するためのものである。差動増幅回路２０４の出力信号は端子Ｙより出力される。多くの場合、差動増幅回路からは、出力信号の反転信号も出力されるが、その場合には、出力信号の反転信号は端子Ｚより出力される。

差動増幅回路２０４を常時動作させると消費電力が大きくなるので、必要なときだけ動作させるように、スイッチ２０５で動作を制御する。具体的には、入力の信号ＩＮがＨからＬあるいはＬからＨに変化したときに、端子Ｘの電位をスイッチ２０５がオンとなるようにする。なお、端子Ｘの電位は、ＧＮＤ１以上ＶＤＤ２以下の電位である。スイッチ２０５としては、例えば、Ｐ型のトランジスタを用いることができる。

なお、ここでは、差動増幅回路２０４の電源電位のうち、ＶＤＤ２を制御する構成を示したが、同様にＧＮＤ２を制御してもよい。その場合には、Ｎ型のトランジスタを用い、そのゲートの電位はＧＮＤ２以上ＶＤＤ１以下とする。また、そのため、電流制御回路２０３の構成が後述するものと異なり、実施の形態１で説明したものを用いることができる。

また、差動増幅回路２０４だけでは、十分な利得が得られない場合には、図９（Ｂ）に示す増幅用のトランジスタ２０８とトランジスタ２０９の一方もしくは双方を設け、差動増幅回路２０４の出力をそれぞれのゲートに接続する構成としてもよい。この際も、消費電力を低減するために、トランジスタ２０８のドレインとトランジスタ２０９のドレインに、それぞれ、Ｐ型のスイッチ２０６のドレインとスイッチ２０７のドレインを接続し、ＶＤＤ２の供給をスイッチ２０６とスイッチ２０７で制御する構成としてもよい。

図９（Ｂ）の例では、トランジスタ２０８とトランジスタ２０９としてＮ型のトランジスタを用いる場合を示したが、Ｐ型のトランジスタを用いてもよい。また、その場合には、スイッチ２０５乃至スイッチ２０７はＮ型トランジスタを用いて構成できる。

図９（Ｃ）は、増幅回路領域２０１の一例を示す。図９（Ｃ）に示される差動増幅回路２０４は、トランジスタ２１１とトランジスタ２１３（いずれもＰ型）、トランジスタ２１２とトランジスタ２１４（いずれもＮ型）を有し、トランジスタ２１１のゲートには信号ＩＮが、トランジスタ２１３のゲートには信号ＩＮの反転信号ＩＮＢが入力され、トランジスタ２１１のドレインとトランジスタ２１２のドレインには端子Ｚが、トランジスタ２１３のドレインとトランジスタ２１４のドレインには端子Ｙが接続する。端子Ｚはトランジスタ２１２のゲートに、端子Ｙはトランジスタ２１４のゲートにも接続する。すなわち、トランジスタ２１２とトランジスタ２１４は、それぞれダイオード接続されており、差動増幅回路２０４の負荷として機能する。

差動増幅回路２０４は、信号ＩＮおよびその反転信号ＩＮＢの電位差を増幅する機能を有する。すなわち、信号ＩＮとその反転信号ＩＮＢの電位差がＶＤＤ１−ＧＮＤ１であるとき、端子Ｙと端子Ｚの電位差を、最大で、ＶＤＤ２−ＧＮＤ２とすることができる。

端子Ｘの電位を、スイッチ２０５がオンとなる電位とするとき、例えば信号ＩＮの電位をＶＤＤ１とすれば、その反転信号ＩＮＢの電位はＧＮＤ１であり、トランジスタ２１３の抵抗の方がトランジスタ２１１の抵抗より低くなる。そのため、端子Ｙの電位は端子Ｚの電位より高くなる。

図９（Ｄ）は、増幅回路領域２０１の一例を示す。図９（Ｄ）に示される差動増幅回路２０４は、トランジスタ２１５とトランジスタ２１７（いずれもＰ型）、ダイオード２１６とダイオード２１８を有し、トランジスタ２１５のゲートには信号ＩＮが、トランジスタ２１７のゲートには信号ＩＮの反転信号ＩＮＢが入力され、トランジスタ２１５のドレインには端子Ｚが、トランジスタ２１７のドレインには端子Ｙが接続する。ダイオード２１６とダイオード２１８は差動増幅回路２０４の負荷として機能する。

ダイオードはＰ型トランジスタで構成してもよい。同じ導電型のトランジスタを用いる場合は、導電型が異なるトランジスタが混在する場合に比較して、ウェル構造が単純であるため集積化しやすい。

図９（Ｅ）は、増幅回路領域２０１の一例を示す。図９（Ｅ）に示される差動増幅回路２０４は、トランジスタ２１９とトランジスタ２２１（いずれもＰ型）、トランジスタ２２０とトランジスタ２２２（いずれもＮ型）を有し、トランジスタ２１９のゲートには信号ＩＮが、トランジスタ２２１のゲートには信号ＩＮの反転信号ＩＮＢが入力され、トランジスタ２１９のドレインとトランジスタ２２０のドレインには端子Ｚが、トランジスタ２２１のドレインとトランジスタ２２２のドレインには端子Ｙが接続する。

また、トランジスタ２２０のゲートとトランジスタ２２２のゲートには電位ＶＳＳが与えられる。電位ＶＳＳは、ＧＮＤ２よりも高くＶＤＤ２よりも低い電位であり、例えば、ＧＮＤ１を利用できる。トランジスタ２２０とトランジスタ２２２はＰ型でもよい。いずれにせよ、トランジスタ２２０とトランジスタ２２２が適切な抵抗値を実現できるようにＶＳＳを設定する。

図９（Ｅ）に示される差動増幅回路２０４は、動作範囲を図９（Ｃ）あるいは図９（Ｄ）の差動増幅回路２０４よりも広くできる。例えば、常にトランジスタ２２０、トランジスタ２２２のゲートに一定電位が印加されるため、トランジスタ２１９がオフの場合は端子Ｚの電位をＧＮＤ２まで低下させ、トランジスタ２２１がオフの場合は端子Ｙの電位をＧＮＤ２まで低下させることができる。なお、電位ＶＳＳの大小によって、トランジスタ２２０、トランジスタ２２２の抵抗値を変えることができ、これらを流れる電流量を調節可能である。

図９（Ｆ）は、増幅回路領域２０１の一例を示す。図９（Ｆ）に示される差動増幅回路２０４は、トランジスタ２２３とトランジスタ２２５（いずれもＰ型）、トランジスタ２２４とトランジスタ２２６（いずれもＮ型）を有し、トランジスタ２２３のゲートには信号ＩＮが、トランジスタ２２５のゲートには信号ＩＮの反転信号ＩＮＢが入力され、トランジスタ２２３のドレインとトランジスタ２２４のドレインには端子Ｚが、トランジスタ２２５のドレインとトランジスタ２２６のドレインには端子Ｙが接続する。また、端子Ｙはトランジスタ２２６のゲートにも接続するが、端子Ｚはトランジスタ２２４のゲートには接続しない。すなわち、トランジスタ２２４とトランジスタ２２６でカレントミラー回路が形成される。

図９（Ｃ）乃至図９（Ｆ）で示される差動増幅回路２０４は、図９（Ｂ）に示される増幅回路領域２０１の中の差動増幅回路２０４としても用いることができる。なお、差動増幅回路２０４の端子Ｙおよび端子Ｚの電位は、ＶＤＤ２まで上がり切れない、もしくはＧＮＤ２まで下がり切れない場合がある。そのため、端子Ｙおよび端子Ｚをラッチ回路に接続することで、それらの電位をＶＤＤ２もしくはＧＮＤ２として保持することができる。なお、ラッチ回路を設けることで、後述する差動増幅回路２０４が稼動しない保持期間においても、出力信号を出力することができる。

図１０（Ａ）および図１０（Ｂ）は、ラッチ回路２０２の例を示す。

図１０（Ａ）に示すラッチ回路２０２はトランジスタ２２７乃至トランジスタ２３４よりなる４つのインバータを用い、増幅回路領域２０１に関して説明した端子Ｙと端子Ｚが、第１段の２つのインバータそれぞれの入力端子となる。図１０（Ａ）に示すラッチ回路２０２では、第１段のインバータの出力が、他方の第１段のインバータに入力されるとともに、第２段のインバータにも入力され、第２段のインバータから、それぞれ、信号ＯＵＴとその反転信号ＯＵＴＢが出力される。

図１０（Ｂ）に示すラッチ回路２０２はトランジスタ２３５乃至トランジスタ２３８よりなる２つのインバータを用い、増幅回路領域２０１に関して説明した端子Ｙと端子Ｚが、第１段のインバータの入力端子と第２段のインバータの入力端子に、それぞれ接続する。第２段のインバータの出力は第１段のインバータに入力される。また、端子Ｙと端子Ｚから、それぞれ、信号ＯＵＴとその反転信号ＯＵＴＢが出力される。

図１１（Ａ）は、電流制御回路２０３の例を示す。図１１（Ａ）に示す電流制御回路２０３は、トランジスタ２４１乃至トランジスタ２４４（いずれもＮ型）とトランジスタ２４５（Ｐ型）とを有する。トランジスタ２４１とトランジスタ２４２、トランジスタ２４３とトランジスタ２４４は、それぞれ、直列に接続され、トランジスタ２４２のソースとトランジスタ２４４のソースの電位はＧＮＤ１に保持され、トランジスタ２４１のドレインとトランジスタ２４３のドレインは、トランジスタ２４５のドレインとゲートに接続され、さらに、これは端子Ｘに接続される。トランジスタ２４５のソースは適切な電位、例えば、ＶＤＤ２に保持される。トランジスタ２４５はダイオードとして機能する。

なお、トランジスタ２４５のソースに与えられる電位は、ＶＤＤ２に限られず、トランジスタ２４５が飽和領域で動作することが可能な電位とすればよい。

また、トランジスタ２４４のゲートとトランジスタ２４２のゲートには、それぞれ、低電圧回路から入力される信号ＩＮとその反転信号ＩＮＢが印加され、トランジスタ２４１のゲートとトランジスタ２４３のゲートは、それぞれ、端子Ｙと端子Ｚに接続する。なお、端子Ｘ乃至端子Ｚは、増幅回路領域２０１に関して説明したものと同一である。

なお、これに限られず、トランジスタ２４３のゲートとトランジスタ２４１のゲートに、それぞれ、低電圧回路から入力される信号ＩＮとその反転信号ＩＮＢが印加され、トランジスタ２４２のゲートとトランジスタ２４４のゲートが、それぞれ、端子Ｙと端子Ｚに接続する構成でもよい。

トランジスタ２４１とトランジスタ２４２の列あるいはトランジスタ２４３とトランジスタ２４４の列においては、信号ＩＮが変動しない場合（以下、このような期間を保持期間という）では、信号ＩＮがＶＤＤ１であれば、その反転信号ＩＮＢはＧＮＤ１であり、端子Ｙの電位はＶＤＤ２、端子Ｚの電位はＧＮＤ２である。信号ＩＮがＧＮＤ１であれば、その反転信号ＩＮＢはＶＤＤ１であり、端子Ｙの電位はＧＮＤ２、端子Ｚの電位はＶＤＤ２である。すなわち、いずれの列においても、それぞれの列の２つのトランジスタのいずれか一方のゲートには、ＧＮＤ１あるいはＧＮＤ２が印加されるので、電流が流れない。したがって、端子Ｘの電位はトランジスタ２４５のしきい値分だけＶＤＤ２から低下したものとなる。

ところで、端子Ｙ（あるいは端子Ｚ）の電位は信号ＩＮの電位に対応するものであるが、差動増幅回路２０４等を経て出力されるので、端子Ｙの電位は、信号ＩＮに対して一定の期間（以下、このような期間を遷移期間という）を経た後で変動する。

例えば、信号ＩＮの電位がＶＤＤ１からＧＮＤ１に変化するときを考える。このとき、端子Ｙの電位はＶＤＤ２からＧＮＤ２へ変化する。また、信号ＩＮの反転信号ＩＮＢの電位はＧＮＤ１からＶＤＤ１に変化するが、上記の遷移期間のため、反転信号ＩＮＢがＶＤＤ１となったにも関わらず、端子Ｙの電位がＶＤＤ２のまま（あるいは、ＶＤＤ２に近い電位のまま）である期間が生じる。すなわち、トランジスタ２４１、トランジスタ２４２が同時にオンとなる期間があり、その結果、端子Ｘの電位が低下する。

また、信号ＩＮの電位がＧＮＤ１からＶＤＤ１に変化するときを考える。このとき、端子Ｚの電位はＶＤＤ２からＧＮＤ２へ変化する。信号ＩＮの電位はＧＮＤ１からＶＤＤ１になるが、上記の遷移期間のため、信号ＩＮがＶＤＤ１となったにも関わらず、端子Ｚの電位がＶＤＤ２のまま（あるいは、ＶＤＤ２に近い電位のまま）である期間が生じる。すなわち、トランジスタ２４３、トランジスタ２４４が同時にオンとなる期間があり、その結果、端子Ｘの電位が低下する。

遷移期間の後、保持期間となる。トランジスタ２４５は、遷移期間において端子Ｘの電位が低下した後に、保持期間において端子Ｘの電位を再び上昇させる機能を有する。

このように、端子Ｘの電位は信号ＩＮの電位が変動するとき（変動してから一定の期間）のみ低下し、しばらくして上昇し、元に戻る。増幅回路領域２０１では、スイッチ２０５は端子Ｘの電位が低下したときのみオンとなり、差動増幅回路２０４が稼動する。その他の期間では稼動しないため、消費電流を抑制できる。

なお、電流制御回路２０３は、信号ＩＮ（およびその反転信号ＩＮＢ）が変動する場合に、その１つの端子（例えば、端子Ｘ）の電位を変動させるものであればよく、図１１（Ａ）に示す回路に限られない。また、そのときの電位の変動は降下に限られず、上昇でもよい。

例えば、図１１（Ａ）に示す電流制御回路２０３は、信号ＩＮおよびその反転信号ＩＮＢ、端子Ｙおよび端子Ｚの電位（これらは増幅回路領域２０１より出力される）が入力され、端子Ｙおよび端子Ｚの電位が、信号ＩＮおよびその反転信号ＩＮＢより遅れる点を利用したが、端子Ｙおよび端子Ｚの電位の代わりに、信号ＩＮを遅延回路（例えば、複数のインバータを直列に接続した回路）を通すことにより、遅延させた信号を入力することによっても同様な効果が得られる。

図１１（Ａ）では、トランジスタ２４１とトランジスタ２４３をＮ型としたが、図１１（Ｂ）のようにＰ型トランジスタとすることもできる。

図１１（Ｂ）に示す電流制御回路２０３は、トランジスタ２４６とトランジスタ２４８（いずれもＰ型）、トランジスタ２４７とトランジスタ２４９（いずれもＮ型）、ダイオード２５０を有する。トランジスタ２４６とトランジスタ２４７、トランジスタ２４８とトランジスタ２４９は、それぞれ、直列に接続され、トランジスタ２４７のソースとトランジスタ２４９のソースの電位はＧＮＤ１に保持され、トランジスタ２４６のドレインとトランジスタ２４８のドレインは、ダイオード２５０の正極に接続され、これは端子Ｘに接続される。ダイオード２５０の負極の電位はＶＤＤ２に保持される。

ダイオード２５０の代わりに、図１１（Ａ）の電流制御回路２０３のように、トランジスタを用いてもよい。また、ダイオード２５０はＮ型トランジスタを用いて構成してもよい。

ここでは、トランジスタ２４７のゲートとトランジスタ２４９のゲートには、それぞれ、低電圧回路から入力される信号ＩＮとその反転信号ＩＮＢが印加され、トランジスタ２４６のゲートとトランジスタ２４８のゲートは、それぞれ、端子Ｙと端子Ｚに接続する。

図１１（Ｃ）に示す電流制御回路２０３は、トランジスタ２５１、トランジスタ２５２、トランジスタ２５５、トランジスタ２５６（いずれもＰ型）と、トランジスタ２５３、トランジスタ２５４、トランジスタ２５７、トランジスタ２５８（いずれもＮ型）を有する。

トランジスタ２５１乃至トランジスタ２５４、トランジスタ２５５乃至トランジスタ２５８は、それぞれ、直列に接続され、トランジスタ２５４のソースとトランジスタ２５８のソースはＧＮＤ１に保持され、トランジスタ２５１のソースとトランジスタ２５５のソースはＶＤＤ２に保持される。また、トランジスタ２５２のソースとトランジスタ２５６のソースは互いに接続され、トランジスタ２５２のドレインとトランジスタ２５６のドレインは端子Ｘに接続される。

トランジスタ２５１のゲートとトランジスタ２５７のゲートには信号ＩＮが、トランジスタ２５２のゲートとトランジスタ２５３のゲートには、信号ＩＮの反転信号ＩＮＢが入力される。また、トランジスタ２５４のゲートとトランジスタ２５６のゲートは端子Ｙに接続され、トランジスタ２５５のゲートとトランジスタ２５８のゲートは端子Ｚに接続される。

なお、トランジスタ２５５のゲートとトランジスタ２５８のゲートに信号ＩＮを、トランジスタ２５４のゲートとトランジスタ２５６のゲートに信号ＩＮの反転信号ＩＮＢを入力し、トランジスタ２５２のゲートとトランジスタ２５３のゲートに端子Ｙを接続され、トランジスタ２５１のゲートとトランジスタ２５７のゲートに端子Ｚを接続してもよい。

図１１（Ｃ）に示す電流制御回路２０３においても、図１１（Ａ）に示す電流制御回路２０３と同様に、信号ＩＮが変動しない場合には、端子Ｘの電位はＶＤＤ２あるいはそれに近い値であるが、信号ＩＮが変動すると、トランジスタ２５１乃至トランジスタ２５４の列とトランジスタ２５５乃至トランジスタ２５８の列のいずれかで電流が流れ、端子Ｘの電位が降下する。

ある見方では、電流制御回路２０３は、２つの２入力のＡＮＤゲートのそれぞれの出力を１つのＯＲゲートに入力し、ＯＲゲートの出力を反転させたものと見なせる。このような論理回路はＡＮＤ−ＯＲ−ＩＮＶＥＲＴゲート（ＡＯＩゲート）として知られている。ここで、１つのＡＮＤゲートには信号ＩＮと端子Ｚの電位を、他方のＡＮＤゲートには反転信号ＩＮＢと端子Ｙの電位を入力する。また、ＯＲゲートの出力端子は端子Ｘに接続する。

別の見方では、電流制御回路２０３は、１つの２入力のＸＮＯＲゲートとも見なせる。ここで、ＸＮＯＲゲートには信号ＩＮと端子Ｙの電位を入力する。あるいは、反転信号ＩＮＢと端子Ｚの電位を入力してもよい。

なお、信号ＩＮの変動に対応して、端子Ｘの電位を上昇させる場合には、それぞれ、ＡＮＤ−ＯＲゲート、あるいは、ＸＯＲゲートと見なせる。

なお、通常の論理回路とは異なり、入力する信号の電位同士あるいは信号の電位と電源の電位が異なる点に注意が必要である。

図１２は、図９乃至図１１で説明した増幅回路領域２０１、ラッチ回路２０２、電流制御回路２０３を組み合わせたレベルシフタ２００を示す。例えば、ＧＮＤ２＝−０．５Ｖ、ＧＮＤ１＝０Ｖ、ＶＤＤ１＝＋０．２Ｖ、ＶＤＤ２＝＋２．５Ｖとすれば、低電圧回路から入力される振幅０．２Ｖの信号ＩＮ（およびその反転信号ＩＮＢ）を振幅３Ｖの信号ＯＵＴ（およびその反転信号ＯＵＴＢ）として出力できる。

信号ＩＮ（およびその反転信号ＩＮＢ）の電位の変化に対して、端子Ｙおよび端子Ｚの電位がどのように変化するかは、ラッチ回路２０２のトランジスタ２２７、トランジスタ２２８、トランジスタ２３１、トランジスタ２３２により構成される２つのインバータと増幅回路領域２０１の増幅段のスイッチ２０６、スイッチ２０７、トランジスタ２０８、トランジスタ２０９の駆動能力の違いで決まる。

すなわち、増幅回路領域２０１のスイッチ２０６、スイッチ２０７、トランジスタ２０８、トランジスタ２０９の駆動能力が、ラッチ回路２０２のトランジスタ２２７、トランジスタ２２８、トランジスタ２３１、トランジスタ２３２の駆動能力よりも大きい場合、端子Ｙおよび端子Ｚの電位は、信号ＩＮおよびその反転信号ＩＮＢに対応したものとできる。

一方、増幅回路領域２０１のスイッチ２０６、スイッチ２０７、トランジスタ２０８、トランジスタ２０９の駆動能力が、ラッチ回路２０２のトランジスタ２２７、トランジスタ２２８、トランジスタ２３１、トランジスタ２３２の駆動能力よりも小さい場合、端子Ｙおよび端子Ｚの電位は、信号ＩＮおよびその反転信号ＩＮＢに対応したものとすることができないことがある。

そのため、設計上、ラッチ回路２０２のトランジスタ２２７、トランジスタ２２８、トランジスタ２３１、トランジスタ２３２のチャネル幅を、増幅回路領域２０１のスイッチ２０６、スイッチ２０７、トランジスタ２０８、トランジスタ２０９より小さくして、駆動能力を減少させるとよい。

なお、ラッチ回路２０２のトランジスタ２２９、トランジスタ２３０、トランジスタ２３３、トランジスタ２３４のチャネル幅をトランジスタ２２７、トランジスタ２２８、トランジスタ２３１、トランジスタ２３２のトランジスタのチャネル幅より大きくすることで駆動能力を上昇させてもよい。

次に、差動増幅回路２０４の他の回路例を示す。図９に示した差動増幅回路２０４においては、ＶＤＤ２に近いトランジスタ（例えば、トランジスタ２１１とトランジスタ２１３）に信号ＩＮとその反転信号ＩＮＢを入力するが、ＧＮＤ２に近いトランジスタに信号ＩＮとその反転信号ＩＮＢを入力してもよい。

図１３（Ａ）に示す差動増幅回路２０４は、４つのＮ型のトランジスタ２５９乃至トランジスタ２６２からなる。Ｎ型のシリコントランジスタを用いて構成される場合は、集積化の面で有利である。信号ＩＮとその反転信号ＩＮＢは、それぞれ、トランジスタ２６０のゲートとトランジスタ２６２のゲートに入力される。また、トランジスタ２５９とトランジスタ２６１はダイオード接続される。さらに、トランジスタ２５９のソースとトランジスタ２６０のドレインには端子Ｚが、トランジスタ２６１のソースとトランジスタ２６２のドレインには端子Ｙが接続する。

図１３（Ａ）で示される差動増幅回路２０４において、信号ＩＮとその反転信号ＩＮＢの振幅が、それらの入力されるトランジスタ２６０やトランジスタ２６２のしきい値より小さい場合には、例えば、ＧＮＤ２が信号ＩＮとその反転信号ＩＮＢの低電位と同じ（ＧＮＤ１）であると、信号ＩＮあるいはその反転信号ＩＮＢが仮に高電位（ＶＤＤ１）であったとしても、トランジスタ２６０やトランジスタ２６２はともにオフであり、正常な動作ができない。

これに対し、ＧＮＤ２を、信号ＩＮとその反転信号ＩＮＢの低電位よりも低くすることで、トランジスタ２６０やトランジスタ２６２の電流駆動能力を高めることができる。

図１３（Ｂ）に示す差動増幅回路２０４は、トランジスタ２６４とトランジスタ２６６（いずれもＮ型）、ダイオード２６３とダイオード２６５からなる。信号ＩＮとその反転信号ＩＮＢは、それぞれ、トランジスタ２６４のゲートとトランジスタ２６６のゲートに入力される。さらに、トランジスタ２６４のドレインとダイオード２６３の正極には端子Ｚが、トランジスタ２６６のドレインとダイオード２６５の正極には端子Ｙが接続する。なお、ダイオード２６３とダイオード２６５はＰ型のトランジスタを用いて構成されてもよい。

図１３（Ｃ）に示す差動増幅回路２０４は、トランジスタ２６７とトランジスタ２６９（いずれもＰ型）、トランジスタ２６８とトランジスタ２７０（いずれもＮ型）からなる。信号ＩＮとその反転信号ＩＮＢは、それぞれ、トランジスタ２６８のゲートとトランジスタ２７０のゲートに入力される。さらに、トランジスタ２６７のドレインとトランジスタ２６８のドレインには端子Ｚが、トランジスタ２６９のドレインとトランジスタ２７０のドレインには端子Ｙが接続する。

また、トランジスタ２６７とトランジスタ２６９のゲートは電位ＶＳＳに保持される。トランジスタ２６７とトランジスタ２６９はＮ型のトランジスタを用いてもよい。同じ導電型のトランジスタを用いる場合は、導電型が異なるトランジスタが混在する場合に比較して、ウェル構造が単純であるため集積化しやすい。また、Ｎ型のシリコントランジスタを用いて構成される場合は、集積化の面で有利である。

図１３（Ｄ）に示す差動増幅回路２０４は、トランジスタ２７１とトランジスタ２７３（いずれもＰ型）、トランジスタ２７２とトランジスタ２７４（いずれもＮ型）を有し、トランジスタ２７２のゲートには信号ＩＮが、トランジスタ２７４のゲートには信号ＩＮの反転信号ＩＮＢが入力される。さらに、トランジスタ２７１のドレインとトランジスタ２７２のドレインには端子Ｚが、トランジスタ２７３のドレインとトランジスタ２７４のドレインには端子Ｙが接続する。また、端子Ｙはトランジスタ２７１のゲートにも接続するが、端子Ｚはトランジスタ２７１のゲートには接続しない。すなわち、トランジスタ２７１とトランジスタ２７３でカレントミラー回路が形成される。

図１３（Ａ）乃至図１３（Ｄ）で示される差動増幅回路２０４は、図９（Ｂ）に示される増幅回路領域２０１の中の差動増幅回路２０４としても用いることができる。

次に、図１２に示すレベルシフタ２００の動作例を図１４に示すタイミングチャートで説明する。

時刻Ｔ０からＴ１（保持期間）においては、信号ＩＮの電位はＶＤＤ１、その反転信号ＩＮＢはＧＮＤ１、端子Ｙの電位はＶＤＤ２、端子Ｚの電位はＧＮＤ２である。そのため、電流Ｉ３および電流Ｉ４は流れない。ノードＮ５の電位はＶＤＤ２よりもトランジスタ２４５のしきい値分小さい値であるため、スイッチ２０５乃至スイッチ２０７はオフである。

スイッチ２０５がオフであるため、ノードＮ７およびノードＮ８の電位は、ＧＮＤ２よりトランジスタ２１２およびトランジスタ２１４のしきい値だけ高く、トランジスタ２０８、トランジスタ２０９はオフである。スイッチ２０６、スイッチ２０７、トランジスタ２０８、トランジスタ２０９がいずれもオフなので、端子Ｙおよび端子Ｚの電位は変化しない。

時刻Ｔ１からＴ２（遷移期間）においては、信号ＩＮの電位はＶＤＤ１からＧＮＤ１、その反転信号ＩＮＢはＧＮＤ１からＶＤＤ１に変化するが、端子Ｙおよび端子Ｚの電位の変化が遅れ、一定の期間、端子Ｙの電位はＶＤＤ２（あるいはその近傍）、端子Ｚの電位はＧＮＤ２（あるいはその近傍）のままである。

このとき、トランジスタ２４１およびトランジスタ２４２が共にオンとなるため、これらを介した電流Ｉ３が流れ、ノードＮ５の電位が低下する。そのため、スイッチ２０５乃至スイッチ２０７はオンとなる。したがって、ノードＮ６の電位が上昇する。また、トランジスタ２１１の抵抗はトランジスタ２１３の抵抗よりも低くなり、したがって、ノードＮ７の電位はノードＮ８の電位より高くなる。このため、端子Ｙの電位は、端子Ｚの電位より低くなる。

その結果、端子Ｙの電位はＶＤＤ２からＧＮＤ２に、端子Ｚの電位はＧＮＤ２からＶＤＤ２に変化する。これらの電位は、ラッチ回路２０２の作用で即座に保持（固定）される。

時刻Ｔ２からＴ３（保持期間）においては、信号ＩＮの電位はＧＮＤ１、ＩＮＢはＶＤＤ１、端子Ｙの電位はＧＮＤ２、端子Ｚの電位はＶＤＤ２である。したがって、電流Ｉ３および電流Ｉ４は流れない。ノードＮ５の電位はＶＤＤ２よりもトランジスタ２４５のしきい値分低い値であるため、スイッチ２０５乃至スイッチ２０７はオフである。

スイッチ２０５がオフであるため、ノードＮ７およびＮ８の電位は、ＧＮＤ２よりトランジスタ２１２およびトランジスタ２１４のしきい値分だけ高く、トランジスタ２０８、トランジスタ２０９はオフである。スイッチ２０６、スイッチ２０７、トランジスタ２０８、トランジスタ２０９がオフであるため、端子Ｙおよび端子Ｚの電位は変化しない。

時刻Ｔ３からＴ４（遷移期間）においては、信号ＩＮの電位はＧＮＤ１からＶＤＤ１に、その反転信号ＩＮＢはＶＤＤ１からＧＮＤ１に変化するが、端子Ｙの電位および端子Ｚの電位は信号の変化が遅れ、一定の期間、端子Ｙの電位はＧＮＤ２（あるいはその近傍）、端子Ｚの電位はＶＤＤ２（あるいはその近傍）のままである。

そのため、トランジスタ２４３およびトランジスタ２４４が同時にオンとなり、これらを介した電流Ｉ４が流れ、ノードＮ５の電位が低下しスイッチ２０５乃至スイッチ２０７がオンとなる。このとき、トランジスタ２１３の抵抗はトランジスタ２１１の抵抗よりも小さくなり、ノードＮ７の電位はノードＮ８の電位より低くなる。

その結果、端子Ｚの電位はＶＤＤ２からＧＮＤ２に、端子Ｙの電位はＧＮＤ２からＶＤＤ２に変化する。これらの電位はラッチ回路２０２の作用で即座に保持（固定）される。

ここで、信号ＩＮの振幅が小さな場合、例えば、その振幅がトランジスタ２１２およびトランジスタ２１４のしきい値よりも小さい場合について考察する。図１２のレベルシフタ２００では、トランジスタ２１２およびトランジスタ２１４のソースの電位はＧＮＤ２であるが、仮に、ＧＮＤ２＝ＧＮＤ１であるとする。

この場合、トランジスタ２１１、トランジスタ２１３は線型領域で動作する。そのため、電位差ＶＤＤ１−ＧＮＤ１が小さくなるにつれて、トランジスタ２１１、トランジスタ２１３の抵抗の差、および、ノードＮ７とノードＮ８の電位の差が小さくなり、トランジスタ２１１乃至トランジスタ２１４で構成される差動増幅回路が正常に動作できなくなり、不安定性が増大する。

一方、トランジスタ２１２のソースおよびトランジスタ２１４のソースの電位をＧＮＤ２（＜ＧＮＤ１）とすると、ノードＮ７、ノードＮ８双方の電位も低下する。その結果、トランジスタ２１１のドレインソース間の電圧、トランジスタ２１３のドレインソース間の電圧が、それぞれ、トランジスタ２１１のゲートソース間の電圧、トランジスタ２１３のゲートソース間の電圧よりも大きくなり、これらのトランジスタは飽和領域で動作する。

図１２のトランジスタ２１１乃至トランジスタ２１４においては、信号ＩＮの電位が、その反転信号ＩＮＢの電位より高い場合、トランジスタ２１１とトランジスタ２１２を流れる電流は、トランジスタ２１３とトランジスタ２１４を流れる電流より小さくなる。そのため、この電流の差が、ダイオード接続したトランジスタ２１２のドレインソース間の電圧とトランジスタ２１４のドレインソース間の電圧の差（ノードＮ７の電位とノードＮ８の電位の差）となり、電位差ＶＤＤ１−ＧＮＤ２がしきい値近傍あるいはそれより大きい領域では、その差は十分に大きくなる。

したがって、信号ＩＮの電位がその反転信号ＩＮＢの電位よりもわずかに高くても、ノードＮ７の電位は、ノードＮ８の電位よりも十分に低くなる。すなわち、ＧＮＤ２＜ＧＮＤ１とすることで、信号ＩＮの振幅（ＶＤＤ１−ＧＮＤ１）が小さな場合でも高い信頼性で昇圧することが可能となる。以上の議論は、実施の形態１で説明したレベルシフタにも適用できる。

（実施の形態３）
本実施の形態では、オフ抵抗の高いトランジスタを用いる半導体装置に、レベルシフタを用いる例について説明する。

近年、バンドギャップの大きな酸化物半導体を用いて作製されたトランジスタで非常に大きなオフ抵抗が発見され、これを用いて記憶素子や信号処理回路を作製することが提案されている（特許文献２乃至特許文献４参照）。また、極めて薄い多結晶シリコン膜でも、通常のトランジスタより３桁以上もオフ抵抗が大きなトランジスタが作製され、これを用いたゲインセルへの応用が提案されている（特許文献５参照）。

これらの回路では、オフ抵抗の高いトランジスタと容量素子を接続する構成を有し、トランジスタのオンオフで容量素子に出入りする電荷を制御する。

本実施の形態の半導体装置２８０の構成を図１５（Ａ）および図１５（Ｂ）を用いて説明する。図１５（Ａ）には記憶素子２８７とそれに関連する周辺回路を示す。記憶素子２８７は書き込み用のトランジスタ２８８と読み出し用のトランジスタ２８９と容量素子２９０とを有する。ここで、容量素子２９０は特に意図的に設けなくてもよく、配線間の寄生容量や読み出し用のトランジスタ２８９のゲート容量等で代用できる。

書き込み用のトランジスタ２８８のソースまたはドレインの一方は読み出し用のトランジスタ２８９のゲートと、容量素子２９０の一方の電極に接続する。読み出し用のトランジスタ２８９のソースとドレイン、容量素子２９０の他方の電極は記憶素子が用いられる回路に応じて適切な素子や配線に接続される。

書き込み用のトランジスタ２８８のソースまたはドレインの他方は、データ線２８６に接続する。データ線２８６には、データ転送回路２８１によって信号が入力される。信号の電位はＶＤＤあるいはＧＮＤ１である。また、書き込み用のトランジスタ２８８のゲートは、制御線２８５に接続する。制御線２８５には、制御回路２８２から制御信号が入力される。制御信号の電位は、ＶＤＤあるいはＧＮＤ２である。

制御回路２８２は、信号発生回路２８３から出力される電位がＧＮＤ１以上ＶＤＤ以下の信号を、レベルシフタ２８４で電位がＧＮＤ２以上ＶＤＤ以下の信号に変換する。なお、レベルシフタ２８４には実施の形態１で示したレベルシフタ１００を用いることができる。

データ転送回路２８１、制御回路２８２等に用いられるトランジスタや読み出し用のトランジスタ２８９等、書き込み用のトランジスタ２８８以外のトランジスタには単結晶シリコン等の半導体材料を用いるとよい。

ここで、制御回路２８２により送出される電位について、図１５（Ｂ）を用いて説明する。例えば、しきい値が＋０．５ＶであるＮチャネル型トランジスタのソース−ドレイン間電流（Ｉｄ）のゲート−ソース間電圧（Ｖｇ）に対する依存性は、図１５（Ｂ）中に曲線Ａで示される（ただし、ドレインの電位＞ソースの電位＝０Ｖ）。Ｖｇがしきい値Ｖｔｈ＿Ａ以上では、Ｉｄが大きく、オンとなる。一方、Ｖｇがしきい値Ｖｔｈ＿Ａ未満の領域では、Ｖｇの低下に伴って、Ｉｄは指数関数的に減少し、オフとなる。この領域をサブスレショールド領域という。

同様に、しきい値が−０．５ＶであるＮチャネル型トランジスタのソース−ドレイン間電流（Ｉｄ）のゲート−ソース間電圧（Ｖｇ）に対する依存性は、図１５（Ｂ）中に曲線Ｂで示される。

酸化物半導体を用いたトランジスタでは、ゲートに用いる材料の仕事関数によって、しきい値を変更できる。十分な長チャネルであり、半導体層が真性でその厚さが３０ｎｍ以下、酸化シリコン換算のゲート絶縁膜の厚さが３０ｎｍ以下であるトランジスタでは、しきい値は半導体の電子親和力とゲートの仕事関数によってほぼ決定される。例えば、半導体の電子親和力を４．６電子ボルト、ゲートの仕事関数を５．１電子ボルトとすると、しきい値は＋０．５ボルト程度となる。また、例えば、仕事関数が４．１電子ボルトの材料（例えば、アルミニウム）であれば、しきい値は−０．５ボルト程度となる。

書き込み用のトランジスタ２８８がデータを保持する期間は用途に応じて異なるが、概して１秒乃至１０年である。また、データの書き込みは１００ｐｓ乃至１０ｎｓの期間におこなうことが好ましい。そのような条件では、必要なオン抵抗と必要なオフ抵抗の比率（必要なオフ抵抗／必要なオン抵抗、オンオフ比）は１０^１２乃至１０^２２、代表的には１０^１４乃至１０^２２となる。もちろん、オンオフ比は高いほど好ましく、例えば、１０^１２以上、代表的には１０^１４以上としてもよい。ただし、後述するようにオンオフ比を大きくするには、後述するようにゲートソース間の電圧の振幅を大きくする必要があり、電圧が高くなるので注意が必要である。

一般に、サブスレショールド領域でのＩｄの増加に関しては、理想的な絶縁ゲート型トランジスタではＩｄを１桁下げるのに、室温（２５℃）ではＶｇを６０ｍＶ低下させることが必要である。ゲート絶縁膜のトラップ準位等の影響や短チャネル効果があると、Ｖｇをさらに低下させる必要がある。

また、環境温度が高くなると、同様にＶｇをさらに低下させる必要がある。この傾向は、理想的な絶縁ゲート型トランジスタでは、絶対温度に比例し、例えば、９５℃ではＩｄを１桁下げるのに、Ｖｇを７３ｍＶ低下させることが必要である。

上記のことを考慮すると、例えば、Ｉｄを１４桁変動させる（オンオフ比を１４桁とする）には、理想的なトランジスタではＶｇを室温では０．８４Ｖ、９５℃では１．０２Ｖ、それぞれ変動させることが求められる。現実のトランジスタでは、トランジスタ間のしきい値のばらつき等も考慮する必要があり、それよりも大きな変動が要求される。例えば、室温では１Ｖ乃至１．５Ｖ程度、９５℃では１．２Ｖ乃至１．８Ｖ程度、ゲートの電位を変動させる必要がある。

記憶素子の使用される温度は室温だけとは限らないので、トランジスタを十分なオフとするには、そのゲートの電位を、例えば、低電位としきい値の和よりも１．５Ｖ程度低い電位に保持することが求められる。例えば、低電位を０Ｖとすると、曲線Ａで示される、しきい値が＋０．５Ｖであるトランジスタを用いると、ゲートの電位を−１Ｖとするとよい。一方、曲線Ｂで示される、しきい値が−０．５Ｖであるトランジスタを用いると、ゲートの電位は−２Ｖとするとよい。なお、例えば、しきい値が＋２Ｖであるトランジスタを用いるとゲートの電位を０Ｖとするとよい。

しかし、ゲートの仕事関数と半導体の電子親和力とによってしきい値が決定される場合、しきい値は限定される。例えば、ゲートの仕事関数は６電子ボルトより大きくすることは困難であり、半導体の電子親和力を４電子ボルトより小さくすることも困難である。したがって、しきい値を＋２Ｖとすることのできる、ゲートおよび半導体の材料の組み合わせは容易に見出せない。

一方、書き込み用のトランジスタ２８８をオンとして、容量素子２９０にデータを書き込むには、書き込み用のトランジスタ２８８のゲートの電位を容量素子２９０の電位と書き込み用のトランジスタ２８８のしきい値の和よりも高い電位とすることが求められる。

例えば、容量素子２９０の電位を０Ｖまたは＋１Ｖとする場合を考える。いずれの場合にも十分な書き込み特性を得るには、しきい値が＋０．５Ｖであるトランジスタを用いる場合には、ゲートの電位を＋１．５Ｖより高くするとよい。現実にはトランジスタのオン抵抗が十分に低下するために、さらに０．５Ｖ程度高くする必要がある。例えば、＋２Ｖとするとよい。一方、曲線Ｂで示される、しきい値が−０．５Ｖであるトランジスタを用いると、ゲートの電位を、それより１Ｖ低い、＋１Ｖとするとよい。

すなわち、しきい値が＋０．５Ｖであるトランジスタを用いると、記憶素子を有する回路には、＋１Ｖ、０Ｖというデータを記述する２つの電位以外に、書き込み用のトランジスタ２８８をオンとするための＋２Ｖの電位と、オフにするための−１Ｖの電位という、あわせて４つの電位が必要となる。

これに対し、しきい値が−０．５Ｖであるトランジスタを用いると、＋１Ｖ（ＶＤＤ）、０Ｖ（ＧＮＤ１）以外に、書き込み用のトランジスタ２８８をオフにするための−２Ｖの電位（ＧＮＤ２）の、あわせて３つの電位だけでよい。

（実施の形態４）
ＤＲＡＭは３以上の電源電位を要する半導体装置の一例である。例えば、ワード線の信号の振幅はセルトランジスタのオン電流を大きくするため、ビット線の信号の振幅より大きくすることが必要である。ワード線の信号以外の信号では低消費電力を指向するため振幅は小さいほうが好ましい。

このようなＤＲＡＭ（あるいはそれと同等な動作が要求される半導体装置）においては、実施の形態１あるいは２で説明したレベルシフタや動作方法を用いることができる。図１６（Ａ）にＤＲＡＭチップ３００の構成例を示す。ＤＲＡＭチップ３００は、ドライバ領域３０１、複数のメモリセル３０２を有するメモリ領域３０３を有する。各メモリセルは、セルトランジスタ３０９と容量素子３１０を有する。

図１６（Ａ）のドライバ領域３０１の一部の領域（ワード線ドライバの一部３０４）の回路構成を図１６（Ｂ）に示す。ワード線ドライバはデコーダ３０５に加えて、実施の形態２で説明したレベルシフタをワード線の数だけ有するレベルシフタユニット３０６を有する。デコーダ３０５からは複数の配線３０７に信号が送られる。この信号の振幅は、ＶＤＤ１−ＧＮＤ１である。配線３０７から信号がレベルシフタユニット３０６に入力され、ここで、より大きな振幅の信号に変換され、ワード線３０８に出力される。ワード線３０８に出力される信号の振幅はＶＤＤ２−ＧＮＤ２である。なお、ＧＮＤ２＜ＧＮＤ１＜ＶＤＤ１＜ＶＤＤ２、とする。

上述のように、ＤＲＡＭではワード線の信号の振幅を大きくすることで、セルトランジスタ３０９のオン電流を大きくすることができる。また、ＤＲＡＭでは、リフレッシュ頻度を低減するためには、容量素子３１０に蓄積された容量を長時間保持することが求められる。そのためには、セルトランジスタ３０９のオフ電流を低減することが好ましい。

一方で、近年では、ロジック回路の低電圧化とともに、トランジスタのしきい値を低下させる傾向にあり、ゲートソース間の電圧が０Ｖのときのドレイン電流（Ｉｃｕｔ電流）は増加しつつある。例えば、しきい値が０．２Ｖ低下すると、Ｉｃｕｔ電流は室温で約千倍増加する。すなわち、セルトランジスタ３０９のゲートソース間の電圧を０Ｖとすると、容量素子３１０の電荷を保持する能力が著しく悪化してしまう。

そこで、セルトランジスタ３０９のゲートソース間の電圧を０．２Ｖ低下させることで、容量素子３１０の電荷を保持する能力は維持でき、さらに、０．２Ｖを超えて低下させると、保持する能力を向上させることもできる。そのためには、セルトランジスタ３０９のゲートには、ＧＮＤ２の電位を印加すればよい。すなわち、ワード線３０８の信号の振幅をＶＤＤ２−ＧＮＤ２とすることで、高いオン電流と十分に低いオフ電流とを達成することができる。例えば、電位ＧＮＤ１と電位ＧＮＤ２の差を０．５Ｖ以上２Ｖ以下とするとよい。

なお、セルトランジスタ３０９のチャネルは、一般にシリコンで構成されるが、その他の半導体材料を用いてもよい。例えば、酸化物半導体を用いたトランジスタでは、実施の形態３で示したように、十分なオフ特性を得るためには、ゲートソース間の電圧を０Ｖ未満、例えば、−０．５Ｖ以下（ソースの電位がゲートの電位より０．５Ｖ以上高い）とすることが求められる。そこで、酸化物半導体を用いたトランジスタをオフとする電位として、ＧＮＤ２を用いてもよい。

（実施の形態５）
図１７に、実施の形態１あるいは２で説明したレベルシフタおよびその駆動方法が利用できるプログラマブルロジックデバイスと、その中に設けられるロジックエレメント３２０を示す。

ロジックエレメント３２０は少なくともメモリ３２１、ルックアップテーブル３２４、切り替えスイッチ３２６を有する。

切り替えスイッチ３２６は、１入力のマルチプレクサとも見なせ、少なくともトランジスタ３３０、トランスミッションゲート３３１、トランジスタ３３２、トランスミッションゲート３３３、インバータ３３４を有する。また、切り替えスイッチ３２６は、容量素子３３５、容量素子３３６を有してもよい。

ルックアップテーブル３２４は少なくともメモリ３２２とマルチプレクサ３２３を有する。メモリ３２２にはコンフィギュレーションデータ（第１のコンフィギュレーションデータ）が記憶されている。マルチプレクサ３２３には複数の信号３２５が入力される。メモリ３２２とマルチプレクサ３２３は複数の配線で接続される。一般に、マルチプレクサ３２３が３入力であれば、メモリ３２２は８ビット以下となる。

マルチプレクサ３２３はメモリ３２２に記憶されたデータを選択して信号を切り替えスイッチ３２６に出力する。なお、切り替えスイッチ３２６には、ルックアップテーブル３２４からの信号に加えて、他の回路からの信号ＩＮも入力される。切り替えスイッチ３２６では、信号ＩＮか、ルックアップテーブル３２４からの信号か、のいずれかを信号ＯＵＴとして出力する。

切り替えスイッチ３２６には、メモリ３２１からデータが送られる。メモリ３２１にもコンフィギュレーションデータ（第２のコンフィギュレーションデータ）が記憶されている。メモリ３２１の出力の一部は、信号線３２８を介して、トランジスタ３３０に、他はインバータ３３４および反転信号線３２９を介して、トランジスタ３３２に、それぞれ、入力される。

切り替えスイッチ３２６では、第２のコンフィギュレーションデータにしたがって、トランスミッションゲート３３１とトランスミッションゲート３３３のいずれかが導通状態、他方が非導通状態となる。トランスミッションゲート３３１が導通状態となる場合には、ルックアップテーブル３２４のデータが信号ＯＵＴとして出力され、トランスミッションゲート３３３が導通状態となる場合には、信号ＩＮが信号ＯＵＴとして出力される。

なお、メモリ３２１内およびその出力、ルックアップテーブル３２４内およびその出力の信号の電位、信号ＩＮの電位は、例えば、１Ｖの振幅（高電位＋１Ｖ、低電位０Ｖ）とする。したがって、信号ＯＵＴの電位も高電位＋１Ｖ、低電位０Ｖとなる。

次に、切り替えスイッチ３２６が有するトランジスタ３３０、トランジスタ３３２について説明する。トランジスタ３３０、トランジスタ３３２のゲートには電源線３２７が電気的に接続される。電源線３２７には、レベルシフタ３３７によって変換された、例えば、３Ｖの振幅（高電位＋１Ｖ、低電位−２Ｖ）のパルスが印加されることにより、トランジスタ３３０、トランジスタ３３２を制御する。なお、この３Ｖの振幅のパルスは信号発生回路３３８で発生させた、例えば、振幅１Ｖ（高電位＋１Ｖ、低電位０Ｖ）のパルスを変換することによって得られる。

トランジスタ３３０のソース及びドレインの一方は信号線３２８に電気的に接続される。トランジスタ３３０のソース及びドレインの他方はトランスミッションゲート３３１の一方の制御端子および容量素子３３５の一方の電極に電気的に接続される。トランスミッションゲート３３１の入力端子はルックアップテーブル３２４の出力に電気的に接続される。トランスミッションゲート３３１が導通状態であれば、切り替えスイッチ３２６の出力として、トランスミッションゲート３３１の出力端子から信号ＯＵＴが出力される。

トランジスタ３３２のソース及びドレインの一方は反転信号線３２９に電気的に接続される。トランジスタ３３２のソース及びドレインの他方はトランスミッションゲート３３３の一方の制御端子および容量素子３３６の一方の電極に電気的に接続される。トランスミッションゲート３３３の入力端子には信号ＩＮが入力される。トランスミッションゲート３３３が導通状態であれば、切り替えスイッチ３２６の出力として、トランスミッションゲート３３３の出力端子から信号ＯＵＴが出力される。

なおトランスミッションゲート３３３の出力端子はトランスミッションゲート３３１の出力端子に電気的に接続されている。また、トランジスタ３３０のソース及びドレインの他方はトランスミッションゲート３３３の他方の制御端子に電気的に接続され、トランジスタ３３２のソース及びドレインの他方はトランスミッションゲート３３１の他方の制御端子に電気的に接続される。容量素子３３５の他方の電極と容量素子３３６の他方の電極は適切な電位（例えば０Ｖ）に保持される。

ロジックエレメント３２０が有するトランジスタ３３０、トランスミッションゲート３３１、トランジスタ３３２、トランスミッションゲート３３３、インバータ３３４は様々な材料を用いて作製することができる。

実施の形態３で説明したように、トランジスタのチャネルが形成される領域に酸化物半導体層を用いた場合には、トランジスタのオフ電流が極めて低いという効果を奏する。また、実施の形態３で説明したように、トランジスタ３３０、トランジスタ３３２のしきい値を０Ｖより低くすることで、ロジックエレメント３２０を３段階の電位で駆動できる。

ロジックエレメント３２０は、必要に応じて、さらに、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を有していてもよい。また、トランジスタ３３０、トランジスタ３３２以外に印加される信号の振幅は、例えば、１Ｖ（高電位＋１Ｖ、低電位０Ｖ）とすることで、消費電力を低減できる。

ロジックエレメント３２０では、第２のコンフィギュレーションデータが”１”の場合に、トランスミッションゲート３３１とトランスミッションゲート３３３の一方を導通状態、他方を非導通状態とできる。第２のコンフィギュレーションデータが”０”の場合にはその逆となる。

例えば、第２のコンフィギュレーションデータが”１”の場合に、トランスミッションゲート３３１を導通状態、トランスミッションゲート３３３を非導通状態とする場合を想定する。最初に、電源線３２７の電位を＋１Ｖとすることにより、トランジスタ３３０とトランジスタ３３２をオンとする。また、信号線３２８の電位を＋１Ｖとする。自動的に反転信号線３２９の電位は０Ｖとなる。したがって、ノードＮ９の電位は＋１Ｖ、ノードＮ１０の電位は０Ｖとなる。

その後、電源線３２７の電位を−２Ｖとすると、トランジスタ３３０とトランジスタ３３２はオフとなるので、ノードＮ９の電位、およびノードＮ１０の電位を一定の期間保持できる。これらのノードの電位を保持できる期間はトランジスタ３３０とトランジスタ３３２のオフ抵抗の程度によって決定される。

上記の期間において、トランスミッションゲート３３１は導通状態となり、また、トランスミッションゲート３３３は非導通状態となる。すなわち、切り替えスイッチ３２６に入力される２つのデータ、ルックアップテーブル３２４からのデータと信号ＩＮのうち、前者が信号ＯＵＴとして出力される。

図１８に実施の形態１あるいは２で説明したレベルシフタおよびその駆動方法が利用できるプログラマブルロジックデバイスと、その中に設けられるロジックエレメント３４０を示す。ロジックエレメント３４０は少なくともメモリ３４１、ルックアップテーブル３４４、切り替えスイッチ３４６を有する。

切り替えスイッチ３４６は、少なくともトランジスタ３５０、トランジスタ３５１、トランジスタ３５２、トランジスタ３５３、インバータ３５４を有する。また、切り替えスイッチ３４６は、容量素子３５５、容量素子３５６を有する。なお、以下では、トランジスタ３５１、トランジスタ３５３をＮ型として説明するが、Ｐ型でもよい。また、容量素子３５５、容量素子３５６は意図的に設けられない容量（例えば、寄生容量）でもよい。

ルックアップテーブル３４４は少なくともメモリ３４２とマルチプレクサ３４３を有する。メモリ３４２には第１のコンフィギュレーションデータが記憶されている。マルチプレクサ３４３には複数の信号３４５が入力される。メモリ３４２とマルチプレクサ３４３は複数の配線で接続される。

マルチプレクサ３４３はメモリ３４２に記憶されたデータを選択して信号を切り替えスイッチ３４６に出力する。なお、切り替えスイッチ３４６には、ルックアップテーブル３４４からの信号に加えて、他の回路からの信号ＩＮも入力される。切り替えスイッチ３４６では、信号ＩＮか、ルックアップテーブル３４４からの信号か、のいずれかを信号ＯＵＴとして出力する。

切り替えスイッチ３４６には、メモリ３４１からデータが送られる。メモリ３４１には第２のコンフィギュレーションデータが記憶されている。メモリ３４１の出力の一部は、信号線３４８を介して、トランジスタ３５０に、他はインバータ３５４および反転信号線３４９を介して、トランジスタ３５２に、それぞれ、入力される。

切り替えスイッチ３４６では、第２のコンフィギュレーションデータにしたがって、トランジスタ３５１とトランジスタ３５３のいずれかがオン、他方がオフとなる。トランジスタ３５１がオンとなる場合には、ルックアップテーブル３４４のデータが信号ＯＵＴとして出力され、トランジスタ３５３がオンとなる場合には、信号ＩＮが信号ＯＵＴとして出力される。

なお、メモリ３４１内およびその出力、ルックアップテーブル３４４内およびその出力の信号の電位、信号ＩＮの電位は、例えば、１Ｖの振幅（高電位＋１Ｖ、低電位０Ｖ）とする。したがって、信号ＯＵＴの電位も高電位＋１Ｖ、低電位０Ｖとなる。

次に、切り替えスイッチ３４６が有するトランジスタ３５０、トランジスタ３５２について説明する。トランジスタ３５０、トランジスタ３５２のゲートには電源線３４７が電気的に接続される。電源線３４７には、レベルシフタ３５７によって変換された、例えば、３Ｖの振幅（高電位＋１Ｖ、低電位−２Ｖ）のパルスが印加されることにより、トランジスタ３５０、トランジスタ３５２を制御する。なお、この３Ｖの振幅のパルスは信号発生回路３５８で発生させた、例えば、振幅１Ｖ（高電位＋１Ｖ、低電位０Ｖ）のパルスを変換することによって得られる。

トランジスタ３５０のソース及びドレインの一方は信号線３４８に電気的に接続される。トランジスタ３５０のソース及びドレインの他方はトランジスタ３５１のゲートおよび容量素子３５５の一方の電極に電気的に接続される。トランジスタ３５１のソース及びドレインの一方はルックアップテーブル３４４の出力に電気的に接続される。トランジスタ３５１がオンであれば、切り替えスイッチ３４６の出力として、トランジスタ３５１のソース及びドレインの他方から信号ＯＵＴが出力される。

トランジスタ３５２のソース及びドレインの一方は反転信号線３４９に電気的に接続される。トランジスタ３５２のソース及びドレインの他方はトランジスタ３５３のゲートおよび容量素子３５６の一方の電極に電気的に接続される。トランジスタ３５３のソース及びドレインの一方には信号ＩＮが入力される。トランジスタ３５３がオンであれば、切り替えスイッチ３４６の出力として、トランジスタ３５３のソース及びドレインの他方から信号ＯＵＴが出力される。

なおトランジスタ３５３のソース及びドレインの他方はトランジスタ３５１のソース及びドレインの他方に電気的に接続されている。容量素子３５５の他方の電極と容量素子３５６の他方の電極は適切な電位（例えば０Ｖ）に保持される。

ロジックエレメント３４０が有するトランジスタ３５０、トランジスタ３５１、トランジスタ３５２、トランジスタ３５３、インバータ３５４は様々な材料を用いて作製することができ、トランジスタのチャネルが形成される領域に酸化物半導体層を用いた場合には、トランジスタのオフ電流が極めて低いという効果を奏する。また、ロジックエレメント３２０と同様に、トランジスタ３５０、トランジスタ３５２のしきい値を０Ｖより低くすることで、ロジックエレメント３４０を３段階の電位で駆動できる。

ロジックエレメント３４０は、必要に応じて、さらに、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を有していてもよい。また、トランジスタ３５０、トランジスタ３５２以外に印加される信号の振幅は、例えば、１Ｖ（高電位＋１Ｖ、低電位０Ｖ）とすることで、消費電力を低減できる。

ロジックエレメント３４０では、第２のコンフィギュレーションデータが”１”の場合に、トランジスタ３５１とトランジスタ３５３の一方をオン、他方をオフとできる。第２のコンフィギュレーションデータが”０”の場合は逆となる。

例えば、第２のコンフィギュレーションデータが”１”の場合に、トランジスタ３５１をオン、トランジスタ３５３をオフとする場合を想定する。最初に、電源線３４７の電位を＋１Ｖとすることにより、トランジスタ３５０とトランジスタ３５２をオンとする。また、信号線３４８の電位を＋１Ｖとする。自動的に反転信号線３４９の電位は０Ｖとなる。したがって、ノードＮ１１の電位は＋１Ｖ、ノードＮ１２の電位は０Ｖとなる。

なお、このとき、少なくともトランジスタ３５１のソースとドレインの電位は０Ｖとしておく。同様に、トランジスタ３５３のソースとドレインの電位も０Ｖとしてもよい。

その後、電源線３４７の電位を−２Ｖとすると、トランジスタ３５０とトランジスタ３５２はオフとなるので、ノードＮ１１の電位、およびノードＮ１２の電位を一定の期間保持できる。これらのノードの電位を保持できる期間はトランジスタ３５０とトランジスタ３５２のオフ抵抗の程度によって決定される。

トランジスタ３５３がオフであるので、実質的に信号ＩＮは切り替えスイッチ３４６の出力の信号ＯＵＴとはならず、ルックアップテーブル３４４からの信号が切り替えスイッチ３４６の出力の信号ＯＵＴとなる。

ルックアップテーブル３４４から、例えば、電位０Ｖの信号が切り替えスイッチ３４６に入力されたとすると、トランジスタ３５１はオン状態であるので、トランジスタ３５１のソース及びドレインの他方からは０Ｖの信号が出力される。

次に、ルックアップテーブル３４４から、例えば、電位＋１Ｖの信号が切り替えスイッチ３４６に入力されたとすると、トランジスタ３５１のソース及びドレインの他方からは出力される電位は、１−Ｖ_ｔｈ＋Ｃ_３５１／（Ｃ_３５１＋Ｃ_３５５）、あるいは＋１Ｖのいずれか小さいほうとなる。ここで、Ｖ_ｔｈは、トランジスタ３５１のしきい値で、ここでは０Ｖより大きく、＋１Ｖより小さいとする。Ｃ_３５１はトランジスタ３５１の（オン状態での）ゲート容量であり、Ｃ_３５５は容量素子３５５の容量である。

トランジスタ３５１のゲート容量と容量素子３５５の容量の比率により、また、トランジスタ３５１のしきい値により、トランジスタ３５１のソース及びドレインの他方から出力される電位は＋１Ｖとなることもあれば、＋１Ｖ未満となることもある。ここでは、以上の容量以外は考慮しないが、実際には、図示されていない寄生容量のために上記の式で与えられる値と異なることもある。

極端な例では、トランジスタ３５１のゲート容量が、容量素子３５５に比較して、極めて小さい場合には、１−Ｖ_ｔｈと近似できる。また、トランジスタ３５１のゲート容量が、容量素子３５５に比較して、極めて大きい場合には、＋１Ｖとなる。また、トランジスタ３５１のゲート容量が、容量素子３５５と等しく、トランジスタ３５１のしきい値が０．５Ｖ以下の場合には、トランジスタ３５１のソース及びドレインの他方からは出力される電位は＋１Ｖとなる。

トランジスタ３３０、トランジスタ３３２、トランジスタ３５０、トランジスタ３５２に用いることのできる酸化物半導体について説明する。

酸化物半導体は、例えば、インジウムを含む。インジウムを含む酸化物半導体は、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物半導体が亜鉛を含むと、結晶質の酸化物半導体となりやすい。また、酸化物半導体の価電子帯上端のエネルギー（Ｅｖ）は、例えば、亜鉛の原子数比によって制御できる場合がある。

ただし、酸化物半導体は、インジウムを含まなくてもよい。酸化物半導体は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。

なお、酸化物半導体は、ＺｎおよびＯを除いてのＩｎとＭの原子数比率をＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、またはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上であるＩｎ−Ｍ−Ｚｎ酸化物としてもよい。また、酸化物半導体は、ＺｎおよびＯを除いてのＩｎとＭの原子数比率をＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、またはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満であるＩｎ−Ｍ−Ｚｎ酸化物としてもよい。

また、酸化物半導体は、エネルギーギャップが大きい。酸化物半導体のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。

トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、高純度真性化することが有効である。なお、酸化物半導体において、主成分以外（１ａｔｏｍｉｃ％未満）の軽元素、半金属元素、金属元素などは不純物となる。例えば、水素、リチウム、炭素、窒素、フッ素、ナトリウム、シリコン、塩素、カリウム、カルシウム、チタン、鉄、ニッケル、銅、ゲルマニウム、ストロンチウム、ジルコニウムおよびハフニウムは酸化物中で不純物となる場合がある。従って、近接する膜中の不純物濃度も低減することが好ましい。

酸化物半導体中にシリコンが含まれることで不純物準位を形成する場合がある。また、酸化物半導体の表層にシリコンがあることで不純物準位を形成する場合がある。そのため、酸化物半導体の内部、表層におけるシリコン濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

また、酸化物半導体中で水素は、不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体中で窒素は、不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

酸化物半導体は、非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。

酸化物半導体は、ＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

ＣＡＡＣ−ＯＳは、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、明確な粒界を有さないため、電子移動度の低下が小さい。

ＣＡＡＣ−ＯＳは、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。

ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

また、ＣＡＡＣ−ＯＳは、欠陥準位密度を低減することで形成することができる。ＣＡＡＣ−ＯＳを形成するためには、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。

不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。

また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

酸化物半導体は、多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。

酸化物半導体は、微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。

微結晶酸化物半導体は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、明確な粒界を有さないため、電子移動度の低下が小さい。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、または５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、当該領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。

酸化物半導体は、多層膜で構成されていてもよい。例えば、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）とが、この順番で形成された多層膜であってもよい。

このとき、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化物半導体層（Ｓ１）よりも低くする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

または、例えば、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ１）よりも小さくする。なお、エネルギーギャップは、例えば、光学的な手法により導出することができる。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）よりもエネルギーギャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以上０．８ｅＶ以下小さい酸化物半導体を用いる。

または、酸化物半導体は、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）と、酸化物半導体層（Ｓ３）とが、この順番で形成された多層膜であってもよい。

または、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも低くする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。

または、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも小さくする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりもエネルギーギャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以上０．８ｅＶ以下小さい酸化物半導体を用いる。

トップゲート型のトランジスタのオン電流を高くするためには、酸化物半導体層（Ｓ３）の厚さは小さいほど好ましい。例えば、酸化物半導体層（Ｓ３）は、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層（Ｓ３）は、電流密度の高い酸化物半導体層（Ｓ２）へ、ゲート絶縁膜を構成する元素（シリコンなど）が入り込まないようブロックする機能も有する。そのため、酸化物半導体層（Ｓ３）は、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層（Ｓ３）の厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。

また、酸化物半導体層（Ｓ１）は厚く、酸化物半導体層（Ｓ２）は薄く、酸化物半導体層（Ｓ３）は薄く設けられることが好ましい。具体的には、酸化物半導体層（Ｓ１）の厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体層（Ｓ１）の厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、絶縁膜と酸化物半導体層（Ｓ１）との界面から電流密度の高い酸化物半導体層（Ｓ２）までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体層（Ｓ１）の厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。また、酸化物半導体層（Ｓ２）の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上８０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。

例えば、酸化物半導体層（Ｓ１）の厚さは酸化物半導体層（Ｓ２）の厚さより厚く、酸化物半導体層（Ｓ２）の厚さは酸化物半導体層（Ｓ３）の厚さより厚くすればよい。

上記のような酸化物半導体の単層または多層をトランジスタ３３０、トランジスタ３３２、トランジスタ３５０、トランジスタ３５２のチャネルに用いることができる。

なお、本実施の形態で用いられる電源電位は、上記の値以外のものでもよい。

（実施の形態６）
図１９に実施の形態１あるいは２で説明したレベルシフタおよびその駆動方法が利用できるプログラマブルロジックデバイスと、その中に設けられるロジックエレメント３６０を示す。

ロジックエレメント３６０は少なくともメモリ３６１、ルックアップテーブル３６４、切り替えスイッチ３６６を有する。

切り替えスイッチ３６６は、少なくともトランジスタ３７０乃至トランジスタ３７３を有する。トランジスタ３７０及びトランジスタ３７２は選択用トランジスタとして機能することができる。トランジスタ３７１及びトランジスタ３７３はパストランジスタとして機能することができる。

ルックアップテーブル３６４は少なくともメモリ３６２とマルチプレクサ３６３を有する。メモリ３６２には第１のコンフィギュレーションデータが記憶されている。マルチプレクサ３６３には複数の信号３６５が入力される。メモリ３６２とマルチプレクサ３６３は複数の配線で接続される。

マルチプレクサ３６３はメモリ３６２に記憶されたデータを選択して、切り替えスイッチ３６６に信号を出力する。なお、切り替えスイッチ３６６には、ルックアップテーブル３６４からの信号に加えて、他の回路からの信号ＩＮも入力される。切り替えスイッチ３６６では、信号ＩＮか、ルックアップテーブル３６４からの信号か、のいずれかを信号ＯＵＴとして出力する。

切り替えスイッチ３６６は、メモリ３６１と電気的に接続される。メモリ３６１には第２のコンフィギュレーションデータが記憶されている。なお、メモリ３６１内およびその出力は、レベルシフタ３７７で昇圧（増幅）され、信号線３６８および反転信号線３６９を介して、切り替えスイッチ３６６に入力される。ここで、反転信号線３６９の信号の電位は信号線３６８の信号の電位を反転させたもの（反転信号）である。実施の形態１あるいは２で説明したように、レベルシフタ３７７では反転信号も同時に得られる。

切り替えスイッチ３６６では、第２のコンフィギュレーションデータにしたがって、トランジスタ３７１とトランジスタ３７３のいずれかがオン、他方がオフとなる。トランジスタ３７１がオンとなる場合には、ルックアップテーブル３６４のデータが信号ＯＵＴとして出力され、トランジスタ３７３がオンとなる場合には、信号ＩＮが信号ＯＵＴとして出力される。

なお、メモリ３６１内およびその出力、ルックアップテーブル３６４内およびその出力の信号の電位、信号ＩＮの電位は、例えば、０．２Ｖの振幅（高電位＋０．２Ｖ、低電位０Ｖ）とする。したがって、信号ＯＵＴの電位も高電位＋０．２Ｖ、低電位０Ｖとなるように設定される。

次に、切り替えスイッチ３６６が有するトランジスタ３７０乃至トランジスタ３７３について説明する。トランジスタ３７０、トランジスタ３７２のゲートには電源線３６７が電気的に接続される。電源線３６７には、レベルシフタ３７５によって昇圧（増幅）された、例えば、３Ｖの振幅（高電位＋２．５Ｖ、低電位−０．５Ｖ）のパルスが印加されることにより、トランジスタ３７０、トランジスタ３７２を制御する。なお、この３Ｖの振幅のパルスは信号発生回路３７６で発生させた、例えば、振幅０．２Ｖ（高電位＋０．２Ｖ、低電位０Ｖ）のパルスを昇圧することによって得られる。

トランジスタ３７０のソース及びドレインの一方は信号線３６８に電気的に接続される。トランジスタ３７０のソース及びドレインの他方はトランジスタ３７１のゲートに電気的に接続される。トランジスタ３７１のソース及びドレインの一方はルックアップテーブル３６４の出力に電気的に接続される。トランジスタ３７１のソース及びドレインの他方からは切り替えスイッチ３６６の出力として、信号ＯＵＴが出力される。

トランジスタ３７２のソース及びドレインの一方は反転信号線３６９に電気的に接続される。トランジスタ３７２のソース及びドレインの他方はトランジスタ３７３のゲートに電気的に接続される。トランジスタ３７３のソース及びドレインの一方には信号ＩＮが入力される。トランジスタ３７３のソース及びドレインの他方からは切り替えスイッチ３６６の出力として、信号ＯＵＴが出力される。なおトランジスタ３７３のソース及びドレインの他方はトランジスタ３７１のソース及びドレインの他方に電気的に接続されている。

ロジックエレメント３６０が有するトランジスタ３７０乃至トランジスタ３７３は様々な材料を用いて作製することができる。トランジスタのチャネルが形成される領域に酸化物半導体層を用いた場合には、トランジスタのオフリーク電流が極めて低いという効果を奏する。

ロジックエレメント３６０は、必要に応じて、さらに、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を有していてもよい。また、トランジスタ３７０、トランジスタ３７２以外に印加される信号の振幅は、例えば、０．２Ｖ（高電位＋０．２Ｖ、低電位０Ｖ）とすることで、消費電力を低減できる。

ロジックエレメント３６０では、第２のコンフィギュレーションデータが”１”の場合に、トランジスタ３７１とトランジスタ３７３の一方をオン、他方をオフとできる。第２のコンフィギュレーションデータが”０”の場合には、その逆となる。

例えば、第２のコンフィギュレーションデータが”１”の場合に、トランジスタ３７１をオン、トランジスタ３７３をオフとする場合を想定する。最初に、電源線３６７の電位を＋２．５Ｖとすることにより、トランジスタ３７０とトランジスタ３７２をオンとする。また、信号線３６８の電位を＋２．５Ｖとする。自動的に反転信号線３６９の電位は−０．５Ｖとなる。

トランジスタ３７０とトランジスタ３７２はともにオンであるが、ノードＮ１３（トランジスタ３７１のゲート）の電位は、信号線３６８の電位よりもトランジスタ３７０のしきい値分低い値となる。例えば、トランジスタ３７０のしきい値を＋１．１Ｖとすれば、ノードＮ１３の電位は＋１．４Ｖとなる。

この電位でトランジスタ３７１のオン抵抗が十分に低くなるためには、そのしきい値が適切なものであることが必要である。一般にシリコンをチャネルとするトランジスタでは、しきい値は０．３Ｖ乃至１Ｖとでき、また、そのトランジスタのソースやドレインに入力される信号の電位が最高でも、＋０．２Ｖであれば、十分にオン抵抗が低くなる。

一方、ノードＮ１４（トランジスタ３７３のゲート）の電位は−０．５Ｖとなる。

その後、電源線３６７の電位を−０．５Ｖとすると、トランジスタ３７０とトランジスタ３７２はオフとなるので、ノードＮ１３の電位、およびノードＮ１４の電位を一定の期間保持できる。これらのノードの電位を保持できる期間はトランジスタ３７０とトランジスタ３７２のオフ抵抗の程度によって決定される。

上記の期間において、トランジスタ３７１はオンとなり、また、トランジスタ３７３はオフとなる。すなわち、切り替えスイッチ３６６に入力される２つのデータ、ルックアップテーブル３６４からのデータと信号ＩＮのうち、前者が信号ＯＵＴとして出力される。

なおトランジスタ３７０やトランジスタ３７２のチャネルが形成される領域が酸化物半導体層を有する場合、オフ電流が極めて小さいという特性を有する。したがって酸化物半導体層を使用すると、トランジスタ３７０やトランジスタ３７２がオフのとき、トランジスタ３７１のゲートやトランジスタ３７２のゲート（ノードＮ１３やノードＮ１４）の電位が変動することを長時間にわたって防ぐことができる。

ＧＮＤ電位
ＧＮＤ１電位
ＧＮＤ２電位
Ｉ１電流
Ｉ２電流
Ｉ３電流
Ｉ４電流
ＩＮ信号
ＩＮＢ反転信号
Ｎ１ノード
Ｎ２ノード
Ｎ３ノード
Ｎ４ノード
Ｎ５ノード
Ｎ６ノード
Ｎ７ノード
Ｎ８ノード
Ｎ９ノード
Ｎ１０ノード
Ｎ１１ノード
Ｎ１２ノード
Ｎ１３ノード
Ｎ１４ノード
ＯＵＴ信号
ＯＵＴＢ反転信号
ＶＤＤ電位
ＶＤＤ１電位
ＶＤＤ２電位
ＶＳＳ電位
１００レベルシフタ
１０１増幅回路領域
１０２ラッチ回路
１０３電流制御回路
１０４差動増幅回路
１０５スイッチ
１０６スイッチ
１０７スイッチ
１０８トランジスタ
１０９トランジスタ
１１１トランジスタ
１１２トランジスタ
１１３トランジスタ
１１４トランジスタ
１１５トランジスタ
１１６ダイオード
１１７トランジスタ
１１８ダイオード
１１９トランジスタ
１２０トランジスタ
１２１トランジスタ
１２２トランジスタ
１２３トランジスタ
１２４トランジスタ
１２５トランジスタ
１２６トランジスタ
１２７トランジスタ
１２８トランジスタ
１２９トランジスタ
１３０トランジスタ
１３１トランジスタ
１３２トランジスタ
１３３トランジスタ
１３４トランジスタ
１３５トランジスタ
１３６トランジスタ
１３７トランジスタ
１３８トランジスタ
１４１トランジスタ
１４２トランジスタ
１４３トランジスタ
１４４トランジスタ
１４５トランジスタ
１４６トランジスタ
１４７トランジスタ
１４８トランジスタ
１４９トランジスタ
１５０ダイオード
１５１トランジスタ
１５２トランジスタ
１５３トランジスタ
１５４トランジスタ
１５５ダイオード
１５９トランジスタ
１６０トランジスタ
１６１トランジスタ
１６２トランジスタ
１６３ダイオード
１６４トランジスタ
１６５ダイオード
１６６トランジスタ
１６７トランジスタ
１６８トランジスタ
１６９トランジスタ
１７０トランジスタ
１７１トランジスタ
１７２トランジスタ
１７３トランジスタ
１７４トランジスタ
２００レベルシフタ
２０１増幅回路領域
２０２ラッチ回路
２０３電流制御回路
２０４差動増幅回路
２０５スイッチ
２０６スイッチ
２０７スイッチ
２０８トランジスタ
２０９トランジスタ
２１１トランジスタ
２１２トランジスタ
２１３トランジスタ
２１４トランジスタ
２１５トランジスタ
２１６ダイオード
２１７トランジスタ
２１８ダイオード
２１９トランジスタ
２２０トランジスタ
２２１トランジスタ
２２２トランジスタ
２２３トランジスタ
２２４トランジスタ
２２５トランジスタ
２２６トランジスタ
２２７トランジスタ
２２８トランジスタ
２２９トランジスタ
２３０トランジスタ
２３１トランジスタ
２３２トランジスタ
２３３トランジスタ
２３４トランジスタ
２３５トランジスタ
２３６トランジスタ
２３７トランジスタ
２３８トランジスタ
２４１トランジスタ
２４２トランジスタ
２４３トランジスタ
２４４トランジスタ
２４５トランジスタ
２４６トランジスタ
２４７トランジスタ
２４８トランジスタ
２４９トランジスタ
２５０ダイオード
２５１トランジスタ
２５２トランジスタ
２５３トランジスタ
２５４トランジスタ
２５５トランジスタ
２５６トランジスタ
２５７トランジスタ
２５８トランジスタ
２５９トランジスタ
２６０トランジスタ
２６１トランジスタ
２６２トランジスタ
２６３ダイオード
２６４トランジスタ
２６５ダイオード
２６６トランジスタ
２６７トランジスタ
２６８トランジスタ
２６９トランジスタ
２７０トランジスタ
２７１トランジスタ
２７２トランジスタ
２７３トランジスタ
２７４トランジスタ
２８０半導体装置
２８１データ転送回路
２８２制御回路
２８３信号発生回路
２８４レベルシフタ
２８５制御線
２８６データ線
２８７記憶素子
２８８書き込み用のトランジスタ
２８９読み出し用のトランジスタ
２９０容量素子
３００ＤＲＡＭチップ
３０１ドライバ領域
３０２メモリセル
３０３メモリ領域
３０４ワード線ドライバの一部
３０５デコーダ
３０６レベルシフタユニット
３０７配線
３０８ワード線
３０９セルトランジスタ
３１０容量素子
３２０ロジックエレメント
３２１メモリ
３２２メモリ
３２３マルチプレクサ
３２４ルックアップテーブル
３２５複数の信号
３２６切り替えスイッチ
３２７電源線
３２８信号線
３２９反転信号線
３３０トランジスタ
３３１トランスミッションゲート
３３２トランジスタ
３３３トランスミッションゲート
３３４インバータ
３３５容量素子
３３６容量素子
３３７レベルシフタ
３３８信号発生回路
３４０ロジックエレメント
３４１メモリ
３４２メモリ
３４３マルチプレクサ
３４４ルックアップテーブル
３４５複数の信号
３４６切り替えスイッチ
３４７電源線
３４８信号線
３４９反転信号線
３５０トランジスタ
３５１トランジスタ
３５２トランジスタ
３５３トランジスタ
３５４インバータ
３５５容量素子
３５６容量素子
３５７レベルシフタ
３５８信号発生回路
３６０ロジックエレメント
３６１メモリ
３６２メモリ
３６３マルチプレクサ
３６４ルックアップテーブル
３６５複数の信号
３６６切り替えスイッチ
３６７電源線
３６８信号線
３６９反転信号線
３７０トランジスタ
３７１トランジスタ
３７２トランジスタ
３７３トランジスタ
３７５レベルシフタ
３７６信号発生回路
３７７レベルシフタ
４００レベルシフタ
４０１トランジスタ
４０２トランジスタ
４０３トランジスタ
４０４トランジスタ
４０５トランジスタ
４０６トランジスタ
４０７トランジスタ
４０８トランジスタ
４０９トランジスタ
４１０トランジスタ
４１１トランジスタ
４１２トランジスタ
４１３トランジスタ
４１４トランジスタ

Claims

第１の電位を有する第１の電源供給線と電気的に接続し、第１の信号が入力され、第２の信号が出力される第１の回路と、
前記第１の回路及び第２の電位を有する第２の電源供給線と電気的に接続するスイッチと、
前記第１の電源供給線及び前記第２の電源供給線と電気的に接続し、前記スイッチを制御するための第３の信号を生成する機能を有する第２の回路と、を有し、
前記第２の信号の振幅は、前記第１の信号の振幅よりも大きいことを特徴とする信号処理装置。
前記第１の電位は、前記第２の電位よりも大きいことを特徴とする請求項１記載の信号処理装置。
前記第２の電位は、前記第１の信号の低レベル電位よりも低いことを特徴とする請求項２記載の信号処理装置。
前記第１の電位は、前記第２の電位よりも小さいことを特徴とする請求項１記載の信号処理装置。
前記第１の電位は、前記第１の信号の低レベル電位よりも低いことを特徴とする請求項４記載の信号処理装置。
前記第１の信号は、前記第１の電位及び前記第２の電位の一方を有するバイナリー信号であることを特徴とする請求項１記載の信号処理装置。
さらに、前記第１の回路と電気的に接続するラッチ回路、を有し、
前記第２の信号が前記ラッチ回路に入力されることを特徴とする請求項１記載の信号処理装置。
さらに、トランジスタ、を有し、
前記第１の信号が、前記トランジスタのソース及びドレインの一方に印加され、
前記第２の信号が、前記トランジスタのゲートに印加されることを特徴とする請求項１記載の信号処理装置。
前記トランジスタは、酸化物半導体層を有することを特徴とする請求項８記載の信号処理装置。
前記酸化物半導体層は、ｃ軸配向した結晶を有することを特徴とする請求項９記載の信号処理装置。
入力された第１の信号を増幅して出力し、第２の信号によって、その電源供給が制御される増幅回路と、
前記第１の信号と、前記第１の信号に遅延する第３の信号の位相の異なる期間に前記第２の信号を生成する電流制御回路と、
を有し、
前記第１の信号の電位は、高電位が第１の電位、低電位が第２の電位のバイナリー信号であり、
前記増幅回路の電源の高電位は第３の電位、低電位は第４の電位であり、
前記第３の電位は前記第１の電位以上であり、前記第４の電位は前記第２の電位未満に設定されている信号処理装置。
前記第３の電位が前記第１の電位と等しく設定されていることを特徴とする請求項１記載の信号処理装置。
前記第１の電位と前記第２の電位の差が、前記増幅回路を構成するトランジスタのしきい値の絶対値の最小値よりも小さいことを特徴とする請求項１または２に記載の信号処理装置。
前記増幅回路の出力が前記第２の信号として前記電流制御回路に入力されることを特徴とする請求項１記載の信号処理装置。
前記増幅回路の出力がラッチ回路に入力されることを特徴とする請求項１記載の信号処理装置。
前記増幅回路が差動増幅回路である請求項１記載の信号処理装置。
さらに、しきい値が０Ｖ未満であり、オンオフ比が１４桁以上であるトランジスタと、
を有し、
前記トランジスタのゲートには、前記第３の電位と前記第４の電位からなるバイナリー信号が印加され、ソースもしくはドレインのいずれかには、前記第１の電位と前記第２の電位からなるバイナリー信号が印加されるように設定されている請求項１記載の信号処理装置。
前記トランジスタが酸化物半導体層を有することを特徴とする請求項１７記載の信号処理装置。
前記酸化物半導体層は、ｃ軸配向した結晶を有することを特徴とする請求項１８記載の信号処理装置。