JP2014208245A - 遊技機 - Google Patents

Abstract

【課題】 主制御部の電源立上げを簡便に遅延することが可能で、その遅延を検知可能と
することにより、動作不良の発生を防止ないし抑制することが可能な遊技機を提供する。
【解決手段】 遊技の制御を司る主制御部と、該主制御部に従って作動する副制御部とに
対して電源電圧を出力するための電源ユニット４２０が、副制御部からの信号（作動生起
信号）に基づいて、主制御部に対して電源電圧を出力する制御を行う主基板電源制御部８
７０を備えている。
【選択図】図２

Description

本発明は、いわゆるセブン機、羽根物、権利物又はアレンジボール等の弾球遊技機や、ス
ロットマシン等のコイン式遊技機などの遊技機に関する。

一般に、パチンコ機等の遊技機においてはコンピュータ制御が採り入れられており、遊技
機の電源投入時から通常の遊技時に至るまで、ＣＰＵにおいて遊技制御に必要な信号が生
成され、各種遊技装置の制御が行なわれている。このようなＣＰＵを含む制御部は、制御
の効率化及び構成の単純化のために２以上に分けて構成される場合が多く、例えば遊技の
制御を司る主制御部と、該主制御部に従って作動する複数の副制御部とに分けて構成され
ている。
ここで、これら複数の制御部に対して電源投入する際に、上記主制御部が立ち上がった
後に副制御部が立ち上がると、例えば主制御部からの制御信号を副制御部側で取りこぼす
等の問題が生じ得る。そこで、従来、主制御部側に遅延回路を設け、電源投入時の主制御
部の立ち上がりを遅らせる方法が採用されている。

特開２００１−７９１６５

しかしながら、上記のような構成にて主制御部の立ち上がりを遅らせる手法は、タイマー
による遅延時間で決定しているため、そのマージンを取らねばならず必ずしも設計の効率
が良いとは言えず、またその遅延に関する動作不良を確認するのが困難となっている。し
たがって、エラー検出できず、主制御部の遅延の正確性に欠け、ひいては主制御部からの
制御信号を副制御部側で取りこぼす可能性を生じ得る。

本発明の課題は、主制御部の電源立上げを簡便に遅延させ、動作不良の発生を防止ないし
抑制することが可能な遊技機を提供することにある。

上記課題を解決するために、本発明の遊技機は、遊技の制御を司る主制御部と、前記主制
御部からの信号に基づいて所定の制御を実行する複数の副制御部と、前記主制御部及び前
記複数の副制御部に対して電源電圧を出力するための電源電圧出力部と、を有し、前記電
源電圧出力部は、前記複数の副制御部が作動生起したことを示す信号に基づいて、前記主
制御部に対して電源電圧を出力することを特徴とする。
このような構成により、例えば当該遊技機の電源電圧の投入時等に、まず複数の副制御
部に電源電圧が供給され、その電源電圧の供給により作動した各副制御部は作動生起信号
を出力制御手段に出力し、出力制御手段が該作動生起信号をそれぞれ受信した場合に、主
制御部に対して電源電圧が出力されるものとされている。したがって、より確実に主制御
部の作動が副制御部の作動に遅延して開始されるため、主制御部からの制御信号を副制御
部側で取りこぼす等の問題が一層生じ難くなり得る。

また、他の第１の態様は、遊技の制御を司る主制御部と、該主制御部に従って作動する
副制御部と、これら制御部に対して電源電圧を出力するための電源電圧出力部とを有し、
前記電源電圧出力部は、前記副制御部からの信号に基づいて、前記主制御部に対して前記
電源電圧を出力する制御を行う出力制御手段と、前記電源電圧出力部において前記副制御
部からの信号を所定のタイミングで受信できなかった場合に、エラーと判断するエラー検
出手段と、を備え、前記エラーの検出があった場合にエラー報知を行なうを備えることを
特徴とする。
このような遊技機によると、主制御部を作動させるための電源電圧が、副制御部からの
信号に基づいて出力されるため、主制御部が作動する前に副制御部が作動するものとなり
、例えば主制御部が作動した後における主制御部からの制御信号を副制御部側で取りこぼ
す等の問題が生じ難くなり得る。さらに電源電圧出力部（出力制御手段）において、副制
御部からの信号が所定のタイミングで受信されない場合、もしくは所定の信号と異なる信
号を受信した場合等はエラー検出することも可能となり、一層確実に電源出力時（電源投
入時）の制御を行うことが可能となり得る。なお、報知手段を当該遊技機に設け、エラー
検出があった場合には該報知手段によりエラーの旨を報知するものとすることもできる。

次に、上記副制御部は、その作動の立ち上がりを示す作動生起信号を前記出力制御手段に
出力可能とされており、前記出力制御手段は、該作動生起信号の入力に基づいて、前記電
源電圧を前記主制御部に出力する制御を行うものとすることができる。このように副制御
部からの作動生起信号の入力に基づいて、出力制御手段が主制御部に電源電圧を出力する
制御を行うものとすれば、より確実に主制御部の作動が副制御部に遅延して開始されるた
め、主制御部からの制御信号を副制御部側で取りこぼす等の問題が一層生じ難くなり得る
。

前記電源電圧出力部は、前記主制御部に対して前記電源電圧を出力する主制御部電源電圧
出力部を備え、前記出力制御手段は、前記作動生起信号の入力に基づいて、前記主制御部
電源電圧出力部に作動指令たる作動信号を出力するものとすることができる。このように
本発明においては、主制御部の作動を副制御部よりも遅らせるためのタイマー等を備えた
遅延回路等も必要なく、例えば信号の入出力が可能な入出力回路部（論理回路）を設ける
のみで主制御部の作動を副制御部に対して遅延させることが可能となり簡便で経済的であ
る。すなわち、副制御部からの信号を入出力回路部（出力制御手段をなす）にて受信した
場合、該入出力回路部が、電源電圧を主制御部に出力する主制御部電源電圧出力部（リレ
ー等にて構成される）に対して信号（作動指令信号）を出力する構成により簡便に遅延を
実現することが可能となり得る。また、例えば主制御部に遅延回路等を設けた従来の遊技
機においては、副制御部の設計変更に応じて主制御部において遅延回路のタイマー等の設
計変更も余儀なくされる場合があるが、本発明の遊技機においては副制御部からの信号（
作動生起信号）の入力に基づいて主制御部の立ち上がりを遅延させる構成としたため、副
制御部の設計変更があった場合も主制御部における設計変更を必要とせず（もしくは最小
限の設計変更で済み）、したがってコストダウンにつながり得る。

次に、上記課題を解決するために、本発明の第２の態様としての遊技機は、遊技の制御を
司る主制御部と、該主制御部に従って作動する複数の副制御部と、これら制御部に対して
電源電圧を出力するための電源電圧出力部とを有し、前記副制御部は、その作動の立ち上
がりを示す作動生起信号を出力可能とされており、前記電源電圧出力部は、当該電源電圧
の投入時に、前記副制御部に前記電源電圧を出力した後、前記複数の副制御部からの作動
生起信号をそれぞれ受信した場合に前記電源電圧を前記主制御部に出力する制御を行う出
力制御手段を備えることを特徴とする。

このような構成により、例えば当該遊技機の電源電圧の投入時等に、まず複数の副制御部
に電源電圧が供給され、その電源電圧の供給により作動した各副制御部は作動生起信号を
出力制御手段に出力し、出力制御手段が該作動生起信号をそれぞれ受信した場合に、主制
御部に対して電源電圧が出力されるものとされている。したがって、より確実に主制御部
の作動が副制御部の作動に遅延して開始されるため、主制御部からの制御信号を副制御部
側で取りこぼす等の問題が一層生じ難くなり得る。この場合も、電源電圧出力部（出力制
御手段）において、作動生起信号が所定のタイミングで受信されない場合、もしくは作動
生起信号と異なる信号を受信した場合等はエラー検出することが可能である。なお、電源
電圧出力部には、作動生起信号が入力され、該作動生起信号の入力に基づいて電源電圧を
出力するための信号を出力可能な入出力回路部を設けることもできる。

なお、上記いずれの態様の遊技機においても、出力制御手段は、例えば副制御部からの入
力信号（作動生起信号の入力）に基づき、主制御部への電源電圧を出力するための信号（
作動指令信号）を出力する論理回路を含む入出力回路部にて構成したり、副制御部からの
入力信号（作動生起信号の入力）に基づき、主制御部への電源電圧を出力するための信号
（作動指令信号）を出力するＣＰＵ（ワンチップ型ＣＰＵ）を含む構成したりすることも
可能である。

以下、本発明の遊技機において、付加可能な構成について説明する。受電電圧の入力部と
、該受電電圧を複数の異なる電源電圧に変換する電圧変換部と、変換された電源電圧を出
力する上記電源電圧出力部とを有する電源ユニットと、該電源ユニットと分離して設けら
れるとともに、前記電源電圧出力部から出力される複数の電源電圧を受ける電圧入力部と
、遊技機の各所に設けられた電気的動作部に前記電源電圧を供給するために、それら電源
電圧に個別に対応して形成され、該電源電圧の少なくとも１つのものについて、複数の出
力端子が分配形成された分電側電源電圧出力部とを有する分電基板と、を有する電源部を
備えたことを特徴とする。

この構成によると、遊技機にて必要となる複数の電源電圧を電源ユニットの電圧変換部で
一括生成する一方、該電源ユニットから独立して設けられた分電基板の分電側電源電圧出
力部から、電源ユニットからの各電源電圧を遊技機各所に分配するようにしたので、新機
種設計や仕様変更に際して必要な電源出力部の数や電源電圧構成が変化しても、分電基板
のみ仕様変更すればよく、電源部分の設計変更を最小限に留めることができる。分電基板
は、設計変更の容易性や部品交換の利便性を考慮して、所定の取付対象部（例えば遊技機
の裏機構盤など）に対し着脱可能に取り付けられていることが望ましい。

電源ユニットの電圧変換部は、交流受電電圧を複数の直流電源電圧に変換するものとする
ことができる。交流受電電圧は例えばＡＣ２４Ｖとすることができ、変換される直流電源
電圧は、例えばＤＣ３２Ｖ（弾球遊技機の場合、役物等のソレノイド駆動電圧として利用
できる）、ＤＣ２４Ｖ（同じく、発射装置用トルクモータの駆動電圧として利用できる）
、ＤＣ１２Ｖ（同じく、賞球払出装置用モータの駆動電圧、あるいはその他のアナログ制
御用電圧として利用できる）、ＤＣ５Ｖ（ディジタル制御用駆動電圧として利用できる）
等である。いずれも目的に応じて、整流、平滑化等された電源電圧として、さらに＋ある
いは−の単極性もしくは双極性の電源電圧として生成可能である。

次に、分電基板の分電側電源電圧出力部には、遊技機の作動を直接或いは間接的に司る制
御基板（主制御部又は副制御部としての各制御基板）を複数接続するために、各基板にて
使用される１又は２以上の電源電圧の出力端子を一まとめとした基板側コネクタを、接続
すべき基板数に対応して複数設けることができる。この構成によると、各基板に必要な電
源電圧を生成するための電源部を個別に設けるのではなく、１つの電源ユニットにて発生
させた各種の電源電圧を分電基板から一元的に各基板に分配するようにしたから、電源ユ
ニットの個数削減を図ることができる。さらに、第三者による遊技機の検定を行なう際も
、電源関連部分の検定に際して分電基板の技術説明書面（図面等含む）や、基板上に表示
された識別文字（部品型式名や電圧値等含む）などの仕様を見れば、各基板でどのような
電源電圧を必要としているかを一目で判別することができる。なお、基板側コネクタには
、上記副制御部からの信号（作動生起信号）の入力端子を設け、電源電圧の出力端子と一
まとめに構成することが可能である。

また、分電基板には、これに接続される複数の制御基板の少なくとも１つについて、基板
部品を過電流から保護するために、該制御基板に供給される特定電圧の出力電流が過剰と
なった場合に、これを遮断する電流遮断機構を設けておくことができる。電流遮断機構は
、大電流負荷が接続される制御基板、例えばモータが接続される制御基板に設けておくと
有効である。この場合、電流遮断機構は、モータ駆動用電圧の出力電流が過剰となった場
合にこれを遮断するものとされる。電流遮断機構は、スイッチ式のブレーカ機構を用いる
こともできるが、電流遮断用のヒューズを含むものが簡便であり、安価に構成できる利点
がある。

主制御部からの制御信号を副制御部側で取りこぼす問題を生じ難くすることができる。

本発明の一実施例たるパチンコ機の正面図。 図１のパチンコ機の遊技盤の正面図。 図１のパチンコ機の裏面図。 図１のパチンコ機の電子制御装置の一例を示すブロック図。 図４の電子制御装置におけるメインジョブの流れを示すフローチャート。 その当否判定ジョブの流れを抽出して示すフローチャート。 図４の主制御部の主要メモリの内容の一例を示す説明図。 特別図柄メインジョブの流れを示すフローチャート。 主制御部の構成の概略を示すブロック図。 主制御部に用いられるＣＰＵ内部のブロック図 主制御部におけるリセット回路部とＣＰＵとの接続状態を示す回路図。 主制御部におけるＩ／Ｏデコード回路部とＣＰＵとの接続状態を示す回路図。 主制御部における第１外部入力回路部とＣＰＵとの接続状態を示す回路図。 主制御部におけるコマンド出力回路部の構成を示す回路図。 主制御部におけるソレノイド駆動回路部の構成を示す回路図。 主制御部におけるＬＥＤ駆動・情報出力回路部の構成を示す回路図。 主制御部における第２外部入力回路部の構成を示す回路図。 主制御部における出力ポート部の構成を示す回路図。 枠制御部の構成の概略を示すブロック図。 枠制御部におけるＩ／Ｏデコード回路部とＣＰＵとの接続状態を示す回路図。 枠制御部におけるリセット回路部の構成を示す回路図。 枠制御部における入出力回路部の構成を示す回路図。 枠制御部における入出力回路部の構成を示す回路図。 枠制御部における入出力回路部の構成を示す回路図。 電源部を含めた電子制御装置構成例を示す回路図。 図２５の第一の分割詳細回路図。 同じく第二の分割詳細回路図。 同じく第三の分割詳細回路図。 同じく第四の分割詳細回路図。 同じく第五の分割詳細回路図。 同じく第六の分割詳細回路図。 電圧変換部の構成の一例を示す回路図。 電圧変換部の別例を示す回路図。 電圧変換部の構成の一変形例を示すブロック図。 主基板電源制御部の構成の一例を示すブロック図。 主基板電源制御部の構成の一変形例を示すブロック図。 電源ユニットの入出力コネクタの接続形態を示す説明図。

以下、本発明の実施の形態を、図面に示す実施例を参照して説明する。ここでは遊技機と
して、いわゆるセブン機と呼ばれるタイプの第一種パチンコ機（弾球遊技機）を例に取り
、その構造について図１〜図３を参照して説明する。

パチンコ機１の前面部は、本体枠２と、中枠３と、前面枠４と、上皿部５と、下皿部６と
、施錠装置７とから構成されている。本体枠２は、木製の板状体を略長方形の額縁状に組
立て固着したものである。中枠３は、全体がプラスチック製で、枠体部（図示略）と下板
部（図示略）とを有し、本体枠２に対して開閉可能に軸支されている。中枠３の右端中央
には施錠装置７が設けられ、施錠装置７は、正面視すると鍵穴を備えた略長方形状を呈し
、前面枠４を閉鎖した場合に施錠するためのものである。
ここで枠体部は、上端から下方へ中枠３全体の略２／３程度に略長方形の額縁状に形成
され、上端部には、前面枠４の略三角形状の枠飾りＬＥＤ用レンズ４ｃ，４ｅに対応して
、左側に賞球表示ＬＥＤ（図示略）及び賞球表示ＬＥＤ基板４ｄ（図４参照）が、右側に
ストップ表示ＬＥＤ（図示略）及びストップ表示ＬＥＤ基板４ｆ（図４参照）が配設され
ている。

また、下板部は、下端から上方へ中枠３全体の略１／３程度を占め、左端には、上皿部５
に形成されたスピーカー面５ａに対応すべく、遊技状態に応じた効果音その他の音（音声
）を発生させるスピーカー４００ａ（図４参照）が配設され、略中央には、遊技球を発射
する発射装置ユニット８（図３参照）に対し、上皿部５に貯留された遊技球を供給する供
給装置等（図示略）が設けられている。
さらに、下板部の下方には、灰皿や玉抜きレバー等を備えた下皿部６が設けられ、下皿
部６の略中央には、パチンコ機１の内部から遊技球を排出するための排出口６ａが開設さ
れ、右端に発射装置ユニット８（図３参照）を操作する発射ハンドル９が設けられている
。また、この発射ハンドル９には、遊技者がタッチしていることを検出するタッチスイッ
チ９ａが装着され、その近傍には、発射停止を一時的に指令する発射停止スイッチ９ｂが
配置されている。

前面枠４は、全体がプラスチック製であり、遊技盤１０（図２参照）を前方から視認する
べく、遊技盤１０に形成された遊技領域１１（図２参照）の形状に対応して上側が略円弧
状を呈し、全体が略弾丸形状に開設された開口部４ａを有している。そして、その裏面に
は、開口部４ａに応じてガラス板が嵌められた略長方形状のガラス枠（図示略）が装着さ
れている。また、この前面枠４は、パチンコ機１の前面全体の約２／３のサイズを占め、
中枠３の左端に軸着され開閉可能に形成されている。さらに、上端部には、枠飾りランプ
用レンズ４ｂも設けられ、このレンズ４ｂ内部には、開口部４ａ上端の円弧部分に沿って
、枠飾りランプ基板４ｇ（図４参照）及び複数個の遊技効果ランプ（図示略）が配設され
ている。

上皿部５は、前面枠４の下側で、中枠３の左端に軸着され開閉可能に形成されている。皿
外縁部５ｂには、玉抜きボタンや遊技球の貸出・返却ボタン等が配設されている。また、
上皿部５には、パチンコ機１の内部から遊技球を排出するための排出口５ｃが開設されて
いる。左端には、複数の長孔を有するスピーカー面５ａが形成され、その裏面には、音量
スイッチ基板１２（図４参照）が設けられている。パチンコ機１の左端側には、プリペイ
ドカードユニット１３が装着されている。

次に、本実施例の遊技盤１０の表面構造について図２を参照して説明する。遊技盤１０は
、略長方形の木製の板状体であって中枠３（図１参照）に保持されるとともに、後述する
裏機構盤１０２（図３参照）によりその背面側が覆われている。遊技盤１０には、遊技盤
１０の表面に設けられた外レール１４と内レール１５とにより略円形状の遊技領域１１が
形成され、遊技領域１１内には、特別図柄表示装置１６と、第一種始動口（普通電動役物
）１７と、変動入賞装置１８と、左入賞口１９、右入賞口２０、左下入賞口２１、右下入
賞口２２と、多数の障害釘２３と、一対のランプ風車２４、２５等が配設されている。

特別図柄表示装置１６は、遊技領域１１の略中央部に配置され、センター役物２６と、液
晶表示盤２７とを備えている。この液晶表示盤２７の映像画面は略長方形状を呈しており
、その表示画面上に１または複数の特別図柄（識別情報）を所定の方向に次々と変動させ
ながら表示した後、停止表示する特別図柄表示領域（識別情報表示領域）が形成されてい
る。すなわち、左特別図柄を表示する左特別図柄表示領域、中特別図柄を表示する中特別
図柄表示領域、及び右特別図柄を表示する右特別図柄表示領域が、略横一列に設定された
配置方向においてこの順序で並んで形成されている（図示略）。各特別図柄表示領域は、
これらの表示領域の配置方向と略直交する向き、この場合、上下方向に図柄変動方向が設
定され、その向きで変動しているように識別情報としての複数の図柄（特別図柄）が順次
表示されていく。

図２に戻り、この液晶表示盤２７は、遊技球が第一種始動口（普通電動役物）１７に入球
することにより、その映像画面の表示領域（図示略）に表示される各特別図柄をそれぞれ
変動させて停止表示させるものである。そして、例えば、図柄が「７、７、７」の３桁同
一図柄で揃って停止表示（確定表示）すると、変動入賞装置１８に配設された後述する大
入賞装置３１の大入賞口３１１が開放される。また、センター役物２６は、液晶表示盤２
７の前面周辺部に額縁状に突設して装着され、普通図柄表示装置３２と、特別図柄保留表
示ＬＥＤ１６ａとを備えている。

普通図柄表示装置３２は、センター役物２６の上部中央に配置され、７セグメント表示器
３２ａと、普通図柄保留表示ＬＥＤ３２ｂとを有している。７セグメント表示器３２ａは
、１〜９の奇数数字を変動表示させるもので、後述する左右の普通図柄作動ゲート３６、
３７のいずれかを遊技球が通過することにより変動して、所定時間経過後に１種類の奇数
数字が停止表示される。そして、例えば「７」で停止表示すると、第一種始動口（普通電
動役物）１７が所定時間（例えば、０．５秒）開放される。

前記センター役物２６の左右斜め下方には、普通図柄作動ゲート３６、３７がそれぞれ設
けられ、この左右の普通図柄作動ゲート３６、３７内に左、右普通図柄作動ゲート検知ス
イッチ３６ｓ、３７ｓ（図４参照）が配設されている。そして、遊技球の普通図柄作動ゲ
ート通過検知スイッチ３６ｓ、３７ｓのいずれかの通過により、普通図柄表示装置３２に
おける７セグメント表示器３２ａが変動表示する。

普通図柄保留表示ＬＥＤ３２ｂは、４個の丸形の赤色ＬＥＤで構成され、７セグメント表
示器３２ａの左右両側に近接して配置されている。これは、左右の普通図柄作動ゲート３
６、３７を通過した遊技球の数を４個まで保留とし、通過ごとに順次点灯しシフト表示す
るものである。次の７セグメント表示器３２ａの変動表示が開始するたびに、未始動回数
が消化され、１個の普通図柄保留表示ＬＥＤ３２ｂは消灯される。

特別図柄保留表示ＬＥＤ１６ａは、センター役物２６の上部であって、普通図柄表示装置
３２の左右両側に２個ずつに分けて並列状に配置され、４個の赤色ＬＥＤで構成されてい
る。これは、第一種始動口（普通電動役物）１７に入球した遊技球の数を４個まで保留と
し、入球ごとに順次点灯しシフト表示するものである。次の特別図柄の変動が開始するた
びに、未始動回数が消化され、１個の特別図柄保留表示ＬＥＤ１６ａは消灯される。

第一種始動口（普通電動役物）１７は、後述する変動入賞装置１８と一体化されたもので
、特別図柄表示装置１６におけるセンター役物２６の中央位置の下方に離れて配設されて
いる。第一種始動口（普通電動役物）１７は、いわゆるチューリップ式で左右に一対の翼
片部が開閉するべく形成され、その前面に飾りを備えて後述する基板３４に取り付けられ
ている。内部には、遊技球の通過を検知する第一種始動口（普通電動役物）入賞検知スイ
ッチ１７ｓ（図４参照）と、翼片部を作動させるための第一種始動口（普通電動役物）ソ
レノイド１７ｃ（図４参照）とが備えられている。この一対の翼片部が左右に開くと、遊
技球の入球可能な開放状態となり、一対の翼片部が閉じると、遊技球の入球困難な閉鎖状
態となる。

変動入賞装置１８は、上記第一種始動口（普通電動役物）１７の下方に配設されており、
前面側が略逆台形状に形成された基板３４に、大入賞装置３１と、左下入賞口２１と右下
入賞口２２とを備えている。ここで、大入賞装置３１は、略中央に形成され、帯状に開口
された大入賞口３１１と、この大入賞口３１１を開放・閉鎖する開閉板３１２と、この開
閉板３１２を開閉するための大入賞口ソレノイド３１３（図４参照）と、大入賞口３１１
に入賞した後に遊技球が通過する特定領域（Ｖ入賞口及び一般入賞口／図示略）と、連動
杆（図示略）と、入賞球を検知する入賞球検知スイッチ３１８（図４参照）と、裏箱（図
示略）と、大入賞口中継基板（図示略）とから主に構成されている。

また、左下入賞口２１は、第一種始動口（普通電動役物）１７の略真横の左側に配設され
て、内部に左下入賞口通過検知スイッチ２１ｓ（図４参照）が設けられている。そして、
この左下入賞口２１の下方には複数個の左下入賞口ＬＥＤ２２３〜２２５が左下入賞口Ｌ
ＥＤ基板２１ｆ（図４参照）に取り付けられ、飾りレンズによって被覆されている。さら
に、右下入賞口２２は、第一種始動口（普通電動役物）１７の略真横の右側に配設されて
、内部に右下入賞口通過検知スイッチ２２ｓ（図４参照）が設けられている。そして、こ
の右下入賞口２２の下方には複数個の右下入賞口ＬＥＤ２２０〜２２２が右下入賞口ＬＥ
Ｄ基板２２ｆ（図４参照）に取り付けられ、飾りレンズによって被覆されている。

次に、遊技盤１０の下方にはアウト口４８が設けられ、そのアウト口４８の下部にはバッ
ク球防止部材５８が設けられており、遊技領域１１に到達せず戻ってきた遊技球が再び発
射位置に戻ることを防止している。一方、ファール球防止部材５９は、内レール１５の先
端部に取り付けられ、返しゴム６０は、ファール球防止部材５９の位置とは略正反対側の
、遊技盤１０の右半分側の位置であって、外レール１４に沿って嵌合状に取り付けられて
いる。

変動入賞装置１８の左右斜め上方には、左入賞口１９及び右入賞口２０がそれぞれ配設さ
れている。そして、その内部にはそれぞれ、左入賞口通過検知スイッチ１９ｓ（図４参照
）、右入賞口通過検知スイッチ２０ｓ（図４参照）が設けられている。また、特別図柄表
示装置１６の左右斜め上方には、一対のランプ風車２４、２５がそれぞれ配設されている
。さらに、遊技領域１１の左右両端部には、一対のサイドランプ３８、３９がそれぞれ縦
円弧状で相対称状に配設されている。なお、多数の障害釘２３は、以上説明した各遊技装
置との位置バランスを考慮して、遊技領域１１にパチンコ遊技に適するべく、配設されて
いる。

次に、本実施例のパチンコ機１の裏面構造について図３を参照して説明する。前面枠４（
図１参照）は中枠３にあって、前面枠４の上下端の位置に設けられた一対のヒンジ１０１
により、開閉可能に支持されている。裏機構盤１０２は中枠３にあって裏機構盤１０２の
上下端の位置に設けられた一対のヒンジ１０３により、開閉可能に支持されている。遊技
盤１０（図２参照）は中枠３の表面側に着脱可能に取り付けられている。上端側にあるヒ
ンジ１０１の配設位置からみて左側には、タンク球切れ検知スイッチ１０４をタンク底部
に備えた賞球タンク１０５と、この賞球タンク１０５に接続されるタンクレール１０６と
が取り付けられている。また、タンクレール１０６の右側には、球抜きレバー１０７が設
けられ、その下流側には、補給球切れ検知スイッチ１０８が、さらに、その下流側には、
賞球払出装置１０９が配設されている。

続いて、遊技球の振り分け部１１０が賞球払出装置１０９の下流側に設けられている。タ
ンクレール１０６の下側には、特別図柄表示装置１６における液晶表示盤２７（図２参照
）を格納した蓋付きの裏ケース１１１が設けられ、この裏ケース１１１の下側には、後述
する主制御部１４０（図４参照）として、主制御基板３４０（図４参照）を格納した主制
御基板ケース１１２が設けられている。主制御基板ケース１１２の左側には、発射制御部
２０１ａ（図４参照）として発射装置制御基板２０１（図４参照）を格納した発射装置制
御基板ケース１１３、及び発射制御集合中継基板１１６が設けられている。裏機構盤１０
２の左下方部には、上述した発射装置ユニット８が、同じく右下方部には、枠制御部（払
出制御部）１５０（図４参照）として、補給球詰まり、下皿部満タン、主電源電圧異常、
発射停止、主制御基板通信異常、賞球モータ異常などを７セグメントＬＥＤで表示する枠
状態表示器１１７を備えた第一周辺制御基板（払出制御基板）３５０（図４参照）を格納
した枠制御基板ケース（払出制御基板ケース）１１８が設けられている。

一方、裏機構盤１０２の右上端部には、ヒューズボックス１１９、電源スイッチ１２０、
電源ターミナル基板１２１及び大当り、発射装置制御、球切れ、扉開放、賞球、球貸し用
等の遊技機枠用外部接続端子を備えた端子基板１２２が設けられている。また、外部から
の電力の供給を受けるための電源ケーブル１２３も端子基板１２２の下側に配設されてい
る。第一周辺制御基板３５０（図４参照）を格納した枠制御基板ケース１１８からは接続
ケーブル１２４が上方へ延出し、電源ケーブル１２５を備えたプリペイドカードユニット
１３に接続されている。また、裏機構盤１０２の略中央下端部には、下皿部用球通路部材
１２６が設けられている。

次に、本実施例のパチンコ機１の裏機構盤１０２における遊技球の払出機構について、上
記と重複する部分はあるが、図２７を参照して説明する。裏機構盤１０２の上部には、タ
ンク球切れ検知スイッチ１０４をタンク底部に備えた賞球タンク１０５と、この賞球タン
ク１０５に接続されるタンクレール１０６とが取り付けられている。また、タンクレール
１０６の中間位置には、補給球切れ検知スイッチ１０８が、さらに、その下流側には、賞
球払出装置１０９が配設されている。続いて、遊技球の振り分け部１１０が賞球払出装置
１０９の下流側に設けられている。タンクレール１０６の下流側には、下皿部満タンスイ
ッチ１２７が設けられ、ガイドレール１３１は、裏機構盤１０２の略中央下端部に設けら
れた下皿部用球通路部材１２６に連通している。また、裏機構盤１０２の右下部にはアン
プ基板１２８が取り付けられ、その外側にはリセットスイッチ１２９が設けられている。

次に、本実施例のパチンコ機１の電子制御装置１３０について、図４を参照して説明する
。まず、電子制御装置１３０は、主制御部１４０と、共通信号伝送経路である共有バス５
００ａにより、その主制御部１４０に接続された複数の副制御部、例えば枠制御部（払出
制御部（主として賞球の払出制御を行う賞球払出制御部））１５０、特別図柄制御部１６
０、ランプ制御部１７０及び音声制御部１８０を含んで構成されている。主制御部１４０
は、主制御基板３４０を備え、主制御部１４０以外の上記４つの制御部１５０、１６０、
１７０、１８０はそれぞれ、第一〜第四の周辺制御基板（副制御基板）として枠制御基板
３５０、特別図柄制御基板３６０、ランプ制御基板３７０、音声制御基板３８０を備えて
いる。

主制御基板３４０は、ＣＰＵ４０１（図９参照）を含む主回路部４００と、入出力回路部
５００とを備える。図１０に示すように、ＣＰＵ４０１はＣＰＵコア１４８０を備え、Ｒ
ＯＭ１４８２に格納された制御プログラムにより、ＲＡＭ１４８１をワークエリアとして
パチンコ機１全体の作動制御（すなわち、遊技の基本進行制御）を司る。また、ＲＯＭ１
４８２に記憶された当否判定プログラムにより、ＣＰＵ４０１が主体となって当否判断制
御を行う（当否判定手段）。

図４に戻り、入出力回路部５００には前記した共有バス５００ａが接続され、入出力回路
部５００からその共有バス５００ａへ、各制御部１５０、１６０、１７０、１８０へ処理
内容を指示する、指令信号たるコマンドデータを送信する。なお、主制御部１４０から各
制御部１５０、１６０、１７０、１８０へは、一方向形式でデータが伝送される。また、
各制御部１４０〜１８０には、電源受電基板４１０から電源ユニット４２０、さらには分
電基板（中継基板）４３０を介して電源が供給されており、後述する電源立上げ時のシス
テムリセット信号が分電基板（中継基板）４３０を介して全制御基板に送信される。

中継基板２００には、入賞球検知スイッチ３１８，１９ｓ〜２２ｓ等が接続され、中継基
板２００の出力端子は、主制御部１４０の入出力回路部５００と接続されている。また、
第一種始動口（普通電動役物）入賞検知スイッチ１７ｓ、普通図柄表示装置基板３２ｆ、
各種ソレノイド１７ｃ，３１３、右普通図柄作動ゲート通過検知スイッチ３７ｓ、左普通
図柄作動ゲート通過検知スイッチ３６ｓが主制御部１４０の入出力回路部５００に接続さ
れている。

枠用端子基板２００ａには、タッチスイッチ９ａ、発射停止スイッチ９ｂ、ヴォリューム
スイッチ２０２、タンク球切れ検知スイッチ１０４及び補給球切れ検知スイッチ１０８等
が接続され、枠用端子基板２００ａの出力端子は、枠制御部１５０の入出力回路部７００
と接続されている。

枠制御部（払出制御部）１５０は、主制御部１４０と同様の主回路部６００及び入出力回
路部７００を含んで構成され、入出力回路部７００において共有バス５００ａに接続され
ている。また、入出力回路部７００には、賞球払出装置１０９、発射装置制御基板２０１
等が接続されている。

特別図柄制御部１６０は、演算回路構成要素として、ＣＰＵ１６１と、ＲＡＭ１６２と、
ＲＯＭ１６３と、入出力ポート１６４と、ＶＤＰ（ビデオディスプレイプロセッサ）１６
６とを含み、それら演算回路構成要素はバス１６５により相互に接続して構成され、入出
力ポート１６４において共有バス５００ａに接続されている。入出力ポート１６４には、
液晶表示盤２７が接続され、ＣＰＵ１６１はＲＯＭ１６３に格納された制御プログラムに
より、ＲＡＭ１６２をワークエリアとして特別図柄表示装置１６（液晶表示盤２７）の作
動制御（すなわち、表示装置の表示制御）を行っている。

ランプ制御部１７０は、特別図柄制御部１６０と同様の演算回路構成要素１７１〜１７５
を含んで構成され、入出力ポート１７４において共有バス５００ａに接続されている。入
出力ポート１７４には、枠飾りランプ基板４ｇ、各種ランプ基板２６１ｆ、２６２ｆ、各
種ＬＥＤ基板４ｄ、４ｆ、２１ｆ、２２ｆ等が接続されている。これら各基板にランプあ
るいはＬＥＤが１又は複数個接続される。これらのランプ等はゲームの進行に対応して点
灯・消灯または点滅する。

音声制御部１８０は、特別図柄制御部１６０と同様の演算回路構成要素１８１〜１８５、
及びサウンドジェネレーター２０３を含んで構成され、入出力ポート１８４において共有
バス５００ａに接続されている。サウンドジェネレーター２０３は、格納された音声デー
タと音声出力モジュールとに基づいて、音量スイッチ基板１２を介して接続されたスピー
カー４００ａより、ゲームの進行に対応した各種の音声出力を行う。入出力ポート１８４
に接続された音量スイッチ基板１２は、図示しない音量スイッチの操作に伴い、出力音量
の設定を行うものである。

さらに、枠飾りランプ基板４ｇ等の各種ランプやサウンドジェネレーター２０３は、特別
図柄制御部１６０の制御による特別図柄の変動・停止表示態様、リーチ発生の有無、リー
チ表示態様（後述する）、特別遊技態様、及び遊技モード（確率変動、時短など）等に応
じてその態様は制御される。その制御指令の指令信号は、ランプ制御部１７０あるいは音
声制御部１８０を作動指令対象とする指令信号として、前記した共有バス５００ａを介し
て送信される。

なお、上述した特別図柄制御部１６０、ランプ制御部１７０及び音声制御部１８０は、主
制御部１４０や枠制御部１５０と同様の回路部から構成されるものとすることもできる。
すなわち、主回路部と入出力回路部とから構成されるものとし、内部にＲＯＭ、ＲＡＭが
内蔵されたＣＰＵを用いることもできる。

次に、賞球動作は、以下の順序で実行される。主制御部１４０は、遊技球が入賞球検知ス
イッチ３１８を通過したら１５個の賞球個数データを、第一種始動口（普通電動役物）入
賞検知スイッチ１７ｓを通過したら６個の賞球個数データを、それ以外の場合、例えば、
左右下入賞口２１、２２の通過検知スイッチ２１ｓ、２２ｓの通過を検知した場合などに
おいては、１０個の賞球個数データを、枠制御部１５０に対してその検知順に、枠制御部
１５０を作動指令対象とする指令信号として、前記した共有バス５００ａを介して送信す
る。（すなわち、固有賞球数はここでは、６個、１０個あるいは１５個である。）枠制御
部１５０は、主制御部１４０からの賞球個数データを受け取り、賞球払出信号の送信によ
り賞球払出装置１０９を作動させる。

また、主制御部１４０は、上述の各種検知スイッチの出力に基づいて遊技状態を判断し、
また、その遊技状態に基づいて当否判定を行うとともに、判定内容に応じて対応する図柄
表示態様で画像表示制御を行うためのデータを読み込む。例えば、主制御部１４０は、第
一種始動口（普通電動役物）入賞検知スイッチ１７ｓ、入賞球検知スイッチ３１８等の検
知結果や、特別図柄当否判定乱数の取得値などを使用して、遊技が行われていない客待ち
の状態、遊技は行われているが始動入賞がない状態（変動準備状態）、始動入賞があった
状態、及び特別遊技状態なども判断する。また、始動入賞が検知されると後述する乱数値
に基づいて当否判定が行われ、その判定結果に基づいて特別図柄の変動（リーチ表示態様
を含む）、または確定などの表示態様制御のためのデータが読み込まれる。このデータは
、特別図柄制御部１６０を作動指令対象とする指令信号として、前記した共有バス５００
ａを介して送信される。

次に、主制御部１４０により実行されるメインジョブについて図５を参照して説明する。
これは、図１０に示す主制御部１４０のＲＯＭ４８２に格納されたプログラムに基づき、
ＣＰＵ４０１により実行されるジョブの一例である。すなわち、スタックポインタをＲＡ
Ｍ４８１の所定のアドレスに設定した後（Ｓ１０）、初期化終了の判定が行われる（Ｓ２
０）。初期化が終了していれば（Ｓ２０：ＹＥＳ）、ＬＥＤジョブ（Ｓ３０）からスイッ
チジョブ（Ｓ７０）までのジョブが実行される。また、初期化が終了していなければ（Ｓ
２０：ＮＯ）、初期化ジョブ（Ｓ１９０）が実行される。

ＬＥＤジョブ（Ｓ３０）においては、普通図柄及び普通図柄未始動回数の表示態様データ
や、特別図柄未始動回数の表示態様データなどが出力される。等速乱数ジョブ（Ｓ４０）
では、後述するＲＡＭ４８１の特別図柄当否判定乱数メモリや汎用カウントメモリなどが
更新される。非等速乱数ジョブ（Ｓ５０）では、外れ普通図柄乱数メモリ（図示略）が更
新される。なお、汎用カウントメモリ（図示略）は、例えばユーザーリセットごとの「０
」〜「２５５」の値の作成や、コマンドジョブ、飾りジョブの実行などに使用される。

また、音声ジョブ（Ｓ６０）では、音楽や音声に関するデータの読み込みが行われ、スイ
ッチジョブ（Ｓ７０）では、各種検知スイッチの読み込みが行われる。すなわち、左右入
賞口通過検知信号などの各種信号が中継基板２００を介して主制御部１４０に、発射停止
検知信号、タッチ検知信号、ヴォリューム検知信号などの各種信号が枠用端子基板２００
ａを介して枠制御部１５０にそれぞれ取り込まれ、また、第一種始動口（普通電動役物）
入賞検知スイッチ１７ｓから第一種始動口入賞検知信号、大入賞装置３１から入賞球検知
信号、及び普通図柄作動ゲート通過検知信号が主制御部１４０に取り込まれる。

さらに、カウント検知スイッチ、カウント検知及び特定領域通過検知スイッチ等のスイッ
チ３１８（図４参照）に異常があるか否かが判定され（Ｓ８０）、異常がなければ（Ｓ８
０：ＹＥＳ）、特別図柄メインジョブ（Ｓ９０）から音声ジョブ（Ｓ１１０）までのジョ
ブが実行される。また、異常（球詰まりや断線など）があれば（Ｓ８０：ＮＯ）、エラー
ジョブ（Ｓ１３０）が実行される。

特別図柄メインジョブ（Ｓ９０）においては、主制御部１４０と特別図柄制御部１６０と
が協調して動作するために必要なデータに関するジョブが実行される。また、普通図柄メ
インジョブ（Ｓ１００）では、普通図柄及び普通図柄未始動回数の表示態様データの読み
込みが行われる。音声ジョブ（Ｓ１１０）では、遊技状態に応じた音声のデータが出力さ
れる。

この後、各フラグ状態がバックアップメモリにセットされ（Ｓ１４０）、賞球信号ジョブ
（Ｓ１５０）、情報信号ジョブ（Ｓ１６０）、コマンドジョブ（Ｓ１７０）、及び残余時
間ジョブ（Ｓ１８０）が実行される。賞球信号ジョブ（Ｓ１５０）においては、賞球払出
しに関するデータの読み込みや出力が行われ、情報信号ジョブ（Ｓ１６０）では、他の制
御部への情報出力に必要なデータの読み込みが行われる。さらに、コマンドジョブ（Ｓ１
７０）では、特別図柄管理のためのコマンドの出力が行われ、残余時間ジョブ（Ｓ１８０
）では、非等速乱数の呼出しや、汎用乱数メモリの更新が行われる。

次に、上記メインジョブの一連の流れの中で実行される、始動入賞（第一種始動口（普通
電動役物）１７への入賞）時の当否判定ジョブに関して図６を参照して説明する。なお、
これらのジョブで使用する各種メモリは、図４に示す主制御部１４０のＲＡＭ４８１に格
納され、代表的なもの（４８１ａ〜４８１ｍ）を図７に示す。

まず、Ｓ２００において始動入賞があったか否かを確認し、ＹＥＳであれば、Ｓ２１０に
おいて特別図柄保留数メモリ４８１ｂ（図７参照）に記憶されている保留数（未始動回数
）を１インクリメントする。この保留数（未始動回数）が一定値（本実施例では「４」）
を超えていれば、その始動入賞は無効となり、Ｓ２５０へスキップする。また、一定値内
の保留数（未始動回数）であれば、Ｓ２３０において、特別図柄当否判定乱数（以下、当
否用乱数、又は判定乱数ともいう）を発生させ（プログラムを発生させても、所定の乱数
発生回路を用いてもいずれでもよい（当否用乱数発生手段））、読み込んだ判定乱数値を
、Ｓ２４０において、特別図柄当否判定乱数メモリ４８１ａ（図７参照：以下、判定乱数
メモリともいう）に記憶する。このメモリは、読み込んだ判定乱数値を始動入賞の時系列
にシフトメモリ形式で記憶している。

次に、Ｓ２５０において、判定乱数メモリ４８１ａ（図７参照）から記憶している最も古
い先頭の判定乱数値を読み出す。そして、Ｓ２６０において、大当り番号メモリ４８１ｇ
（図７参照）から大当り番号（当り用判定値）を読み出し、Ｓ２７０において、上記判定
乱数値との比較を行い、両者が一致していれば大当り判定となり、一致していなければ外
れ判定となる。大当り判定の場合には、Ｓ２８０に進み、大当り図柄決定乱数（識別情報
決定用乱数）を発生させ、これを読み込んでその決定乱数値を大当り図柄決定乱数メモリ
４８１ｃ（図７参照）に記憶する（Ｓ２９０）。なお、大当り図柄決定乱数の読み込みは
、始動入賞時に当否用乱数と同時に読み込まれているが、当り判定決定と同時に、あるい
は当り判定決定後所定の時間後に読み込むものとしてもよい。また、Ｓ３００において、
「大当り」という判定結果（本実施例では「１」）を判定結果メモリ４８１ｉ（図７参照
）に記憶する。なお、大当り図柄決定乱数と同時にリーチ態様決定乱数を発生させ、これ
を読み込んでその決定乱数値をリーチ態様決定乱数メモリ４８１ｊ（図７参照）に記憶し
ている（Ｓ２９５）。

この大当り図柄決定乱数値で指定される特別図柄は、特別図柄制御部１６０のＲＯＭ１６
３（図４参照）に格納されている特別図柄画像データに基づいて、液晶表示盤２７（図２
参照）に、変動表示状態を経た後、定められた配列態様で表示される（例えば、「７、７
、７」の３桁同一図柄の配列態様）。なお、上記特別図柄画像データを大当り図柄決定乱
数値と対応付けて識別情報決定用値として主制御部１４０のＲＡＭ４８１（図１０参照）
に記憶しておき、読み込んだ大当り図柄決定乱数値と識別情報決定用値とを比較すること
で停止表示する図柄を決定するものとしてもよい。

さらに、リーチ態様決定乱数値で指定されるリーチ表示態様は、特別図柄制御部１６０の
ＲＯＭ１６３（図４参照）に格納されたリーチ表示態様画像データに基づいて、液晶表示
盤２７（図２参照）に、変動表示状態を経た後、定められたリーチ態様で表示される。な
お、この場合も、上記リーチ表示態様画像データをリーチ態様決定乱数値と対応付けてリ
ーチ態様決定用値として、主制御部１４０のＲＡＭ４８１（図１０参照）のリーチ態様決
定用値メモリ４８１ｋ（図７参照）に記憶しておき、読み込んだリーチ態様決定乱数値と
リーチ態様決定用値とを比較することで表示するリーチ態様を決定するものとしてもよい
。

一方、外れ判定となった場合は、Ｓ２７０からＳ３１０に進み、外れリーチジョブを行う
かどうかを乱数により決定する。すなわち、Ｓ３１０において、リーチ態様決定乱数を発
生させ、これを読み込み、他方、Ｓ３２０において、リーチ番号メモリ４８１ｈ（図７参
照）に記憶されているリーチ番号を読み出す。Ｓ３３０において、両者が一致していれば
外れリーチジョブに、一致していなければ通常外れジョブとなる。

外れリーチジョブの場合は、Ｓ３４０へ進み、少なくとも揃えるべき２つの特別図柄（例
えば、３種類の特別図柄のうち、左図柄と右図柄）を、外れリーチ図柄決定乱数（また、
左図柄の乱数を参照し、それに右図柄を一致させるようにしてもよい）を使用して決定し
（Ｓ３４０）、外れリーチ図柄番号メモリ４８１ｌ（図７参照）に記憶する（Ｓ３５０）
。また、Ｓ３６０において、外れ中図柄を乱数により同様に決定し、Ｓ３７０において決
定した乱数値を外れ中図柄番号メモリ４８１ｆ（図７参照）に記憶する。また、Ｓ３８０
において、「外れリーチ」という判定結果（本実施例では「２」）を判定結果メモリ４８
１ｉ（図７参照）に記憶する。一方、通常外れジョブの場合は、Ｓ３９０に進み、各特別
図柄（例えば、左図柄、右図柄及び中図柄）をそれぞれ乱数により決定し、決定した各乱
数値をそれぞれ対応する外れ図柄番号メモリ４８１ｄ、４８１ｅ、４８１ｆに記憶する（
Ｓ３９０〜Ｓ４４０）。また、Ｓ４５０において、「通常外れ」という判定結果（本実施
例では「３」）を判定結果メモリ４８１ｉ（図７参照）に記憶する。

次に、上記メインジョブの一連の流れの中で実行される、特別図柄メインジョブの概略の
流れを図８を参照して説明する。まず、Ｓ５００において、第一種始動口（普通電動役物
）１７への遊技球の入賞に基づき、特別図柄表示装置１６における液晶表示盤２７（図２
参照）上で各特別図柄の変動表示を開始させる。例えば、左右及び中図柄を上から下、下
から上へスクロール変動させる。

次いで、Ｓ５１０において、判定結果メモリ４８１ｉ（図７参照）から図６に示す当否判
定ジョブで得られた各入賞に対する判定結果を読み出す。具体的には、大当り判定（「１
」）の場合は（Ｓ５２０：ＹＥＳ）、Ｓ５８０に進み、上述したリーチ態様決定乱数値に
対応するリーチ態様決定用値メモリ４８１ｋに記憶されているリーチ態様決定用値を読み
出し、さらにＳ６００に進み、大当り番号（識別情報決定用値）を大当り番号メモリ（決
定用値記憶手段）４８１ｇ（図７参照）から読み出し、Ｓ６１０に進んで、例えば左図柄
及び右図柄を同一図柄に揃えて所定のリーチ表示態様を経た後に、中図柄を左図柄及び右
図柄と同一図柄に揃えて停止表示させ確定させる。

一方、外れリーチ判定（「２」）の場合は（Ｓ５３０：ＹＥＳ）、Ｓ５７０に進み、上述
した外れリーチ図柄番号メモリ４８１ｌ（図７参照）から外れリーチ図柄番号と、外れ中
図柄番号メモリ４８１ｆ（図７参照）から外れ中図柄番号とを読み出す。そして、Ｓ５７
１において、読み出した外れリーチ図柄番号と外れ中図柄番号とを比較し、それらの差異
に基づき外れリーチ態様を決定する（Ｓ５７２）。具体的には、Ｓ５７１において、それ
らの番号の差（すなわち、例えば左図柄と中図柄との差）を算出し、その差に基づいて外
れリーチ態様メモリ４８１ｍから外れリーチ態様データを読み出す。例えば、差が「−１
」の場合（すなわち、例えば中図柄が左図柄の１つ前の図柄となる場合）、複数種類（例
えば３種類）の外れスーパーリーチの中から１種が選択され（例えば、所定の乱数取得に
より選択することができる）、読み出される。その後、例えば、左図柄及び右図柄を同一
図柄に揃えて所定のリーチ表示態様を経た後に、中図柄を他の図柄とは異なる図柄で停止
表示させ確定させる。

また、通常外れ判定（「３」）の場合は（Ｓ５４０）、Ｓ５５０に進み、外れ各図柄番号
を外れ番号メモリ４８１ｄ、４８１ｅ、４８１ｆ（図７参照）からそれぞれ読み出し、Ｓ
５６０に進んで、各特別図柄を（例えば、左図柄、右図柄及び中図柄）、相互にずれたタ
イミングで停止表示させ確定させる。なお、通常外れ判定の場合も、表示態様を「すべり
表示」等により種々の態様に変化させることも可能で、この場合、その表示態様画像デー
タを上記リーチ態様決定乱数値と対応付けて通常外れ表示態様決定用値として、主制御部
１４０のＲＡＭ４８１（図１０参照）の通常外れ表示態様決定用値メモリ（図示略）に記
憶しておき、読み込んだリーチ態様決定乱数値と通常外れ表示態様決定用値とを比較する
ことで表示する通常外れ態様を決定するものとしてもよい。

次に、大当り判定により、液晶表示盤２７（図２参照）には所定の配列態様で特別図柄が
確定表示され（例えば、「７、７、７」の３桁同一図柄の配列態様）、その後、特別遊技
が実行される（特別遊技状態もしくは大当り遊技状態）。特別遊技状態においては、まず
、大入賞装置３１（図２参照）の開閉板３１２が開放状態となり、大入賞口３１１への遊
技球の入賞が遊技者にとって優位な遊技球受入状態となる。

この特別遊技状態においては、大入賞装置３１は、終了条件が成立するまで遊技球受入状
態が継続される。例えば、開放状態が所定時間ｔ１（例えば３０秒）経過したとき、もし
くは入賞球検知スイッチ３１８（図４参照）に所定数ｎ１（例えば１０個）の入賞が検知
されたときに終了条件が成立し、遊技球受入状態が一旦終了して、開閉板３１２が閉鎖状
態となって１ラウンドが終了する。この開閉板３１２が閉鎖されて所定時間ｔ２（例えば
０．５秒）が経過した後に、所定の継続条件（図示しない特定領域への通過）が成立して
いれば、再び開閉板３１２が開放状態となり大入賞装置３１が遊技球受入状態となる。な
お、このような終了条件までを１ラウンドとする遊技球受入状態は、所定の最高継続ラウ
ンド数（本実施例では１６ラウンド）まで繰り返し継続される。また、終了条件成立時に
継続条件が不成立の場合は、特別遊技状態がそのラウンドで終了（いわゆるパンク）する
ものとなっている。

なお、パチンコ機１においては、大当り判定により特別図柄表示装置１６の液晶表示盤２
７（図２参照）に停止表示された特別図柄の種類に基づき、上記特別遊技状態の終了後、
次の大当りまで当否判定の確率（大当り確率）を変更（向上）させる確率変更手段が備え
られている。具体的には、予め記憶されている上記大当り図柄決定乱数値が、確率変更用
乱数値と非確率変更用乱数値とから構成され、各乱数値の取得に応じて確率変更用図柄又
は非確率変更用図柄が停止表示される。その停止表示された図柄が確率変更用図柄の場合
、上記特別遊技状態終了後、次の大当りまで当否判定の確率（大当り確率）が通常の約４
〜５倍に向上するものとされている。

以下、上記主制御部１４０の構成について説明する。図４に示したように、主制御部１４
０は主制御基板３４０により構成され、その主制御基板３４０には、図９にも示す通り、
ＣＰＵ４０１を含む主回路部４００と、入出力回路部５００とが形成されている。以下に
、主回路部４００と入出力回路部５００とを順に説明する。

まず、主回路部４００は、図９に示すように、ＣＰＵ４０１、発振部１４１０、リセット
回路部１４５０、Ｉ／Ｏデコード回路部１４２０、データバス安定化部１４１１、及び第
１外部入力回路部１４３０を有している。以下、これら主回路部４００の構成要素につい
て説明する。

ＣＰＵ４０１は、図１０に示すように、ＣＰＵコア１４８０、内蔵ＲＡＭ１４８１、内蔵
ＲＯＭ１４８２、メモリ制御回路１４８３、クロック発生器１４８４、アドレスデコーダ
１４８５、ウオッチドッグタイマ１４８６、カウンタ／タイマ１４８７、パラレル入出力
ポート１４８８、リセット／割り込みコントローラ１４８９、外部バスインターフェース
１４９０、出力制御回路１４９１を備える。発振部１４１０は、図１１に示すように水晶
発振モジュール１４０４を備えている。

リセット回路部１４５０は、図１１に示すように初期化リセット信号生成部（電源投入時
用初期化信号生成部）１４１２と、ユーザーリセット信号生成部（定常制御用初期化信号
生成部）１４１３とを有している。初期化リセット信号生成部１４１２には、汎用初期化
リセット信号生成部（汎用初期化信号生成部）１４１８と、ＣＰＵ用初期化リセット信号
生成部（ＣＰＵ用初期化信号生成部）１４１４とが備えられている。初期化リセット信号
生成部１４１２の汎用初期化リセット信号生成部１４１８は、電源入力コネクタ１４４５
、リセット入力保護抵抗１４５１、シュミットトリガインバータＩＣ１４５２，１４５４
、フィルタ回路１４５３、ＮＡＮＤゲート１４５５、ＮＯＲゲートＩＣ１４５８、及びカ
ウンタＩＣ１４５６，１４５７を含んで構成されている。また、ＣＰＵ用初期化リセット
信号生成部１４１４は、フリップフロップＩＣ１４６７、シュミットトリガインバータＩ
Ｃ１４５９、カウンタＩＣ１４６０、及びＮＯＲゲートＩＣ１４６１を含んで構成されて
いる。さらに、ユーザーリセット信号生成部１４１３はフリップフロップ回路部１４６２
、カウンタＩＣ１４６３、シュミットトリガインバータＩＣ１４６４，１４６６、カウン
タＩＣ１４６５を含んで構成されている。

Ｉ／Ｏデコード回路部１４２０は、図１２に示すように、デバイス選択信号生成部１４１
５、ゲート信号生成部１４１６を有している。デバイス選択信号生成部１４１５は、ＮＯ
ＲゲートＩＣ１４２２、デコーダＩＣ１４２３，１４２４及び抵抗アレー１４２１、１４
２８を備える。また、ゲート信号生成部１４１６は、ＮＯＲゲートＩＣ１４２５、ＮＡＮ
ＤゲートＩＣ１４２６、フリップフロップＩＣ１４２７、抵抗アレー１４２９及びシュミ
ットトリガインバータＩＣ１４０５を備えている。また、データバス安定化部１４１１は
、抵抗アレー１４０３とバッファＩＣ１４０２を有している。

第１外部入力回路部１４３０は、図１３に示すように、入力コネクタ部１４４０、スイッ
チドライバ１４３２、信号整合部１４３３、標準化信号安定化部１４３４及び抵抗アレー
１４３１を有している。入力コネクタ部１４４０は、枠用コネクタ１４４１と遊技盤用コ
ネクタである第１特別図柄始動スイッチ用コネクタ１４４２、第２特別図柄始動スイッチ
用コネクタ１４４３及び普通図柄始動スイッチ用コネクタ１４４４を有している。標準化
信号安定化部１４３４は複数の抵抗により構成され、信号整合部１４３３は複数の抵抗と
コンデンサとにより構成される。

次に、主回路部４００のＣＰＵ４０１、発振部１４１０及び各回路部１４１１，１４２０
，１４３０，１４５０等の機能を説明する。図１１〜１３に示すＣＰＵ４０１の各端子は
、以下のように分類される。
（１）アドレス部
Ａ０〜Ａ１５：１６ビットアドレスバス出力端子。
（２）データ部
Ｄ０〜Ｄ７：８ビットの双方向性データバス端子。
（３）システム制御部
ＸＭ１：マシンサイクル１を示す信号の出力端子。
ＸＭＲＥＱ：メモリ空間へのリクエスト信号の出力端子。
ＸＩＯＲＱ：Ｉ／Ｏ空間への入出力リクエスト信号の出力端子。
ＸＷＲ：データバスがライトサイクルであることを示す信号の出力端子。
ＸＲＤ：データバスがリードサイクルであることを示す信号の出力端子。
ＸＲＦＳＨ：リフレッシュ信号の出力端子。
（４）ＣＰＵ制御部
ＸＨＡＬＴ：ホールト信号の出力端子。
ＸＩＮＴ：マスカブル割り込み要求信号の入力端子。
ＸＮＭＩ：マスク不可能な割り込み要求信号の入力端子。
ＸＳＲＳＴ：システムリセット信号の入力端子。
ＸＳＲＳＴＯ：システムリセット信号の出力端子。
ＸＵＲＳＴ：ユーザーリセット信号の入力端子。
ＩＥＯ／ＳＣＬＫＯ：デージーチェーン信号、分周クロックの兼用出力端子。
ＰＲＧ：ＣＰＵをＰＲＯＭモードに設定する入力端子。
ＭＯＤＥ：ＣＰＵの動作モードの状態を示す出力端子。
（５）Ｉ／Ｏ部
ＣＬＫ／ＴＲＧ２・ＣＬＫ／ＴＲＧ３：外部クロック／タイマトリガ信号の入力端子。
ＺＣ／ＴＯ０・ＺＣ／ＴＯ１：内蔵ＣＴＣ信号の出力端子。
ＰＡ０〜ＰＡ７：８ビットのパラレルＩ／Ｏ端子。
ＰＢ０／ＸＣＳＩＯ０〜ＰＢ３／ＸＣＳＩＯ３：４ビットのパラレルＩ／Ｏポート、外部
デバイスのチップセレクト用の兼用端子。
（６）クロック部
ＥＸＴＡＬ１・ＥＸＴＡＬ２：水晶振動子接続端子。
ＣＬＫＯ：システムクロック信号の出力端子。ＥＸＴＡＬ１／ＥＸＴＡＬ２端子の入力信
号周波数を１／２分周して得られたデューティ５０％の方形波が出力される。
（７）電源部
ＶＤＤ１・２：電源（＋５Ｖ）端子。
ＶＳＳ１・２：電源（ＧＮＤ）端子。
ＶＢＢ：内蔵ＲＡＭ１４８１のバックアップ端子。
（８）その他
ＮＣ：ノンコネクション端子。

このＣＰＵ４０１は、図１０に示す内蔵ＲＯＭ１４８２に書き込まれたプログラムに基づ
き、内蔵ＲＡＭ１４８１をワークエリアとして使用する。さらに、ＣＰＵ４０１は、電源
遮断時において、内蔵ＲＡＭ１４８１の内容をＶＢＢ端子に接続された電圧保持部により
保持するＲＡＭバックアップ機能と、プログラム認証機能及び指定エリア外プログラム実
行禁止機能などの不正防止機能を備えている。プログラム認証機能とは、電源投入時にＣ
ＰＵ４０１を初期化するための初期化信号が入力された際に、プログラムを基に計算され
た認証コードが正しいかどうかのチェックを行い、認証コードが正しくない場合はプログ
ラムの実行を停止する機能である。また、指定エリア外プログラム実行禁止機能とは、予
め定められたアドレス範囲外でのプログラムの実行を禁止する機能である。

ＣＰＵ４０１においては、暴走防止のため、一定周期で割込みリセットが行われる。暴走
の原因としては、過剰なノイズの侵入等が挙げられる。また、本実施例のＣＰＵ４０１に
おいては、Ｉ／ＯマップドＩ／Ｏ方式のデコードが行われており、ＸＩＯＲＱ端子が使用
され、ＸＭＲＥＱ端子は使用されない。しかし、デコードにメモリマップドＩ／Ｏ方式を
採用し、ＸＭＲＥＱ端子を使用することも可能である。

図１１に示す発振部１４１０の水晶発振モジュール１４０４は、ＣＰＵ４０１の動作クロ
ック信号を出力している。この動作クロック信号は、ＣＰＵ４０１のＥＸＴＡＬ１端子に
入力される。なお、水晶発振モジュール１４０４の代わりに水晶発振子を用い、この水晶
発振子をＥＸＴＡＬ１・２端子の間に接続し、ＣＰＵ４０１のクロック発生器１４８４（
図１０参照）による発振クロックの生成も可能である。しかし、本実施例では、水晶発振
モジュール１４０４を用い、それをＣＰＵ４０１のＥＸＴＡＬ１端子に接続しているので
、水晶発振子とクロック発生回路との整合を図る必要がない。

図１１に示すリセット回路部１４５０においては、汎用初期化リセット信号生成部１４１
８にて汎用初期化リセット信号が生成され、ユーザーリセット信号生成部１４１３にてユ
ーザーリセット信号が生成される。

汎用初期化リセット信号生成部１４１８は、外部から電源入力コネクタ１４４５を介して
入力されたシステムリセット信号（以下、パワーオンリセット信号ともいう）に基づき、
汎用初期化リセット信号をＣＰＵ用初期化リセット信号生成部１４１４や入出力回路部５
００（図９参照）に出力する。ＣＰＵ用初期化リセット信号生成部１４１４は、外部から
外部入力コネクタ１４４５を介して入力されたシステムリセット信号に基づき、ＣＰＵ４
０１のＸＳＲＳＴ端子にＣＰＵ用初期化リセット信号を出力する。ＣＰＵ用初期化リセッ
ト信号は、ＣＰＵ４０１の電源安定が行われた時点で、一定時間Ｈレベルを維持し、その
後一旦Ｌレベルとなってから、更にＨレベルに変化するパルス信号である。このＣＰＵ用
初期化リセット信号が生成されることで、ＣＰＵ４０１においては、電源信号に影響され
ずに、電源投入時の初期化が確実に行われる。

ユーザーリセット信号生成部１４１３は、ＣＰＵ４０１のＸＭ１端子の出力信号とシステ
ムリセット信号を基に、ＣＰＵ４０１のＸＵＲＳＴ端子にユーザーリセット信号を出力す
る。つまり、ユーザーリセット信号生成部１４１３は、ＣＰＵ４０１のＸＭ１端子の出力
信号がＬレベルとなるのに基づいてカウント動作を行い、ＣＰＵ４０１に一定周期のパル
ス信号であるユーザーリセット信号を供給する。

図１２に示すＩ／Ｏデコード回路部１４２０は、ＣＰＵ４０１からのアドレス信号を復号
して、デバイス選択信号（ＣＳ０〜ＣＳ６）とゲート信号（Ｇ）とを入出力回路部５００
（図９参照）へ出力する。デバイス選択信号（ＣＳ０〜ＣＳ６）は、外部機器を選択する
信号であり、ゲート信号（Ｇ）は、デバイス選択信号（ＣＳ６）を有効化する信号である
。なお、デバイス選択信号（ＣＳ０〜ＣＳ６）は、出力用デバイス選択信号（ＣＳ０〜Ｃ
Ｓ５）と入力用デバイス選択信号（ＣＳ６）を含んでいる。

出力用デバイス選択信号（ＣＳ０〜ＣＳ５）は、ＣＰＵ４０１が入出力回路部５００（図
９参照）へのデータの書込み状態にある場合で、且つ、ＰＢ０／ＸＣＳＩＯ０端子の範囲
アドレスが指定され、Ａ０〜Ａ４端子から予め定められたアドレス信号の出力があった場
合に、デコーダＩＣ１４２３からフリップフロップＩＣ１５１１〜１５６１に出力される
。つまり、ＣＰＵ４０１のＤ０〜Ｄ７端子のデータがデータバスを介して入出力回路部５
００（図９参照）へ出力されると、出力用デバイス選択信号（ＣＳ０〜ＣＳ５）が図１８
に示す出力ポート１３９０（後述する）に送信され、フリップフロップＩＣ１５１１〜１
５６１の１Ｄ〜８Ｄ端子にデータが入力される。なお、アドレス信号はＩ／Ｏデコード回
路部１４２０にて出力用デバイス選択信号（ＣＳ０〜ＣＳ５）に復号され、これが出力ポ
ート１３９０（図１８参照）に送信され、対応するフリップフロップＩＣのｃｌｏｃｋ端
子に入力される。

入力用デバイス選択信号（ＣＳ６）は、Ａ０〜Ａ４端子から予め定めたアドレス信号の出
力があり、かつＰＢ１／ＸＣＳＩＯ１端子から出力があった場合に、デコーダＩＣ１４２
４からバッファＩＣ１５７１（図１７参照）へ出力される。また、ゲート信号生成部１４
１６において、水晶発振モジュール１４０４から出力されている発振クロックと、ＣＰＵ
４０１のＸＲＤ端子とＸＩＯＲＱ端子の出力信号に基づき、ゲート信号（Ｇ）が生成され
、これもバッファＩＣ１５７１へ出力される。つまり、入力用デバイス選択信号（ＣＳ６
）とゲート信号（Ｇ）とがバッファＩＣ１５７１（図１７参照）に出力された場合に、バ
ッファＩＣ１５７１（図１７参照）のＹ１〜Ｙ８端子のデータがデータバスを介して、Ｃ
ＰＵ４０１のＤ０〜Ｄ７端子に入力される。なお、アドレス信号はＩ／Ｏデコード回路部
１４２０にて入力用デバイス選択信号（ＣＳ６）に復号され、これがバッファＩＣ１５７
１（図１７参照）のＧ１端子に入力される。

また、本実施例では、図１２に示すように抵抗アレー１４２１、１４２８、１４２９によ
り、入力端子側のインピーダンスが低減され、それぞれデバイス選択信号生成部の生成す
る出力選択信号、入力選択信号、ゲート信号生成部１４１６の生成するゲート信号への外
来ノイズ等の影響が抑制されている。なお、本実施例では、データバス（ＯＤ，Ｄ）が２
経路に別れている。これは、ＣＰＵ４０１と図１８に示すフリップフロップＩＣ１５１１
〜１５６１の間の負荷容量によるものであり、２経路に分ける必要がない回路構成として
もよい。

図１２に示すデータバス安定化部１４１１はＣＰＵ４０１と入出力回路部５００（図３参
照）を接続するデータバスの信号を安定させる。抵抗アレー１４０３はインピーダンスを
低減することでバスに入るノイズを軽減し、バッファ１４０２は２経路に別れたデータバ
スのうち、賞球、ランプ、表示及び音声の各コマンド出力回路部１５１０〜１５４０（図
３参照）へのバス（ＯＤ）の出力信号（ＯＤ０〜ＯＤ７）を増幅する。

ここで、図１３に示す第１外部入力回路部１４３０においては、ＣＰＵ４０１から要求さ
れた球検知スイッチ類の信号がＣＰＵ４０１に送信される。つまり、第１外部入力回路部
１４３０には、入力コネクタ部１４４０を介して各種スイッチ群が接続されており、ＣＰ
Ｕ４０１がスイッチ状態読込みの際に、各スイッチの状態が、スイッチドライバ１４３２
のＯ１〜Ｏ５端子とＶＯ端子とからＣＰＵ４０１へ送られる。なお、本実施例では、対応
付けられた球検知スイッチ類の個数に合わせて、スイッチドライバ１４３２の６つの出力
端子（Ｏ１〜Ｏ５端子、ＶＯ端子）が使用されている。これら６つの端子は、ＣＰＵ４０
１で割り当てられた６つのポート（ＰＡ０〜ＰＡ５）に個々に対応している。また、本実
施例では、抵抗アレー１４３１により、ＰＡ０〜ＰＡ５端子のインピーダンスが低減され
、外来ノイズ等の影響が抑制されている。

図１３において入力コネクタ部１４４０からの信号は、標準化信号安定化部１４３４又は
信号整合部１４３３と、スイッチドライバ１４３２の内部回路との組合せによりノイズ除
去される。さらに、信号整合部１４３３においては、電圧調整もなされる。これは、入力
コネクタ部１４４０に繋がるスイッチ類のうち、送信先が分岐しているものがあり、主制
御基板３４０以外にも検知信号が送られていることに基づいている。つまり、そのスイッ
チに係る回路系の負荷は他のスイッチに比べて大きいため、その信号の特性は他の信号と
異なる。したがって、該当する信号線上に信号整合部１４３３を設けて、他の信号との整
合を図っている。なお、信号整合部１４３３の出力信号はスイッチドライバ１４３２のＶ
１端子に入力される。

次に、入出力回路部５００について説明する。図９に示すように、入出力回路部５００に
は、賞球コマンド出力回路部１５１０、ランプコマンド出力回路部１５２０、表示コマン
ド出力回路部１５３０、音声コマンド出力回路部１５４０、ソレノイド駆動回路部１５５
０、ＬＥＤ駆動・情報出力回路部１５６０、及び第２外部入力回路部１５７０が備えられ
ている。

上述の各回路部１５１０〜１５７０のうち、賞球コマンド出力回路部１５１０、ランプコ
マンド出力回路部１５２０、表示コマンド出力回路部１５３０、音声コマンド出力回路部
１５４０は、いずれも同様な回路構成を有している。したがって、本実施例では図面が冗
長になるのを避けるため、賞球コマンド出力回路部１５１０のみを図示し（図１４）、そ
の他の回路部１５２０，１５３０，１５４０については、図１４に符号を括弧書するのみ
として、これらの図示を省略する。つまり、各出力回路部１５１０，１５２０，１５３０
，１５４０は、各々フリップフロップＩＣ１５１１，１５２１，１５３１，１５４１と、
バッファＩＣ１５１２，１５２２，１５３２，１５４２と、ストローブ信号線バッファＩ
Ｃ１５１３，１５２３，１５３３，１５４３と接続コネクタ１５１４，１５２４，１５３
４，１５４４とを有している。

次に、図１５に示すソレノイド駆動回路部１５５０は、フリップフロップＩＣ１５５１と
、３つのランプ・ソレノイドドライバ１５５２〜１５５４と、そのランプ・ソレノイドド
ライバのＤｒａｉｎ端子に対しそれぞれ並列に接続されたフリーホイールダイオード１５
５５と、出力コネクタ１５５６とを備えている。

図１６に示すＬＥＤ駆動・情報出力回路部１５６０は、フリップフロップＩＣ１５６１、
トランジスタアレイ１５６２、ランプ・ソレノイドドライバ１５６３、継電部１５６５、
電力調整部１５６４、出力コネクタ１５５６、情報出力コネクタ１５６６を有し、またフ
リップフロップＩＣ１５５１もその構成の一部を担っている。継電部１５６５には２つの
リレー１５６７、１５６８が備えられ、電力調整部１５６４には１０個の抵抗Ｒ４〜Ｒ１
３が備えられている。

図１７に示す第２外部入力回路部１５７０は、バッファＩＣ１５７１、スイッチドライバ
１５７２、抵抗アレー１５７３、電力調整部１５７４、出力コネクタ１５５６を有してい
る。電力調整部１５７４には、６つの抵抗Ｒ２１〜Ｒ２６が備えられている。

また、図１８に示すように、上記賞球コマンド出力回路部１５１０、ランプコマンド出力
回路部１５２０、表示コマンド出力回路部１５３０、音声コマンド出力回路部１５４０、
ソレノイド駆動回路部１５５０及びＬＥＤ駆動・情報出力回路部１５６０のフリップフロ
ップＩＣ１５１１，１５２１，１５３１，１５４１，１５５１，１５６１は、出力ポート
回路部１３９０の６つの出力ポートを構成している。

次に、入出力回路部５００の上記各回路部１５１０〜１５７０について、その機能を説明
する。図１８に示す出力ポート回路部１３９０においては、主回路部４００からのデータ
（ＯＤ，Ｄ）、デバイス選択信号（ＣＳ０〜ＣＳ５）、及びクリア信号（ＣＬＲ）が入力
される。また、出力ポート回路部１３９０の各ポートには外部装置が割り当てられている
。外部装置としては、賞球装置、ランプ装置、表示装置、音声装置、ソレノイド装置、Ｌ
ＥＤ装置、及びホールコンピュータ等が挙げられる。

データ（ＯＤ）は、フリップフロップＩＣ１５１１〜１５４１の１Ｄ〜８Ｄ端子に入力さ
れ、データ（Ｄ）は、フリップフロップＩＣ１５５１，１５６１の１Ｄ〜８Ｄ端子に入力
される。デバイス選択信号（ＣＳ０〜ＣＳ５）は、対応するフリップフロップＩＣ１５１
１〜１５６１のＣｌｏｃｋ端子に入力される。デバイス選択信号（ＣＳ０〜ＣＳ５）によ
り選択されたフリップフロップＩＣ１５１１〜１５６１においては、主回路部４００から
のデータ（ＯＤ，Ｄ）が１Ｄ〜８Ｄ端子に入力され、デバイス選択信号（ＣＳ０〜ＣＳ５
）の立ち上がりエッジのタイミングで、１Ｑ〜８Ｑ端子からデータが出力される。また、
この出力ポート回路部１３９０においては、パチンコ機１への電源投入時に、前述の汎用
初期化リセット信号生成部１４１２からの初期化リセット信号により、フリップフロップ
ＩＣ１５１１、１５２１、１５３１、１５４１、１５５１、１５６１は初期化される。

図１４に示す各種のコマンド出力回路部１５１０〜１５４０は、後段の外部装置である賞
球装置、ランプ装置、表示装置、音声装置にコマンドデータを送信する。つまり、デバイ
ス選択信号（ＣＳ０〜ＣＳ３）によりいずれかのコマンド出力回路１５１０〜１５４０が
選択される。そして、フリップフロップＩＣ１５１１〜１５４１から出力されたコマンド
データが、バッファＩＣ１５１２〜１５４２のＡ１〜Ａ８端子に入力され、コネクタ１５
１４〜１５４４へ出力される。また、各バッファＩＣ１５１２〜１５４２のアウトプット
イネーブル端子Ｇ１、Ｇ２は接地されており、バッファＩＣ１５１２〜１５４２からは、
ドライブ能力が増強された信号が出力される。なお、各種コマンド出力回路部１５１０〜
１５４０で扱われる制御信号は、データ８ビット、ストローブ１ビットの合計９ビットで
あるが、データビット数は接続する外部装置によっては変更される場合もある。

図１５に示すソレノイド駆動回路部１５５０は、デバイス選択信号（ＣＳ４）により選択
され、遊技状態に合わせて外部装置であるソレノイド装置を駆動する回路部である。ソレ
ノイド駆動回路部１５５０においては、ランプ・ソレノイドドライバ１５５２〜１５５４
が各ソレノイドに対応して設けられている。そして、フリップフロップＩＣ１５５１は、
５Ｑ〜７Ｑ端子から対応するランプ・ソレノイドドライバ１５５２〜１５５４へ信号を出
力する。さらに、フリップフロップＩＣ１５５１からランプ・ソレノイドドライバ１５５
２〜１５５４のＩＮ端子への入力信号がＨレベルの場合に、ランプ・ソレノイドドライバ
１５５２〜１５５４がソレノイド装置を駆動する。また、フリップフロップＩＣ１５５１
は、図１４に示すようにコマンド出力回路部１５１０〜１５４０へストローブ信号を送信
するストローブ信号発生部としても機能している。すなわち、フリップフロップＩＣ１５
５１は、１Ｑ〜４Ｑ端子からの出力信号をスローブ信号として、対応するコマンド出力回
路部１５１０〜１５４０のストローブ信号バッファＩＣ１５１３〜１５４３に送信する。

図１５に戻りソレノイド駆動回路部１５５０のフリーホイールダイオード１５５５は、高
速スイッチング動作時の負荷電流を持続させる働きによって、ランプ・ソレノイドドライ
バ１５５２〜１５５４の出力信号がＨレベルからＬレベルへ切り換わる際に、持続電流を
還流させる。なお、ランプ・ソレノイドドライバ１５５２〜１５５４の代わりに、例えば
、トランジスタ、ＦＥＴを使用してソレノイドを駆動することも可能である。

図１６に示すＬＥＤ駆動・情報出力回路部１５６０は、普通図柄ＬＥＤの駆動や、ホール
コンピュータ等への外部情報出力に使用される。ＬＥＤ駆動・情報出力回路部１５６０の
フリップフロップＩＣ１５６１から出力されたデータは、トランジスタアレイ１５６２の
Ｉ１〜Ｉ８端子へ入力される。トランジスタアレイ１５６２においては、２ビットが普通
図柄ＬＥＤに割り当てられ、６ビットが外部情報出力に割り当てられており、Ｏ１〜Ｏ７
端子の出力は、出力コネクタ１５５６へ出力される。また、Ｏ８端子の出力は、継電部１
５６５のリレー１５６８を経て情報出力コネクタ１５６６へ送られる。なお、トランジス
タアレイ１５６２の出力信号は、保護抵抗部１５６４の抵抗Ｒ４〜Ｒ１３により電流規制
されている。

図１７に示す第２外部入力回路部１５７０は、各種スイッチの状態をＣＰＵ４０１へ入力
する回路部であり、使用するデータバス（Ｄ）の信号線数は、接続されているスイッチの
数に対応している。出力コネクタ１５５６からの検知信号は、電力調整部１５７４を経て
スイッチドライバ１５７２のＩ１〜Ｉ６端子に入力される。電力調整部１５７４において
は、抵抗Ｒ２１〜Ｒ２６とスイッチドライバ１５７２の内部回路との組合せによりノイズ
除去と電圧調整がなされる。スイッチドライバ１５７２のＯ１〜Ｏ６端子からの出力信号
は、バッファＩＣ１５７１に入力される。また、スイッチドライバ１５７２は、短絡検知
機能を備えており、Ｉ１、Ｉ２端子に接続されているスイッチが短絡状態になると、その
出力信号がＨレベルからＬレベルに変化する。さらに、抵抗アレー１５７３は、バッファ
ＩＣ１５７１のＡ１〜Ａ８端子のインピーダンスを低くして外来ノイズ等の影響を抑制し
ている。

バッファＩＣ１５７１のＧ２端子には、主回路部４００からのゲート信号（Ｇ）が入力さ
れ、バッファＩＣ１５７１は、スイッチドライバ１５７２からの信号を増幅してデータバ
ス（Ｄ）へ出力する。

本実施例のパチンコ機１においては、パチンコ機１の電源投入に伴い、外部からパチンコ
機１への供給電力が立ち上がり、後述するように、副制御基板３６０〜３８０に電力供給
を行った後、該副制御基板３６０〜３８０からの作動の立ち上がりを示す作動生起信号が
あった場合に、システムリセット信号（パワーオンリセット信号）が主制御基板３４０に
供給される。そして、ＣＰＵ４０１に前述のようなＣＰＵ用初期化リセット信号が供給さ
れると、外部からの供給電力の立ち上がり後、ＬレベルにあるＣＰＵ用初期化リセット信
号により、ＣＰＵ４０１が初期化される。この後、ＣＰＵ用初期化リセット信号が、一旦
立ち上がってから立ち下がり、Ｌレベルに戻ることから、ＣＰＵ４０１には、再度初期化
信号が入力される。そして、ＣＰＵ用初期化リセット信号は、再びＨレベルを示し、パチ
ンコ機１の制御は定常状態に移行する。つまり、パチンコ機１によれば、ＣＰＵ用初期化
リセット信号に、複数の変化形態が与えられているので、単一の変化形態のみが与えられ
る場合に比べて、より確実に且つ安定してＣＰＵ４０１を初期化でき、遊技機の動作を安
定させることが可能である。このような結果が得られた理由としては、以下のものが挙げ
られる。つまり、パチンコ機１の電源遮断の際、ＣＰＵ４０１の内部回路中でノイズフィ
ルタ等を構成するコンデンサに蓄電されていた電荷が残留し、例えば翌日の遊技場営業日
の電源投入時に、残留電荷を原因として部分的に早く閾値を超える信号が発生し、電源電
位の立ち上がりの際も、ＣＰＵ４０１の初期化の際も、ＣＰＵ４０１への初期化信号が同
様なレベルを示すこと等も影響して、立ち上がりのアンバランスが生じ、制御の安定性が
損なわれる。しかし、本実施例のパチンコ機１のように、ＣＰＵ用初期化リセット信号に
複数の変化形態を与えることにより、追加補償の変化形態が含まれることとなり、単一の
変化形態を与えるのみでは解消できなかった残留不具合要素の解消を図ることが可能とな
る。

なお、ＣＰＵ用初期化リセット信号生成部１４１４をＣＰＵ４０１内部に設けることもで
きる。こうすればＣＰＵ４０１の外部回路を簡略化でき、主制御基板３４０の小型化が可
能となる。そして、パチンコ機１の背面構成の簡素化や、遊技球が流下する樋の配設設計
の高自由度化が可能となる。さらに、本実施例では、ＣＰＵ用初期化リセット信号の第１
の変化形態を立ち上がりの形態とし、第２の変化形態を同信号の立ち下がりの形態として
いるが、変化形態の一方或は双方を、立ち上がり及び立ち下がりを含むような一定の波形
パターンと考え、それらを組み合わせるものとしてもよい。また、この場合の立ち上がり
及び立ち下がりの回数は一ずつに限られるものではなく、一又は複数の選択を適宜行うこ
とが可能である。例えば、本実施例におけるＣＰＵ用初期化信号の、電源投入後の立ち下
がりとその後の立ち上がりとを併せて第２の変化形態と捉えることも可能である。

次に、枠制御部１５０の構成について説明する。図４に示したように、枠制御部１５０は
枠制御基板３５０により構成され、その枠制御基板３５０には、図１９にも示すように、
主制御基板３４０と同様のＣＰＵ６０１を含む主回路部６００と、入出力回路部７００と
が形成されている。以下に、枠制御部１５０の主回路部６００と入出力回路部７００とを
順に説明する。

まず、主回路部６００は、図１９に示すように、ＣＰＵ６０１、発振部１６１０、リセッ
ト回路部１６５０、及びＩ／Ｏデコード回路部１６２０を有している。以下、これら主回
路部６００の構成要素についてそれぞれ説明する。

ＣＰＵ６０１は、図１０に示した主制御部１４０のＣＰＵ４０１と同様の構成であって、
ＣＰＵコア１６８０、内蔵ＲＡＭ１６８１、内蔵ＲＯＭ１６８２、メモリ制御回路１６８
３、クロック発生器１６８４、アドレスデコーダ１６８５、ウオッチドッグタイマ１６８
６、カウンタ／タイマ１６８７、パラレル入出力ポート１６８８、リセット／割込みコン
トローラ１６８９を備えている（図１０参照）。また、発振部１６１０は、図２０に示す
ように主制御部１４０と同様の水晶発振モジュール１６０４を備えている（図１１参照）
。

リセット回路部１６５０は、図２１に示すように、電断信号入力回路部１６１３と、初期
化リセット信号生成部（電源投入時用初期化信号生成部）１６１２とを備えている。初期
化リセット信号生成部１６１２は、リセット入力保護抵抗１６５１、シュミットトリガイ
ンバータＩＣ１６５２，１６５４，１６５５、フィルタ回路１６５３、シュミットトリガ
ＮＡＮＤゲートＩＣ１６５６、及びカウンタＩＣ１６５７，１６５８を含んで構成されて
いる。また、電断信号入力回路部１６１３は、入力保護抵抗１６６１、シュミットトリガ
インバータＩＣ１６６２，１６６４、フィルタ回路１６６３を含んで構成されている。

Ｉ／Ｏデコード回路部１６２０は、図２０に示すように、デバイス選択信号生成部１６１
５、ゲート信号生成部１６１６を有している。デバイス選択信号生成部１６１５は、ＮＯ
ＲゲートＩＣ１６０５，１６２２，１６２８、デコーダＩＣ１６２３，１６２４、及び抵
抗アレー１６２１を備えている。また、ゲート信号生成部１６１６は、シュミットトリガ
インバータＩＣ１６２５、ＯＲゲートＩＣ１６２６、フリップフロップＩＣ１６２７、及
び抵抗アレー１６２９を備えている。なお、ＣＰＵ６０１と入出力回路部７００との間に
は、抵抗アレー１６０３が設けられており、該抵抗アレー１６０３によりインピーダンス
を低減することでバスに入るノイズを軽減している。

次に、主回路部６００のＣＰＵ６０１、発振部１６１０、Ｉ／Ｏデコード回路部１６２０
、リセット回路部１６５０等の機能を説明する。図２１に示すＣＰＵ６０１の各端子は、
主制御部１４０のＣＰＵ４０１と同様のため説明を省略する。このＣＰＵ６０１は、内蔵
ＲＯＭ１６８２（図１０参照）に書き込まれたプログラムに基づき、内蔵ＲＡＭ１６８１
（図１０参照）をワークエリアとして使用する。さらに、ＣＰＵ６０１は、電源遮断時に
おいて、内蔵ＲＡＭ１６８１の内容をＶＢＢ端子に接続された電圧保持部により保持する
ＲＡＭバックアップ機能を備えている。なお、電圧保持部は、図４に示す電源ユニット４
２０内に設けられた電気二重層コンデンサ等を含むバックアップ回路７６９（図３４参照
）により構成されている。なお、バックアップ端子を設け、上記ＤＣ５Ｖと結線されたコ
ンデンサ等から構成される蓄電手段を接続することも可能である。この場合、蓄電手段は
、コンデンサと、該コンデンサに充電を行い且つ逆流防止を行うための充電回路を含むも
のとすることができる。

図２０に示す発振部１６１０の水晶発振モジュール１６０４は、ＣＰＵ６０１の動作クロ
ック信号を出力している。この動作クロック信号は、ＣＰＵ６０１のＥＸＴＡＬ１端子に
入力される。なお、水晶発振モジュール１６０４の代わりに水晶発振子を用い、この水晶
発振子をＥＸＴＡＬ１・２端子の間に接続し、ＣＰＵ６０１のクロック発生器１６８４（
図１０参照）による発振クロックの生成も可能である。しかし、本実施例では、水晶発振
モジュール１６０４を用い、それをＣＰＵ６０１のＥＸＴＡＬ１端子に接続しているので
、水晶発振子とクロック発生回路との整合を図る必要がない。

図２１に示すリセット回路部１６５０においては、初期化リセット信号生成部１６１２に
て初期化リセット信号が生成される。初期化リセット信号生成部１６１２は、外部から電
源入力コネクタ１６４５を介して入力されたシステムリセット信号（以下、パワーオンリ
セット信号ともいう）に基づき、ＣＰＵ６０１のＸＳＲＳＴ端子にＣＰＵ用初期化リセッ
ト信号を、及び入出力回路部７００（図１９参照）に汎用初期化リセット信号を出力する
。なお、ＣＰＵ用初期化リセット信号は、ＣＰＵ６０１の電源安定が行われた時点で、一
定時間Ｈレベルを維持し、その後一旦Ｌレベルとなってから、更にＨレベルに変化するパ
ルス信号である。このＣＰＵ用初期化リセット信号が生成されることで、ＣＰＵ６０１に
おいては、電源信号に影響されずに、電源投入時の初期化が確実に行われる。

図２１に示すＩ／Ｏデコード回路部１６２０は、ＣＰＵ６０１からのアドレス信号を復号
して、デバイス選択信号（ＷＲ０，ＷＲ１，ＲＤ０，ＲＤ１）を入出力回路部７００（図
１９参照）へ出力する。デバイス選択信号（ＷＲ０，ＷＲ１，ＲＤ０，ＲＤ１）は、外部
機器を選択する信号であり、出力用デバイス選択信号（ＷＲ０，ＷＲ１）と入力用デバイ
ス選択信号（ＲＤ０，ＲＤ１）を含んでいる。

出力用デバイス選択信号（ＷＲ０，ＷＲ１）は、ＣＰＵ６０１が入出力回路部７００（図
１９参照）へのデータの書込み状態にある場合で、且つ、ＰＢ０／ＸＣＳＩＯ０端子の範
囲アドレスが指定され、Ａ０〜Ａ４端子から予め定められたアドレス信号の出力があった
場合に、デコーダＩＣ１６２３からフリップフロップＩＣ１６０２ｃ，１６０２ｄ（図２
３，２４参照）に出力される。つまり、ＣＰＵ６０１のＤ０〜Ｄ７端子のデータがデータ
バスを介して入出力回路部７００（図１９参照）へ出力されると、出力用デバイス選択信
号が図２３又は図２４に示すフリップフロップＩＣ１６０２ｃ，１６０２ｄのＣＫ端子に
入力され、Ｄ１〜Ｄ８端子にデータが入力される。なお、アドレス信号はＩ／Ｏデコード
回路部１６２０にて出力用デバイス選択信号に復号され、これが図２３又は図２４に示す
フリップフロップＩＣ１６０２ｃ，１６０２ｄに送信される。

入力用デバイス選択信号（ＲＤ０，ＲＤ１）は、Ａ０〜Ａ４端子から予め定めたアドレス
信号の出力があり、かつＰＢ０／ＸＣＳＩＯ０端子から出力があった場合に、デコーダＩ
Ｃ１６２４からバッファＩＣ１６０２ａ，シュミットトリガ付きバッファＩＣ１６０２ｂ
（図２２参照）へ出力される。また、ゲート信号生成部１６１６において、水晶発振モジ
ュール１６０４から出力されている発振クロックと、ＣＰＵ６０１のＸＲＤ端子とＸＩＯ
ＲＱ端子の出力信号に基づき、ゲート信号が生成され、これがデコーダＩＣ１６２４に出
力され、そのゲート信号に基づき入力用デバイス選択信号（ＲＤ０，ＲＤ１）が有効化さ
れる。つまり、入力用デバイス選択信号（ＲＤ０，ＲＤ１）とゲート信号とがデコーダＩ
Ｃ１６２４に出力された場合に、バッファＩＣ１６０２ａ（図２２参照）のＯ０〜Ｏ７端
子、及びシュミットトリガ付きバッファＩＣ１６０２ｂ（図２２参照）の１Ｙ１〜１Ｙ４
，２Ｙ１〜２Ｙ４端子のデータがデータバスを介してＣＰＵのＤ０〜Ｄ７端子に入力され
る。なお、アドレス信号はＩ／Ｏデコード回路部１６２０にて入力用デバイス選択信号（
ＲＤ０，ＲＤ１）に復号され、これがデコードＩＣ１６２４のＧ２Ｂ端子に入力される。

また、本実施例では、図２０に示すように抵抗アレー１６２１、１６２９により、入力端
子側のインピーダンスが低減され、それぞれデバイス選択信号生成部１６１５の生成する
出力選択信号、入力選択信号、ゲート信号生成部１６１６の生成するゲート信号への外来
ノイズ等の影響が抑制されている。

次に、入出力回路部７００について説明する。図１９に示すように、入出力回路部７００
には、主基板コマンドデータ入力回路部１７１０、賞球モータセンサ入力回路部１７２０
、賞球計数センサ入力回路部１７３０、メモリクリアスイッチ入力回路部１７４０、モー
タ出力回路部１７５０、球貸し計数センサ入力回路部１７６０、カードユニット入出力回
路部１７７０、球貸し情報出力回路部１７８０、ソレノイド出力回路部１７９０、発射制
御信号出力回路部１７９５が備えられている。

図２２に示す主基板コマンドデータ入力回路部１７１０は、バッファＩＣ１７１１、入力
保護抵抗１７１２、プルダウン抵抗１７１３ａ，１７１３ｂ、シュミットトリガインバー
タＩＣ１７１４、ＯＲゲートＩＣ１７１５、ＥＭＩフィルタ１７１６を備えている。賞球
モータセンサ入力回路１７２０は、電流制限抵抗１７２１、入力保護抵抗１７２２、トラ
ンジスタ１７２３、コンデンサ１７２４を備えている。賞球計数センサ入力回路１７３０
は、コンパレータＩＣ１７３１、コンパレータ入力電圧決定用抵抗１７３２，１７３３、
コンパレータ基準電圧決定用抵抗１７３４，１７３５、コンデンサ１７３６を備えている
。メモリクリアスイッチ入力回路１７４０は、入力保護抵抗１７４１、トランジスタＩＣ
１７４２を備えている。球貸し計数センサ入力回路部１７６０は、コンパレータＩＣ１７
６１、コンパレータ入力電圧決定用抵抗１７３２，１７３３、コンパレータ基準電圧決定
用抵抗１７６２，１７６３、コンデンサ１７６４を備えている。なお、各入力回路１７２
０〜１７４０、１７６０とバッファＩＣ１６０２ｂとの間には、プルアップ抵抗１７４９
が設けられている。

図２３に示すモータ出力回路部１７５０は、ステッピングモータを駆動させるためのドラ
イバ用ＩＣ１７５１、シュミットトリガインバータＩＣ１７５２、ショットキーバリアダ
イオード１７５３、ノイズフィルタを構成するコンデンサ１７５４ａ，１７５４ｂ、及び
抵抗１７５４ｃ，１７５４ｄ、出力設定電流を検出するための抵抗１７５５ａ，１７５５
ｂ、出力スイッチング時の出力ＯＦＦ時間設定を行うためのコンデンサ及び抵抗群１７５
６、入力電圧を設定するための抵抗１７５７、ドライバ用ＩＣ１７５１のバイパス用コン
デンサ１７５８ａ，１７５８ｂ、モータ供給電圧安定化用コンデンサ１７５９を備えてい
る。

図２４に示すカードユニット入出力回路部１７７０は、フォトカプラ１７７１ａ，１７７
１ｂ、順電流制限抵抗１７７２ａ，１７７２ｂ、電源安定化用のコンデンサ１７７３，１
７７４、最小負荷補償抵抗１７７５、トランジスタ１７７６、出力電流制限抵抗１７７７
を備えている。球貸し情報出力回路部１７８０は、トランジスタ１７８１、フォトＭＯＳ
リレー１７８２を備えている。ソレノイド出力回路部１７９０は、ランプ・ソレノイドド
ライバ１７９１、フリーホイールダイオード１７９２を備えている。発射制御信号出力回
路部１７９５は、ＯＲゲートＩＣ１７９６、フィルタ回路１７９７を備えている。

次に、入出力回路部７００の上記各回路部１７１０〜１７９５について、その機能を説明
する。図２２に示す主基板コマンドデータ入力回路部１７１０では、主制御部１４０から
出力された賞球コマンドデータ０〜７がコネクタを介して入力され、同じく主制御部１４
０から出力された賞球コマンドストローブ信号が入力される。この賞球コマンドストロー
ブ信号は、ＥＭＩフィルタ１７１６によりノイズ除去され、プルダウン抵抗１７１３ｂ及
び入力保護抵抗１７１２を介し、ＯＲゲートＩＣ１７１５に入力される。さらに、シュミ
ットトリガインバータＩＣ１７１４により反転され、ＣＰＵ６０１（図２０参照）のＸＩ
ＮＴ端子に入力されることにより、ＣＰＵ６０１の割込み制御が行われ、賞球コマンドデ
ータ０〜７が読み込まれる。なお、賞球コマンドデータ０〜７は、プルダウン抵抗１７１
３ａ及び入力保護抵抗１７１２を介してバッファＩＣ１７１１のＩ０〜Ｉ７端子に入力さ
れ、さらにバッファＩＣ１６０２ａを介してＣＰＵ６０１のＤ０〜Ｄ７端子に入力される
。なお、バッファＩＣ１７１１のアウトプットイネーブル端子ＯＥ１，ＯＥ２は接地され
ており、バッファＩＣ１７１１からはドライブ能力が増強された信号が出力される。また
、バッファＩＣ１６０２ａのアウトプットイネーブル端子ＯＥ１，ＯＥ２はデバイス選択
信号の入力に基づき、ドライブ能力が増強された信号が出力される。

賞球モータセンサ入力回路部１７２０では、賞球モータセンサ（フォトインタラプタ）か
らの入力信号（検知信号）が、入力保護抵抗１７２２及びコンデンサ１７２４から構成さ
れるフィルタによりノイズ除去される。そして、その検知信号がトランジスタ１７２３の
ベース（Ｂ）端子に入力されると、その入力に基づいて、賞球モータの動作状態に関する
信号がバッファＩＣ１６０２ｂを介してＣＰＵ６０１のＤ０〜Ｄ７端子に入力される。

賞球計数センサ入力回路部１７３０では、賞球計数センサ（近接スイッチ）からの入力信
号（検知信号）が、コンパレータ入力電圧を整えるための抵抗１７３２，１７３３、及び
入力電圧を安定化させるコンデンサ１７３６を介してコンパレータＩＣ１７３１に入力さ
れる。一方、コンパレータ基準電圧決定用抵抗１７３４，１７３５を介して基準信号がコ
ンパレータＩＣ１７３１に入力され、該基準信号と、上記検知信号とがコンパレータＩＣ
１７３１により比較され、その結果に基づいて、賞球計数に関する信号がバッファＩＣ１
６０２ｂを介してＣＰＵ６０１のＤ０〜Ｄ７端子に入力される。

メモリクリアスイッチ入力回路部１７４０では、メモリクリアスイッチ（タクトスイッチ
）からの入力信号（検知信号）が、入力保護抵抗１７４１を介してトランジスタ１７４２
のベース（Ｂ）端子に入力されると、その入力に基づいて、メモリクリア信号がバッファ
ＩＣ１６０２ｂを介してＣＰＵ６０１のＤ０〜Ｄ７端子に入力される。

球貸し計数センサ入力回路部１７６０では、賞球計数センサ入力回路部１７３０と同様、
球貸し計数センサ（近接スイッチ）からの入力信号（検知信号）が、コンパレータ入力電
圧を整えるための抵抗１７６２，１７６３、及び入力電圧を安定化させるコンデンサ１７
６４を介してコンパレータＩＣ１７６１に入力される。一方、コンパレータ基準電圧決定
用抵抗１７３４，１７３５を介して基準信号がコンパレータＩＣ１７６１に入力され、該
基準信号と、上記検知信号とがコンパレータＩＣ１７６１により比較され、その結果に基
づいて、球貸し計数に関する信号がバッファＩＣ１６０２ｂを介してＣＰＵ６０１のＤ０
〜Ｄ７端子に入力される。

図２３に示すモータ出力回路部１７５０では、賞球払出用のステッピングモータ（賞球モ
ータ）を駆動させるための信号（駆動用信号）がＣＰＵ６０１から出力されると、該駆動
用信号は、シュミットトリガインバータＩＣ１７５２を介してドライバ用ＩＣ１７５１に
送信される。ドライバ用ＩＣ１７５１からは、ステッピングモータの動作モードに対応し
た動作用信号が、ＯＵＴ端子から出力コネクタを介して賞球モータに出力される。この場
合、賞球モータからの回生電流を逃がすためにショットキーバリアダイオード１７５３が
ドライバ用ＩＣ１７５１と出力コネクタとの間に設けられている。

ドライバ用ＩＣ１７５１においては、ＥＮＡＢＬＥ端子とＰＨＡＳＥ端子とに入力される
信号に基づいて、上記動作用信号がＯＵＴ端子から出力される。例えば、ＥＮＡＢＬＥ端
子が「Ｌ（０）」であって、ＰＨＡＳＥ端子が「Ｈ（１）」の場合、ＯＵＴＡ端子から「
Ｈ（１）」、ＯＵＴＢ端子から「Ｌ（０）」が出力され、ＥＮＡＢＬＥ端子が「Ｈ（１）
」であって、ＰＨＡＳＥ端子が「Ｌ（０）」の場合、ＯＵＴＡ端子から「Ｌ（０）」、Ｏ
ＵＴＢ端子から「Ｈ（１）」が出力される。

図２４に示すカードユニット入出力回路部１７７０では、カードユニットからのＲＥＡＤ
Ｙ信号や球貸出要求信号等が、順電流制限抵抗１７７２ａ及びフォトカプラ１７７１ａを
介して、図２２に示すバッファＩＣ１６０２ｂからＣＰＵ６０１に入力される。また、Ｃ
ＰＵ６０１からは、ＲＥＡＤＹ信号や貸出完了信号等が、トランジスタ１７７６、順電流
制限抵抗１７７２ｂ、フォトカプラ１７７１ｂ、出力電流制限抵抗１７７７を介してカー
ドユニットに出力される。

球貸し情報出力回路部１７８０では、ＣＰＵ６０１から出力された球貸し情報に関する信
号が、トランジスタ１７８１を介し、さらに無極性接点リレー（フォトＭＯＳリレー）を
介して球貸し情報として当該遊技機１外部（例えば遊技場に設置されるホールコンピュー
タ等（図示略））に出力される。

ソレノイド出力回路部１７９０では、ＣＰＵ６０１から出力されたソレノイド駆動用の信
号が、ランプ・ソレノイドドライバ（パワーＭＯＳＦＥＴ）１７９１に入力され、該ドラ
イバ１７９１からフリーホイールダイオード１７９２を介してソレノイド駆動部（図示略
）に出力される。なお、フリーホイールダイオード１７９２は、出力ＯＦＦ時に、ソレノ
イドから発生する逆起電力を逃がす役割を担っている。

発射制御信号出力回路部１７９５では、ＣＰＵ６０１から出力された発射制御信号が、Ｏ
ＲゲートＩＣ１７９６、フィルタ回路１７９７を介して発射装置制御基板２０１（図４参
照）へ出力される。

次に、本実施例の電子制御装置１３０の電源供給経路について説明する。図２５は、電子
制御装置１３０の、電源部を含めた基板接続レイアウトの一例を示す全体回路図である。
さらに、図２６〜図３１は、図２５の詳細を示す分割回路図である。電子制御装置１３０
は、電源受電基板４１０において電源ケーブル５０１により交流電圧（ＡＣ２４Ｖ）を受
電する。この交流電圧は、基板４１０内にてコネクタ４１３とコネクタ４１４とに分配さ
れる。コネクタ４１３には、変圧供給用ケーブル５０３が接続され、前記交流電圧が電源
ユニット４２０に供給される。なお、電源受電基板４１０には、図２７に示す通り、過電
流保護のため受電電圧を遮断する電源ヒューズ４１６と、プリペイドカードユニット１３
へのＡＣ２４Ｖの供給を遮断するヒューズ４１７が取り付けられている。

図３２に示すように、電源受電基板４１０からの交流電圧は、上記変圧供給用ケーブル５
０３により複数、ここでは４種類の電圧変換部４２５〜４２８に分配される。このうち、
電圧変換部４２５，４２７，４２８は直流変換回路として構成されている。いずれも交流
入力側に変圧器５７３が設けられ、その二次側交流出力をダイオードブリッジ５７４によ
る全波整流とコンデンサ５７５による平滑化により直流化し、三端子レギュレータ５７７
により所望の直流出力電圧Ｖ0を得るようにしている。なお、コンデンサ５７８は、配線
インダクタンスと三端子レギュレータＩＣ内部の寄生容量とによって回路が発振すること
を防止するためのものであり、コンデンサ５７９は高域周波数における三端子レギュレー
タＩＣの出力インピーダンス低減用のものである。さらに、ダイオード５８０は、三端子
レギュレータＩＣに対する逆電流バイパス用のものである。なお、モータ駆動に関与しな
い電圧変換部（例えばＤＣ５Ｖ等）については、ダイオード５８０を省略する構成として
もよい。また、出力する電圧値（例えば３２Ｖ）によっては、変圧器５７３を省略し、交
流電圧をダイオードブリッジ５７４による全波整流とコンデンサ５７５による平滑化によ
り直流化し、さらに三端子レギュレータ５７７をも省略して出力電圧を得ることも可能で
ある。

なお、より簡便な定電圧電源の構成として、図２６に示すように、三端子レギュレータに
代えてツェナーダイオード５７６を用いることも可能である。

各電圧変換部４２５，４２７，４２８は、トランス５７３の巻き線比と三端子レギュレー
タ５７７の出力電圧とを適宜選ぶことにより、それぞれＤＣ３２Ｖ（役物等のソレノイド
駆動電圧、その他）、ＤＣ１２Ｖ（賞球払出装置用モータの駆動電圧、あるいはその他の
アナログ制御用電圧）、ＤＣ５Ｖ（ディジタル制御用駆動電圧）をそれぞれ発生させるよ
うになっている。

他方、電圧変換部４２６は、入力交流電圧と同じ２４Ｖの電圧を発生させるためのもので
あり、トランスを含まない構成となっている。そして、ダイオードブリッジ５７４により
全波整流後、コンデンサ５７５，５７８，５７９及び三端子レギュレータ５７７によりＤ
Ｃ２４Ｖ発射装置用トルクモータの駆動電圧、その他に変換され出力される。他方、これ
らの直流平滑化回路の入力側からは、全波整流された脈流の出力が分岐形成されている。
この脈流は、抵抗フィラメントを含む発光装置、例えばランプ類の点灯駆動用に使用され
る。なお、この脈流出力用に、電源ユニット４２０の出力コネクタ４２２には脈流用出力
端子が加えられている（図示略）。一方、図２７に示すように、電源受電基板４１０には
、出力側に過負荷がかかった場合の保護用に電源ヒューズ４１６が設けられている。さら
に、受電交流の出力のオン／オフ用に、電源スイッチ４１５が設けられている。

電源ユニット４２０には、変圧供給用ケーブル５０３が接続される入力コネクタ４２１が
形成される一方、各変換電圧の出力端子、接地端子、バックアップ端子及び各種信号の入
出力端子等を含んだコネクタＣＮ２〜４からなる入出力コネクタ４２２が設けられている
。図３４に示すように、ＣＮ２は、副制御基板（枠制御基板３５０、図柄制御基板３６０
、ランプ制御基板３７０、音声制御基板３８０）への電源電圧の出力端子を含み、ＣＮ３
は、メモリクリア信号、電断信号、システムリセット信号（副制御部用）の出力端子を含
み、ＣＮ４は、主制御基板３４０への電源電圧及びシステムリセット信号（主制御部用）
の出力端子と、副制御基板からの作動生起信号（後述する）の入力端子とを含んでいる。

具体的には、図３７に示すように、コネクタＣＮ２は分電基板４３０のコネクタＣＮ３ａ
に接続され、電源電圧５Ｖ、１２Ｖ−Ａ，Ｂ、２４Ｖ、３２Ｖを副制御基板に出力するた
めの端子を含んでいる。なお、コネクタＣＮ２の３番端子にて、主制御基板３４０及び副
制御基板（枠制御基板３５０）に対するバックアップ電源が出力可能とされている。また
、コネクタＣＮ３は分電基板４３０のコネクタＣＮ３ｂに接続され、メモリクリア信号、
電断信号、システムリセット信号（副制御部用）を主制御基板３４０及び副制御基板３５
０に出力するための端子を含んでいる。さらに、コネクタＣＮ４は分電基板４３０のコネ
クタＣＮ３ｃに接続され、電源電圧及びシステムリセット信号（主制御部用）主制御基板
３４０へ出力し、副制御基板からの作動生起信号（後述する）を当該電源ユニット４２０
の主制御基板電源制御部８７０に入力するための端子を含んでいる。

次に、電源電圧の分配について説明する。図２７に示すように、電源ユニット４２０の入
出力コネクタ４２２（コネクタＣＮ２〜ＣＮ４）は、ケーブル５０４により分電基板４３
０の入出力コネクタ４３３（コネクタＣＮ３ａ〜ＣＮ３ｃ）に接続され、例えば電源ユニ
ット４２０にて変換・生成された各種電源電圧や、各種信号が分電基板４３０に供給され
るようになっており、一方、分電基板４３０からは副制御基板からの作動生起信号が電源
ユニット４２２に入力されるようになっている。そして、該分電基板４３０には、図２５
に示すように、パチンコ機１の作動を司る複数の制御基板、ここでは主制御基板３４０、
枠制御基板（第一周辺制御基板、賞球制御基板）３５０、特別図柄制御基板（第二周辺制
御基板）３６０、ランプ制御基板（第三周辺制御基板）３７０、音声制御基板（第四周辺
制御基板）３８０及び発射制御基板２０１を接続するために、各基板にて使用される電源
電圧の出力端子及び各種信号の出力端子、さらには各副制御基板からの作動生起信号の入
力端子を一まとめとした基板側コネクタ４３１〜４３７が設けられており、各端子に入力
コネクタ４３３からの電源電圧が分配されるようになっている。なお、図２７においては
、分電基板４３０から各基板へのバックアップ電源の出力端子、さらには各種信号（メモ
リクリア信号、電断信号、システムリセット信号、作動生起信号）の入出力端子及びその
信号線について一部省略している。

図２８に示すように、主制御基板３４０用のコネクタ４３１は、ＤＣ３２Ｖ（２番：各種
ソレノイド駆動用）、ＤＣ１２Ｖ（４番：各種スイッチ作動用）及びＤＣ５Ｖ（６番：デ
ィジタル信号電源用）の３つの出力端子と４つの接地端子（１，３，５，７番）との、計
７個の端子を含む。枠制御基板３５０用のコネクタ４３４（図２７，２８，２９参照）は
、ＤＣ３２Ｖ（１番：各種ソレノイド駆動用）、ＤＣ１２Ｖ（３番：賞球払出モータ駆動
用）及びＤＣ５Ｖ（５番：ディジタル信号電源用）の３つの出力端子と３つの接地端子（
２，４，６番）、さらに２つのバックアップ端子（７，８番（ＤＣ５Ｖ））の、計８個の
端子を含む。特別図柄制御基板３６０用のコネクタ４３６は、ＤＣ１２Ｖ（２番：液晶パ
ネル駆動用）及びＤＣ５Ｖ（４番：ディジタル信号電源用）の２つの出力端子と３つの接
地端子（１，３，５番）との、計５個の端子を含む。ランプ制御基板３７０のコネクタ４
３７は、脈流２４Ｖ（２番：電球発光駆動用）、ＤＣ１２Ｖ（４番：ＬＥＤ発光駆動用）
及びＤＣ５Ｖ（６番：ディジタル信号電源用）の３つの出力端子と４つの接地端子（１，
３，５，７番）との、計７個の端子を含む。音声制御基板３８０用のコネクタ４３５は、
ＤＣ１２Ｖ（２番：スピーカー駆動用）及びＤＣ５Ｖ（４番：ディジタル信号電源用）の
２つの出力端子と３つの接地端子（１，３，５番）との、計５個の端子を含む。さらに、
発射制御基板２０１のコネクタ４３２は、直流２４Ｖ（２番：発射モータ駆動用）、ＤＣ
１２Ｖ（４番：球送りソレノイド駆動用）及びＤＣ５Ｖ（６番：ディジタル信号電源用）
の３つの出力端子と４つの接地端子（１，３，５，７番）との、計７個の端子を含む。

ここで、図２７からも明らかなように、基板側コネクタ４３１〜４３７は全て予備端子部
を有さない構成となっており、対応する基板に向かう配線が、形成された全ての端子部に
接続されている。具体的には、基板側コネクタは、各電源電圧の出力端子及び接地端子の
み、又は各電源電圧の出力端子、接地端子及びバックアップ電源用端子のみを含むものと
されている。電源系統の設計変更等に柔軟に対応するためには、新たな電源電圧端子の増
設を容易とするために、予備端子部を形成しておくと便利な場合もあるが、上記のように
予備端子部を敢えて形成せず、全ての端子を過不足なく使用し尽くす構成とすることで、
予備端子を利用した不正操作を効果的に防止することができる利点が生ずる。

また、図２７に示すように、基板側コネクタ４３１〜４３７には、対応する基板に向かう
配線群を一まとめとした配線ケーブル５１１〜５１７が、その末端に形成された配線側コ
ネクタ４３１ａ〜４３７ａを介して接続される。そして、互いに対応する基板側コネクタ
と配線側コネクタとの対の２以上のもの、ここでは全てのものにおいてそれらのコネクタ
ハーネスが、対内にて同一であって対間にて互いに異なる色彩に着色されている（図面内
に着色色彩の選択例を書き入れている）。このようにすることで、基板側コネクタに合う
配線側コネクタの識別が極めて容易となり、接続作業の能率化及び確実化を図ることがで
きる。コネクタハーネスの色分けは、必ずしも全てのコネクタについて行なわなくともよ
いが、形成端子数が同一であり、かつ含まれる電源電圧の種別の組合せが互いに異なる２
以上の基板側コネクタが形成されている場合には、それら基板側コネクタを少なくとも、
それぞれ対を成す配線側コネクタとともに、そのコネクタハーネスが、対内にて同一であ
って対間にて互いに異なる色彩に着色しておくことが望ましい。このような同一端子数か
らなるコネクタは取り違え等による誤接続を生じやすく、本来要求されているのとは異な
る動作電圧が基板側に供給されたりすると、基板あるいはそれに接続されている電気装置
の誤作動や破損を招く惧れもある。そこで、対応するコネクタハーネス同士に上記のよう
な着色を行なっておけば、たとえ同一端子数のコネクタでも取り違えを起こした場合には
容易に識別することができ、上記のような不具合の発生を未然に防止することができる。

以下、各基板への部品接続形態について、図２５〜図３１により説明する。主制御基板３
４０は、図２７及び２８に示すように分電基板４３０からの電源電圧を電源コネクタ３４
１において受電する。また、該主制御基板３４０には、図４の共有バス５００ａが組み込
まれており、図２８に示すように、各基板への信号送信用ケーブルを接続するためのコネ
クタ３４２〜３４６が形成されている。枠制御基板３５０への信号（コマンド）送信用ケ
ーブルはコネクタ３４３に接続される（図２５，３１参照）。特別図柄表示基板３６０へ
の信号（コマンド）送信用ケーブルはコネクタ３４５に接続される（図２５，２８参照）
。他方各種センサ類が接続された中継基盤２００からのセンサ信号受信用ケーブルはコネ
クタ３４２に接続される（図２５，２８参照）。そして、外部情報端子基盤４４０、ラン
プ制御基板３７０及び音声制御基板３８０への各信号送信用ケーブル５２４，５２１及び
５２０はコネクタ３４４，３４６及び３４５に接続される（図２５，２８参照）。

図２５，２９に示すように、枠制御基板３５０は、分電基板４３０からの各種電源電圧を
コネクタ３５２において、これに接続されるケーブル５１４により受電する。なお、コネ
クタ３５２には枠制御部作動生起信号の出力端子が備えられている（図示略）。ＣＰＵ４
０１（図９参照）が発する発射制御信号を発射制御基板２０１に送信するための信号ケー
ブル５４７は、コネクタ３５８に接続される。球貸し計数センサ４７０の検出信号の受信
ケーブル５４６はコネクタ３６３に接続される。警報用ブザー基板４６０の駆動ケーブル
５４５はコネクタ３５６に接続される。中継基板２００からの賞球計数信号のケーブル５
３３がコネクタ３５１に接続される。他方、上受け皿ＣＲ基板４５０への信号送信ケーブ
ル５４２及び信号受信ケーブル５４１は、それぞれコネクタ３６１，３６２に接続される
。切り替えソレノイドの駆動ケーブルはコネクタ３６０に接続される。賞球モータ１０９
ｂがつながれた賞球モータセンサ基板１０９ａへの信号送受信のためのケーブル５４３，
５４４は、それぞれコネクタ３５３，３５４に接続される。主制御基板３４０からの信号
（コマンド）ケーブル５２３はコネクタ３５７に接続される。外部情報端子基板４４０へ
の球貸し信号送信ケーブル５４８はコネクタ３５９に接続される。そして、プリペイドカ
ードユニット１３は、コネクタ３５５に接続される。

図２５，２８に示すように、枠中継基板２００のコネクタ２２１〜２２５には、補給球切
れスイッチ１０８、賞球計数センサ２１４及び下受け皿満タンスイッチ２７が接続される
。そして、これらセンサからの信号を主制御基板３４０に送る送信ケーブル５３４がコネ
クタ２２４に接続されている。賞球計数送信用のケーブル５３３はコネクタ２２３に接続
される。

図２５，３０に示すように、外部情報端子基盤４４０においては、枠制御基板３５０から
の信号ケーブル５４８がコネクタ４４５に接続される。主制御基板３４０からの信号ケー
ブル５２４はコネクタ４４４に接続される。ドア開放を検出するドアスイッチ４８０はコ
ネクタ４４２に接続される。タンク球切れスイッチ１０４はコネクタ４４１に接続される
。コネクタ４４３は、球切れ情報出力、扉（ドア）開放出力、大当たり情報出力、賞球情
報出力及び球貸し情報出力の各端子を含む。さらに、コネクタ４４６及び４４７は、賞球
情報出力及び球貸し情報出力の端子をそれぞれ含む。

図２５，３０に示すように、ランプ制御基板３７０においては、コネクタ３７１に分電基
板４３０からの各種電源電圧供給用のケーブル５１７が接続される。なお、コネクタ３７
１にはランプ制御部作動生起信号の出力端子が備えられている（図示略）。コネクタ３７
３には、主制御基板３４０からの信号ケーブル５２１が接続される。コネクタ３７２には
、電飾中継基板４９０のコネクタ４９１に向かう、発光体の駆動電圧供給及び制御信号送
信のためのケーブル５５０が接続される。電飾中継基板４９０のコネクタ４９３には、抵
抗フィラメントにて発光するランプが取り付けられた基板３５ｆに、ケーブル５１７及び
５５０を介して分電基板４３０から受電したランプ駆動電流としての脈流と、スイッチン
グ制御信号とを供給するケーブル５５１が接続されている。他方、コネクタ４９２には、
ケーブル５５２及び５５３により直列接続されたＬＥＤ基板４ｆ，４ｄがつながれ、ＬＥ
Ｄ発光駆動用のＤＣ１２Ｖとスイッチング制御信号とが供給される。

図２５，２７に示すように、音声制御基板３８０においては、コネクタ３８２に分電基板
４３０からの各種電源電圧供給用のケーブル５１５が接続される。なお、コネクタ３８２
には音声制御部作動生起信号の出力端子が備えられている（図示略）。コネクタ３８１に
主制御基板３４０からの信号ケーブル５２０が接続される。そして、音声出力用のスピー
カー４００ａが、音量スイッチ基板１２を介してコネクタ３８３に接続される。

図２５，２６に示すように、発射制御基板２０１には、発射モータ９ｃ、発射停止スイッ
チ９ｂ、球送りソレノイド９ｆが接続された球送りソレノイド基板９ｅがつながれる。さ
らに、発射モータ９ｃの発射力調整のための可変抵抗器９ｄ、スタートスイッチ９ａ等を
含んだ発射ハンドルユニット９も接続されている。

上記の構成では、電源ユニット４２０は電源受電基板４１０から交流電圧を受電するとと
もに、分電基板４３０には、直流駆動される賞球払出装置１０９と、交流駆動されるプリ
ペイドカードユニット１３との動作を司る枠制御基板３５０が接続されている。そして、
枠制御基板３５０にて使用される直流電源電圧は、電源ユニット４２０から分電基板４３
０を経て枠制御基板３５０に供給される。他方、プリペイドカードユニット１３を駆動す
るための交流電源電圧（ＡＣ２４Ｖ）は、電源受電基板４１０から枠制御基板３５０に直
接供給されるようになっている。具体的には、電源受電基板４１０には交流出力用コネク
タ４１４が形成され、これに接続されるケーブル５００により、枠制御基板３５０の交流
受電コネクタ３５８に交流電源電圧が供給される。このようにすることで、枠制御基板３
５０のように、例外的に交流電源電圧を必要とする制御基板が含まれている場合でも、電
源ユニット４２０から分離された交流供給源（この場合、電源受電基板４１０）により交
流供給することで、直流系統の電源ユニット４２０を、該交流電源電圧を必要とする制御
基板をも含めた全ての基板において共用化することが可能となり、設計変更等にも一層対
応し易くなる。

次に、電源ユニット４２０の電源電圧の出力態様についてさらに詳細に説明する。電源ユ
ニット４２０における図３２に示した電圧変換部の構成の変形例として、図３４に示すよ
うに、入力交流電圧（ＡＣ２４Ｖ）を以下の手順にて変換出力することも可能である。ま
ず、電源受電基板４１０から入力される交流電圧は、例えばダイオード等の整流回路素子
を備えた整流回路７６０ａにおいて整流される（例えば上記ダイオードブリッジ５７４等
による全波整流）。整流された電圧は、脈流（２４Ｖ）として例えばコネクタＣＮ２の１
０番端子（図３７も参照）から出力することが可能である。なお、この脈流電圧は、供給
先の各制御基板（副制御基板）において種々の目的に応じて平滑化することが可能で、コ
ンデンサ又は三端子レギュレータ等により平滑化可能である。例えば、抵抗フィラメント
を含む発光装置、例えばランプ制御基板においてランプ類の点灯駆動用に使用する場合に
は、そのまま脈流電圧を用いることが可能で、発射制御基板において発射装置用トルクモ
ータの駆動用に使用する場合には、該発射制御基板において脈流を平滑化して、安定な直
流電圧を用いることが可能である。

また、電源受電基板４１０から入力され、整流回路７６０ｂにおいて整流された電圧は、
上記と同様の三端子レギュレータを備えた降圧型チョッパレギュレータＩＣ７６３にて変
圧・安定化された後、再び整流回路素子及び平滑化回路素子を含む整流・平滑化部（平滑
フィルタ）７６４において整流・平滑化され、ＤＣ１２Ｖ−Ａとして出力される。なお、
このＤＣ１２Ｖ−Ａは、例えばコネクタＣＮ２の８番端子（図３７も参照）から分電基板
４３０を介して、図柄制御基板３６０、ランプ制御基板３７０、音声制御基板３８０に出
力されるものとされている。

また、電源受電基板４１０から入力され、整流回路７６０ｃにおいて整流された電圧は、
さらに整流された後、ＤＣ３２Ｖとして例えばコネクタＣＮ２の９番端子（図３７も参照
）から副制御基板に、またコネクタＣＮ４の４番端子（図３７も参照）から主制御基板３
４０に出力される。同じく整流回路７６０ｃにおいて整流された電圧は、一方で上記と同
様の三端子レギュレータを備えた２出力チョッパレギュレータＩＣ７６５にて変圧・安定
化された後、再び整流回路素子及び平滑化回路素子を含む整流・平滑化部（平滑フィルタ
）７６４において整流・平滑化され、ＤＣ１２Ｖ−Ｂ及びＤＣ５Ｖとして例えばコネクタ
ＣＮ２の７番及び４番、５番端子（図３７も参照）から副制御基板に、またコネクタＣＮ
４の３番及び２番端子（図３７も参照）から主制御基板３４０に出力される。なお、この
ＤＣ１２Ｖ−Ｂは、主制御基板３４０、枠制御基板３５０、発射制御基板２０１に出力さ
れるものとされており、ＤＣ５Ｖは主制御基板３４０及び副制御基板（枠制御基板３５０
、図柄制御基板３６０、ランプ制御基板３７０、音声制御基板３８０、発射制御基板２０
１）に出力されるものとされている。なお、ＤＣ５Ｖの出力は、電源遮断時において、内
蔵ＲＡＭ１４８１及び１６８１（図１０参照）の内容をバックアップするための電圧供給
を補償するために、電気二重層コンデンサ等を含むバックアップ回路７６９を介してＣＮ
２の３番端子（図３７も参照）に出力されている。

次に、電源受電基板４１０から入力され、整流回路７６０ｃにおいて整流された電圧は、
電断検知回路７７１に出力される。この電断検知回路７７１は、電源電圧の監視を行う回
路であって、出力される電源電圧が一定値以下となった場合に、電断信号を出力する回路
部である。この電断信号は、出力バッファ７７２からフィルタ７７３を介して、コネクタ
ＣＮ３の２番端子（図３７も参照）から主制御基板３４０及び枠制御基板３５０に出力さ
れる。主制御基板３４０及び枠制御基板３５０に電断信号が入力されると、該主制御基板
３４０及び枠制御基板３５０はバックアップ処理を行うものとされている。

また、電断検知回路７７１はメモリクリア信号を出力する。このメモリクリア信号は、電
源投入時に主制御基板３４０及び枠制御基板３５０のＲＡＭ１４８１及び１６８１（図１
０参照）の内容を消去（クリア）するための信号である。具体的には、電源投入時のみに
有効とされるメモリクリアスイッチ（電源ユニット４２０に設けられている（図示略））
を人為的に押しながら、電源を投入することによりメモリクリア信号が生成され、ＣＮ３
の１番端子（図３７も参照）から主制御基板３４０及び枠制御基板３５０に出力される。

一方、電断検知回路７７１は副制御基板用のシステムリセット信号を出力する。すなわち
、本実施例においては、主制御基板用のシステムリセット信号は主基板電源制御部８７０
にて生成され、該主制御部用のシステムリセット信号と副制御基板用のシステムリセット
信号が異なる回路部にて生成されるとともに、異なるコネクタ及び信号線を介して出力さ
れる。この副制御基板用のシステムリセット信号は、電源投入時に各副制御基板３５０〜
３８０にコネクタＣＮ３の３番端子（図３７も参照）から出力されて、該副制御基板３５
０〜３８０にて初期化が行われる。その後、主制御基板用のシステムリセット信号が、主
基板電源制御部８７０から出力されて主制御基板３４０の初期化が行われる。

次に、主制御基板（主基板）３４０への電源電圧の出力は、各副制御基板への電源電圧の
出力が行われた後に行われるものとされている。このような出力制御は、具体的には、図
３４に示す主基板電源制御部（主制御基板電源制御部）８７０により行われている。この
主基板電源制御部８７０は、主制御基板３４０への電源電圧の出力を制御するものであっ
て、各副制御基板からの信号に基づいて主制御基板３４０に対して電源電圧を供給するも
のとされている。すなわち、各副制御基板に電源電圧が供給され、該副制御基板における
制御（作動）が開始された場合に当該副制御基板から出力される作動生起信号（起動信号
）が主基板電源制御部８７０に入力された場合に、主制御基板３４０に対して電源電圧を
供給するものとされている。副制御基板においては、電源電圧が供給されて、その制御が
開始された場合に作動生起信号を出力する作動生起信号出力手段（主回路部６００，ＣＰ
Ｕ１６１，１７１，１８１等（図４参照））が設けられ、該作動生起信号出力手段にて出
力された作動生起信号は、分電基板４３０を介して電源ユニット４２０のコネクタＣＮ４
の５〜８番端子（図３７も参照）に入力される。なお、該作動生起信号は電源ユニット４
２０に直接入力されるものとすることも可能である。

主基板電源制御部８７０は、図３５に示すように、ＡＮＤゲート（論理回路）８７１と、
リレー（継電器）８７２を備えている。コネクタＣＮ４の５〜８番端子（図３４参照）に
入力された各副制御基板からの作動生起信号は、ＡＮＤゲート（論理回路）８７１に入力
され、全ての入力がＨレベルとなった場合に、ＡＮＤゲート（論理回路）８７１からＨレ
ベル信号がリレー８７２に対して出力されて、リレー８７２が作動する。リレー８７２の
作動により、主基板電源制御部８７０に供給され得る各電源電圧（５Ｖ，１２Ｖ−Ｂ，３
２Ｖ）が通電され、これに基づいてリセットＩＣ８７３にてシステムリセット信号が生成
されるとともに、該システムリセット信号が主制御基板３４０に出力されて主制御基板３
４０の制御が初期化される。さらに各電源電圧（５Ｖ，１２Ｖ−Ｂ，３２Ｖ）が主制御基
板３４０に出力され、該主制御基板３４０の制御（作動）が開始される。

また、主基板電源制御部８７０としては、図３６に示すようにＣＰＵ８７７を主体として
構成し、該ＣＰＵが副制御基板からの作動生起信号に基づき、主制御基板３４０への電源
電圧を出力する構成とすることも可能である。すなわち、各副制御基板からの作動生起信
号は、Ｉ／Ｏポート８７５及びデコード回路８７６を介してＣＰＵ８７７に入力され、該
入力に基づいてＣＰＵ８７７は、リレー８７２に作動指令信号を出力するものとすること
ができる。

このような図３５，３６に示した主基板電源制御部８７０を設けることにより、副制御基
板における制御の起動が主制御基板３４０の制御の起動よりも早くなり、主制御基板３４
０からの制御信号を取りこぼす等の不具合が生じ難くなり得る。なお、図３２に示したよ
うな構成を含む電源ユニット４２０に対しても、主制御基板３４０への電源電圧の供給途
上において、上記と同様の主基板電源制御部８７０を設けることが可能である。

以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、各請
求項に記載した範囲を逸脱しない限り、各請求項の記載文言に限定されず、当業者がそれ
らから容易に置き換えられる範囲にも及び、かつ、当業者が通常有する知識に基づく改良
を適宜付加することができる。例えば、各種電源電圧、信号（メモリクリア信号、電断信
号、システムリセット信号、作動生起信号）の入出力は分電基板４３０を介さずに、それ
ぞれ直接電源ユニット４２０に入出力されるものとすることができる。また、各種電源電
圧と信号（メモリクリア信号、電断信号、システムリセット信号、作動生起信号）の入出
力のコネクタをそれぞれ別個のものとすることも可能である。

１ パチンコ機（弾球遊技機）
１３０ 電子制御装置
１４０ 主制御部
１５０ 枠制御部（副制御部）
１６０ 図柄制御部（副制御部）
１７０ ランプ制御部（副制御部）
１８０ 音声制御部（副制御部）
３４０，３５０，３６０，３８０，４４０ 制御基板
４１０ 電源受電基板
４２０ 電源ユニット
４２５〜４２８ 電圧変換部
８７０ 主基板電源制御部

Claims (2)

1. 遊技の制御を司る主制御部と、前記主制御部からの信号に基づいて所定の制御を実行す
   る複数の副制御部と、前記主制御部及び前記複数の副制御部に対して電源電圧を出力する
   ための電源電圧出力部と、を有し、
   前記電源電圧出力部は、前記複数の副制御部が作動生起したことを示す信号に基づいて
   、前記主制御部に対して電源電圧を出力することを特徴とする遊技機。
2. 遊技の制御を司る主制御部と、該主制御部に従って作動する副制御部と、これら制御部
   に対して電源電圧を出力するための電源電圧出力部とを有することを特徴とする遊技機

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