JP2013173063A - 遊技機 - Google Patents
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Abstract
【解決手段】画像制御部23は、主制御部21を構成するコンピュータ回路の電源電圧より低い電源電圧で動作するコンピュータ回路の制御に基づいて画像演出動作を実現する。画像演出動作を実現する制御プログラムを記憶する制御用ROM44、及び画像演出動作に使用される画像データを記憶するCGROM45には、何れの回路素子を選択するかを指定する制御信号CE,OEと、制御信号で選択された回路素子のデータ記憶位置を特定するアドレス信号とが、全て抵抗素子ARYを通じて画像制御部のコンピュータ回路のプロセッサから供給される。
【選択図】図9
Description
第二電源部SDは、ダイオードD1〜D4による全波整流回路と、平滑コンデンサC1と、直流電圧VB(12V)を生成するDC−DCコンバータと、直流電圧Vcc(5V)を生成するDC−DCコンバータと、平滑コンデンサC2,C3とを有して構成されている。2つのDC−DCコンバータは、何れもチョッパ型であり、平滑コンデンサC1を共通的に受けて動作している。第二電源部SDで生成された直流電圧は、演出インタフェイス基板27に伝送された後、適宜に降圧されて、演出インタフェイス基板27と、演出制御基板22と、画像制御基板23とで使用される。
第一電源部FRは、ダイオードD1,D2,D5,D6による全波整流回路と、平滑コンデンサC4と、直流電圧VB(12V)を生成するDC−DCコンバータと、直流電圧Vcc(5V)を生成するDC−DCコンバータと、平滑コンデンサC5,C6と、ダイオードD7及びコンデンサCbとで構成された蓄電部BKとを有して構成されている。この2つのDC−DCコンバータも、チョッパ型であり、平滑コンデンサC4を共通的に受けて動作している。また、蓄電部BKで生成された直流電圧は、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するバックアップ電源BAKとなる。
電源遮断部CUTは、交流電圧AC24Vから所定レベルの直流電圧を生成する整流部51と、交流電源ラインLN1,LN2の過電圧時にON動作する交流監視部52と、交流監視部52のON動作に対応してOFF動作するスイッチ回路53と、を有して構成されている。
次に、電源監視部MNTについて説明する。電源監視部MNTは、交流電源ラインLN1,LN2の電圧レベルを監視する給電監視部54と、電源電圧Vccを受けて比較基準電圧Voを出力する比較電圧部55と、給電監視部54と比較電圧部55の出力電圧を対比して電源異常を検出する異常検出部56と、TTLレベルのシステムリセット信号SYSを生成する電源リセット部57と、を有して構成されている。
給電監視部54は、交流電源ラインLN1,LN2に接続された2つのダイオードD10,D11と、ダイオードD10,D11の接続点に接続された抵抗R6及びツェナーダイオードZD3の直列回路と、ツェナーダイオードZD3に並列接続されたダイオードD13及び平滑コンデンサC9の直列回路と、平滑コンデンサC9に並列接続された抵抗R7,R8の直列回路と、抵抗R8を短絡させるコンパレータA3と、を有して構成されている。
比較電圧部55は、第一電源部FRと第二電源部SDとで別々に生成された2つの電源電圧Vcc,Vccを各アノード端子に受けるダイオードD14,D15と、ダイオードD14,D15の各カソード端子に接続される電流制限抵抗R9と、電圧生成部GNと、が直列に接続されて構成されている。この実施例では、電圧生成部GNとして、シャントレギュレータ(HA17431:RENESAS)を使用している。
異常検出部56は、主制御部21への電源異常信号ABN1を生成するコンパレータA1と、払出制御部24への電源異常信号ABN2を生成するコンパレータA2と、各コンパレータA1,A2のプルアップ抵抗R10,R11と、各コンパレータA1,A2の入力端子間に接続されたコンデンサCsとを有して構成されている。各コンパレータA1,A2のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、抵抗R8の両端電圧Vsが供給されている。なお、コンパレータA1,A2は、先に説明したQUADコンパレータ(NJM2901)に内蔵されている。
次に、コンパレータA4で構成された電源リセット部57について説明する。図示の通り、コンパレータA4の出力端子には、プルアップ抵抗R12が接続され、出力端子とプラス端子との間には、抵抗RfとコンデンサCfの直列回路が接続されている。また、コンパレータA4のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、定常状態では2.95V程度の比較電圧V2が供給されている。この比較電圧V2は、第二電源部SDが生成した二種類の電源電圧Vcc,VBを抵抗で分圧して生成されている。
そして、複合チップ41の内部は、ROMなどの外部装置との入出力動作を実現する3.3V電源ラインと、プロセッサ類を動作させる1.2V電源ラインと、SDRAM(Dynamic Random Access Memory)で構成されたVRAM46に対してDDR(Double Data Rate)動作を実現する1.8V電源ラインと、内蔵DRAM76(Embedded DRAM )用の2.5V電源ラインとに分離されて、低電力での高速化を実現している。
図である。図示の通り、複合チップ41は、29ビット長のアドレスバスと、32ビット長のデータバスとを経由して各ICに接続されている。なお、図9は、3.3V系のメモリ回路だけを図示しており、1.8V系のアドレスバスやデータバスで接続されるVRAM46については、図示していない。
21 主制御部
DISP 表示装置
23 画像制御部
44 第1記憶部
45 第2記憶部
CE,OE 制御信号
Claims (10)
- 所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果に基づいて遊技動作を中心統括的に制御する主制御部と、表示装置を駆動して画像演出動作を実行する画像制御部と、を有して構成され、主制御部における抽選処理に当選すると、表示装置における画像演出動作を経て、遊技者に有利な遊技状態に移行可能な遊技機であって、
画像制御部は、主制御部を構成するコンピュータ回路の電源電圧より低い電源電圧で動作するコンピュータ回路の制御に基づいて画像演出動作を実現しており、
画像演出動作を実現する制御プログラムを記憶する不揮発性の第1記憶部、及び画像演出動作に使用される画像データを記憶する不揮発性の第2記憶部を各々構成する回路素子のアドレス端子には、画像制御部のコンピュータ回路のプロセッサから、同一抵抗値の抵抗素子を通じて、アドレス信号が供給されるよう構成されていることを特徴とする遊技機。 - 第1記憶部と第2記憶部を構成する各回路素子には、
何れの回路素子を選択するかを指定する制御信号と、制御信号で選択された回路素子のデータ記憶位置を特定するアドレス信号とが、全て同一抵抗値の抵抗素子を通じて供給されている請求項1に記載の遊技機。 - 画像制御部のコンピュータ回路の電源電圧は、主制御部のコンピュータ回路の電源電圧の70%以下である請求項1又は2に記載の遊技機。
- 抵抗素子の抵抗値は、50〜100Ωの範囲に設定されている請求項1〜3の何れかに記載の遊技機。
- 画像制御部は、3次元の画像が円滑に移動する動画演出を実行している請求項1〜4の何れかに記載の遊技機。
- 画像制御部のコンピュータ回路は、表示装置に表示すべき画像データを生成する画像プロセッサと、主制御部からの指示に基づいて画像演出を制御する制御プロセッサとが一体化された単一チップを有して構成されている請求項1〜5の何れかに記載の遊技機。
- 画像制御部の単一チップには、制御プロセッサを動作させるための第1レベルの電源電圧と、画像データや制御プログラムをアクセスするアクセス回路を動作させるための第2レベルの電源電圧とが供給されて構成され、
遊技機の動作開始時には、先ず、第1レベルの電源電圧が単一チップに供給されるよう構成されている請求項6に記載の遊技機。 - 画像制御部のコンピュータ回路は、表示装置の画像表示動作のための作業領域を構成する揮発性メモリを有して構成され、
揮発性メモリをアクセスするためのアクセス回路は、画像データや制御プログラムをアクセスするアクセス回路とは独立して構成されている請求項1〜7の何れかに記載の遊技機。 - 交流電源の投入時にリセット信号を生成して、画像制御部に供給するリセット回路を有して構成され、
画像制御部は、リセット信号を基準にした時間制御に基づいて、電圧レベルが相違する複数の直流電圧を生成している請求項1〜8の何れかに記載の遊技機。 - 画像制御部は、外部から受けたリセット信号を適宜に遅延させることで、コンピュータ
回路を構成するプロセッサの電源リセット時間を確保している請求項9に記載の遊技機。
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