JP6068597B2 - 遊技機 - Google Patents

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、高度の画像演出が可能な遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示時間変動される。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。

例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。また、最終結果が確定する以前に、各種のキャラクタが特有の態様で出現することで、大当り状態の招来を予告する予告演出も実行されている。

このように、遊技機において、表示装置による画像演出は非常に重要であり、高画質の表示装置によって迫力ある演出が望まれるところである（特許文献１〜特許文献４）。

特開２０１０−２２１０４５号公報 特開２０１０−１８８１７４号公報 特開２０１０−１７２７４２号公報 特開２０１０−１６２４１８号公報

しかしながら、解像度の高い表示装置を使用すると、その分だけ画像データ量が増加するので、これを高速に処理する分だけ消費電力量が増加し、ＣＰＵの熱暴走のおそれが生じる。

また、如何に高画質の画像演出を実行しても、ノイズなどの影響でＣＰＵがリセットされる可能性があり、そのような場合には、画像演出が、突然、初期状態に戻ることになり、遊技者を白けさせてしまうことになる。

本発明は、上記の着想に基づいてなされたものであって、高度の画像演出を安定して実現可能な遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果に基づいて遊技動作を中心統括的に制御する主制御手段と、表示装置を駆動して画像演出動作を実行する画像制御手段と、を別の回路基板に配置して構成され、主制御手段における抽選処理に当選すると、遊技者に有利な遊技状態に移行可能な遊技機であって、主制御手段を構成するコンピュータ回路は、電源電圧を公称値５Ｖとする標準レベルのデータ及びプログラムコードに基づいて動作している一方、画像制御手段は、表示装置に表示すべき画像データを生成する画像プロセッサと、主制御手段からの指示に基づいて画像演出を制御する制御プロセッサと、が一体化された単一チップを有して構成され、各プロセッサは、５Ｖ未満の複数個の電源電圧で動作して画像演出動作を実現しており、画像制御手段には、電源投入時、所定の起動順序にしたがって複数の電源電圧を起動させて前記単一チップに供給する順序制御回路と、前記複数の電源電圧が起動し終わるまで、前記画像プロセッサと前記制御プロセッサの動作を開始させない制限回路と、が設けられている。

本発明では、画像制御動作は５Ｖ未満の電源電圧で動作しているので、高速処理を繰り返しても、主制御手段ほどは消費電力が増加しない。また、画像制御手段は、好適には、標準レベルのリセット信号を受けるので、他の回路基板からリセット信号を受ける場合でも、伝送路のノイズによって異常リセットされる可能性が低減される。

本発明では、画像プロセッサと、制御プロセッサとは、一体化された単一チップで構成されている。この場合、画像制御手段の単一チップには、制御プロセッサを動作させるための第１レベルの電源電圧と、画像データや制御プログラムをアクセスするアクセス回路を動作させるための第２レベルの電源電圧とが供給されて構成され、遊技機の動作開始時には、先ず、第１レベルの電源電圧が単一チップに供給されるよう構成されるのが好適である。このような構成を採ることで、トラブルなく画像制御動作を開始することができる。

本発明の遊技機は、典型的には弾球遊技機又は回胴式遊技機である。

上記した通り、本発明によれば、高画質の画像演出を問題なく実行できる遊技機を実現することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 電源基板の回路構成を示す回路図である。 システムリセット信号を説明するタイムチャートである。 演出制御部と画像制御部の回路構成を示すブロック図である。 画像制御部の回路構成を示すブロック図である。 画像制御部における演出インタフェイス基板との接続部を示すブロック図である。 画像制御部におけるＲＯＭとの接続関係を示すブロック図である。 制御用ＲＯＭの内部構成を示すブロック図である。 ＣＧＲＯＭの内部構成を示すブロック図である。 ＣＧＲＯＭの読出し動作を示すタイムチャートである。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の下側には、スピーカが配置されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、背面側に延びる中央開口ＨＯが設けられている。そして、中央開口ＨＯの奥底には、液晶カラーディスプレイで構成された表示装置ＤＩＳＰが配置されている。なお、表示装置ＤＩＳＰでは、予告演出時などに３Ｄ画像が表示される。

遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、普通入賞口１７、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

表示装置ＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪が所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。

図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。

図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１，ＡＢＮ２や、システムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＩＳＰを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板２８を経由して、払出制御基板２４に伝送される。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、Ｚ８０ＣＰＵや１６ビットＣＰＵをコアとするワンチップマイコンや、３２ビットＣＰＵを搭載したＳＯＣ（system-on-a-chip）を備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、画像制御部２３、及び払出制御部２４と言うことがある。なお、演出制御部２２、画像制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。

また、演出インタフェイス基板２７と演出制御基板２２とは、この実施例では一体化されている。同様に、画像制御基板２３は、表示装置ＤＩＳＰを駆動して画像演出を実行する制御本体基板２３ａと、演出制御基板２２から制御コマンドＣＭＤ’を受けるインタフェイス基板２３ｂとが一体化されて構成されている。

ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３２とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＩＳＰやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板２８に接続され、接続コネクタＣ３を通して、電源中継基板３０に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

図４は、電源基板２０の電源回路を示す回路図である。この電源回路は、演出インタフェイス基板２７に供給される直流電圧を生成する第二電源部ＳＤと、主制御部２１と払出制御部２４に供給される直流電圧を生成する第一電源部ＦＲと、電源投入と電源遮断とを監視する電源監視部ＭＮＴと、過大な交流電圧を受けるとグランドラインを遮断する電源遮断部ＣＵＴと、を有して構成されている。なお、払出制御部２４に供給される他の直流電圧（ＤＣ３２Ｖ）や、演出インタフェイス基板２７に供給される他の直流電圧（ＤＣ３２Ｖ，ＤＣ１５Ｖ）については、図示を省略している。

＜第二電源部ＳＤ＞
第二電源部ＳＤは、ダイオードＤ１〜Ｄ４による全波整流回路と、平滑コンデンサＣ１と、直流電圧ＶＢ（１２Ｖ）を生成するＤＣ−ＤＣコンバータと、直流電圧Ｖｃｃ（５Ｖ）を生成するＤＣ−ＤＣコンバータと、平滑コンデンサＣ２，Ｃ３とを有して構成されている。２つのＤＣ−ＤＣコンバータは、何れもチョッパ型であり、平滑コンデンサＣ１を共通的に受けて動作している。第二電源部ＳＤで生成された直流電圧は、演出インタフェイス基板２７に伝送された後、適宜に降圧されて、演出インタフェイス基板２７と、演出制御基板２２と、画像制御基板２３とで使用される。

＜第一電源部ＦＲ＞
第一電源部ＦＲは、ダイオードＤ１，Ｄ２，Ｄ５，Ｄ６による全波整流回路と、平滑コンデンサＣ４と、直流電圧ＶＢ（１２Ｖ）を生成するＤＣ−ＤＣコンバータと、直流電圧Ｖｃｃ（５Ｖ）を生成するＤＣ−ＤＣコンバータと、平滑コンデンサＣ５，Ｃ６と、ダイオードＤ７及びコンデンサＣｂとで構成された蓄電部ＢＫとを有して構成されている。この２つのＤＣ−ＤＣコンバータも、チョッパ型であり、平滑コンデンサＣ４を共通的に受けて動作している。また、蓄電部ＢＫで生成された直流電圧は、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するバックアップ電源ＢＡＫとなる。

第一電源部ＦＲで生成された直流電圧ＶＢと直流電圧Ｖｃｃは、主制御部２１と払出制御部２４だけに供給されており、演出インタフェイス基板２７に伝送される直流電圧とは配線上で区別されている。そのため、主制御部２１や払出制御部２４が、他のサブ制御部２２，２３と電源ラインを経由して接続されることがなく、高周波ノイズなどの伝送が阻止される。

なお、主制御部２１や払出制御部２４での総電流は、最大でも、電源電圧ＶＢラインで６００ｍＡを超えることがなく、また、電源電圧Ｖｃｃラインでも３００ｍＡを超えることがないので、各電源電圧ＶＢ，Ｖｃｃの給電ラインの電圧降下は、全く問題にならない。

＜電源遮断部ＣＵＴ＞
電源遮断部ＣＵＴは、交流電圧ＡＣ２４Ｖから所定レベルの直流電圧を生成する整流部５１と、交流電源ラインＬＮ１，ＬＮ２の過電圧時にＯＮ動作する交流監視部５２と、交流監視部５２のＯＮ動作に対応してＯＦＦ動作するスイッチ回路５３と、を有して構成されている。

整流部５１は、交流電源ラインＬＮ２から交流電圧を受けるダイオードＤ１２と、電流制限抵抗Ｒ１と、コンデンサＣ８及びツェナーダイオードＺＤ２の並列回路と、が直列に接続されて構成されている。そして、正常時には、コンデンサＣ８の両端電圧は、ツェナーダイオードＺＤ２の降伏電圧に一定化されている。

スイッチ回路５３は、大電流容量のＭＯＳトランジスタＱ２と、コンデンサＣ８に並列接続されたバイアス抵抗Ｒ５と、を有して構成されている。ここで、トランジスタＱ２は、コンデンサＣ８の両端電圧が所定レベルである限り、ＯＮ状態であって、遊技機の全回路のグランドラインとフレームグランドＦＧとを接続状態にしている。

交流監視部５２は、交流電源ラインＬＮ１，ＬＮ２に接続された２つのダイオードＤ８，Ｄ９と、ダイオードＤ８，Ｄ９の接続点に接続されたツェナーダイオードＺＤ１と、バイアス抵抗Ｒ２，Ｒ３及びコンデンサＣ７の並列回路と、バイアス抵抗Ｒ３の両端電圧が上昇するとＯＮ動作するトランジスタＱ１と、トランジスタＱ１の電流制限抵抗Ｒ４とを有して構成されている。

ツェナーダイオードＺＤ１は、通常は、ＯＦＦ状態であるが、交流電源ラインＬＮ１，ＬＮ２に過大な交流電圧（例えばＡＣ１００Ｖ）が加わると、降伏状態となる。この降伏状態では、バイアス抵抗Ｒ３の両端電圧が上昇してトランジスタＱ１がＯＮ動作することでコンデンサＣ８の両端電圧が降下する。

すると、それまでＯＮ状態であったトランジスタＱ２がＯＦＦ遷移することで、回路グランドとフレームグランドＦＧとが非接続となって、全ての遊技機の全ての電源電圧が遮断状態となる。電源遮断部ＣＵＴの動作内容は、以上の通りであり、交流電源ラインＬＮ１，ＬＮ２の両端電圧が限界値を超えると、全ての遊技機の全ての電源電圧を一気に遮断する機能を果たしている。

＜電源監視部ＭＮＴ＞
次に、電源監視部ＭＮＴについて説明する。電源監視部ＭＮＴは、交流電源ラインＬＮ１，ＬＮ２の電圧レベルを監視する給電監視部５４と、電源電圧Ｖｃｃを受けて比較基準電圧Ｖｏを出力する比較電圧部５５と、給電監視部５４と比較電圧部５５の出力電圧を対比して電源異常を検出する異常検出部５６と、システムリセット信号ＳＹＳを生成する電源リセット部５７と、を有して構成されている。なお、システムリセット信号は、電源電圧が公称値５Ｖの回路や回路素子をリセットする標準レベルの信号である。

［給電監視部５４］
給電監視部５４は、交流電源ラインＬＮ１，ＬＮ２に接続された２つのダイオードＤ１０，Ｄ１１と、ダイオードＤ１０，Ｄ１１の接続点に接続された抵抗Ｒ６及びツェナーダイオードＺＤ３の直列回路と、ツェナーダイオードＺＤ３に並列接続されたダイオードＤ１３及び平滑コンデンサＣ９の直列回路と、平滑コンデンサＣ９に並列接続された抵抗Ｒ７，Ｒ８の直列回路と、抵抗Ｒ８を短絡させるコンパレータＡ３と、を有して構成されている。

この実施例では、ツェナーダイオードＺＤ３の降伏電圧が５．１Ｖ程度であり、ツェナーダイオードＺＤ３は、電流制限抵抗Ｒ６を通して、交流電圧ＡＣ２４Ｖを受けている。そのため、交流入力電源の給電状態であれば、平滑コンデンサＣ９の両端電圧は、４．５Ｖ程度の一定値となる。また、２つの抵抗Ｒ７，Ｒ８は、その抵抗値がＲ８＞＞Ｒ７に設定されているので、抵抗Ｒ８の両端電圧Ｖｓは、正常レベルの交流電圧ＡＣ２４Ｖに対応して約４．５Ｖとなる。但し、コンパレータＡ３の出力がＬレベルであると、これに対応して、抵抗Ｒ８の両端電圧Ｖｓは、ほぼ０Ｖとなる。なお、抵抗Ｒ７は、Ｌレベル出力時のコンパレータＡ３に対する電流制限抵抗として機能する。

コンパレータＡ３は、他のコンパレータＡ１〜Ａ４と共に、ＱＵＡＤコンパレータ（ＮＪＭ２９０１）で構成されている。このＱＵＡＤコンパレータには、４つのコンパレータＡ１〜Ａ４が内蔵されているが、何れのコンパレータＡ１〜Ａ４も、オープンコレクタタイプとなっている（図５（ｆ）参照）。

そして、コンパレータＡ３のマイナス端子には、比較電圧部５５の出力電圧Ｖｏが供給され、プラス端子には、定常状態では２．８Ｖ程度の比較電圧Ｖ１が供給されている。この比較電圧Ｖ１は、第一電源部ＦＲが生成した二種類の電源電圧Ｖｃｃ，ＶＢを抵抗で分圧して生成されている。

後述するように、電源投入時には、比較電圧部５５の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応したレベルとなる（Ｖｏ＝Ｖｃｃ−Ｖｆ−Δ）。なお、ＶｆとΔは、ダイオードＤ１４，Ｄ１５と、抵抗Ｒ９における電圧降下である。

一方、比較電圧Ｖ１は、電源電圧Ｖｃｃ，ＶＢを分圧して生成されるので、電源投入直後は、比較電圧部５５の出力電圧Ｖｏより低い。そのため、電源投入直後の過渡状態では、コンパレータＡ３の出力がＬレベルとなって抵抗Ｒ８を短絡させ、その結果、給電監視部５４の出力電圧Ｖｓがほぼ０Ｖとなる。

一方、電源電圧Ｖｃｃ，ＶＢが所定レベルに達した定常状態では、比較電圧Ｖ１が、２．８Ｖ程度となる一方、比較電圧部５５の出力電圧Ｖｏは２．５Ｖ程度に一定化される。つまり、コンパレータＡ３は、［プラス入力への入力電圧］＞［マイナス端子への入力電圧］の大小関係となるが、コンパレータＡ３の出力部がオープンコレクタであり（図５（ｆ）参照）、図４に示す通り、その出力端子がプルアップされていないので、コンパレータＡ３の出力部は開放状態となって他の回路に影響を与えない。

以上説明した給電監視部５４の動作を整理すると以下の通りである。

（１）交流電圧ＡＣ２４Ｖが投入された電源投入直後は、抵抗Ｒ８がコンパレータＡ３の出力部によって短絡されるので、抵抗Ｒ８の両端電圧Ｖｓがほぼ０Ｖとなる。

（２）その後、電源電圧Ｖｃｃが正常レベル近くまで増加すると、コンパレータＡ３の出力部が開放状態となるので、抵抗Ｒ８の両端電圧Ｖｓは、ツェナーダイオードＺＤ３の両端電圧に対応してほぼ４．５Ｖとなる。

（３）交流電圧ＡＣ２４Ｖが遮断状態となると、抵抗Ｒ８の両端電圧Ｖｓは、素早く０Ｖまで降下する。しかし、交流電圧ＡＣ２４Ｖが遮断されても、しばらくは、電源電圧Ｖｃｃ，ＶＢが所定レベルを維持するので、コンパレータＡ３の出力部は、そのまま開放状態を維持する。

［比較電圧部５５］
比較電圧部５５は、第一電源部ＦＲと第二電源部ＳＤとで別々に生成された２つの電源電圧Ｖｃｃ，Ｖｃｃを各アノード端子に受けるダイオードＤ１４，Ｄ１５と、ダイオードＤ１４，Ｄ１５の各カソード端子に接続される電流制限抵抗Ｒ９と、電圧生成部ＧＮと、が直列に接続されて構成されている。この実施例では、電圧生成部ＧＮとして、シャントレギュレータ（ＨＡ１７４３１：ＲＥＮＥＳＡＳ）を使用している。

このシャントレギュレータは、アノード端子Ａとカソード端子Ｋと比較端子ＲＥＦとを有するが、アノード端子Ａとカソード端子Ｋとを接続した図示の状態では、ツェナーダイオードと同等に機能して、降伏動作時には、アノード・カソード端子間に一定の基準電圧Ｖｏ（２．５Ｖ）を出力する（図５（ｅ）参照）。一方、非降伏動作時には、内部回路がＯＦＦ動作して、アノード・カソード端子間が開放状態となる。

したがって、電源投入時、電源電圧Ｖｃｃが所定レベルに達するまでは、比較電圧部５５（電圧生成部ＧＮ）の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応して、Ｖｏ＝Ｖｃｃ−Ｖｆ−Δとなる。一方、電源電圧Ｖｃｃが所定レベルに達すると、比較電圧部５５の出力電圧Ｖｏは、一定の比較基準電圧（２．５Ｖ）となる。

［異常検出部５６］
異常検出部５６は、主制御部２１への電源異常信号ＡＢＮ１を生成するコンパレータＡ１と、払出制御部２４への電源異常信号ＡＢＮ２を生成するコンパレータＡ２と、各コンパレータＡ１，Ａ２のプルアップ抵抗Ｒ１０，Ｒ１１と、各コンパレータＡ１，Ａ２の入力端子間に接続されたコンデンサＣｓとを有して構成されている。各コンパレータＡ１，Ａ２のマイナス端子には、比較電圧部５５の出力電圧Ｖｏが供給され、プラス端子には、抵抗Ｒ８の両端電圧Ｖｓが供給されている。なお、コンパレータＡ１，Ａ２は、先に説明したＱＵＡＤコンパレータ（ＮＪＭ２９０１）に内蔵されている。

図示を省略しているが、コンパレータＡ１，Ａ２から出力される電源異常信号ＡＢＮ１、ＡＢＮ２は、主制御部２１と払出制御部２４の入力ポートに供給されている。そして、各入力ポートの入力端子とグランド間には、適宜なコンデンサを接続されており、各入力ポートが、適宜な抵抗を経由して電源異常信号を受けることで耐ノイズ性を確保している。また、適宜なソフトウェア処理によって、スパイクノイズの影響を排除している。

給電監視部５４が前記した（１）〜（３）の通りに動作するので、これに対応して異常検出部５６は、以下の通りに動作する。

（１）交流電圧ＡＣ２４Ｖが投入された電源投入直後は、抵抗Ｒ８の両端電圧Ｖｓがほぼ０Ｖであり、一方、比較電圧部５５の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応して、Ｖｃｃ−Ｖｆ−Δとなる。そのため、コンパレータＡ１，Ａ２が出力する電源異常信号ＡＢＮ１，ＡＢＮ２は、レベル変動することなく、Ｌレベルを安定的に維持する。図５（ｃ）のタイミングＴ０〜Ｔ１は、この電源投入時の安定したＬレベル状態を示している。

（２）その後、レベル上昇中の電源電圧Ｖｃｃが所定レベルを超えた後は、比較電圧部５５の出力電圧Ｖｏは、２．５Ｖを維持する。また、電源電圧Ｖｃｃが正常レベル近くまで増加すると、コンパレータＡ３の出力部が開放状態となるので、抵抗Ｒ８の両端電圧Ｖｓは、ツェナーダイオードＺＤ３の両端電圧に対応してほぼ４．５Ｖとなる。

そのため、コンパレータＡ１，Ａ２が出力する電源異常信号ＡＢＮ１，ＡＢＮ２がＨレベルに遷移して、その後は、正常状態を示すＨレベルを定常的に維持する。図５（ｃ）のタイミングＴ１以降は、正常レベルの電源異常信号ＡＢＮ１，ＡＢＮ２を示している。

（３）その後、何らかの理由で交流電圧ＡＣ２４Ｖが遮断状態となると、抵抗Ｒ８の両端電圧Ｖｓは、素早く０Ｖまで降下する。しかし、電源電圧Ｖｃｃ，ＶＢは、しばらく所定レベルを維持するので、コンパレータＡ３や比較電圧部５５は、それまでの動作を維持する。

したがって、図５（ａ）のタイミングＴ２において、交流電圧ＡＣ２４Ｖが遮断状態になると、コンパレータＡ１，Ａ２が出力する電源異常信号ＡＢＮ１，ＡＢＮ２は、直ちに、ＨレベルからＬレベルに遷移して異常事態の発生を示す。なお、主制御部２１と払出制御部２４では、この電源異常信号ＡＢＮ１，ＡＢＮ２を定時的にチェックしており、電源異常信号ＡＢＮ１，ＡＢＮ２がＬレベルに遷移したことを確認すると、直ちにバックアップ処理を開始するようになっている。

［電源リセット部５７］
次に、コンパレータＡ４で構成された電源リセット部５７について説明する。図示の通り、コンパレータＡ４の出力端子には、プルアップ抵抗Ｒ１２が接続され、出力端子とプラス端子との間には、抵抗ＲｆとコンデンサＣｆの直列回路が接続されている。また、コンパレータＡ４のマイナス端子には、比較電圧部５５の出力電圧Ｖｏが供給され、プラス端子には、定常状態では２．９５Ｖ程度の比較電圧Ｖ２が供給されている。この比較電圧Ｖ２は、第二電源部ＳＤが生成した二種類の電源電圧Ｖｃｃ，ＶＢを抵抗で分圧して生成されている。

電源リセット部５７は、上記の通りに構成されているので、以下の通りに動作する。

（１）交流電圧ＡＣ２４Ｖが投入された電源投入直後は、比較電圧部５５の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応して、Ｖｃｃ−Ｖｆ−Δとなる。一方、比較電圧Ｖ２は、第二電源部ＳＤの電源電圧Ｖｃｃ，ＶＢを分圧して生成されるので、レベル上昇中の出力電圧Ｖｏより低い。そのため、このような過渡状態では、コンパレータＡ４から出力されるシステムリセット信号ＳＹＳがＬレベルとなる（図５（ａ）参照）。

（２）その後、レベル上昇中の電源電圧Ｖｃｃが所定レベルに達した後は、比較電圧部５５の出力電圧Ｖｏは、２．５Ｖを維持する。また、電源電圧Ｖｃｃ，ＶＢが正常レベル近くまで増加すると、比較電圧Ｖ２が定常値２．９５Ｖに近づく。そのため、コンパレータＡ４から出力されるシステムリセット信号ＳＹＳは、適宜なタイミングで、ＬレベルからＨレベルに遷移する。なお、システムリセット信号ＳＹＳは、標準レベルの電圧値を有している。

このようにして生成されたシステムリセット信号ＳＹＳは、演出インタフェイス基板２７を経由して、演出制御部２２と画像制御部２３に伝送されるが、各制御部２２，制御部２３に設けられた遅延回路を経由してＣＰＵやその他のＩＣを電源リセットしている。なお、抵抗ＲｆとコンデンサＣｆの直列回路も、遷移動作を遅延させる機能を発揮する。

以上の通り、システムリセット信号ＳＹＳは、直流電圧に基づいて生成されているので、交流電源が瞬間的に停止される瞬停状態では、システムリセット信号ＳＹＳがアクティブレベルに変化することはない。したがって、交流電源が遮断されても、直流電源が維持されている限り、サブ制御部２２，２３は、それまでの動作を継続する。

図３に戻って回路構成を説明すると、主制御部２１は、主基板中継基板２８を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。

ここで、主制御部２１と払出制御部２４のワンチップマイコンは、電源電圧５Ｖで動作しており、制御コマンドＣＭＤ，ＣＭＤ”やその他の信号は、全て、標準レベルである。

また、主制御部２１は、遊技盤中継基板２９を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から給電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。そして、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、標準レベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

図６に示すように、演出制御部２２は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン２２Ａと、ワンチップマイコン２２Ａの制御プログラムなどを記憶するＥＰＲＯＭ６１と、ワンチップマイコン２２Ａからの指示に基づいて音声信号を再生して出力する音声再生出力回路（音声ＩＣ）６２と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ（音声ＲＯＭ）６３と、ワンチップマイコン２２Ａをリセットするリセット回路６４とを備えて構成されている。

リセット回路６４は、電源基板２０からシステムリセット信号ＳＹＳを受けて、ワンチップマイコン２２Ａを電源リセットし、また、プログラム暴走時には、ウォッチドッグタイマＷＤＴ１の動作に基づいてワンチップマイコン２２Ａを異常リセットする。音声再生回路６２は、リセット回路６４がリセットしてもよいし、システムリセット信号ＳＹＳを受けたワンチップマイコン２２Ａがリセット信号を出力してリセットしてもよい。

ワンチップマイコン２２Ａには、パラレル出力ポートＰ１や、パラレル入力ポートＰ２が内蔵されている。そして、出力ポートＰ１からは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と共に、演出可動体を機能させる駆動データΦ１〜Φ４も出力されている。演出可動体は、ドライバ回路ＤＲにより駆動されるステッピングモータＭＴによって回転して可動演出を実行する。なお、ステッピングモータＭＴに関連して、原点スイッチＯＲＧが設けられており、そのスイッチ信号ＳＮは、入力ポートＰ２に入力されている。

図６に示す通り、演出制御基板２２のワンチップマイコン２２Ａには、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、演出インタフェイス基板２７のバッファ６７を経由して供給されている。割込み信号ＳＴＢは、ワンチップマイコンの割込み端子ＩＮＴに供給され、ストローブ信号ＳＴＢによって起動される受信割込み処理によって、演出制御部２２は、制御コマンドＣＭＤを取得することになる。

演出制御部２２が取得する制御コマンドＣＭＤには、(1) 異常報知その他の報知用制御コマンドなどの他に、(2) 図柄始動口への入賞に起因する各種演出動作の概要を特定する制御コマンド（変動パターンコマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２では、変動パターンコマンドＣＭＤを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。

例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３に対して、ランプやスピーカによる演出動作に同期した図柄演出に関する制御コマンドＣＭＤ’を出力する。

このような演出動作に同期した図柄演出を実現するため、演出制御部２２は、画像制御部２３に対するストローブ信号（割込み信号）ＳＴＢ’と共に、制御コマンドＣＭＤ’を演出インタフェイス基板２７に向けて出力する。なお、演出制御部２２は、表示装置に関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、そのまま割込み信号ＳＴＢ’と共に演出インタフェイス基板２７に向けて出力する。

上記した演出制御基板２２の構成に対応して、８ビット長の制御コマンドＣＭＤ’と１ビット長のストローブ信号ＳＴＢ’を出力可能な出力バッファ回路６５が設けられ、これらのデータＣＭＤ’，ＳＴＢ’は、画像制御基板２３に出力される。ここで、出力バッファ回路６５が出力する制御コマンドＣＭＤ’やストローブ信号ＳＴＢ’は、電源電圧を５Ｖとする回路素子を経由して標準レベルで送信されており、画像制御部２３までの伝送路において、十分なノイズマージンを持っている。なお、この点は、システムリセット信号ＳＹＳについても同様である。

また、演出インタフェイス基板２７は、演出制御部２２から出力されるランプ駆動用の信号を受け、ランプ接続基板６８を経由してＬＥＤランプ群に供給すると共に、音声再生出力回路６２が出力する音声信号ＡＯＲ，ＡＯＬを、デジタルアンプ６６を経由してスピーカに供給している。このように、本実施例の演出制御部２２は、主制御部２１から受けた制御コマンドＣＭＤに対応するランプ演出と音声演出を、インタフェイス基板２７を経由して実現している。

続いて、画像制御基板２３の構成について説明する。図６に示すように、画像制御部２３は、画像演出動作を制御するコンピュータ回路と、表示装置ＤＩＳＰを駆動するコンピュータ回路とを内蔵する複合チップ４１（ＳＯＣ：system-on-a-chip）を中心に構成されている。実施例の複合チップ４１は、ＴＣ８５２０ＸＢＧ（ＴＯＳＨＩＢＡ）で構成されており、組み込み用プロセッサとして、ＡＲＭ１１７６（ＡＲＭ社Advanced RISC Machines )を内蔵すると共に、３Ｄ−グラフィックスプロセッサを内蔵して、３次元画像による画像演出を実行している。

そして、画像制御部２３は、複合チップ４１の動作用の直流電圧を生成する電源部４２と、演出インタフェイス基板２７から受けるシステムリセット信号ＳＹＳなどに基づいて複合チップ４１や他のＩＣをリセットするリセット部４３と、画像演出用の制御プログラムを記憶する制御用ＲＯＭ４４と、グラッフィクスデータをデータ圧縮状態で記憶するＣＧＲＯＭ４５と、画像出力用のＶＲＡＭ(Video RAM )４６と、複合チップ４１から出力されるＲＧＢ信号を差動信号に変換するＬＶＤＳインタフェイス部４７(low voltage differential signaling)と、を有して構成されている。

図７は、複合チップ４１の内部構成を、これに接続される他のＩＣと共に図示した構成図である。先に説明した通り、実施例の複合チップ４１は、組込み用プロセッサ７０（ＡＲＭ１１７６）と、３Ｄグラフィックスプロセッサ７１とが内蔵されて構成されている。
そして、複合チップ４１の内部は、ＲＯＭなどの外部装置との入出力動作を実現する３．３Ｖ電源ラインと、プロセッサ類を動作させる１．２Ｖ電源ラインと、ＳＤＲＡＭ(Dynamic Random Access Memory)で構成されたＶＲＡＭ４６に対してＤＤＲ(Double Data Rate)動作を実現する１．８Ｖ電源ラインと、内蔵ＤＲＡＭ７６(Embedded DRAM )用の２．５Ｖ電源ラインとに分離されて、低電力での高速化を実現している。

図示の通り、複合チップ４１は、ＲＯＭインタフェイス部７３を経由して、３．３Ｖを電源電圧とする制御用ＲＯＭ４４とＣＧＲＯＭ４５に接続されている。ここで、制御用ＲＯＭ４４は、２３ビット長のアドレス信号に基づき、データ長３２ビット単位にアクセスされ、８，３８８，６０８×１６×２ビット長の記憶容量を有している。また、ＣＧＲＯＭ４５は、２６ビット長のアドレス信号に基づき、データ長３２ビット単位でアクセスされ、４Ｇビット×４ビット長の記憶容量を有している。

一方、複合チップ４１は、ＤＤＲ２インタフェイス部７４を経由して、１．８Ｖを電源電圧とするＶＲＡＭ４６に接続されている。ＶＲＡＭ４６は、データ長３２ビット単位にアクセスされ、４Ｇビット長の記憶領域を有している。ここで、ＶＲＡＭ４６に対するアドレス信号線及びデータ信号線は、制御用ＲＯＭ４４やＣＧＲＯＭ４５に対するアドレス信号線及びデータ信号線とは別個に設けられており、電源電圧の相違は問題にならず、究極的な低電力化を実現している。

また、組込み用プロセッサ７０は、パラレルポート７９を経由して、演出インタフェイス基板２７から制御コマンドＣＭＤ’とストローブ信号ＳＴＢ’とを受けている。一方、グラフィックスプロセッサ７１は、内蔵ＤＲＡＭ７６に接続されて動作して、ＬＣＤインタフェイス部７７を経由してＲＧＢ信号や同期信号をＬＶＤＳ部４７に出力している。

その他、複合チップ４１には、ＤＭＡＣ部(Direct Memory Access Controller )７５、音声出力用のオーディオインタフェース部７８、ＧＰＩＯ部(General Purpose I/O )８０、ＵＡＲＴ部(Universal Asynchronous Receiver Transmitter )８１、ＳＰＩ部(Serial Peripheral Interface )８２が設けられているが、本実施例では、特に使用していない。

図８は、複合チップ４１と、演出インタフェイス基板２７との接続関係や、複合チップ４１の動作を説明する図面である。図示の通り、演出インタフェイス基板２７から伝送される８ビット長の制御コマンドＣＭＤ’及び１ビット長のストローブ信号ＳＴＢ’は、コネクタＣＮ１を経由して画像制御基板２３に供給される。これら全９ビットの信号は、伝送路でのノイズマージンを確保するべく標準レベルであるので、複合チップ４１のパラレルポート７９で認識できるレベルに変換する必要がある。

そこで、全９ビットの信号は、９個のプルアップ抵抗ＰＵで３．３Ｖにプルアップされた後、９個のコンデンサＣ及び抵抗Ｒで構成されたフィルタ回路ＣＲを各々経由して、３状態バッファＢＵＦ１に供給されている。なお、３状態バッファＢＵＦ１は、電源電圧を３．３Ｖとするシュミットトリガタイプである。

ここで、フィルタ回路の時定数Ｃ＊Ｒは、０．５〜２．０μＳ程度に設定されており、全９ビットの信号エッジを、それほど鈍らせることなく、伝送路で重畳した高周波ノイズを排除している。また、３状態バッファＢＵＦ１は、シュミットトリガタイプであるので、ＣＲ回路で鈍った波形は正しく整形され、標準レベルから降下した各信号ＣＭＤ’，ＳＴＢ’の論理レベルが、複合チップ４１のパラレルポート７９に正しく認識される。

図８の中段に示す通り、直流電圧１２Ｖ，５Ｖとシステムリセット信号ＳＹＳは、演出インタフェイス基板２７を経由して画像制御基板のコネクタＣＮ２に伝送される。ここで、直流電圧１２Ｖは、複合チップ４１を定常的に空冷しているファンモータＦＡＮに供給されている。そして、ファンモータＦＡＮが回転していることを示すセンサ出力は、直流電圧３．３Ｖにプルアップされている抵抗Ｒ２０と、フィルタ回路を構成する抵抗Ｒ２１及びコンデンサＣ２１を経由してレベル降下される。そして、３．３Ｖを電源電圧とする２つのＮＯＴゲートＧ１，Ｇ２を経由して、センサ信号ＦＮＰＬＳとして、複合チップ４１の入力ポートに供給される。

本実施例では、単一の複合チップ４１を使用して、組込みプロセッサ７０による画像制御動作と、グラッフィクスプロセッサ７１のよる画像信号の生成とを実行しており、しかも、その他の多数の回路素子を単一のチップに集積しているので、各部が如何に低い電源電圧で動作しているとはいえ、電力損の総和は少なくない。そのため、万一、ファンモータＦＡＮが回転を停止すれば、複合チップ４１の動作を停止するべくセンサ信号ＦＮＰＬＳを常時監視している。なお、複合チップ４１の動作を停止することなく、画像、音声、ランプなどにより異常状態である旨を報知するようにしてもよい。

ところで、演出インタフェイス基板２７からコネクタＣＮ２に供給されたシステムリセット信号ＳＹＳは、抵抗Ｒ２３及びコンデンサＣ２２よるフィルタ回路を経由して、ＮＯＴゲートＧ３に供給されている。なお、抵抗Ｒ２３は、抵抗Ｒ２２によって直流電圧５Ｖにプルアップされている。そして、ＮＯＴゲートＧ３の出力は、次段のＮＯＴゲートＧ４で論理レベルを変換した後、電源シーケンサ８３の制御端子ＥＮに供給される。なお、制御端子ＥＮは、プルアップ抵抗Ｒ２４で直流電圧５Ｖにプルアップされている。

電源シーケンサ８３は、例えば、ＬＭ３８８１(Power Sequencer )で実現され、制御端子ＥＮの電圧が立上ると、それから一定時間ｔ１後に第１制御信号ＥＮ１が立上り、これにｔ２遅れて第２制御信号ＥＮ２が立上るよう構成されている。一方、制御端子ＥＮの電圧が立下ると、所定時間ｔ３後に、先ず第２制御信号ＥＮ２が立下り、これにｔ４遅れて第１制御信号ＥＮ１が立下るよう構成されている（図８（ｂ）参照）。

ここで、第１制御信号ＥＮ１は、ＤＣ／ＤＣコンバータ８４の制御端子に供給されて、コンバート動作を制御している。このＤＣ／ＤＣコンバータ８４は、演出インタフェイス基板から受けた直流５Ｖを、直流１．２Ｖに変換する回路であり、変換された直流１．２Ｖは、複合チップ４１の組込みプロセッサ７０の電源電圧として、複合チップ４１に供給されている。

一方、第１制御信号ＥＮ２は、ＤＣ／ＤＣコンバータ８５，８７と電圧レギュレータ８６の制御端子に各々供給されて、各素子の動作を許可又は禁止している。ここで、ＤＣ／ＤＣコンバータ８５とＤＣ／ＤＣコンバータ８６は、演出インタフェイス基板から受けた直流５Ｖを、各々、直流１．８Ｖと直流３．３Ｖに変換している。そして、直流１．８Ｖは、ＤＤＲ２インタフェイス部７４の電源電圧として、複合チップ４１に供給され、直流３．３Ｖは、ＲＯＭインタフェイス部７３の電源電圧として複合チップ４１に供給され、ＣＧＲＯＭ４５や制御用ＲＯＭ４５の電源電圧としても活用される。また、電圧レギュレータ８６は、演出インタフェイス基板から受けた直流５Ｖを、直流２．５Ｖに降下させて、降下した直流２．５Ｖは、内蔵ＤＲＡＭ７６の電源電圧として、複合チップ４１に供給される。

このように、本実施例では、電源シーケンサ８３によって、複合チップ４１に必要な各電源電圧について、電源起動順序と電源遮断順序とが制御されている。具体的には、複合チップ４１に、先ず、電源電圧１．２Ｖが供給されて組込みプロセッサ７０が起動され、その後に他の回路が起動される。一方、電源遮断時には、組込みプロセッサ７０の直流電源１．２Ｖが最後まで維持される（図８（ｂ）参照）。

以上、電源電圧の起動順序と遮断順序を説明したが、これらを制御する制御信号ＥＮは、負論理ＯＲゲートＧ５の入力端子にも供給されている。ここで、負論理ＯＲゲートＧ５の電源電圧は３．３Ｖであるが、他の入力端子には、ウォッチドッグタイマＷＤＴの異常信号ＥＲＲが供給されている。ウォッチドッグタイマＷＤＴには、複合チップ４１から定期的にクリアパルスＷＤＣＬＲが受けるが、プログラムの暴走などによってクリアパルスＷＤＣＬＲが途絶えると、ウォッチドッグタイマＷＤＴは、Ｌレベルの異常信号ＥＲＲを出力するよう構成されている。

そのため、システムリセット信号ＳＹＳがＬレベルであるか、或いは、異常信号ＥＲＲがＬレベルであると、負論理ＯＲゲートＧ５の出力もＬレベルとなる。そして、このＬレベルの信号は、２つのＮＯＴゲートＧ６，Ｇ７を経由して、制御ＲＯＭ４４やＣＧＲＯＭ４５のリセット端子に供給されている。また、ＮＯＴゲートＧ７の出力は、ＮＯＴゲートＧ８，Ｇ９を更に経由して、複合チップ４１のリセット端子ＳＹＳＲＥＳＥＴに供給されている。

ここで、制御信号ＥＮが５個のゲートＧ５〜Ｇ９を通過することで生じる遅延時間τは、制御信号ＥＮに対する第２制御信号ＥＮ２の遅延時間ｔ１＋ｔ２より長く設定されている（図８（ｃ）参照）。そのため、第１制御信号ＥＮ１に制御される電源電圧１．２Ｖの起動時から、複合チップ４１へのリセット信号ＳＹＳＲＥＳＥＴの立上り時までに、必要なリセット時間ＴＭ（＝τ−ｔ１）が確保され、且つ、全ての電源電圧が安定してからの余裕時間（τ−ｔ１−ｔ２）も確保されるので、組込みプロセッサ７０やグラフィックスプロセッサ７１の正常な起動動作が担保される（図８（ｃ）参照）。

また、電源遮断時（図５のＴ２）に、システムリセット信号ＳＹＳが降下しても（図５のＴ３）、組込みプロセッサ７０の電源電圧（＝１．２Ｖ）は、他の電源電圧より長く維持されるので、停電時などでも表示装置ＤＩＳＰの異常画面などの出現が防止される。なお、全ての電源電圧１．２Ｖ〜３．３Ｖは、電源用コンデンサの充電によって所定時間維持されるので、電源遮断時にも組込みプロセッサ７０やグラフィックスプロセッサ７１は正常にリセットされる。

図９は、複合チップ４１と、ＣＧＲＯＭ４５と、制御用ＲＯＭ４４と、各メモリＩＣのチップセレクト信号を生成するアドレスデコード部５０との接続関係を示す回路ブロック図である。図示の通り、複合チップ４１は、２９ビット長のアドレスバスと、３２ビット長のデータバスとを経由して各ＩＣに接続されている。なお、図９は、３．３Ｖ系のメモリ回路だけを図示しており、１．８Ｖ系のアドレスバスやデータバスで接続されるＶＲＡＭ４６については、図示していない。

先ず、制御用ＲＯＭ４４について説明すると、実施例の制御ＲＯＭは、３．３Ｖの電源電圧で動作するフラッシュメモリＩＣ（MX29GL128EHMC-90G ）２個で構成されている。このメモリＩＣは、図１０（ａ）の内部構成を有しており、８，３８８，６０８×１６ビット長の記憶容量を有している。また、チップセレクト信号ＣＥがＬレベルである状態で、出力制御信号ＯＥをＬレベルにすると、２３ビット長アドレス信号（Ａ０〜Ａ２２）で選択された１６ビット長のデータ読出し動作が実現される（図１０（ｂ）参照）。

そこで、本実施例では、アドレスデコード部５０の一部を構成する論理回路５１に、複合チップ４１の制御信号と、デコーダ５２の出力信号と、３ビット長のアドレス信号Ａ２３〜Ａ２５とを供給して、図１０（ｂ）に示すチップセレクト信号ＣＥと出力制御信号ＯＥとを生成している。なお、論理回路５１の電源電圧は３．３Ｖである。

ここで、通常の回路構成なら論理回路５１の出力を、そのままフラッシュメモリＩＣに供給するが、本実施例では、集合抵抗ＡＲＹ０を経由して、チップセレクト信号ＣＥと出力制御信号ＯＥとを供給している。このような構成は、電源電圧が低いメモリＩＣ（電源電圧＝３．３Ｖ）を、高速でアクセスした場合に、制御信号ＣＥ，ＯＥの信号ラインの長さに拘らず、制御信号ＣＥ，ＯＥのリンギングを抑制するためであり、２本の信号ラインに５０〜１００Ω程度の集合抵抗ＡＲＹ０が各々ダンピング抵抗として直列接続される。したがって、本実施例によれば、複雑高度な画像演出を実行するべく、制御用ＲＯＭ４４を高速アクセスしても、電源電圧の低さに拘らず、制御プログラムの読出しミスなどの誤動作が生じない。

逆に、本実施例の構成を採らない場合には、信号ラインのＬ成分と、信号ラインとグランド間の浮遊容量成分とによって、信号立上り時に、高レベルのアンダーシュートが生じて、ＨレベルのデータをＬレベルに誤認識するおそれがある。なお、信号ラインとグランドとの間に平滑コンデンサを配置しても、アンダーシュートの継続期間が長引き、同じ弊害が懸念される。

なお、制御信号ＣＥ，ＯＥは、制御用ＲＯＭ４４を構成する２個のフラッシュメモリＩＣに並列的に供給され、これに対応して、各メモリＩＣには共通の２３ビット長アドレス信号が供給されている。そのため、各メモリＩＣからは、アドレス信号で選択された同一番地のデータが各々１６ビット長で出力され、これがデータバスに供給されることで、３２ビット長のデータ（実際にはプログラムコード）となる。

以上の通り、制御用ＲＯＭ４４には、２３ビット長のアドレス信号を供給する必要がある。そこで、この点にも関連して、本実施例では、複合チップ４１のアドレスバスの２６ビット長（Ａ０〜Ａ２５）を、１６ビット長（Ａ０〜Ａ１５）と、１０ビット長（Ａ１６〜Ａ２５）とに区分して、各々、バスバッファ５５，５６と集合抵抗ＡＲＹとを経由して、その一部（Ａ０〜Ａ２２）を、制御用ＲＯＭ４４に供給している。なお、バスバッファ５５，５６としては、例えば、１６ビット長のバスバッファSN74LVCH16244Aが使用され、電源電圧３．３Ｖで動作している。

ところで、アドレス信号（Ａ０〜Ａ２２）を、集合抵抗ＡＲＹを経由して制御用ＲＯＭに供給するのは、低電源電圧での高速メモリアクセスにおいて、アドレス信号線の長さに拘らず、アドレス信号Ａ０〜Ａ２２のリンギングを抑制するためであり、ここでも、各信号ラインに５０〜１００Ω程度の集合抵抗ＡＲＹが各々ダンピング抵抗として直列接続される。図１０（ｂ）のタイムチャートから確認される通り、低電源電圧での高速メモリアクセスにおいて、アドレス信号の立上り時に、高レベルのアンダーシュートが生じると、目的の番地がアクセスできないおそれがある。

図９に示す通り、集合抵抗ＡＲＹから出力される２６ビット長のアドレス信号（Ａ０〜Ａ２５）は、ＣＧＲＯＭ４５に供給されている。ここで、ＣＧＲＯＭ４５は、４Ｇビットの記憶容量を有するＰＲＯＭ(Programmable Read Only Memory )であり、例えば、ＭＳＰ８８ＬＶ０４０（FUJITSU ）が使用される。なお、ＣＧＲＯＭ４５を構成するメモリＩＣの電源電圧は３．３Ｖである。

図１１のブロック図に示される通り、ＭＳＰ８８ＬＶ０４０は、各々１Ｇビット長の記憶容量を有する４ブロック（Ｈ１，Ｈ０，Ｌ１，Ｌ０）に区分されている。各記憶ブロックは、アドレス信号Ａ０〜Ａ２５によって、０番地〜６７１０８８６３番地までアドレッシングされており、各番地から１６ビット長データが読出し可能に構成されている。

４つの記憶ブロック（Ｈ１，Ｈ０，Ｌ１，Ｌ０）の何れを選択するかは、チップセレクト信号ＣＥと出力制御信号ＯＥとで制御されるが、この実施例では、Ｈ１ブロックとＬ１ブロックとを同時にアクセスするべく、ＣＥＨ１端子とＣＥＬ１端子とを外部接続すると共に、ＯＥＨ１端子とＯＥＬ１端子とを外部接続している。

また、Ｈ０ブロックとＬ０ブロックとを同時にアクセスするべく、ＣＥＨ０端子とＣＥＬ０端子とを外部接続すると共に、ＯＥＨ０端子とＯＥＬ０端子とを外部接続している。

したがって、例えば、チップセレクト信号ＣＥ７（図１１参照）がＬレベルとなると、Ｈ１ブロック及びＬ１ブロックが同時に選択され、アドレス信号Ａ０〜Ａ２５で選択される１６ビット長データが、出力制御信号ＯＥ７がＬレベルになるタイミングで、出力端子ＤＱＨ０〜１５と出力端子ＤＱＬ０〜１５に、各々出力されることになる。

図９に示す通り、ＣＧＲＯＭ４５を構成するメモリＩＣの出力端子は、３２ビット長のデータバスに接続されているので、結局、この実施例では、アドレス信号Ａ０〜Ａ２５に基づいて、全３２ビット長のＣＧデータが読出されることになる。なお、ＣＧＲＯＭ４５のアドレス空間は、チップセレクト信号ＣＥ０で選択される６７，１０８，８６４番地が最下位であり、以下、チップセレクト信号ＣＥ１→ＣＥ２・・・→ＣＥ７で選択される６７１０８８６４番地の順番に高位となり、合計で、６７，１０８，８６４×８×３２＝１６Ｇビットとなる。

図１２は、ＣＧＲＯＭ４５のデータ読出し時の動作を示すタイムチャートである。図示の通り、チップセレクト信号ＣＥがＬレベルである状態で、出力制御信号ＯＥをＬレベルにすると、２６ビット長アドレス信号（Ａ０〜Ａ２５）で選択された１６ビット長（実施例の構成では３２ビット長）のデータ読出し動作が実現される（図１２（ａ）参照）。

また、このＣＧＲＯＭ４５では、上記した通常のメモリリード動作だけでなく、ページリード動作も可能に構成されている。この場合には、上位２０ビットのアドレス信号Ａ３〜Ａ２４を確定させた状態で、下位３ビットのアドレス信号Ａ０〜Ａ２を変化させることで、１回のページリードサイクルにおいて、連続する８番地のデータを順番に読み出すことが可能となる。なお、図１２（ｂ）では、便宜上、アドレス変化（Ａａ→Ａｂ→Ａｃ）を３回としているが、アドレス信号Ａ０〜Ａ２を０００→００１→０１０→・・・・→１１１と変化させることで、８回のアドレス変化が可能である。

鮮明な３Ｄ画像を円滑に移動させて斬新な動画演出を実現するには、扱うデータ量が膨大化する。しかし、本実施例では、上記したメモリリード動作を活用することで、必要な大量のＣＧデータをＣＧＲＯＭ４５から迅速に読出し、所定の演算を経て表示装置ＤＩＳＰに出力することで複雑高度な動画演出を実現している。

ところで、このような動画演出を実現するには、３２ビット単位のデータアクセスも必要であり、そのためには、８種類のチップセレクト信号ＣＥｉと、８種類の出力制御信号ＯＥｉとが必要となる。そこで、アドレスデコード部５０には、３ビット長のアドレス信号Ａ２６〜Ａ２８を受けて８種類のチップセレクト信号ＣＥｉを生成するデコーダ５２と、デコーダ５２の８ビット出力を受ける集合抵抗ＡＲＹ１と、集合抵抗ＡＲＹ１の出力と複合チップ４１の制御信号とを受けて８種類の出力制御信号ＯＥｉを生成する論理回路５３と、論理回路５３の出力を受ける集合抵抗ＡＲＹ２とを接続して構成されている。

ここで、デコーダ５２は、汎用の３−８デコーダであり、例えば、ＳＮ７４ＬＶＣ１３８Ａが使用され、電源電圧３．３Ｖで動作している。また、集合抵抗ＡＲＹ１，ＡＲＹ２は５０〜１００Ω程度の８個の抵抗で構成されており、各々、信号ラインのアンダーシュートを抑制するダンピング抵抗として機能している。なお、実施例では、集合抵抗ＡＲＹ，ＡＲＹ０〜ＡＲＹ２として、７５Ωを採用している。

また、論理回路５３は、電源電圧３．３Ｖ動作して、チップセレクト信号ＣＥに基づいて出力制御信号ＯＥを生成する回路である。

図９に示す通り、８種類のチップセレクト信号ＣＥと、８種類の出力制御信号ＯＥは、何れも、集合抵抗ＡＲＹ１，ＡＲＹ２を経由して、ＣＧＲＯＭ４５の該当端子に供給されている。また、２６ビットのアドレス信号Ａ０〜Ａ２５についても、集合抵抗ＡＲＹを経由してＣＧＲＯＭ４５の該当端子に供給されている。

そのため、低電源電圧３．３Ｖにおいて、ページリード動作などによってＣＧＲＯＭ４５を高速アクセスしても、誤動作が生じないことは前記した通りである。

このようにして読み出された３２ビット単位のＣＧデータは、バスバッファ５４を経由して、複合チップ４１のデータバスに伝送される。ここで、バスバッファ５４は、汎用の１６ビットバスバッファ（SN74LVCH16244A）２個で構成され、各々、電源電圧３．３Ｖで動作している。また、バスバッファ５４は、１〜５ＫΩ程度の集合抵抗ＡＲＹ３によってグランドにプルダウンされており、この構成によって、バスバッファ５４の出力インピーダンスと信号ライン（データバス）とのインピーダンスマッチングをとっている。そのため、データバスの信号ラインの長さに拘らず、信号（ＣＧＲＯＭデータ）の反射を防止することができ、生成される高画質の動画の信頼性を担保している。

以上、本発明の実施例について具体的に説明したが、具体的な記載内容は特に本発明を限定するものではない。特に、画像制御部を構成するＩＣなどの回路素子は、一例を例示したに過ぎず、同様に機能する他の回路素子を使用できるのは勿論である。

また、上記の実施例では、演出制御部２２のワンチップマイコン２２Ａの電源電圧が５Ｖであるとして説明したが、低電力化のために３．３Ｖ程度の電源電圧とするのも好適である。このような場合には、主制御部２１から受ける制御コマンドＣＭＤや、電源基板２０から受けるシステムリセット信号ＳＹＳは、標準レベルから適宜にレベル降下させてワンチップマイコン２２Ａに供給される。なお、レベル降下のための回路構成は、画像制御部２３の回路構成と実質的に同様である。

ワンチップマイコン２２Ａの電源電圧を３．３Ｖとする場合、簡易的には、演出制御基板２２→演出インタフェイス基板２７→画像制御基板２３の経路で伝送される制御コマンドＣＭＤ’は、電源電圧を３．３Ｖとする低レベルで伝送しても良い。但し、このような場合であっても、システムリセット信号ＳＹＳは、標準レベルで伝送される。これは、システムリセット信号ＳＹＳの重要性に鑑み、ノイズマージンを確保するためである。すなわち、システムリセット信号ＳＹＳがノイズによってＬレベルに降下すると、画像制御部２３や演出制御部２２の演出動作がリセットされるおそれがあり、このような異常を回避する重要性を重視するためである。

また、本実施例では演出制御基板２２のワンチップマイコンにより音声及び発光制御を行うようにしているが、複合チップ４１に内蔵されている組込み用プロセッサ７０により制御するのも好適である。この場合、本実施例では使用しなかった音声出力用のオーディオインタフェース部７８、ＧＰＩＯ部８０などを介して必要なデバイスを適宜組み合わせて接続する構成とすればよい。又、複合チップ４１ではなく、ＣＰＵとグラフィックプロセッサとが別チップで構成されたものにおいても単一のＣＰＵにより画像、音声、発光の制御を行うようにしてもよい。

なお、本発明は、弾球遊技機に限定されず、スロットマシン（回胴式遊技機）などにも好適に適用可能であることは言うまでもない。また、実施例では、コマンド中継基板２６を設けたが、主制御基板２１から直接、演出インタフェイス基板２７に制御コマンドＣＭＤを伝送する構成も好適である。この場合も制御コマンドＣＭＤが標準レベルであるので、十分なノイズマージンが確保できる。

ＧＭ 遊技機
２１ 主制御部
ＤＩＳＰ 表示装置
２３ 画像制御部
７１ 画像プロセッサ
７０ 制御プロセッサ
４１ 単一チップ

Claims (1)

1. 所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果に基づいて遊技動作を中心統括的に制御する主制御手段と、表示装置を駆動して画像演出動作を実行する画像制御手段と、を別の回路基板に配置して構成され、
   主制御手段における抽選処理に当選すると、遊技者に有利な遊技状態に移行可能な遊技機であって、
   主制御手段を構成するコンピュータ回路は、電源電圧を公称値５Ｖとする標準レベルのデータ及びプログラムコードに基づいて動作している一方、画像制御手段は、表示装置に表示すべき画像データを生成する画像プロセッサと、主制御手段からの指示に基づいて画像演出を制御する制御プロセッサと、が一体化された単一チップを有して構成され、各プロセッサは、５Ｖ未満の複数個の電源電圧で動作して画像演出動作を実現しており、
   画像制御手段には、電源投入時、所定の起動順序にしたがって複数の電源電圧を起動させて前記単一チップに供給する順序制御回路と、前記複数の電源電圧が起動し終わるまで、前記画像プロセッサと前記制御プロセッサの動作を開始させない制限回路と、が設けられていることを特徴とする遊技機。