JP2012040129A

JP2012040129A - 遊技機

Info

Publication number: JP2012040129A
Application number: JP2010182995A
Authority: JP
Inventors: Minoru Jinno; 稔神野; Takashi Nojiri; 貴史野尻; Akitatsu Yasuki; 明辰安木; Kazuto Matsuoka; 和人松岡
Original assignee: Fuji Shoji Co Ltd
Current assignee: Fuji Shoji Co Ltd
Priority date: 2010-08-18
Filing date: 2010-08-18
Publication date: 2012-03-01

Abstract

【課題】演出動作に不備が生じた場合に、適切に動作する遊技機を提供する。
【解決手段】演出制御部２２と像制御部２３とを有して構成される。演出制御部２２には、回復スイッチＳＷ２のスイッチ信号を受けるスイッチ入力部Ｒｉ２，Ｃｉ２と、電源部から受けたシステムリセット信号を画像制御部２３に転送する信号転送部ＧＴと、電源部２０から受けたシステムリセット信号ＳＹＳに基づいて、コンピュータ回路をリセットする自動リセット部４３と、回復スイッチＳＷ２のスイッチ信号に基づいてコンピュータ回路をリセットする手動リセット部２２Ａと、手動リセット部２２Ａが機能した後、選択的に出力されるリセット信号ＳＧ１’を画像制御部２３に送信する信号送信部ＧＴと、が設けられ、画像制御部２３のコンピュータ回路は、システムリセット信号ＳＹＳ、及び、リセット信号ＳＧ１’に基づいて、リセットされる。
【選択図】図５

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、演出制御の異常時に適切に対処できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示時間変動される。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。

例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。

また、最終結果が確定する以前に、キャラクタが出現したり、演出可動体が回転を開始して、大当り状態の招来を予告する予告演出も実行されている。演出可動体は、例えば、大当り状態に至る可能性が高い演出動作時に、所定方向に所定角度だけ回転して、予め決定されている信頼性をもって抽選結果を予告している。

特開２００４−４１３２１号公報

ところで、遊技機は、一般に、遊技動作を中心統括的に制御する主制御部と、主制御部からの制御コマンドに基づいて、発光演出、音声演出、画像演出などの演出動作を制御する単一又は複数に区分されたサブ制御部とを有して構成されている。また、昨今の遊技機は、その消費電力が益々増加している一方で、遊技ホールには多数の遊技機が密集して配置されるので、各遊技機は、かなり劣悪なノイズ環境下で動作することになる。

そのため、主制御部は正常に動作しているものの、サブ制御部のメモリの一部だけがノイズによってビット化けすることもあり得た。また、主制御部が正常に機能している状態で、演出可動体が不自然な位置に停止したり、表示装置に不自然な画像が残ることもあった。

このような場合、サブ制御部のプログラムが暴走している訳ではないので、ウォッチドッグタイマなどによってＣＰＵが自動的にリセットされることはない。そのため、従来は、遊技機がほぼ正常に動作しているにも拘らず、遊技機の交流電源を一旦遮断した上で、交流電源を再投入するしかなく、遊技者に不信感を与えるおそれがあった。そこで、演出動作の不備だけを解消できる構成が強く望まれる。なお、特許文献１に記載の対策もあるが、本発明の課題を解決することはできない。

本発明は、上記の着想に基づいてなされたものであって、演出動作に不備が生じた場合に、適切に動作する遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果に基づいて遊技動作を中心統括的に制御する主制御部と、主制御部からの指示に基づいて演出動作を実行するサブ制御部と、電源投入時にサブ制御部をリセットするシステムリセット信号を生成するリセット信号生成部と、を有して構成され、主制御部で実行される抽選処理に当選すると遊技者に有利な遊技状態に移行可能な遊技機であって、サブ制御部は、演出動作を規定する制御コマンドを送信する上流サブ制御部と、上流サブ制御部から制御コマンドを受けて演出動作を実行する下流サブ制御部と、を有して構成され、上流サブ制御部又は下流サブ制御部の一方側には、手動スイッチのスイッチ信号を受けるスイッチ入力部と、リセット信号生成部が生成するシステムリセット信号に基づいて、一方側のコンピュータ回路をリセットする自動リセット部と、スイッチ入力部が受けたスイッチ信号に基づいて、一方側のコンピュータ回路をリセットする手動リセット部と、手動リセット部が機能した後、選択的に出力されるリセット信号を他方側のサブ制御部に送信する信号送信部と、が設けられ、他方側のサブ制御部のコンピュータ回路は、リセット信号生成部が生成するシステムリセット信号、及び、信号送信部から受けるリセット信号に基づいて、リセットされるよう構成されている。

スイッチ入力部は、図５の実施例では、例えば、ＬＰＦ回路（Ｒｉ２，Ｃｉ２）で構成されている。信号送信部は、図５の実施例では、例えば、ＮＯＴゲートＧ８、ＮＯＲゲートＧＴで構成されている。また、自動リセット部は、実施例では、例えば、自動リセット回路４３で構成され、手動リセット部は、例えば、ワンチップマイコン２２Ａで構成されている。

本発明では、特に、上流サブ制御部と下流サブ制御部の一方に、手動スイッチのスイッチ信号を受けるスイッチ入力部を設けたことに特徴がある。但し、手動スイッチは、必ずしも、サブ制御部に近接して配置する必要はなく、また、必ずしも、専用のスイッチを設ける必要もない。例えば、実施例の初期化スイッチＳＷ１は、電源投入時の処理が完了した後は使用されないので、この初期化スイッチＳＷ１を活用して、本発明の手動スイッチとして使用しても良い。逆に、実施例の回復スイッチＳＷ２を活用して、初期化スイッチＳＷ１として使用しても良い。

何れにしても、本発明では、手動スイッチのＯＮ操作に応答して、一方側のサブ制御部のコンピュータ回路がリセットされるので、交流電源を遮断することなく不自然な演出動作を解消することができる。

また、昨今の遊技機では、例えば、確率変動状態などの遊技状態を秘匿し、遊技者に対してどのような遊技状態にあるのかを演出と融合させて示唆することで遊技性を高めたものがある。しかし、秘匿状態にある遊技状態に関する情報は、主制御部が制御する表示手段で報知することが義務付けられており、現行規則では、電源投入時から何らかの利益状態が発生するまでに報知する必要がある。

ところが、従来の機器構成であれば、サブ制御部の異常動作時に電源を遮断する必要があったため、せっかく秘匿にされていた遊技状態が報知されてしまい遊技性の低下に繋がってしまう。しかし、本発明では、サブ制御部だけをリセット可能に構成しているので、秘匿状態を継続することができ遊技性の低下を軽減することができる。すなわち、従来の遊技機のように電源を遮断する必要がないので、電源を遮断、再投入することに基づく秘匿状態の報知を回避することができる。

何れにしても、本発明は、装置各部で使用する直流電圧を交流電源に基づいて生成すると共に、リセット信号生成部を有する電源部と、リセット信号生成部が生成するシステムリセット信号を他方側のサブ制御部に転送する信号転送部と、が更に設けられ、他方側サブ制御部のコンピュータ回路は、信号転送部から受けるシステムリセット信号、及び、信号送信部から受けるスイッチ信号に基づいてリセットされるよう構成されているのが好ましい。ここで、信号転送部は、図５の実施例では、例えば、ＬＰＦ回路（Ｒｉ１，Ｃｉ１）、ＮＯＴゲートＧ１、ＮＯＲゲートＧＴで構成されている。

このような構成では、信号転送部と信号送信部とは、互いの一部が共用されることで、システムリセット信号とリセット信号とが共通の信号線で伝送されるよう構成されているのが好適である。

また、本発明は、一方側のサブ制御部には、手動スイッチから受けるスイッチ信号のレベルを定期的に判定する判定手段と、スイッチ信号がリセットレベルであることを条件に、或いは、スイッチ信号がリセットレベルであると所定条件下、その後のプログラム処理を初期状態に戻すリセット手段と、が設けられているのが好ましい。この場合、手動スイッチのスイッチ信号がリセットレベルを維持する操作時間を把握する計時手段と、プログラム処理が初期状態に戻った後、計時手段が把握した操作時間に基づいて、リセット手段を機能させるか否かを決定する選択手段と、が更に設けることが好適である。

また、自動リセット部は、リセット信号生成部が生成するシステムリセット信号をコンピュータ回路のリセット端子に出力すると共に、コンピュータ回路から所定時間以上クリアパルスを受けないと、同じリセット端子に強制リセット信号を出力するよう構成するのが好適であり、音声演出を実現する音声回路、及び、画像演出を実現する画像回路は、上流サブ制御部と下流サブ制御部のコンピュータ回路と共にリセットされるよう構成されているのが好適である。この場合、必ずしも、図５のような回路構成に限定されるものではなく、音声出力回路（音声ＩＣ）やグラフィックコントローラＶＤＰなどの周辺装置のリセット端子に、ワンチップマイコン２２Ａ、２３Ａの出力ポートからリセット信号を出力する構成とするのも好ましい。この場合、リセット信号のパルス幅を適宜に設定できる利点がある。

好ましくは、本発明では、他方側のサブ制御部のコンピュータ回路は、同一のリセット端子に、システムリセット信号、及び、スイッチ信号を受けることで自動的にリセットされるよう構成されているべきである。また、上流サブ制御部、及び／又は、下流サブ制御部には、適宜なチェックデータを定期的に書き込むバックアップ処理と、ＣＰＵリセット後にチェックデータの正当性を判定するバックアップ判定処理と、バックアップ判定処理において、チェックデータの正当性が認められない場合には、メモリの記憶内容を消去する消去処理と、が設けられているのが好ましい。

また、主制御部のコンピュータ回路は、電源部から受ける直流電圧に基づいてリセット信号を生成して、コンピュータ回路を自動リセットしているのが好ましい。但し、主制御部や払出制御部のコンピュータ回路についても、電源基板２０から出力されるリセット信号ＳＹＳによってリセットしても良い。

電源部は、交流電源の遮断に対応して電源異常信号を生成して、主制御部と、遊技媒体を払出す払出制御部とに出力するよう構成されているのが好ましい。

主制御部には、メモリの記憶内容を消去するために電源投入時に操作される初期化スイッチが設けられ、初期化スイッチのスイッチ信号は、主制御部から遊技媒体を払出す払出制御部に伝送されるのも好適である。なお、本発明の遊技機は、典型的には弾球遊技機又は回胴式遊技機である。

上記した通り、本発明によれば、演出動作に不備が生じた場合にも、不備の内容に応じて適切に動作する遊技機を実現できる。

実施例に示すパチンコ機の斜視図である。図１のパチンコ機の遊技盤を図示した正面図である。図１のパチンコ機の全体構成を示すブロック図である。電源基板の回路構成を示す回路図である。システムリセット信号と電源異常信号の伝送路を図示したものである。主制御部と払出制御部のリセット回路の回路図である。電源監視部とリセット回路の動作を示すタイムチャートである。演出制御部と画像制御部の回路構成を示すブロック図である。主制御部のメイン処理を説明するフローチャートである。主制御部の電断処理を説明するフローチャートである。演出制御部の処理を説明するフローチャートである。画像制御部のメイン処理を説明するフローチャートである。本発明の変形例を説明する図面である。図１３の変形例に対応するメイン処理を説明するフローチャートである。メイン処理の別の実施例を説明するフローチャートである。本発明の更に別の変形例を説明する図面である。本発明の更に別の変形例を説明する図面である。本発明の更に別の変形例を説明する図面である。本発明の更に別の変形例を説明する図面である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の下側には、スピーカが配置されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、背面側に延びる中央開口ＨＯが設けられている。そして、中央開口ＨＯの奥底には、液晶カラーディスプレイで構成された表示装置ＤＩＳＰが配置されている。

また、表示装置ＤＩＳＰの前面に形成される空間には、演出可動体ＡＭＵが昇降自在に配置されている。演出可動体ＡＭＵは、昇降機構ＡＬＶに保持されて昇降される固定部材ＦＩＸと、固定部材ＦＩＸに支持されて回転する回転部材ＲＯＴとで構成されている。なお、通常時には、演出可動体ＡＭＵは、昇降機構ＡＬＶに吊り上げられた原点領域で待機している。

遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、普通入賞口１７、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

表示装置ＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪が所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。

図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。また、予告演出の一種として、演出可動体ＡＭＵが中央開口ＨＯの位置に降下してくることがある。そして、降下した演出可動体ＡＭＵは、時計方向又は反時計方向に回転した後、元の位置に上昇する。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。

図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１，ＡＢＮ２や、システムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＩＳＰを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板２８を経由して、払出制御基板２４に伝送される。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコン２１Ａ，２２Ａ，２３Ａ，２４Ａを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、画像制御部２３、及び払出制御部２４と言うことがある。なお、演出制御部２２、画像制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。また、演出インタフェイス基板２７と演出制御基板２２とは、この実施例では一体化されている。

ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３２とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＩＳＰやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板２８に接続され、接続コネクタＣ３を通して、電源中継基板３０に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

図４は、電源基板２０の電源回路を示す回路図である。この電源回路は、演出インタフェイス基板２７に供給される直流電圧を生成する第二電源部ＳＤと、主制御部２１と払出制御部２４に供給される直流電圧を生成する第一電源部ＦＲと、電源投入と電源遮断とを監視する電源監視部ＭＮＴと、過大な交流電圧を受けるとグランドラインを遮断する電源遮断部ＣＵＴと、を有して構成されている。なお、払出制御部２４に供給される他の直流電圧（ＤＣ３２Ｖ）や、演出インタフェイス基板２７に供給される他の直流電圧（ＤＣ３２Ｖ，ＤＣ１５Ｖ）については、図示を省略している。

＜第二電源部ＳＤ＞
第二電源部ＳＤは、ダイオードＤ１〜Ｄ４による全波整流回路と、平滑コンデンサＣ１と、直流電圧ＶＢ（１２Ｖ）を生成するＤＣ−ＤＣコンバータと、直流電圧Ｖｃｃ（５Ｖ）を生成するＤＣ−ＤＣコンバータと、平滑コンデンサＣ２，Ｃ３とを有して構成されている。２つのＤＣ−ＤＣコンバータは、何れもチョッパ型であり、平滑コンデンサＣ１を共通的に受けて動作している。第二電源部ＳＤで生成された直流電圧は、演出インタフェイス基板２７に伝送された後、適宜に降圧されて、演出インタフェイス基板２７と、演出制御基板２２と、画像制御基板２３とで使用される。

＜第一電源部ＦＲ＞
第一電源部ＦＲは、ダイオードＤ１，Ｄ２，Ｄ５，Ｄ６による全波整流回路と、平滑コンデンサＣ４と、直流電圧ＶＢ（１２Ｖ）を生成するＤＣ−ＤＣコンバータと、直流電圧Ｖｃｃ（５Ｖ）を生成するＤＣ−ＤＣコンバータと、平滑コンデンサＣ５，Ｃ６と、ダイオードＤ７及びコンデンサＣｂとで構成された蓄電部ＢＫとを有して構成されている。この２つのＤＣ−ＤＣコンバータも、チョッパ型であり、平滑コンデンサＣ４を共通的に受けて動作している。また、蓄電部ＢＫで生成された直流電圧は、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するバックアップ電源ＢＡＫとなる。

第一電源部ＦＲで生成された直流電圧ＶＢと直流電圧Ｖｃｃは、主制御部２１と払出制御部２４だけに供給されており、演出インタフェイス基板２７に伝送される直流電圧とは配線上で区別されている。そのため、主制御部２１や払出制御部２４が、他のサブ制御部２２，２３と電源ラインを経由して接続されることがなく、高周波ノイズなどの伝送が阻止される。

なお、主制御部２１や払出制御部２４での総電流は、最大でも、電源電圧ＶＢラインで６００ｍＡを超えることがなく、また、電源電圧Ｖｃｃラインでも３００ｍＡを超えることがないので、各電源電圧ＶＢ，Ｖｃｃの給電ラインの電圧降下は、全く問題にならない。

＜電源遮断部ＣＵＴ＞
電源遮断部ＣＵＴは、交流電圧ＡＣ２４Ｖから所定レベルの直流電圧を生成する整流部５１と、交流電源ラインＬＮ１，ＬＮ２の過電圧時にＯＮ動作する交流監視部５２と、交流監視部５２のＯＮ動作に対応してＯＦＦ動作するスイッチ回路５３と、を有して構成されている。

整流部５１は、交流電源ラインＬＮ２から交流電圧を受けるダイオードＤ１２と、電流制限抵抗Ｒ１と、コンデンサＣ８及びツェナーダイオードＺＤ２の並列回路と、が直列に接続されて構成されている。そして、正常時には、コンデンサＣ８の両端電圧は、ツェナーダイオードＺＤ２の降伏電圧に一定化されている。

スイッチ回路５３は、大電流容量のＭＯＳトランジスタＱ２と、コンデンサＣ８に並列接続されたバイアス抵抗Ｒ５と、を有して構成されている。ここで、トランジスタＱ２は、コンデンサＣ８の両端電圧が所定レベルである限り、ＯＮ状態であって、遊技機の全回路のグランドラインとフレームグランドＦＧとを接続状態にしている。

交流監視部５２は、交流電源ラインＬＮ１，ＬＮ２に接続された２つのダイオードＤ８，Ｄ９と、ダイオードＤ８，Ｄ９の接続点に接続されたツェナーダイオードＺＤ１と、バイアス抵抗Ｒ２，Ｒ３及びコンデンサＣ７の並列回路と、バイアス抵抗Ｒ３の両端電圧が上昇するとＯＮ動作するトランジスタＱ１と、トランジスタＱ１の電流制限抵抗Ｒ４とを有して構成されている。

ツェナーダイオードＺＤ１は、通常は、ＯＦＦ状態であるが、交流電源ラインＬＮ１，ＬＮ２に過大な交流電圧（例えばＡＣ１００Ｖ）が加わると、降伏状態となる。この降伏状態では、バイアス抵抗Ｒ３の両端電圧が上昇してトランジスタＱ１がＯＮ動作することでコンデンサＣ８の両端電圧が降下する。

すると、それまでＯＮ状態であったトランジスタＱ２がＯＦＦ遷移することで、回路グランドとフレームグランドＦＧとが非接続となって、全ての遊技機の全ての電源電圧が遮断状態となる。電源遮断部ＣＵＴの動作内容は、以上の通りであり、交流電源ラインＬＮ１，ＬＮ２の両端電圧が限界値を超えると、全ての遊技機の全ての電源電圧を一気に遮断する機能を果たしている。

＜電源監視部ＭＮＴ＞
次に、電源監視部ＭＮＴについて説明する。電源監視部ＭＮＴは、交流電源ラインＬＮ１，ＬＮ２の電圧レベルを監視する給電監視部５４と、電源電圧Ｖｃｃを受けて比較基準電圧Ｖｏを出力する比較電圧部５５と、給電監視部５４と比較電圧部５５の出力電圧を対比して電源異常を検出する異常検出部５６と、システムリセット信号ＳＹＳを生成する電源リセット部５７と、を有して構成されている。

［給電監視部５４］
給電監視部５４は、交流電源ラインＬＮ１，ＬＮ２に接続された２つのダイオードＤ１０，Ｄ１１と、ダイオードＤ１０，Ｄ１１の接続点に接続された抵抗Ｒ６及びツェナーダイオードＺＤ３の直列回路と、ツェナーダイオードＺＤ３に並列接続されたダイオードＤ１３及び平滑コンデンサＣ９の直列回路と、平滑コンデンサＣ９に並列接続された抵抗Ｒ７，Ｒ８の直列回路と、抵抗Ｒ８を短絡させるコンパレータＡ３と、を有して構成されている。

この実施例では、ツェナーダイオードＺＤ３の降伏電圧が５．１Ｖ程度であり、ツェナーダイオードＺＤ３は、電流制限抵抗Ｒ６を通して、交流電圧ＡＣ２４Ｖを受けている。そのため、交流入力電源の給電状態であれば、平滑コンデンサＣ９の両端電圧は、４．５Ｖ程度の一定値となる。また、２つの抵抗Ｒ７，Ｒ８は、その抵抗値がＲ８＞＞Ｒ７に設定されているので、抵抗Ｒ８の両端電圧Ｖｓは、正常レベルの交流電圧ＡＣ２４Ｖに対応して約４．５Ｖとなる。但し、コンパレータＡ３の出力がＬレベルであると、これに対応して、抵抗Ｒ８の両端電圧Ｖｓは、ほぼ０Ｖとなる。なお、抵抗Ｒ７は、Ｌレベル出力時のコンパレータＡ３に対する電流制限抵抗として機能する。

コンパレータＡ３は、他のコンパレータＡ１〜Ａ４と共に、ＱＵＡＤコンパレータ（ＮＪＭ２９０１）で構成されている。このＱＵＡＤコンパレータには、４つのコンパレータＡ１〜Ａ４が内蔵されているが、何れのコンパレータＡ１〜Ａ４も、オープンコレクタタイプとなっている（図７（ｉ）参照）。

そして、コンパレータＡ３のマイナス端子には、比較電圧部５５の出力電圧Ｖｏが供給され、プラス端子には、定常状態では２．８Ｖ程度の比較電圧Ｖ１が供給されている。この比較電圧Ｖ１は、第一電源部ＦＲが生成した二種類の電源電圧Ｖｃｃ，ＶＢを抵抗で分圧して生成されている。

後述するように、電源投入時には、比較電圧部５５の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応したレベルとなる（Ｖｏ＝Ｖｃｃ−Ｖｆ−Δ）。なお、ＶｆとΔは、ダイオードＤ１４，Ｄ１５と、抵抗Ｒ９における電圧降下である。

一方、比較電圧Ｖ１は、電源電圧Ｖｃｃ，ＶＢを分圧して生成されるので、電源投入直後は、比較電圧部５５の出力電圧Ｖｏより低い。そのため、電源投入直後の過渡状態では、コンパレータＡ３の出力がＬレベルとなって抵抗Ｒ８を短絡させ、その結果、給電監視部５４の出力電圧Ｖｓがほぼ０Ｖとなる。

一方、電源電圧Ｖｃｃ，ＶＢが所定レベルに達した定常状態では、比較電圧Ｖ１が、２．８Ｖ程度となる一方、比較電圧部５５の出力電圧Ｖｏは２．５Ｖ程度に一定化される。つまり、コンパレータＡ３は、［プラス入力への入力電圧］＞［マイナス端子への入力電圧］の大小関係となるが、コンパレータＡ３の出力部がオープンコレクタであり（図７（ｉ）参照）、図４に示す通り、その出力端子がプルアップされていないので、コンパレータＡ３の出力部は開放状態となって他の回路に影響を与えない。

以上説明した給電監視部５４の動作を整理すると以下の通りである。

（１）交流電圧ＡＣ２４Ｖが投入された電源投入直後は、抵抗Ｒ８がコンパレータＡ３の出力部によって短絡されるので、抵抗Ｒ８の両端電圧Ｖｓがほぼ０Ｖとなる。

（２）その後、電源電圧Ｖｃｃが正常レベル近くまで増加すると、コンパレータＡ３の出力部が開放状態となるので、抵抗Ｒ８の両端電圧Ｖｓは、ツェナーダイオードＺＤ３の両端電圧に対応してほぼ４．５Ｖとなる。

（３）交流電圧ＡＣ２４Ｖが遮断状態となると、抵抗Ｒ８の両端電圧Ｖｓは、素早く０Ｖまで降下する。しかし、交流電圧ＡＣ２４Ｖが遮断されても、しばらくは、電源電圧Ｖｃｃ，ＶＢが所定レベルを維持するので、コンパレータＡ３の出力部は、そのまま開放状態を維持する。

［比較電圧部５５］
比較電圧部５５は、第一電源部ＦＲと第二電源部ＳＤとで別々に生成された２つの電源電圧Ｖｃｃ，Ｖｃｃを各アノード端子に受けるダイオードＤ１４，Ｄ１５と、ダイオードＤ１４，Ｄ１５の各カソード端子に接続される電流制限抵抗Ｒ９と、電圧生成部ＧＮと、が直列に接続されて構成されている。この実施例では、電圧生成部ＧＮとして、シャントレギュレータ（ＨＡ１７４３１：ＲＥＮＥＳＡＳ）を使用している。

このシャントレギュレータは、アノード端子Ａとカソード端子Ｋと比較端子ＲＥＦとを有するが、アノード端子Ａとカソード端子Ｋとを接続した図示の状態では、ツェナーダイオードと同等に機能して、降伏動作時には、アノード・カソード端子間に一定の基準電圧Ｖｏ（２．５Ｖ）を出力する（図７（ｈ）参照）。一方、非降伏動作時には、内部回路がＯＦＦ動作して、アノード・カソード端子間が開放状態となる。

したがって、電源投入時、電源電圧Ｖｃｃが所定レベルに達するまでは、比較電圧部５５（電圧生成部ＧＮ）の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応して、Ｖｏ＝Ｖｃｃ−Ｖｆ−Δとなる。一方、電源電圧Ｖｃｃが所定レベルに達すると、比較電圧部５５の出力電圧Ｖｏは、一定の比較基準電圧（２．５Ｖ）となる。

［異常検出部５６］
異常検出部５６は、主制御部２１への電源異常信号ＡＢＮ１を生成するコンパレータＡ１と、払出制御部２４への電源異常信号ＡＢＮ２を生成するコンパレータＡ２と、各コンパレータＡ１，Ａ２のプルアップ抵抗Ｒ１０，Ｒ１１と、各コンパレータＡ１，Ａ２の入力端子間に接続されたコンデンサＣｓとを有して構成されている。各コンパレータＡ１，Ａ２のマイナス端子には、比較電圧部５５の出力電圧Ｖｏが供給され、プラス端子には、抵抗Ｒ８の両端電圧Ｖｓが供給されている。なお、コンパレータＡ１，Ａ２は、先に説明したＱＵＡＤコンパレータ（ＮＪＭ２９０１）に内蔵されている。

図示を省略しているが、コンパレータＡ１，Ａ２から出力される電源異常信号ＡＢＮ１、ＡＢＮ２は、主制御部２１と払出制御部２４の入力ポートに供給されている。そして、各入力ポートの入力端子とグランド間には、適宜なコンデンサを接続されており、各入力ポートが、適宜な抵抗を経由して電源異常信号を受けることで耐ノイズ性を確保している。また、適宜なソフトウェア処理（図１０のＳＴ３０〜ＳＴ３１）によって、スパイクノイズの影響を排除している。

給電監視部５４が前記した（１）〜（３）の通りに動作するので、これに対応して異常検出部５６は、以下の通りに動作する。

（１）交流電圧ＡＣ２４Ｖが投入された電源投入直後は、抵抗Ｒ８の両端電圧Ｖｓがほぼ０Ｖであり、一方、比較電圧部５５の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応して、Ｖｃｃ−Ｖｆ−Δとなる。そのため、コンパレータＡ１，Ａ２が出力する電源異常信号ＡＢＮ１，ＡＢＮ２は、レベル変動することなく、Ｌレベルを安定的に維持する。図７（ｃ）のタイミングＴ０〜Ｔ１は、この電源投入時の安定したＬレベル状態を示している。

（２）その後、レベル上昇中の電源電圧Ｖｃｃが所定レベルを超えた後は、比較電圧部５５の出力電圧Ｖｏは、２．５Ｖを維持する。また、電源電圧Ｖｃｃが正常レベル近くまで増加すると、コンパレータＡ３の出力部が開放状態となるので、抵抗Ｒ８の両端電圧Ｖｓは、ツェナーダイオードＺＤ３の両端電圧に対応してほぼ４．５Ｖとなる。

そのため、コンパレータＡ１，Ａ２が出力する電源異常信号ＡＢＮ１，ＡＢＮ２がＨレベルに遷移して、その後は、正常状態を示すＨレベルを定常的に維持する。図７（ｃ）のタイミングＴ１以降は、正常レベルの電源異常信号ＡＢＮ１，ＡＢＮ２を示している。

（３）その後、何らかの理由で交流電圧ＡＣ２４Ｖが遮断状態となると、抵抗Ｒ８の両端電圧Ｖｓは、素早く０Ｖまで降下する。しかし、電源電圧Ｖｃｃ，ＶＢは、しばらく所定レベルを維持するので、コンパレータＡ３や比較電圧部５５は、それまでの動作を維持する。

したがって、図７（ａ）のタイミングＴ７において、交流電圧ＡＣ２４Ｖが遮断状態になると、コンパレータＡ１，Ａ２が出力する電源異常信号ＡＢＮ１，ＡＢＮ２は、直ちに、ＨレベルからＬレベルに遷移して異常事態の発生を示す。なお、主制御部２１と払出制御部２４では、この電源異常信号ＡＢＮ１，ＡＢＮ２を定時的にチェックしており、電源異常信号ＡＢＮ１，ＡＢＮ２がＬレベルに遷移したことを確認すると、直ちにバックアップ処理を開始するようになっている。

［電源リセット部５７］
次に、コンパレータＡ４で構成された電源リセット部５７について説明する。図示の通り、コンパレータＡ４の出力端子には、プルアップ抵抗Ｒ１２が接続され、出力端子とプラス端子との間には、抵抗ＲｆとコンデンサＣｆの直列回路が接続されている。また、コンパレータＡ４のマイナス端子には、比較電圧部５５の出力電圧Ｖｏが供給され、プラス端子には、定常状態では２．９５Ｖ程度の比較電圧Ｖ２が供給されている。この比較電圧Ｖ２は、第二電源部ＳＤが生成した二種類の電源電圧Ｖｃｃ，ＶＢを抵抗で分圧して生成されている。

電源リセット部５７は、上記の通りに構成されているので、以下の通りに動作する。

（１）交流電圧ＡＣ２４Ｖが投入された電源投入直後は、比較電圧部５５の出力電圧Ｖｏは、レベル上昇中の電源電圧Ｖｃｃに対応して、Ｖｃｃ−Ｖｆ−Δとなる。一方、比較電圧Ｖ２は、第二電源部ＳＤの電源電圧Ｖｃｃ，ＶＢを分圧して生成されるので、レベル上昇中の出力電圧Ｖｏより低い。そのため、このような過渡状態では、コンパレータＡ４から出力されるシステムリセット信号ＳＹＳがＬレベルとなる（図７（ａ）参照）。

（２）その後、レベル上昇中の電源電圧Ｖｃｃが所定レベルに達した後は、比較電圧部５５の出力電圧Ｖｏは、２．５Ｖを維持する。また、電源電圧Ｖｃｃ，ＶＢが正常レベル近くまで増加すると、比較電圧Ｖ２が定常値２．９５Ｖに近づく。そのため、コンパレータＡ４から出力されるシステムリセット信号ＳＹＳは、適宜なタイミングで、ＬレベルからＨレベルに遷移する。

このようにして生成されたシステムリセット信号ＳＹＳは、演出インタフェイス基板２７を経由して、演出制御部２２と画像制御部２３に伝送されるが、各制御部２２，制御部２３に設けられた遅延回路を経由してＣＰＵやその他のＩＣを電源リセットしている。なお、抵抗ＲｆとコンデンサＣｆの直列回路も、遷移動作を遅延させる機能を発揮する。

以上の通り、システムリセット信号ＳＹＳは、直流電圧に基づいて生成されているので、交流電源が瞬間的に停止される瞬停状態では、システムリセット信号ＳＹＳがアクティブレベルに変化することはない。したがって、交流電源が遮断されても、直流電源が維持されている限り、サブ制御部２２，２３は、それまでの動作を継続する。

ところで、図５は、電源基板２０で生成される電源異常信号ＡＢＮ１，ＡＢＮ２や、システムリセット信号ＳＹＳについて、各制御基板２１，２２〜２４への伝送路を図示したものである。電源異常信号ＡＢＮ１は、不図示の主基板中継基板２８を経由して主制御基板２１に伝送され、電源異常信号ＡＢＮ２は、直接、払出制御基板２４に伝送される。なお、主基板中継基板２８は、電源基板２０から出力される電源異常信号ＡＢＮ１に加えて、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している（図３参照）。

図５に示す通り、演出インタフェイス基板２７には、システムリセット信号ＳＹＳを受ける信号入力回路４１と、回復スイッチＳＷ２のＯＮ操作を検出して回復リセット信号ＳＧ１を出力する信号出力回路４２と、演出制御部２２から出力される回復リセット信号ＳＧ１’をシステムリセット信号ＳＹＳと共に画像制御部２３に転送する信号転送回路４５とが設けられている。ここで、回復スイッチＳＷ２は、サブ制御部２２，２３の不正常な動作を正常状態に復帰させるために、係員によって操作される。

本実施例では、回復スイッチＳＷ２を設けるので、主制御部２１や払出制御部２４の動作を継続させつつ、サブ制御部２２，２３だけをリセットすることができ、不自然な演出を素早く解消することができる。すなわち、従来の遊技機のように、サブ制御部２２，２３の異常動作時に、わざわざ電源スイッチを遮断する必要が無いので、遊技者に特に不信感を与えることなく素早く正常状態に復帰させることができる。

以下、図５に基づいて、演出インタフェイス基板２７の回路構成について説明する。信号入力回路４１は、プルアップ抵抗Ｒｕ１と、抵抗Ｒｉ１及びコンデンサＣｉ１で構成されたＬＰＦ回路と、２つのＮＯＴゲートＧ１，Ｇ２とを中心に構成されている。そして、電源基板２０から伝送されたシステムリセット信号ＳＹＳは、ＬＰＦ回路とＮＯＴゲートＧ１，Ｇ２とを通過する過程で遅延されて、演出制御部２２に出力される。

また、ＮＯＴゲートＧ１の出力は、ＮＯＴゲートＧ６を経由して、８ビット長のＤ型フリップフロップＦＦ１のクリア端子ＣＬＲにも供給されている。Ｄ型フリップフロップＦＦ１は、例えばＳＮ７４ＡＨＣ２７３で構成され、１０ビット長のシュミットトリガ型バッファＢＵＦ１（例えばＳＮ７４ＬＶ８１５１）と共に出力バッファ回路４０を構成している。

出力バッファ回路４０は、演出制御部２２から制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’を受けて画像制御部２３に出力する回路である。この実施例では、電源投入時に、Ｄ型フリップフロップＦＦ１が、システムリセット信号ＳＹＳによってクリアされるので、画像制御部２３が不合理な制御コマンドＣＭＤ’を受信するおそれはない。

次に、信号出力回路４２は、一端がグランドに接続された回復スイッチＳＷ２と、回復スイッチＳＷ２の他端を電源電圧に接続するプルアップ抵抗Ｒｕ２と、抵抗Ｒｉ２及びコンデンサＣｉ２で構成されたＬＰＦ回路と、２つのＮＯＴゲートＧ３，Ｇ４とを中心に構成されている。そして、回復スイッチＳＷ２のＯＮ操作に対応して、ＮＯＴゲートＧ４から、Ｌレベルの回復リセット信号ＳＧ１が出力される。

また、信号転送回路４５は、ＮＯＲゲートＧＴで構成されており、演出制御部２２から出力される回復リセット信号ＳＧ１’バーと、ＮＯＴゲートＧ１から出力されるシステムリセット信号ＳＹＳバーとの論理ＮＯＲ信号が出力される。したがって、信号転送回路４５から画像制御部２３に出力される複合リセット信号ＳＧ０は、正論理でＳＹＳ・ＳＧ１’となる。

一方、演出制御部２２には、信号入力回路４１に対応して、自動リセット回路４３が設けられている。自動リセット回路４３は、ウォッチドッグタイマＷＤＴ１と、演出インタフェイス基板２７からシステムリセット信号ＳＹＳを受けるＮＯＴゲートＧ７と、ウォッチドッグタイマＷＤＴ１から異常リセット信号ＳＧ２を受けるＮＯＴゲートＧ８と、ワンチップマイコン２２Ａのリセット端子ＲＳＴにリセット信号を出力するＮＯＲゲートＧ９とを中心に構成されている。

ウォッチドッグタイマＷＤＴ１は、ワンチップマイコン２２Ａから定期的に供給されるクリアパルスＷＤＴＣＬＲでリセットされるが、プログラムの暴走などによって、このクリアパルスが途絶えると、Ｌレベルの異常リセット信号ＳＧ２が出力されるよう構成されている。

図示の通り、ＮＯＲゲートＧ９は、異常リセット信号ＳＧ２バーと、システムリセット信号ＳＹＳバーとを受けているので、何れかのリセット信号がアクティブレベルになると、ワンチップマイコン２２Ａは、強制的にリセットされる。なお、ワンチップマイコン２２Ａのリセット端子ＲＳＴに供給されるリセット信号は、音声データを格納する音声用メモリ（音声ＲＯＭ）６３、音声データを再生する音声再生出力回路（音声ＩＣ）６２、及び、制御プログラムを格納するＦＬＡＳＨメモリ（ＥＰＲＯＭ）６１のクリア端子にも供給されており、各ＩＣは、ワンチップマイコン２２Ａに同期してリセット状態となる。

ところで、信号出力回路４２から出力される回復リセット信号ＳＧ１は、ワンチップマイコン２２Ａの入力ポートＰ３に供給されている。そのため、ワンチップマイコン２２Ａでは、回復スイッチＳＷ２がＯＮ操作されたことを把握することができ、必要な処理を実行することができる。特に限定されるものではないが、この実施例では、回復スイッチＳＷ２が、長押しされたか否かに応じて、画像制御部２３をリセットするか否かを決定している。

そして、この構成に対応して、演出制御部２２は、ワンチップマイコン２２Ａの出力ポートＰ４から回復リセット信号ＳＧ１’を出力できるよう構成されている。具体的には、回復スイッチＳＷ２が長押しされたことを条件に、出力ポートＰ４からＬレベルの回復リセット信号ＳＧ１’が出力される。

出力ポートＰ４から出力された回復リセット信号ＳＧ１’は、ＮＯＴゲートＧ６を経由して、信号転送回路４５に供給されている。したがって、先に説明した通り、信号転送回路４５は、正論理レベルがＳＹＳ・ＳＧ１’となる複合リセット信号ＳＧ０を画像制御部２３に出力することになる。

画像制御部２３には、信号転送回路４５から複合リセット信号ＳＧ０を受ける自動リセット回路４４が設けられている。先に説明した通り、複合リセット信号ＳＧ０のレベルは、システムリセット信号ＳＹＳと、回復リセット信号ＳＧ１の負論理ＯＲレベル（正論理ＡＮＤレベル＝ＳＹＳ・ＳＧ１）を有している。

自動リセット回路４４は、ウォッチドッグタイマＷＤＴ２と、入力抵抗Ｒｉ３及び入力コンデンサＣｉ３で構成されたＬＰＦ回路と、ＬＰＦ回路を経由してリセット信号ＳＧ０を受けるＮＯＴゲートＧ１０と、ウォッチドッグタイマＷＤＴ２から異常リセット信号ＳＧ３を受けるＮＯＴゲートＧ１１と、入力端子に受けた信号の論理ＮＯＲ出力をワンチップマイコン２３Ａのリセット端子ＲＳＴに供給するＮＯＲゲートＧ１２とを中心に構成されている。

ウォッチドッグタイマＷＤＴ２は、ウォッチドッグタイマＷＤＴ１と同様に動作して、ワンチップマイコン２３Ａから定期的に供給されるクリアパルスＷＤＴＣＬＲが途絶えると、Ｌレベルの異常リセット信号ＳＧ３を出力する。

図示の通り、ＮＯＲゲートＧ１２は、異常リセット信号ＳＧ３バーと、リセット信号ＳＧ０バーとを受けているので、何れかのリセット信号がアクティブレベルになると、ワンチップマイコン２３Ａは、強制的にリセットされる。なお、ワンチップマイコン２３Ａが強制リセットされるのは、システムリセット信号ＳＹＳを受ける電源投入時、回復リセット信号ＳＧ１’を受ける回復スイッチＳＷ２の長押し操作時、及び、異常リセット信号ＳＧ３を受けるプログラム暴走時などの何れかである。

また、ワンチップマイコン２３Ａのリセット端子ＲＳＴに供給されるリセット信号は、ワンチップマイコン２３Ａからの指示に基づいて液晶ディスプレイＤＩＳＰを駆動するグラフィックコントローラＶＤＰ（Video Display Processor）やこれに関連するメモリのクリア端子にも供給されており、各ＩＣは、ワンチップマイコン２３Ａに同期してリセット状態となる。したがって、画像演出は、原則として、真っ黒に消滅した初期画面から開始されることになり、表示装置ＤＩＳＰに不自然な画像が残ることがない。

続いて、電源異常信号ＡＢＮ１，ＡＢＮ２と、ＲＡＭクリア信号ＣＬＲの伝送経路について説明する。ＲＡＭクリア信号ＣＬＲは、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭを初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷ１のＯＮ／ＯＦＦ状態に対応した値を有している。

図５に示す通り、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコン２１Ａ，２４Ａに伝送されている。この点について具体的に確認すると、主制御部２１には、一端がグランドに接続された初期化スイッチＳＷ１と、初期化スイッチＳＷ１の他端を電源電圧に接続するプルアップ抵抗Ｒｕ５と、抵抗Ｒｉ５及びコンデンサＣｉ５で構成されたＬＰＦ回路と、ＬＰＦ回路の出力を受けるＮＯＴゲートＧ１４と、ＮＯＴゲートＧ１４の出力を受けるバッファゲートＧ１５とを中心に構成されている。そして、初期化スイッチＳＷ１のＯＮ操作に対応して、ＮＯＴゲートＧ１４から、ＨレベルのＲＡＭクリア信号ＣＬＲが出力される。

バッファゲートＧ１５は、特に限定されないが、例えば、３状態バッファＳＮ７４ＡＨＣ５４１の１ビットが使用される。バッファゲートＧ１５の出力は、払出制御部２４に伝送され、ＲＡＭクリア信号ＣＬＲの定常レベル（＝Ｌ）に対応して、プルダウン抵抗Ｒｄで終端されている。プルダウン抵抗Ｒｄで終端されたＲＡＭクリア信号ＣＬＲは、抵抗Ｒｉ７及びコンデンサＣｉ７によるＬＰＦ回路と、バッファＢＵＦ３，ＢＵＦ４を経由して、ワンチップマイコン２４Ａのデータバスに伝送可能に構成されている。そして、ワンチップマイコン２４Ａは、適宜なタイミングで、バッファＢＵＦ４にチップセレクト信号を出力することで、ＲＡＭクリア信号ＣＬＲを取得している。特に限定されないが、バッファＢＵＦ３として、例えば、ＳＮ７４ＬＶ８１５１が使用され、バッファＢＵＦ４として、例えば、ＳＮ７４ＡＨＣ５４１が使用される。

また、電源基板２０で生成された電源異常信号ＡＢＮ１は、抵抗Ｒｉ４及びコンデンサＣｉ４によるＬＰＦ回路と、ＮＯＴゲートＧ１３と、入力部ＩＮＰとを経由して、主制御部のワンチップマイコン２１Ａのデータバスに伝送可能に構成されている。入力部ＩＮＰは、例えば、ＳＮ７４ＬＶ８１５５で構成されており、ワンチップマイコン２１Ａは、適宜なタイミングで、入力部ＩＮＰに制御信号を出力することで、電源異常信号ＡＢＮ１を取得している。なお、入力部ＩＮＰは、電源リセット時に、リセット回路ＲＳＴが出力する基礎リセット信号ＲＳ１によって自動的にリセットされる。

一方、電源異常信号ＡＢＮ２は、抵抗Ｒｉ６及びコンデンサＣｉ６によるＬＰＦ回路と、バッファＢＵＦ２とを経由して、払出制御部のワンチップマイコン２４Ａの入力ポートＰＯＲＴ（ＩＮ）に供給されている。そのため、ワンチップマイコン２４Ａは、適宜なタイミングで、入力ポートＰＯＲＴ（ＩＮ）から電源異常信号ＡＢＮ２を取得することができる。

主制御部２１や払出制御部２４は、電源異常信号ＡＢＮ１，ＡＢＮ２を受けると、停電や営業終了に先立って、必要な終了処理を開始するようになっている（図１０参照）。そして、営業終了や停電により交流電源２４Ｖが遮断された後は、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータは、バックアップ電源ＢＡＫによって保持される。そのため、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

続いて、図６に基づいて、主制御部２１と払出制御部２４のリセット回路ＲＳＴ（ＲＳＴ１＋ＲＳＴ２）について説明する。この実施例では、電源電圧監視用ＩＣ１（ＭＢ３７７１富士通マイクロエレクトロニクス）と、ウォッチドッグタイマ機能付き電源電圧監視用ＩＣ２（ＭＢ３７７３富士通マイクロエレクトロニクス）とを活用してリセット回路ＲＳＴを構成している。

図６（ｂ）の等価回路を示す通り、電源電圧監視用ＩＣ１は、２つのコンパレータＣｏｍｐＡ，ＣｏｍｐＢを内蔵して構成されている。そして、２つのコンパレータＣｏｍｐＡ，ＣｏｍｐＢのプラス端子は、内蔵回路によって１．２４Ｖ程度に設定される。

また、実施例の回路構成では、Ｖｓａ端子がコンデンサＣ１１を経由してグランドに接続されているので、コンパレータＣｏｍｐＡのマイナス端子の電位は、内蔵された抵抗で分圧されて１．４Ｖ程度となる。一方、Ｖｓｂ端子には、外付けの分圧抵抗Ｒ２０、Ｒ２１によって電源電圧ＶＢが分圧して供給されているので、Ｖｓｂ端子の電位は、ＶＢ＊Ｒ２１／（Ｒ２０＋Ｒ２１）である。なお、抵抗Ｒ２１には、電圧安定用のコンデンサＣ１２が並列接続されている。また、Ｃｔ端子には遅延コンデンサＣ１０が接続されている。

電源電圧監視用ＩＣ１は、図６（ｂ）の内部回路を有しているので、電源投入後、電源電圧Ｖｃｃが所定レベルまで上昇すると（図７（ｄ）のタイミングＴ２参照）、内蔵された定電流源によって、遅延コンデンサＣ１０の充電が開始される。そして、遅延コンデンサＣ１０が所定レベルまで充電されるまでの間は（図７（ｅ）のＴ３参照）、リセット端子から出力される基礎リセット信号ＲＳ１がＬレベルに維持される。なお、このリセットホールド時間Ｔｐｏ［Ｓ］は、外付けコンデンサＣ１０の容量に対応してＴｐｏ［Ｓ］＝１０５＊Ｃ１０［Ｆ］となっている。

このようにして、タイミングＴ３でＨレベルとなった基礎リセット信号ＲＳ１は、電源電圧Ｖｃｃ，ＶＢが降下しない限り、そのレベルを維持する。しかし、Ｖｓｂ端子の電位は、ＶＢ＊Ｒ２１／（Ｒ２０＋Ｒ２１）であって、このＶｓｂ端子において電源電圧ＶＢのレベルを監視している。同様に、Ｖｓａ端子の電位は、内蔵抵抗４０ｋΩ、１００ｋΩに対応して、Ｖｃｃ＊４０／（４０＋１００１）であって、このＶｓａ端子において電源電圧Ｖｃｃのレベルを監視している。

そのため、交流入力ＡＣ２４Ｖの遮断や、電源部ＦＲ，ＳＤの故障などによって、電源電圧Ｖｃｃ，ＶＢの双方又は一方の電圧レベルが降下すると（図７（ｄ）のタイミングＴ８参照）、内蔵コンパレータＣｏｍｐＡ，ＣｏｍｐＢのいずれかの出力端子がＨレベルに遷移する。すると、内蔵されたフリップフロップがセットされて、リセット端子から出力される基礎リセット信号ＲＳ１が、直ちにＬレベルに降下する（図７（ｅ）のタイミングＴ８参照）。

ところで、本実施例では、Ｖｓａ端子とグランド間には、コンデンサＣ１１が接続され、Ｖｓｂ端子とグランド間には、コンデンサＣ１２が接続されている。図６（ｂ）の等価回路から明らかな通り、これらのコンデンサＣ１１，Ｃ１２は、内部回路の動作を遅延させる機能を果しており、電源電圧Ｖｃｃ，ＶＢが短時間だけ、例えば４Ｖ以下に低下して回復する瞬停状態や瞬断状態では、基礎リセット信号ＲＳ１が出力されることはない。

本実施例では、Ｃｌｌ＝Ｃ１２＝１０００ｐＦ程度に設定されており、これに対応して、直流電圧（５Ｖ，１２Ｖ）のレベル降下が、４０μＳ以内に回復する瞬断状態や瞬停状態では、電源電圧監視用ＩＣ１が反応しないよう構成されている。したがって、電源基板２０から供給される電源電圧Ｖｃｃ，ＶＢの給電ラインの何れかに、パルス幅４０μＳ以内のスパイクノイズが重畳しても、基礎リセット信号ＲＳ１が異常に出力されることはない。

上記の通りに動作する電源電圧監視用ＩＣ１に対応して、基礎リセット信号ＲＳ１は、２つのＮＯＴゲートＧＴ１，ＧＴ２を経由して、Ｉ／Ｏリセット信号として主制御部２１や払出制御部２４に搭載されたデータ入出力用ＩＣのリセット端子に供給される。好ましくは、ラッチ機能を有するデータ入出力用ＩＣに基礎リセット信号（Ｉ／Ｏリセット信号）ＲＳ１が供給される。そのため、電源投入時にランダムにラッチされたデータ入出力用ＩＣ（例えば、ＳＮ７４２７３、ＳＮ７４ＬＶ８１５５など）のデータが、基礎リセット信号ＲＳ１によって確実にクリアされる。

またＮＯＴゲートＧＴ１を経由した基礎リセット信号ＲＳ１バーは、ウォッチドッグタイマ機能付き電源電圧監視用ＩＣ２に供給されている。図示の通り、電源電圧監視用ＩＣ２は、ＣＰＵリセット信号ＲＳ２を出力するが、電源電圧監視用ＩＣ２のＣｔ端子には、遅延コンデンサＣ１５が接続され、ＣＫ端子には、ワンチップマイコンからクリアパルスが供給されるよう構成されている。

また、電源電圧監視用ＩＣ２のＶｓ端子は、コンデンサＣ１４を経由してグランドに接続され、コンデンサＣ１４には、トランジスタＱ３のコレクタ端子とエミッタ端子とが並列接続されている。そして、トランジスタＱ３のベース端子には、バイアス抵抗Ｒ２３，Ｒ２４によって分圧された基礎リセット信号ＲＳ１バーが供給されている。

コンテンサＣ１４は、内部回路の動作を遅延させる遅延素子である。電源電圧監視用ＩＣ１の場合と同様、コンデンサＣ１４の静電容量を適宜に設定することで、電源電圧Ｖｃｃの瞬断状態や瞬停状態では、電源電圧監視用ＩＣ２が反応しないよう構成することができる。

電源電圧監視用ＩＣ２は、図６（ｃ）の内部回路を有しており、Ｖｓ端子が開放状態であれば、Ｖｓ端子の電位は、内蔵抵抗によって１．４Ｖ程度に設定されている。また、このＶｓ端子は、内蔵されたコンパレータＣｏｍｐＳのマイナス端子に接続され、コンパレータＣｏｍｐＳのプラス端子には、内蔵回路によって１．２４Ｖ程度の電圧が供給されている。

以下、電源電圧監視用ＩＣ２の動作を説明すると、電源投入後、タイミングＴ３（図７（ｆ）参照）に至るまでの期間は、基礎リセット信号ＲＳ１バーがＨレベルであるので、トランジスタＱ３がＯＮ状態である。そのため、電源電圧監視用ＩＣ２のＶｓ端子の電位が０Ｖであって、コンパレータＣｏｍｐＳの出力がＨレベルとなる。

ところが、タイミングＴ３において、基礎リセット信号ＲＳ１バーがＬレベルに遷移してトランジスタＱ３がＯＦＦ状態となると、コンパレータＣｏｍｐＳの出力がＬレベルに遷移することで、内蔵されたフリップフロップがリセット状態となり、遅延コンデンサＣ１５への充電動作が開始される。そして、遅延コンデンサＣ１５が所定レベルまで充電された後（図７（ｇ）のタイミングＴ４参照）、ＣＰＵリセット信号ＲＳ２がＬレベルからＨレベルに遷移する。

ＣＰＵリセット信号ＲＳ２がＬレベルの間は、ワンチップマイコンのリセット端子がＬレベルに維持されるので、ＣＰＵコアその他は確実にリセット状態となる。なお、リセットホールド時間Ｔｐｒ［ｍＳ］は、外付けコンデンサＣ１５の容量に対応して、Ｔｐｒ［ｍＳ］＝１０００＊Ｃ１５［μＦ］となっている。

この電源電圧監視用ＩＣ２では、ＣＰＵリセット信号ＲＳ２がＨレベルに遷移して、ワンチップマイコンが動作開始するタイミングに合わせ、電源電圧監視用ＩＣ２に内蔵されたウォッチドッグタイマ回路が動作を開始するよう構成されている。

そのため、その後は、ウォッチドッグタイマ機能が発揮される。具体的に確認すると、ワンチップマイコンの動作開始に合わせて、電源電圧監視用ＩＣ２では、遅延コンデンサＣ１５の放電動作が開始され、ワンチップマイコンがクリアパルスを供給する毎に、遅延コンデンサＣ１５の放電動作が充電動作に切り替わる。

しかし、プログラム暴走などのトラブルが発生すると（図７（ｇ）のタイミングＴ５参照）、遅延コンデンサＣ１５の放電動作が継続されることになり、Ｃｔ端子の電位が０．４Ｖ程度まで降下すると、ＣＰＵリセット信号ＲＳ２が強制的にＬレベルに遷移される。その後、ＣＰＵリセット信号ＲＳ２は、Ｌレベルに維持されるが、所定の維持時間Ｔｗｒの経過後、ＣＰＵリセット信号ＲＳ２がＨレベルに復帰すると、ＣＰＵは、電源投入状態と同様の初期処理プログラムの実行を開始する。なお、継続時間Ｔｗｒ［ｍＳ］は、遅延コンデンサＣ１５の容量に対応して、Ｔｗｒ［ｍＳ］＝２０＊Ｃ１５［μＦ］となっている。

次に、電源遮断時における電源電圧監視用ＩＣ２の動作を説明する。電源電圧Ｖｃｃが所定レベル（４．２Ｖ）まで降下すると、ＣＰＵリセット信号ＲＳ２がＬレベルに遷移する（図７（ｇ）のタイミングＴ８）。そして、その後は、ウォッチドッグタイマ回路の動作が禁止される。

ところで、本実施例では、ワンチップマイコンに内蔵されたウォッチドッグタイマ回路を活用せず、あえて、外付けの専用ＩＣ２を使用している。それは、ＣＰＵが暴走するような異常時には、ワンチップマイコンの内蔵回路にも、何らかの異常が発生している可能性を否定できないため、万全の安全対策を採ったことによる。

また、本実施例では、電源電圧監視用ＩＣ１と電源電圧監視用ＩＣ２とを重複して配置し、電源電圧監視用ＩＣ２から出力される電源リセット信号（ＣＰＵリセット信号）ＲＳ２を、ワンチップマイコンだけに供給し、電源電圧監視用ＩＣ１から出力される電源リセット信号（基礎リセット信号）ＲＳ１を、ワンチップマイコン以外のデータ入出力用ＩＣだけに供給している。また、電源電圧監視用ＩＣ２のウォッチドッグタイマ機能によって生成されたＣＰＵリセット信号ＲＳ２は、ワンチップマイコンだけに供給されているが、このような構成を採る理由は以下の通りである。

先ず、本実施例の弾球遊技機は、電源バックアップ機能を有しているので、電源投入時に、電源遮断前（前日や停電前）の遊技を再開することもある。そのため、電源投入時には、特に、ラッチ機能を有するデータ入出力用ＩＣを確実にリセット状態にする必要がある。但し、リセットホールド時間は、短くて足りるので、電源電圧監視用ＩＣ１を利用して電源リセット信号（基礎リセット信号）ＲＳ１を生成している。

一方、ワンチップマイコンについては、電源電圧Ｖｃｃ，ＶＢが安定した後、十分なリセットホールド時間が必要である。また、前記した理由から、ウォッチドッグタイマ回路を外付けするのが好ましく、このウォッチドッグタイマによるＣＰＵリセット信号ＲＳ２についても、所望のリセットホールド時間が必要となる。そこで、本実施例では、電源電圧監視用ＩＣ１と電源電圧監視用ＩＣ２とを直列的に接続して、最適なリセットホールド時間（＝Ｔｐｏ＋Ｔｐｒ）を有する電源リセット信号（ＣＰＵリセット信号）ＲＳ２を生成すると共に、電源電圧監視用ＩＣ２を利用して、異常発生時のＣＰＵリセット信号ＲＳ２を生成している。リセットホールド時間は、ＣＰＵリセット後の初期処理時間なども考慮して、主制御部２１と払出制御部２４とで各々最適値に設定される。したがって、例えば、払出制御部２４の初期処理動作中に、制御コマンドが送信されることはない。もっとも、初期処理時間において、主制御部２１の方が、払出制御部より明らかに長い場合には、リセットホールド時間を同一に設定したので足りる。

なお、プログラム暴走などによる異常発生時には、基礎リセット信号ＲＳ１が発生されることはないので、データ入出力用ＩＣはリセットされない。しかし、電源投入時とは異なり、異常リセット時に、データ入出力用ＩＣにランダムなデータがラッチされることはなく、また、異常リセット時には、ＲＡＭクリア処理が実行され、遊技動作が再開されることはないので、データ入出力用ＩＣをリセットしないことに何の問題も生じない。

一方、電源電庄（ＶＢ，Ｖｃｃ）の瞬断状態が短時間とはいうものの、コンデンサＣｌｌ，Ｃ１２で吸収できない程度に継続した場合には、電源電圧監視用１Ｃｌから、基礎リセット信号ＲＳｌが出力される。そして、この基礎リセット信号ＲＳ１は、トランジスタＱ３を短時間だけＯＮ動作させる。しかし、トランジスタＱ３のＯＮ抵抗を適宜な値に設定すると共に、トランジスタＱ３に並列接続されるコンデンサＣ１４を適度な静電容量に設定することで、ＣＰＵリセット信号ＲＳ２の出力を回避することもできる。

このような場合、データ入出力用ＩＣだけがリセットされることになるが、このリセット動作は、特に、図柄始動口などのスイッチ信号を生成するために使用される電源電圧ＶＢ（１２Ｖ）が、瞬停状態に陥った場合に、データ入出力用ＩＣだけがクリアされる点で効果的である。

以上、図５の回路構成について図６〜図７に基づいて詳細に説明した。そこで、以下では、図５の回路構成を踏まえて、他の回路構成についても簡単に説明する。

図３に示す通り、主制御部２１は、主基板中継基板２８を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。

また、主制御部２１は、遊技盤中継基板２９を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から給電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。そして、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

図８に示すように、演出制御部２２は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン２２Ａと、ワンチップマイコン２２Ａの制御プログラムなどを記憶するＥＰＲＯＭ６１と、ワンチップマイコン２２Ａからの指示に基づいて音声信号を再生して出力する音声再生出力回路（音声ＩＣ）６２と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ（音声ＲＯＭ）６３と、ワンチップマイコン２２Ａをリセットする自動リセット回路４３（図５参照）とを備えて構成されている。なお、自動リセット回路４３の回路構成は、図５に示す通りであり、信号入力回路４１からシステムリセット信号ＳＹＳを受けて、ワンチップマイコン２２Ａを電源リセットし、また、プログラム暴走時には、ウォッチドッグタイマＷＤＴ１の動作に基づいてワンチップマイコン２２Ａを異常リセットする。

ワンチップマイコン２２Ａには、パラレル出力ポートＰ１や、パラレル入力ポートＰ２〜Ｐ３が内蔵されている。そして、出力ポートＰ１からは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と共に、演出可動体ＡＭＵを機能させる駆動データΦ１〜Φ４も出力されている。演出可動体ＡＭＵは、昇降機構ＡＬＶを構成する昇降モータＭＯによって昇降され、固定部材ＦＩＸに配置された回転モータＭＴによって回転駆動される。なお、昇降モータＭＯや回転モータＭＴは、ステッピングモータで構成されており、各々、ドライバ回路ＤＲを経由して駆動される。また、回転モータＭＴや昇降モータＭＯに関連して、原点スイッチＯＲＧが設けられており、そのスイッチ信号（原点検出信号）ＳＮは、入力ポートＰ２に入力されている。

一方、入力ポートＰ３には、演出インタフェイス基板２７からリセット信号ＳＧ０が入力されている。図５に関して説明した通り、リセット信号ＳＧ０は、交流電源の投入状態を示すシステムリセット信号ＳＹＳと、回復スイッチＳＷ２のＯＮ／ＯＦＦ状態を示す回復リセット信号ＳＧ１との論理ＯＲの論理レベルを有している。

図８に示す通り、演出制御基板２２のワンチップマイコン２２Ａには、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、演出インタフェイス基板２７のバッファ６８を経由して供給されている。割込み信号ＳＴＢは、ワンチップマイコンの割込み端子ＩＮＴに供給され、ストローブ信号ＳＴＢによって起動される受信割込み処理によって、演出制御部２２は、制御コマンドＣＭＤを取得することになる。

演出制御部２２が取得する制御コマンドＣＭＤには、(1)異常報知その他の報知用制御コマンドなどの他に、(2)図柄始動口への入賞に起因する各種演出動作の概要を特定する制御コマンド（変動パターンコマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２では、変動パターンコマンドＣＭＤを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。

例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３に対して、ランプやスピーカによる演出動作に同期した図柄演出に関する制御コマンドＣＭＤ’を出力する。また、演出可動体ＡＭＵを使用する予告動作時には、昇降モータＭＯを回転させた後、回転モータＭＴを回転させる。

このような演出動作に同期した図柄演出を実現するため、演出制御部２２は、画像制御部２３に対するストローブ信号（割込み信号）ＳＴＢ’と共に、制御コマンドＣＭＤ’を演出インタフェイス基板２７に向けて出力する。なお、演出制御部２２は、表示装置に関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、そのまま割込み信号ＳＴＢ’と共に演出インタフェイス基板２７に向けて出力する。

上記した演出制御基板２２の構成に対応して、演出インタフェイス基板２７には、信号入力回路４１、複合動作回路４２、及び出力バッファ回路４０が設けられている。信号入力回路４１と、複合動作回路４２の具体的構成は、図５に示す通りであり、各々、システムリセット信号ＳＹＳとリセット信号ＳＧ０とを出力する。

また、出力バッファ回路４０の具体的構成も、図５に示す通りであり、８ビット長の制御コマンドＣＭＤ’と１ビット長の割込み信号ＳＴＢ’を出力可能に構成されている。そして、これらのデータＣＭＤ’，ＳＴＢ’は、画像制御基板２３に出力される。また、演出インタフェイス基板２７は、演出制御部２２から出力されるランプ駆動用の信号を受け、これを、ランプ接続基板６４を経由してＬＥＤランプ群に供給する。その結果、主制御部２１が出力した制御コマンドＣＭＤに対応するランプ演出が実現される。

続いて、画像制御基板２３の構成について説明する。図８に示すように、画像制御基板２３は、演出インタフェイス基板２７を経由した制御コマンドＣＭＤ’を受けて図柄演出を制御するワンチップマイコン２３Ａと、ワンチップマイコン２３Ａの制御プログラムなどを記憶する制御用ＲＯＭ６９と、ワンチップマイコン２３Ａからの指示に基づいて液晶ディスプレイＤＩＳＰを駆動するグラフィックコントローラ（具体的にはＶＤＰ／Video Display Processor）７０と、液晶ディスプレイＤＩＳＰに描画される基礎データ（スプライトのパターンデータ）などを記憶するグラフィック用ＲＯＭ７１と、自動リセット回路４４とを備えて構成されている。なお、ワンチップマイコン２２Ａとグラフィックコントローラ７０は、その電源電圧が３．３Ｖであるので、画像制御基板２３では、演出インタフェイス基板２７から受けた直流電圧５Ｖを、降圧回路で３．３Ｖに降圧させて使用している。

図５において説明した通り、自動リセット回路４４は、ウォッチドッグタイマＷＤＴ２を有して構成される。ウォッチドッグタイマＷＤＴ２から出力される異常リセット信号ＳＧ３は、ワンチップマイコン２３Ａと、グラフィックコントローラ７０とは同期してリセットされることになり、互いの動作内容に不整合は生じない。また、演出制御部２２がプログラム暴走状態などによって強制リセットされるか、係員の操作によって回復リセットされると、画像制御部２４の全体も同期してリセットされることになり、機能的に上流側である演出制御部２２の動作と下流側の画像制御部２３の動作に不整合が生じることもない。

続いて、上記した構成を有する各制御部について、その動作内容を説明する。先ず、主制御部２１について概略的に説明すると、主制御部２１は、ＣＰＵリセットによって開始されるメイン処理（図９）と、所定時間毎に起動されて制御動作を中心的に実行するタイマ割込み処理（不図示）とを含んで構成されている。なお、これらの処理を実現するワンチップマイコンには、Ｚ８０ＣＰＵ（Ｚｉｌｏｇ社）相当品が内蔵されている。

図９に示すメイン処理（ＣＰＵリセット処理）が開始されるのは、停電状態からの復旧時のように初期化スイッチＳＷ１がＯＦＦ状態で電源がＯＮ状態になる場合と、遊技ホールの開店時のように、初期化スイッチＳＷ１がＯＮ操作されて電源がＯＮ状態になる場合とがある。また、リセット回路ＲＳＴに内蔵されたウォッチドッグタイマが起動したり、或いは、リセット端子にノイズが重畳することで、ＣＰＵが強制的にリセットされる場合も図９のメイン処理が開始される。

そして、ＣＰＵがリセットされると、先ず、ＣＰＵが割込み禁止状態に設定され、ＣＰＵのスタックポインタが初期値に設定される（ＳＴ１）。また、ワンチップマイコン各部が初期設定される（ＳＴ１）。これらの処理において内蔵ＲＡＭのワークエリアが使用されることはなく、例えば、ＲＯＭに記憶されている制御パラメータがＣＰＵのレジスタに読み出されて適所に書き込まれるだけである。なお、このようなワークエリアを使用しない動作は、ステップＳＴ６の処理まで継続される。

次に、入力ポートからＲＡＭクリア信号ＣＬＲが取得され、そのレベルがＣＰＵのレジスタに記憶される（ＳＴ２）。ＲＡＭクリア信号ＣＬＲは、電源投入時の係員による初期化スイッチＳＷ１のＯＮ／ＯＦＦ操作状態を示している。そのため、ＲＡＭクリア信号ＣＬＲの取得タイミングが遅れると、係員がスイッチから手を離すことで、ＯＮ操作を見逃すことになるが、本実施例では、電源リセット後に速やかにＲＡＭクリア信号ＣＬＲを取得するので、そのような事態は生じない。

ステップＳＴ２の処理が終われば、次に、リセット回路ＲＳＴのウォッチドッグタイマにクリアパルスを出力しつつ、所定の待機時間を消費する（ＳＴ３，ＳＴ４）。この時間消費処理によって、主制御部２１からの制御コマンドを受信すべき制御部２２，２３の準備動作が確実に完了する。すなわち、時間消費処理（ＳＴ３，ＳＴ４）を終えたタイミングでは、演出制御部２２や画像制御部２３では、定常処理(ＳＴ５３〜ＳＴ６３，ＳＥ７〜ＳＥ１４）の実行を開始しているよう消費時間が設計されている。

続いて、電源基板２０から出力されている電源異常信号ＡＢＮ１を取得し、これが正常レベルに変化するまで、同一の処理を繰返す（ＳＴ５〜ＳＴ６）。これは、電源遮断時に、図１０のＳＴ４０の処理を終えた後でも、電源電圧Ｖｃｃが降下し切らない場合もあることを考慮したものである。すなわち、図１０の電断処理を終えて、無限ループ処理を繰返しているタイミングで、ウォッチドッグタイマ機能が発揮されてＣＰＵがリセットされても、その後の処理は、ステップＳＴ７以降に進むことはない。

このような待機処理（ＳＴ５〜ＳＴ６）を設けないと、ステップＳＴ７以降に進行した定常処理によってＲＡＭのデータ（チェックサム演算の基礎データや、ＳＴ３３でセットされるバックアップフラグＢＦＬ）が書き換えられ、しかも、そのデータが電源遮断後も保存される。このような場合、翌日の判定において、バックアップフラグＢＦＬ＝０となるか、或いは、前日にバックアップされたチェックサム値（ＳＴ３６）と、翌日の電源投入後に算出するチェックサム値に不一致となるので、せっかくのバックアップ処理（ＳＴ３６）が無駄になる。

また、ステップＳＴ５〜ＳＴ６の処理は、電源スイッチを素早くＯＦＦ→ＯＮ操作する場合も含め、交流電源が一瞬だけ遮断される瞬停状態でも有効に機能する。すなわち、瞬停状態であっても、電源異常信号ＡＢＮ１，ＡＢＮ２は主制御部２１と払出制御部２４に供給されるので、主制御部２１では、図１０の電源監視処理が開始される。そして、電源異常信号ＡＢＮ１のパルス幅によっては、ステップＳＴ２５〜ＳＴ３１の処理を終えてバックアップ処理に移行する可能性もある。しかし、仮に、このような事態が生じても、その後、ウォッチドッグタイマ機能によってＣＰＵがリセットされるので、その時には、ステップＳＴ５〜ＳＴ６の処理を通過することで、それまでの遊技動作を再開される。

このような場合も含め、ステップＳＴ６の処理で、電源異常信号ＡＢＮ１が正常レベル（Ｈ）であると判定されれば、内蔵ＲＡＭの書換え動作が許可される（ＳＴ７）。先に説明した通り、ステップＳＴ１〜ＳＴ６の処理では、内蔵ＲＡＭのワークエリアが使用されることはない。

次に、ＣＰＵは、演出制御部２２に対して、初期動作コマンドを送信する（ＳＴ８）。この初期動作コマンドは、演出可動体ＡＭＵを原点位置に回収するための制御コマンドであるが、ステップＳＴ３〜ＳＴ４の時間消費処理を経ているので、演出制御部２２では、制御コマンドの受信準備を確実に完了している。

破線で示すように、初期動作コマンドを受けた演出制御部２２では、回転モータＭＴの初期動作処理が実行される。また、演出制御部２２から転送される初期コマンドを受けた画像制御部２３では、表示装置ＤＩＳＰに、例えば「ＰＬＥＡＳＥＷＡＩＴ」と表示する。

ステップＳＴ８の処理に続いて、ウォッチドッグタイマにクリアパルスを送信した上で、払出制御部２４から受けている電源投入信号ＢＧＮのレベルを判定する（ＳＴ９，ＳＴ１０）。本実施例では、主制御部２１と払出制御部２４とが、独立して電源リセット動作を実行するため、ステップＳＴ３〜ＳＴ４の待機時間を越えて、払出制御部２４の立上り動作が遅れる可能性もある。

しかし、そのような場合でも、ステップＳＴ１０の判定処理を経ることで、払出制御部２４の立上り動作遅れを吸収することができる。また、万一、何らかのトラブルによって払出制御部２４が正常に機能していない異常時には、ステップＳＴ９〜ＳＴ１０の処理を繰り返すだけで遊技動作を開始しないので、例えば、賞球が得られないなどの異常事態が発生せず、遊技者に不信感を与えるおそれはない。

一方、ステップＳＴ１０の判定によって、払出制御部２４が正常に動作していることが確認されたら、ステップＳＴ２の処理で先行取得したＲＡＭクリア信号のレベルを判定する（ＳＴ１１）。ここで、ＲＡＭクリア信号がＯＮ状態であったと仮定すると、内蔵ＲＡＭの全領域をゼロクリアする（ＳＴ１８）。したがって、図１０のステップＳＴ３３の処理でセットされたバックアップフラグＢＦＬの値は、他のチェックサム値などと共にゼロとなる。

次に、ＲＡＭ領域がゼロクリアされたことを報知するためのＲＡＭクリアコマンドを、演出制御部２２に出力し（ＳＴ１８）、報知タイマを初期設定する（ＳＴ２０）。報知タイマは、ＲＡＭ領域がゼロクリアされたことをホールコンピュータに通知する通知時間（例えば３０秒）を管理するものである。この十分な通知時間によって、例えば、不正行為によってＣＰＵが異常リセットされた異常事態が生じても、その事態をホールコンピュータが確実に把握することができる。なお、不正遊技者は、意図的に、ＲＡＭクリア処理（ＳＴ１８）を実行させることで、大当り状態を招来させるか否かの抽選処理で使用される乱数値を初期値に戻そうとすることがある。

ステップＳＴ１１の判定処理に戻って説明を続けると、ＣＰＵがウォッチドッグタイマによって強制的にリセットされた場合や、停電状態からの復旧時には、ＲＡＭクリア信号はＯＦＦ状態である。そして、このような場合には、ステップＳＴ１１の判定に続いて、バックアップフラグＢＦＬの内容が判定される（ＳＴ１２）。バックアップフラグＢＦＬとは、図１０の電断処理の動作が実行されたことを示すデータであり、この実施例では、電源遮断時のステップＳＴ３３の処理でバックアップフラグＢＦＬがＯＮレベル（５ＡＨ）とされ、電源復帰後のステップＳＴ２８の処理でゼロクリアされる。

電源投入時や、停電状態からの復旧時である場合には、バックアップフラグＢＦＬの内容が５ＡＨの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるＣＰＵリセット動作が生じたような場合には、バックアップフラグＢＦＬ＝００Ｈである。したがって、ＢＦＬ≠５ＡＨ（通常はＢＦＬ＝００Ｈ）となる場合には、ステップＳＴ１２からステップＳＴ１８の処理に移行させて遊技機の動作を初期状態に戻す。

一方、バックアップフラグＢＦＬ＝５ＡＨであれば、チェックサム値を算出するためのチェックサム演算を実行する（ＳＴ１３）。ここで、チェックサム演算とは、内蔵ＲＡＭのワーク領域を対象とする８ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、ＲＡＭのＳＵＭ番地の記憶値と比較する（ＳＴ１４）。

ＳＵＭ番地には、電源降下時に実行される電断処理（図１０）において、同じチェックサム演算によるチェックサム値が記憶されている（ＳＴ３６）。そして、記憶された演算結果は、内蔵ＲＡＭの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップＳＴ１４の判定によって両者が一致する筈である。

しかし、電源降下時にチェックサム演算（ＳＴ３６）が実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算（ＳＴ１３）の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップＳＴ１４の判定結果は不一致となる。判定結果の不一致によりデータ破損が検出された場合には、ステップＳＴ１８の処理に移行させてＲＡＭクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップＳＴ１４の判定において、チェックサム演算（ＳＴ１３）によるチェックサム値と、ＳＵＭ番地の記憶値とが一致する場合には、ステップＳＴ１５の処理に移行する。

そして、バックアップ復帰コマンド、記憶数表示コマンド、及び遊技状態表示コマンドを、この順番に演出制御部２２に送信する（ＳＴ１５〜ＳＴ１６）。また、電源遮断時の遊技機が非遊技状態であった場合には、これに対応して、デモコマンドを演出制御部に送信する（ＳＴ１７）。これらの制御コマンドを受信したことによって、サブ制御部側では、バックアップ復帰した主制御部２１で再開される遊技状態に対応した動作を開始することができる。

なお、記憶数表示コマンドは、特別図柄や普通図柄に関する演出動作の開始保留数を意味し、図柄始動口１７やゲート１８に、連続的に通過した遊技球の個数を示している。また、遊技状態表示コマンドは、再開される遊技状態を示すもので、例えば、バックアップ復帰される遊技状態が、確変状態か否かなどが特定される。

このようにしてバックアップ復帰又はＲＡＭクリアに関する一連の処理（ＳＴ１５〜ＳＴ１７，ＳＴ１８〜ＳＴ２０）が終わると、タイマ割込み動作（不図示）を起動する割込み信号を出力するＣＴＣ（Counter Timer Circuit）を初期設定する（ＳＴ２１）。そして、ＣＰＵを割込み禁止状態にセットした状態で（ＳＴ２５）、各種のカウンタついて更新処理を実行し（ＳＴ２３）、その後、ＣＰＵを割込み許可状態に戻してステップＳＴ２２に戻る。

以上、ＣＰＵリセット処理（メイン処理）について説明したが、タイマ割込み処理は、上記したメイン処理を中断させて、２ｍＳ毎に定時的に実行される。タイマ割込み処理では、毎回、ウォッチドッグタイマのクリア処理と、図１０に示す電断処理とを含んだ制御処理が実行される。

電断処理では、先ず、電源基板２０から供給される電源異常信号ＡＢＮ１を、入力ポートを通して繰り返し取得する（ＳＴ２５）。そして、電源異常信号ＡＢＮ１のレベルが２回連続して一致することを条件に（ＳＴ２６）、そのレベルを判定する（ＳＴ３７）。ここで、電源異常信号ＡＢＮ１が異常レベルでない場合には、異常回数カウンタとバックアップフラグＢＦＬをゼロクリアして処理を終える（ＳＴ２８、ＳＴ２９）。

一方、電源異常信号ＡＢＮ１が異常レベルである場合には、異常回数カウンタをインクリメント（＋１）して（ＳＴ３０）、計数結果が上限値ＭＡＸを超えていないかを判定する（ＳＴ３１）。これは、入力ポートからの取得データが、ノイズなどの影響でビット化けしている可能性があることを考慮したものであり、取得データが連続して異常レベルを維持して上限値ＭＡＸ（例えば、ＭＡＸ＝２）に達した場合には、交流電源が現に遮断されたと判定する。

このように、本実施例では、電源遮断時にも、直ぐにはバックアップ処理を開始せず、動作開始のタイミングが、ＭＡＸ×２ｍＳだけ遅れる。しかし、(1)電源降下信号は、直流電源電圧の降下ではなく、交流直流電圧の降下を検出すること、(2)直流電源電圧は、大容量のコンデンサによって交流電源の遮断後もしばらくは維持されること、(3)電源監視処理が高速度（２ｍＳ毎）で繰り返されること、(4)バックアップ処理が極めてシンプルであり、迅速に終わることから、実質的には何の弊害もない。

ところで、ステップＳＴ３１の判定の結果、異常回数カウンタの計数値が上限値ＭＡＸに一致した場合には、異常回数カウンタをゼロクリアした後（ＳＴ３２）、バックアップフラグＢＦＬをＯＮレベル（＝５ＡＨ）に設定する（ＳＴ３３）。次に、主制御部２１がバックアップ動作を実行することを示すために、演出制御部２２に対して、電断コマンドを送信する（ＳＴ３４〜ＳＴ３５）。

電断コマンドは、各１６ビット長の電断Ａコマンドと電断Ｂコマンドとで構成されており、この順番で、８ビット毎に連続的に送信される。このような構成を採るのは、ノイズなどの影響で、電断状況が演出制御部２２に誤報されることを防止するためである。

電断コマンドの送信が終われば、次に、メイン処理のステップＳＴ１３の処理と同じ演算を、同じ作業領域（ワークエリア）に対して実行し、その演算結果を記憶する（ＳＴ３６）。

そして、その後は、ＲＡＭアクセス禁止状態に設定すると共に（ＳＴ３７）、全ての出力ポートの出力データをクリアする（ＳＴ３８）。以上のバックアップ処理が終われば、ＣＴＣに対する設定処理によって割込み信号ＩＮＴの生成を禁止すると共に、ＣＰＵを割込み禁止に設定して、無限ループ処理を繰り返しつつ直流電源電圧が降下するのを待つ（ＳＴ３９〜ＳＴ４０）。なお、電断処理は、タイマ割込み処理中に実行されるので、ＣＰＵは、もともと割込み禁止状態である場合もあるが、電源電圧の降下による誤動作を排除する趣旨から、本実施例では、再度、ＣＰＵを割込み禁止設定すると共に、ＣＴＣからの割込み信号ＩＮＴの出力も禁止している。

ところで、図１０の電断処理は、交流電源の遮断後、タイマ割込み周期である２ｍＳ以内に迅速に開始され、速やかに終了される。一方、電源電圧Ｖｃｃが所定レベルまで降下するのは、電源回路などに配置された平滑コンデンサの影響でかなり遅れる。

そして、電源電圧Ｖｃｃが所定レベルまで降下しない限り、主制御部２１のウォッチドッグタイマは機能し続ける。そのため、電断処理が開始され、全ての処理が終わった後、無限ループ処理中に、ウォッチドッグタイマによってＣＰＵが異常リセットされる可能性もある。

しかし、前記した通り、本実施例では、ステップＳＴ５〜ＳＴ６の待機処理を設けているので、バックアップ処理が無駄になることはない。なお、電源監視処理の全処理時間は、クリアパルスの出力周期（２ｍＳ）より短く設定されており、電源監視処理を終えるまでにウォッチドッグタイマが起動することはない。

続いて、主制御部２１から受ける制御コマンドに基づいて演出動作を実行する演出制御部２２の動作について説明する。図１１に示す通り、演出制御部２２は、ＣＰＵがリセットされて開始されるメイン処理（ａ）と、ストローブ信号ＳＴＢによって起動される受信割込み処理（ｂ）と、１０ｍＳ毎に起動される第１タイマ割込み処理（ｃ）と、２ｍＳ毎に起動される第２タイマ割込み処理（ｄ）と、を含んで構成されている。なお、メイン処理（図１１（ａ））は、自動リセット回路４３によってＣＰＵがリセットされた場合に限らず、リセット処理（ＳＴ５６）によって実行が開始される場合もある。

図１１（ｄ）に示す通り、第２タイマ割込み処理では、電飾ランプを駆動するランプ演出処理（ＳＴ６７）と、必要に応じて演出可動体ＡＭＵを駆動する演出モータ処理（ＳＴ６８）とが２ｍＳ毎に実行される。なお、図１１（ｅ）には、ＣＰＵリセット処理（メイン処理）で実行されるリセット処理（ＳＴ５６）の要部が図示されている。

図１１（ａ）に示す通り、メイン処理（ＣＰＵリセット処理）では、ワンチップマイコン２２Ａ内部の初期設定を実行した後（ＳＴ４６）、バックアップ判定処理を実行する（ＳＴ４７）。バックアップ判定処理とは、バックアップ処理（ＳＴ６３）において保存されたデータの正当性を判定する処理である。バックアップ処理（ＳＴ６３）において保存されるデータは、特に限定されないが、例えば、(1)ＲＡＭ領域の所定データに対するチェックサム演算のサム値、(2)ＲＡＭ領域に離散的に保存された特定データ、(3)ＲＡＭ領域の所定データを別の領域に保存したバックアップデータなどを例示することができる。

また、バックアップ判定処理では、動作状態を示す重要な動作フラグに不合理性がないかも判定される。動作フラグに不合理性とは、例えば、変動演出中であることを示す動作フラグと、大当り動作中であることを示す動作フラグとが共にセット状態となっているような場合である。この遊技機では、変動演出を終えてから、大当り動作に移行するので、２つの動作フラグが共にセット状態であるはずがなく、もし、このような事態が検出されれば、他の保存データに正当性が認められても、正常ではないと判定する。

このように、ステップＳＴ４８では、厳格な判定処理が実行されるが、その結果、正当性が確認できない場合には、ＲＡＭの全領域を初期化することで、演出制御部２２をコールドスタートさせてステップＳＴ５２の処理に移行させる（ＳＴ５１）。先に説明した通り、回復スイッチＳＷ２が押圧されるとステップＳＴ４６以降の処理が開始されるが、ステップＳＴ４８の判定処理を経ることで、事実上、必ず、演出制御動作がコールドスタートされることになる。

なお、バックアップ判定が正常であると、異常カウンタをインクリメントした上で、異常カウンタの値が所定値（例えば２）を超えるか否かを判定する（ＳＴ４９〜ＳＴ５０）。そして、異常カウンタの値が所定値を超えた場合には、コールドスタートさせるべくステップＳＴ５１のＲＡＭクリア処理に移行させる（ＳＴ５０）。これは、バックアップ判定処理（ＳＴ４７）では全てのデータを判定する訳ではないので、ＣＰＵが繰り返しリセットされる場合には、演出制御部２２の動作を初期状態に戻すためである。

逆に、ＣＰＵがリセットされた場合でも、バックアップ判定（ＳＴ４７）で正当判定され（稀にしか発生しないが）、且つ、異常リセット回数が所定値以下であれば、演出制御部２２がホットスタートされて、それまでの遊技動作が継続される。

続いて、演出制御部２２が、ホットスタートしたか、コールドスタートしたかに拘わらず、音声再生出力回路６２について、必要な初期設定を実行する（ＳＴ５２）。その後、ワンチップマイコン２２ＡのＣＰＵを割込み許可状態に設定した後（ＳＴ５３）、乱数値を更新しつつ（ＳＴ５４）１０ｍＳ間隔のタイマ割込みを待機する（ＳＴ５５）。なお、更新される乱数値は、演出動作をランダム化するために演出抽選処理において使用される。

図１１（ｃ）に示す通り、１０ｍＳ間隔でタイマ割込みが生じる毎に、割込みフラグがセットされるので（ＳＴ６６）、メイン処理のステップＳＴ５５の処理では、割込みフラグがＯＮになるのを繰り返しチェックする。そして、割込みフラグがＯＮとなると、これをＯＦＦにリセットした後に、図１１（ｅ）に示すリセット処理を実行する（ＳＴ５６）。

リセット処理では、リセットフラグＥＲが、初期状態のまま「０」であるか、回復スイッチＳＷ２の押圧を判定して「１」となっているかを先ず判定する（ＳＴ６９）。そして、ＥＲ＝０であれば、回復スイッチＳＷ２の押圧時間を計測するタイマ変数ＴＭの値を判定する（ＳＴ７０）。

タイマ変数ＴＭは、通常は、初期状態のままＴＭ＝０であるので、その場合には、回復リセット信号ＳＧ１（図５参照）を取得している入力ポートＰ３の値を判定する（ＳＴ７２）。図５に関して説明した通り、回復リセット信号ＳＧ１は、回復スイッチＳＷ２が押圧されている限りＬレベルである。

そこで、回復リセット信号ＳＧ１がＯＮ（Ｌ）レベルであれば、タイマ変数ＴＭをインクリメントすると共に、リセットフラグＥＲを「１」に設定する（ＳＴ７４）。一方、回復リセット信号ＳＧ１がＯＦＦ（Ｈ）レベルであれば、リセットフラグＥＲを「０」に設定する（ＳＴ７３）。

以上の処理から明らかな通り、回復スイッチＳＷ２が押圧されている場合には、その後も１０ｍｓ間隔で、ＳＴ６９→ＳＴ７１→ＳＴ７２→・・・・の処理が繰り返されることになり、ＥＲ＝１の状態で、タイマ変数ＴＭが増加し続ける。

その後、回復スイッチＳＷ２の押圧が解除されると、ＳＴ７２→ＳＴ７３→ＳＴ６９→ＳＴ７０の経路を経て、タイマ変数ＴＭの値が判定される。この場合にはタイマ変数ＴＭ＞０であるので、戻り番地のアドレス情報などを格納しているスタック領域を調整した上で（ＳＴ７５）、回復スイッチＳＷ２の押圧時間を、タイマ変数ＴＭの値に基づいて判定する（ＳＴ７６）。

そして、回復スイッチＳＷ２が長押しされたと判定される場合には、出力ポートＰ４（図５参照）から回復リセット信号ＳＧ１’を出力する（ＳＴ７７）。そして、タイマ変数ＴＭをクリアした上で、制御プログラムの先頭アドレスにジャンプする（ＳＴ７８）。なお、何れの場合も、ＲＥＴ命令を実行することなく、先頭アドレスにジャンプするが、ステップＳＴ７５の処理を実行しているので、スタック領域に不要なデータが残ることはない。

このように本実施例では、回復スイッチＳＷ２が長押しされることを条件に、出力ポートＰ４（図５参照）から回復リセット信号ＳＧ１’が出力されるので、演出制御部２２だけをリセットするか、演出制御部２２と画像制御部２３とを合わせてリセットするかを選択することができる。

なお、この実施例では、演出制御部２２に回復スイッチＳＷ２を設け、回復リセット信号ＳＧ１’を画像制御部２３に伝送する構成を採ったが、この伝送関係を逆転させても良い。すなわち、画像制御部２３に回復スイッチＳＷ２を設け、回復リセット信号ＳＧ１’を演出制御部２２に伝送する構成を採っても良い。この場合には、システムリセット信号ＳＹＳは、例えば、画像制御部２３→演出制御部２２の経路で伝送される。

何れにしてもリセット処理が終われば、次に、タイマ更新処理を実行する（ＳＴ５７）。続いて、受信割込み処理（図１１（ｂ））で受信された制御コマンド（受信コマンド）について、コマンド解析処理が実行される（ＳＴ５８）。なお、受信コマンドには、変動パターンコマンドの他に、初期動作コマンド、ＲＡＭクリアコマンド、バックアップ復帰コマンド、電断Ａコマンド、電断Ｂコマンドなどが含まれている。電断コマンドを受けた場合には、遊技動作を停止して、直流電源が遮断されるのを待つ。

このようなコマンド解析処理（ＳＴ５８）が終われば、次にエラー処理が実行され（ＳＴ５９）、必要に応じて、チャンスボタン１１についての入力処理が実行される（ＳＴ６０）。また、ランプ演出（ＳＴ６７）や演出モータ処理（ＳＴ６８）や音声演出（ＳＴ６２）についての演出シナリオを作成又は更新する（ＳＴ６１）。次に、作成または更新された演出シナリオに基づいた音声演出が実行される（ＳＴ６２）。

音声演出（ＳＴ６２）が終われば、バックアップ処理（ＳＴ６３）を実行した後にステップＳＴ５４の処理に移行する。なお、バックアップ処理としては、例えば、チェックサム演算だけでなく、特定データを離散的に保存する処理や、ワーク領域の全データのバックアップ保存する処理などが例示される。

また、バックアップ処理に続いてウォッチドッグタイマＷＤＴ１のクリア処理も実行される。このように、演出制御部２２では、ウォッチドッグタイマＷＤＴ１が１０ｍＳ間隔でクリアされるので、ウォッチドッグタイマＷＤＴ１が最後にクリアパルスを受けてから、ＣＰＵにリセット信号を出力するまでの経過時間は、１０ｍＳより十分に長く設定されているのは勿論である。

以上、演出制御部２２について詳細に説明したので、次に、画像制御部２３の動作について説明する。画像制御部２３は、ＣＰＵがリセットされて開始されるメイン処理（図１２）と、ストローブ信号ＳＴＢによって起動される受信割込み処理（不図示）と、１０ｍＳ毎に起動されるタイマ割込み処理（不図示）と、を含んで構成されている。

図１２に示す通り、画像制御部２３のメイン処理は、図１１に示す演出制御部２２のメイン処理に類似している。すなわち、ステップＳＥ１〜ＳＥ６の処理は、演出制御部２２におけるステップＳＴ４６〜ＳＴ５１の処理と実質的に同じである。また、ステップＳＥ７〜ＳＥ１４の処理が１０ｍＳ間隔で繰り返し実行される点でも同じである。また、画像制御部２３のウォッチドッグタイマＷＤＴ２にも、１０ｍＳ間隔でクリアパルスが供給される。

また、ホットスタート又はコールドスタートした後は、ＣＰＵを割込み許可にセットして（ＳＥ７）、乱数値を更新しつつ１０ｍＳの時間が経過するのを待つ（ＳＥ６）。そして、１０ｍＳ毎に、タイマ更新（ＳＥ１０）、コマンド解析（ＳＥ１１）、エラー処理（ＳＥ１２）、演出シナリオ更新（ＳＥ１３）、バックアップ処理（ＳＥ１４）の各処理を実行する。

なお、画像制御部２３に供給される複合リセット信号ＳＧ０（ＳＹＳ・ＳＧ１’）は、ワンチップマイコン２３Ａのリセット端子に供給されるので、演出制御部２２におけるリセット処理（ＳＴ５６）に対応する処理は存在しない。

すなわち、回復スイッチＳＷ２が長押しされると、画像制御部２３のワンチップマイコン２３Ａは、強制的にリセットされ、バックアップ判定（ＳＥ２）と異常カウンタ判定（ＳＥ５）の判定結果に基づいて、画像演出がホットスタート又はコールドスタートされる。なお、回復スイッチＳＷ２が押圧されても、その操作時間が短い場合には、回復リセット信号ＳＧ１’が出力されないので、画像制御部２３がリセットされないことは前述した通りである。

以上、本発明の実施例について具体的に説明したが、具体的な記載内容は特に本発明を限定するものではない。例えば、上記の実施例では、回復スイッチＳＷ２から得られる回復リセット信号ＳＧ１をワンチップマイコン２２Ａの入力ポートＰ３に入力したが、この構成に代えて、回復リセット信号ＳＧ１を、直接、リセット端子に入力しても良い。

図１３は、このような場合の実施例であり、ＮＯＲゲートＧ３を経由して、システムリセット信号ＳＹＳと、回復リセット信号ＳＧ１が自動リセット回路４３に供給されている。したがって、ＮＯＲゲートＧ３の出力は、正論理でＳＹＳ・ＳＧ１となり、演出制御部２２は、システムリセット信号ＳＹＳ、及び、回復リセット信号ＳＧ１によって自動的にリセットされる。

この実施例の場合、ワンチップマイコン２２Ａは、必要に応じて回復リセット信号ＳＧ１’を出力ポートＰ４から出力し、（入力端子が抵抗Ｒｕ３，Ｒｕ４でプルアップされた）ＡＮＤゲートＧＴを経由して画像制御部２３に伝送される。図示の通り、ＡＮＤゲートＧＴには、ＮＯＴゲートＧ２の出力が供給されているので、画像制御部２３には、正論理でＳＹＳ・ＳＧ１’の複合リセット信号ＳＧ０が供給されることになる。

図１４は、図１３の回路構成を採る場合における演出制御部２２のメイン処理を例示するフローチャートである。図示の通り、この実施例では、リセット処理（ＳＴ５６）が存在せず、演出制御部２２がコールドスタートすることを条件に（ＳＴ５１）、回復リセット信号ＳＧ１’が出力ポートＰ４に出力される（ＳＴ７７）。

また、上記の各実施例では、上流側の演出制御部２２が、回復スイッチＳＷ２のＯＮ操作に基づいて必ずリセットされていたが、このような動作に限定されるものでもない。例えば、回復スイッチＳＷ２の操作時間や操作回数に基づいて、(1)上流側のサブ制御部だけをリセットする、(2)下流側のサブ制御部だけをリセットする、(3)何れのサブ制御部もリセットする動作を選択的に実行するのも好ましい。但し、この場合には、図５のように、ワンチップマイコン２２Ａが自動的にはリセットされない構成が必要である。

図１５は、このような実施例であり、回復スイッチＳＷ２が長押しされると、画像制御部２３に回復リセット信号ＳＧ１’を出力して画像制御部２３だけをリセットし（ＳＴ７６，ＳＴ７７）、そうでなければ、演出制御部２２だけをリセットする実施例（ＳＴ７８，ＳＴ７９）を示している。

また、回復スイッチＳＷ２を下流側の制御部に配置しても良く、図１６はこのような実施例を示している。図示の通り、この実施例では、画像制御部２３に回復スイッチＳＷ２を配置し、回復スイッチＳＷ２のＯＮ操作時間やＯＮ操作回数に基づいて、(1)画像制御部２３だけ、(2)演出制御部２２だけ、(3)演出制御部２２及び画像制御部２３が選択的にリセットされる。

また、上記の各実施例では、初期化スイッチＳＷ１と回復スイッチＳＷ２とを設けたが、何れかのスイッチで兼用させても良い。図１７は、回復スイッチＳＷ２を省略して、初期化スイッチＳＷ１を回復スイッチＳＷ２に兼用した実施例である。なお、初期化スイッチＳＷ１を演出インタフェイス基板２７に配置することもでき、この場合には、初期化スイッチＳＷ１を省略して、回復スイッチＳＷ２を初期化スイッチＳＷ１として使用したことになる。

更にまた、上記の実施例では、電源基板２０から演出制御部２２と画像制御部２３にシステムリセット信号ＳＹＳを伝送する構成を採ったが、主制御部２１や払出制御部２４と同様に、各回路基板２２，２３でシステムリセット信号ＳＹＳを生成しても良い。図１８は、このような回路構成を例示したものであり、各制御基板には、電源リセット回路が配置されている。

なお、図１９に例示するように、演出制御部と画像制御部とを合体させた複合制御部を設け、回復リセット信号をリセット端子に供給することで必要回路を一気にリセットする構成を採っても良い。一方、回復スイッチＳＷ２の回復リセット信号ＳＧ１をワンチップマイコンの入力ポートに供給する構成を採っても良い。

この場合には、回復スイッチＳＷ２が一度ＯＮ操作されると、その後の所定の監視時間（例えば２秒）だけスイッチ操作を監視し、スイッチ操作のＯＮ操作回数の応じた処理を実行することができる。例えば、ＯＮ操作が１回であれば、演出制御部２２に対応する音声演出部だけをリセットする、ＯＮ操作が２回であれば、画像制御部２３だけをリセットする、ＯＮ操作が３回であれば、演出制御に関する全ての回路素子をリセットする、などの処理を実行する。

また、回復スイッチは、これを覆うカバー部材とともに設けられるのが望ましい。カバー部材は、遊技盤を固定する前枠３に設けても良いし、遊技盤５裏側の所定部位に設けるようにしてもよい。勿論、基板ケースの所定部位に一体的に設けるようにしてもよい。なお、本発明は、弾球遊技機に限定されないのは勿論であり、スロットマシン（回胴式遊技機）などにも好適に適用可能である。

ＧＭ遊技機
２１主制御部
２２上流サブ制御部
２３下流サブ制御部
２０電源部
ＳＷ２手動スイッチ
４２スイッチ入力部
４１，４５信号転送部
４２，４５信号送信部
４３自動リセット部
２２Ａ手動リセット部

Claims

所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果に基づいて遊技動作を中心統括的に制御する主制御部と、主制御部からの指示に基づいて演出動作を実行するサブ制御部と、電源投入時にサブ制御部をリセットするシステムリセット信号を生成するリセット信号生成部と、を有して構成され、主制御部で実行される抽選処理に当選すると遊技者に有利な遊技状態に移行可能な遊技機であって、
サブ制御部は、演出動作を規定する制御コマンドを送信する上流サブ制御部と、上流サブ制御部から制御コマンドを受けて演出動作を実行する下流サブ制御部と、を有して構成され、
上流サブ制御部又は下流サブ制御部の一方側には、手動スイッチのスイッチ信号を受けるスイッチ入力部と、リセット信号生成部が生成するシステムリセット信号に基づいて、一方側のコンピュータ回路をリセットする自動リセット部と、スイッチ入力部が受けたスイッチ信号に基づいて、一方側のコンピュータ回路をリセットする手動リセット部と、手動リセット部が機能した後、選択的に出力されるリセット信号を他方側のサブ制御部に送信する信号送信部と、が設けられ、
他方側のサブ制御部のコンピュータ回路は、リセット信号生成部が生成するシステムリセット信号、及び、信号送信部から受けるリセット信号に基づいて、リセットされるよう構成されていることを特徴とする遊技機。
装置各部で使用する直流電圧を交流電源に基づいて生成すると共に、リセット信号生成部を有する電源部と、
リセット信号生成部が生成するシステムリセット信号を他方側のサブ制御部に転送する信号転送部と、が更に設けられ、
他方側サブ制御部のコンピュータ回路は、信号転送部から受けるシステムリセット信号、及び、信号送信部から受けるスイッチ信号に基づいてリセットされるよう構成されている請求項１に記載の遊技機。
信号転送部と信号送信部とは、互いの一部が共用されることで、システムリセット信号とリセット信号とが共通の信号線で伝送されるよう構成されている請求項２に記載の遊技機。
一方側のサブ制御部には、手動スイッチから受けるスイッチ信号のレベルを定期的に判定する判定手段と、
スイッチ信号がリセットレベルであることを条件に、或いは、スイッチ信号がリセットレベルであると所定条件下、その後のプログラム処理を初期状態に戻すリセット手段と、が設けられている請求項１〜３の何れかに記載の遊技機。
手動スイッチのスイッチ信号がリセットレベルを維持する操作時間を把握する計時手段と、
プログラム処理が初期状態に戻った後、計時手段が把握した操作時間に基づいて、リセット手段を機能させるか否かを決定する選択手段と、が更に設けられている請求項４に記載の遊技機。
自動リセット部は、リセット信号生成部が生成するシステムリセット信号をコンピュータ回路のリセット端子に出力すると共に、コンピュータ回路から所定時間以上クリアパルスを受けないと、同じリセット端子に強制リセット信号を出力するよう構成されている請求項１〜５の何れかに記載の遊技機。
音声演出を実現する音声回路、及び、画像演出を実現する画像回路は、サブ制御部のコンピュータ回路と共にリセットされるよう構成されている請求項１〜６の何れかに記載の遊技機。
他方側のサブ制御部のコンピュータ回路は、同一のリセット端子に、システムリセット信号、及び、スイッチ信号を受けることで自動的にリセットされるよう構成されている請求項１〜７の何れかに記載の遊技機。
上流サブ制御部、及び／又は、下流サブ制御部には、
適宜なチェックデータを定期的に書き込むバックアップ処理と、
ＣＰＵリセット後にチェックデータの正当性を判定するバックアップ判定処理と、
バックアップ判定処理において、チェックデータの正当性が認められない場合には、メモリの記憶内容を消去する消去処理と、が設けられている請求項１〜８の何れかに記載の遊技機。
主制御部のコンピュータ回路は、電源部から受ける直流電圧に基づいてリセット信号を生成して、コンピュータ回路を自動リセットしている請求項１〜９の何れかに記載の遊技機。
電源部は、交流電源の遮断に対応して電源異常信号を生成して、主制御部と、遊技媒体を払出す払出制御部とに出力するよう構成されている請求項１〜１０の何れかに記載の遊技機。
主制御部には、メモリの記憶内容を消去するために電源投入時に操作される初期化スイッチが設けられ、初期化スイッチのスイッチ信号は、主制御部から遊技媒体を払出す払出制御部に伝送されるよう構成されている請求項１〜１１の何れかに記載の遊技機。