以下、実施例に基づいて本発明を詳細に説明する。図1は、本実施例のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。
ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。一方、ガラス扉6の下側には、スピーカが配置されている。
前面板7には、発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。
上皿8の外周面には、チャンスボタン11が設けられている。このチャンスボタン11は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル10から右手を離すことなくチャンスボタン11を操作できる。このチャンスボタン11は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
図2に示すように、遊技盤5の表面には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その略中央には、背面側に延びる中央開口HOが設けられている。そして、中央開口HOの奥底には、液晶カラーディスプレイで構成された表示装置DISPが配置されている。
また、表示装置DISPの前面に形成される空間には、演出可動体AMUが昇降自在に配置されている。演出可動体AMUは、昇降機構ALVに保持されて昇降される固定部材FIXと、固定部材FIXに支持されて回転する回転部材ROTとで構成されている。なお、通常時には、演出可動体AMUは、昇降機構ALVに吊り上げられた原点領域で待機している。
遊技領域5aの適所には、図柄始動口15、大入賞口16、普通入賞口17、ゲート18が配設されている。これらの入賞口15〜18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
表示装置DISPは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置DISPは、中央部に特別図柄表示部Da〜Dcと右上部に普通図柄表示部19を有している。そして、特別図柄表示部Da〜Dcでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Da〜Dc及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。
普通図柄表示部19は普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。
図柄始動口15は、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部19の変動後の停止図柄が当り図柄を表示した場合には、開閉爪が所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。
図柄始動口15に遊技球が入賞すると、特別図柄表示部Da〜Dcの表示図柄が所定時間だけ変動し、図柄始動口15への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Da〜Dc及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。また、予告演出の一種として、演出可動体AMUが中央開口HOの位置に降下してくることがある。そして、降下した演出可動体AMUは、時計方向又は反時計方向に回転した後、元の位置に上昇する。
大入賞口16は、例えば前方に開放可能な開閉板16aで開閉制御されるが、特別図柄表示部Da〜Dcの図柄変動後の停止図柄が「777」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板16aが開放されるようになっている。
大入賞口16の開閉板16aが開放された後、所定時間が経過し、又は所定数(例えば10個)の遊技球が入賞すると開閉板16aが閉じる。このような動作は、最大で例えば15回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da〜Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態(確変状態)となるという特典が付与される。
図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。
図示の通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧や、電源異常信号ABN1,ABN2や、システムリセット信号(電源リセット信号)SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出を実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて表示装置DISPを駆動する画像制御基板23と、主制御基板21から受けた制御コマンドCMD”に基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。
但し、この実施例では、主制御基板21が出力する制御コマンドCMDは、コマンド中継基板26と演出インタフェイス基板27を経由して、演出制御基板22に伝送される。また、演出制御基板22が出力する制御コマンドCMD’は、演出インタフェイス基板27を経由して、画像制御基板23に伝送され、主制御基板21が出力する制御コマンドCMD”は、主基板中継基板28を経由して、払出制御基板24に伝送される。
これら主制御基板21、演出制御基板22、画像制御基板23、及び払出制御基板24には、ワンチップマイコン21A,22A,23A,24Aを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21〜24に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22、画像制御部23、及び払出制御部24と言うことがある。なお、演出制御部22、画像制御部23、及び払出制御部24の全部又は一部がサブ制御部である。また、演出インタフェイス基板27と演出制御基板22とは、この実施例では一体化されている。
ところで、このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材GM2は、機種変更に対応して交換され、新たな盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材1を除く全てが、盤側部材GM2である。
図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板32とが含まれており、これらの回路基板が、前枠3の適所に各々固定されている。一方、遊技盤5の背面には、主制御基板21、演出制御基板22、画像制御基板23が、表示装置DISPやその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1〜C4によって電気的に接続されている。
電源基板20は、接続コネクタC2を通して、主基板中継基板28に接続され、接続コネクタC3を通して、電源中継基板30に接続されている。電源基板20には、交流電源の投入と遮断とを監視する電源監視部MNTが設けられている。電源監視部MNTは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号SYSをLレベルに維持した後に、これをHレベルに遷移させる。
また、電源監視部MNTは、交流電源の遮断を検知すると、電源異常信号ABN1,ABN2を、直ちにLレベルに遷移させる。なお、電源異常信号ABN1,ABN2は、電源投入後に速やかにHレベルとなる。
図4は、電源基板20の電源回路を示す回路図である。この電源回路は、演出インタフェイス基板27に供給される直流電圧を生成する第二電源部SDと、主制御部21と払出制御部24に供給される直流電圧を生成する第一電源部FRと、電源投入と電源遮断とを監視する電源監視部MNTと、過大な交流電圧を受けるとグランドラインを遮断する電源遮断部CUTと、を有して構成されている。なお、払出制御部24に供給される他の直流電圧(DC32V)や、演出インタフェイス基板27に供給される他の直流電圧(DC32V,DC15V)については、図示を省略している。
<第二電源部SD>
第二電源部SDは、ダイオードD1〜D4による全波整流回路と、平滑コンデンサC1と、直流電圧VB(12V)を生成するDC−DCコンバータと、直流電圧Vcc(5V)を生成するDC−DCコンバータと、平滑コンデンサC2,C3とを有して構成されている。2つのDC−DCコンバータは、何れもチョッパ型であり、平滑コンデンサC1を共通的に受けて動作している。第二電源部SDで生成された直流電圧は、演出インタフェイス基板27に伝送された後、適宜に降圧されて、演出インタフェイス基板27と、演出制御基板22と、画像制御基板23とで使用される。
<第一電源部FR>
第一電源部FRは、ダイオードD1,D2,D5,D6による全波整流回路と、平滑コンデンサC4と、直流電圧VB(12V)を生成するDC−DCコンバータと、直流電圧Vcc(5V)を生成するDC−DCコンバータと、平滑コンデンサC5,C6と、ダイオードD7及びコンデンサCbとで構成された蓄電部BKとを有して構成されている。この2つのDC−DCコンバータも、チョッパ型であり、平滑コンデンサC4を共通的に受けて動作している。また、蓄電部BKで生成された直流電圧は、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するバックアップ電源BAKとなる。
第一電源部FRで生成された直流電圧VBと直流電圧Vccは、主制御部21と払出制御部24だけに供給されており、演出インタフェイス基板27に伝送される直流電圧とは配線上で区別されている。そのため、主制御部21や払出制御部24が、他のサブ制御部22,23と電源ラインを経由して接続されることがなく、高周波ノイズなどの伝送が阻止される。
なお、主制御部21や払出制御部24での総電流は、最大でも、電源電圧VBラインで600mAを超えることがなく、また、電源電圧Vccラインでも300mAを超えることがないので、各電源電圧VB,Vccの給電ラインの電圧降下は、全く問題にならない。
<電源遮断部CUT>
電源遮断部CUTは、交流電圧AC24Vから所定レベルの直流電圧を生成する整流部51と、交流電源ラインLN1,LN2の過電圧時にON動作する交流監視部52と、交流監視部52のON動作に対応してOFF動作するスイッチ回路53と、を有して構成されている。
整流部51は、交流電源ラインLN2から交流電圧を受けるダイオードD12と、電流制限抵抗R1と、コンデンサC8及びツェナーダイオードZD2の並列回路と、が直列に接続されて構成されている。そして、正常時には、コンデンサC8の両端電圧は、ツェナーダイオードZD2の降伏電圧に一定化されている。
スイッチ回路53は、大電流容量のMOSトランジスタQ2と、コンデンサC8に並列接続されたバイアス抵抗R5と、を有して構成されている。ここで、トランジスタQ2は、コンデンサC8の両端電圧が所定レベルである限り、ON状態であって、遊技機の全回路のグランドラインとフレームグランドFGとを接続状態にしている。
交流監視部52は、交流電源ラインLN1,LN2に接続された2つのダイオードD8,D9と、ダイオードD8,D9の接続点に接続されたツェナーダイオードZD1と、バイアス抵抗R2,R3及びコンデンサC7の並列回路と、バイアス抵抗R3の両端電圧が上昇するとON動作するトランジスタQ1と、トランジスタQ1の電流制限抵抗R4とを有して構成されている。
ツェナーダイオードZD1は、通常は、OFF状態であるが、交流電源ラインLN1,LN2に過大な交流電圧(例えばAC100V)が加わると、降伏状態となる。この降伏状態では、バイアス抵抗R3の両端電圧が上昇してトランジスタQ1がON動作することでコンデンサC8の両端電圧が降下する。
すると、それまでON状態であったトランジスタQ2がOFF遷移することで、回路グランドとフレームグランドFGとが非接続となって、全ての遊技機の全ての電源電圧が遮断状態となる。電源遮断部CUTの動作内容は、以上の通りであり、交流電源ラインLN1,LN2の両端電圧が限界値を超えると、全ての遊技機の全ての電源電圧を一気に遮断する機能を果たしている。
<電源監視部MNT>
次に、電源監視部MNTについて説明する。電源監視部MNTは、交流電源ラインLN1,LN2の電圧レベルを監視する給電監視部54と、電源電圧Vccを受けて比較基準電圧Voを出力する比較電圧部55と、給電監視部54と比較電圧部55の出力電圧を対比して電源異常を検出する異常検出部56と、システムリセット信号SYSを生成する電源リセット部57と、を有して構成されている。
[給電監視部54]
給電監視部54は、交流電源ラインLN1,LN2に接続された2つのダイオードD10,D11と、ダイオードD10,D11の接続点に接続された抵抗R6及びツェナーダイオードZD3の直列回路と、ツェナーダイオードZD3に並列接続されたダイオードD13及び平滑コンデンサC9の直列回路と、平滑コンデンサC9に並列接続された抵抗R7,R8の直列回路と、抵抗R8を短絡させるコンパレータA3と、を有して構成されている。
この実施例では、ツェナーダイオードZD3の降伏電圧が5.1V程度であり、ツェナーダイオードZD3は、電流制限抵抗R6を通して、交流電圧AC24Vを受けている。そのため、交流入力電源の給電状態であれば、平滑コンデンサC9の両端電圧は、4.5V程度の一定値となる。また、2つの抵抗R7,R8は、その抵抗値がR8>>R7に設定されているので、抵抗R8の両端電圧Vsは、正常レベルの交流電圧AC24Vに対応して約4.5Vとなる。但し、コンパレータA3の出力がLレベルであると、これに対応して、抵抗R8の両端電圧Vsは、ほぼ0Vとなる。なお、抵抗R7は、Lレベル出力時のコンパレータA3に対する電流制限抵抗として機能する。
コンパレータA3は、他のコンパレータA1〜A4と共に、QUADコンパレータ(NJM2901)で構成されている。このQUADコンパレータには、4つのコンパレータA1〜A4が内蔵されているが、何れのコンパレータA1〜A4も、オープンコレクタタイプとなっている(図7(i)参照)。
そして、コンパレータA3のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、定常状態では2.8V程度の比較電圧V1が供給されている。この比較電圧V1は、第一電源部FRが生成した二種類の電源電圧Vcc,VBを抵抗で分圧して生成されている。
後述するように、電源投入時には、比較電圧部55の出力電圧Voは、レベル上昇中の電源電圧Vccに対応したレベルとなる(Vo=Vcc−Vf−Δ)。なお、VfとΔは、ダイオードD14,D15と、抵抗R9における電圧降下である。
一方、比較電圧V1は、電源電圧Vcc,VBを分圧して生成されるので、電源投入直後は、比較電圧部55の出力電圧Voより低い。そのため、電源投入直後の過渡状態では、コンパレータA3の出力がLレベルとなって抵抗R8を短絡させ、その結果、給電監視部54の出力電圧Vsがほぼ0Vとなる。
一方、電源電圧Vcc,VBが所定レベルに達した定常状態では、比較電圧V1が、2.8V程度となる一方、比較電圧部55の出力電圧Voは2.5V程度に一定化される。つまり、コンパレータA3は、[プラス入力への入力電圧]>[マイナス端子への入力電圧]の大小関係となるが、コンパレータA3の出力部がオープンコレクタであり(図7(i)参照)、図4に示す通り、その出力端子がプルアップされていないので、コンパレータA3の出力部は開放状態となって他の回路に影響を与えない。
以上説明した給電監視部54の動作を整理すると以下の通りである。
(1)交流電圧AC24Vが投入された電源投入直後は、抵抗R8がコンパレータA3の出力部によって短絡されるので、抵抗R8の両端電圧Vsがほぼ0Vとなる。
(2)その後、電源電圧Vccが正常レベル近くまで増加すると、コンパレータA3の出力部が開放状態となるので、抵抗R8の両端電圧Vsは、ツェナーダイオードZD3の両端電圧に対応してほぼ4.5Vとなる。
(3)交流電圧AC24Vが遮断状態となると、抵抗R8の両端電圧Vsは、素早く0Vまで降下する。しかし、交流電圧AC24Vが遮断されても、しばらくは、電源電圧Vcc,VBが所定レベルを維持するので、コンパレータA3の出力部は、そのまま開放状態を維持する。
[比較電圧部55]
比較電圧部55は、第一電源部FRと第二電源部SDとで別々に生成された2つの電源電圧Vcc,Vccを各アノード端子に受けるダイオードD14,D15と、ダイオードD14,D15の各カソード端子に接続される電流制限抵抗R9と、電圧生成部GNと、が直列に接続されて構成されている。この実施例では、電圧生成部GNとして、シャントレギュレータ(HA17431:RENESAS)を使用している。
このシャントレギュレータは、アノード端子Aとカソード端子Kと比較端子REFとを有するが、アノード端子Aとカソード端子Kとを接続した図示の状態では、ツェナーダイオードと同等に機能して、降伏動作時には、アノード・カソード端子間に一定の基準電圧Vo(2.5V)を出力する(図7(h)参照)。一方、非降伏動作時には、内部回路がOFF動作して、アノード・カソード端子間が開放状態となる。
したがって、電源投入時、電源電圧Vccが所定レベルに達するまでは、比較電圧部55(電圧生成部GN)の出力電圧Voは、レベル上昇中の電源電圧Vccに対応して、Vo=Vcc−Vf−Δとなる。一方、電源電圧Vccが所定レベルに達すると、比較電圧部55の出力電圧Voは、一定の比較基準電圧(2.5V)となる。
[異常検出部56]
異常検出部56は、主制御部21への電源異常信号ABN1を生成するコンパレータA1と、払出制御部24への電源異常信号ABN2を生成するコンパレータA2と、各コンパレータA1,A2のプルアップ抵抗R10,R11と、各コンパレータA1,A2の入力端子間に接続されたコンデンサCsとを有して構成されている。各コンパレータA1,A2のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、抵抗R8の両端電圧Vsが供給されている。なお、コンパレータA1,A2は、先に説明したQUADコンパレータ(NJM2901)に内蔵されている。
図示を省略しているが、コンパレータA1,A2から出力される電源異常信号ABN1、ABN2は、主制御部21と払出制御部24の入力ポートに供給されている。そして、各入力ポートの入力端子とグランド間には、適宜なコンデンサを接続されており、各入力ポートが、適宜な抵抗を経由して電源異常信号を受けることで耐ノイズ性を確保している。また、適宜なソフトウェア処理(図10のST30〜ST31)によって、スパイクノイズの影響を排除している。
給電監視部54が前記した(1)〜(3)の通りに動作するので、これに対応して異常検出部56は、以下の通りに動作する。
(1)交流電圧AC24Vが投入された電源投入直後は、抵抗R8の両端電圧Vsがほぼ0Vであり、一方、比較電圧部55の出力電圧Voは、レベル上昇中の電源電圧Vccに対応して、Vcc−Vf−Δとなる。そのため、コンパレータA1,A2が出力する電源異常信号ABN1,ABN2は、レベル変動することなく、Lレベルを安定的に維持する。図7(c)のタイミングT0〜T1は、この電源投入時の安定したLレベル状態を示している。
(2)その後、レベル上昇中の電源電圧Vccが所定レベルを超えた後は、比較電圧部55の出力電圧Voは、2.5Vを維持する。また、電源電圧Vccが正常レベル近くまで増加すると、コンパレータA3の出力部が開放状態となるので、抵抗R8の両端電圧Vsは、ツェナーダイオードZD3の両端電圧に対応してほぼ4.5Vとなる。
そのため、コンパレータA1,A2が出力する電源異常信号ABN1,ABN2がHレベルに遷移して、その後は、正常状態を示すHレベルを定常的に維持する。図7(c)のタイミングT1以降は、正常レベルの電源異常信号ABN1,ABN2を示している。
(3)その後、何らかの理由で交流電圧AC24Vが遮断状態となると、抵抗R8の両端電圧Vsは、素早く0Vまで降下する。しかし、電源電圧Vcc,VBは、しばらく所定レベルを維持するので、コンパレータA3や比較電圧部55は、それまでの動作を維持する。
したがって、図7(a)のタイミングT7において、交流電圧AC24Vが遮断状態になると、コンパレータA1,A2が出力する電源異常信号ABN1,ABN2は、直ちに、HレベルからLレベルに遷移して異常事態の発生を示す。なお、主制御部21と払出制御部24では、この電源異常信号ABN1,ABN2を定時的にチェックしており、電源異常信号ABN1,ABN2がLレベルに遷移したことを確認すると、直ちにバックアップ処理を開始するようになっている。
[電源リセット部57]
次に、コンパレータA4で構成された電源リセット部57について説明する。図示の通り、コンパレータA4の出力端子には、プルアップ抵抗R12が接続され、出力端子とプラス端子との間には、抵抗RfとコンデンサCfの直列回路が接続されている。また、コンパレータA4のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、定常状態では2.95V程度の比較電圧V2が供給されている。この比較電圧V2は、第二電源部SDが生成した二種類の電源電圧Vcc,VBを抵抗で分圧して生成されている。
電源リセット部57は、上記の通りに構成されているので、以下の通りに動作する。
(1)交流電圧AC24Vが投入された電源投入直後は、比較電圧部55の出力電圧Voは、レベル上昇中の電源電圧Vccに対応して、Vcc−Vf−Δとなる。一方、比較電圧V2は、第二電源部SDの電源電圧Vcc,VBを分圧して生成されるので、レベル上昇中の出力電圧Voより低い。そのため、このような過渡状態では、コンパレータA4から出力されるシステムリセット信号SYSがLレベルとなる(図7(a)参照)。
(2)その後、レベル上昇中の電源電圧Vccが所定レベルに達した後は、比較電圧部55の出力電圧Voは、2.5Vを維持する。また、電源電圧Vcc,VBが正常レベル近くまで増加すると、比較電圧V2が定常値2.95Vに近づく。そのため、コンパレータA4から出力されるシステムリセット信号SYSは、適宜なタイミングで、LレベルからHレベルに遷移する。
このようにして生成されたシステムリセット信号SYSは、演出インタフェイス基板27を経由して、演出制御部22と画像制御部23に伝送されるが、各制御部22,制御部23に設けられた遅延回路を経由してCPUやその他のICを電源リセットしている。なお、抵抗RfとコンデンサCfの直列回路も、遷移動作を遅延させる機能を発揮する。
以上の通り、システムリセット信号SYSは、直流電圧に基づいて生成されているので、交流電源が瞬間的に停止される瞬停状態では、システムリセット信号SYSがアクティブレベルに変化することはない。したがって、交流電源が遮断されても、直流電源が維持されている限り、サブ制御部22,23は、それまでの動作を継続する。
ところで、図5は、電源基板20で生成される電源異常信号ABN1,ABN2や、システムリセット信号SYSについて、各制御基板21,22〜24への伝送路を図示したものである。電源異常信号ABN1は、不図示の主基板中継基板28を経由して主制御基板21に伝送され、電源異常信号ABN2は、直接、払出制御基板24に伝送される。なお、主基板中継基板28は、電源基板20から出力される電源異常信号ABN1に加えて、バックアップ電源BAK、及びDC5V,DC12V,DC32Vを、そのまま主制御部21に出力している(図3参照)。
図5に示す通り、演出インタフェイス基板27には、システムリセット信号SYSを受ける信号入力回路41と、回復スイッチSW2のON操作を検出して回復リセット信号SG1を出力すると共にシステムリセット信号を転送する複合動作回路42とが設けられている。ここで、回復スイッチSW2は、サブ制御部22,23の不正常な動作を正常状態に復帰させるために、係員によって操作される。
本実施例では、回復スイッチSW2を設けるので、主制御部21や払出制御部24の動作を継続させつつ、サブ制御部22,23だけをリセットすることができ、不自然な演出を素早く解消することができる。すなわち、従来の遊技機のように、サブ制御部22,23の異常動作時に、わざわざ電源スイッチを遮断する必要が無いので、遊技者に特に不信感を与えることなく素早く正常状態に復帰させることができる。
以下、図5に基づいて、演出インタフェイス基板27の回路構成について説明する。信号入力回路41は、プルアップ抵抗Ru1と、抵抗Ri1及びコンデンサCi1で構成されたLPF回路と、2つのNOTゲートG1,G2とを中心に構成されている。そして、電源基板20から伝送されたシステムリセット信号SYSは、LPF回路とNOTゲートG1,G2とを通過する過程で遅延されて、演出制御部22に出力される。
また、NOTゲートG1の出力は、NOTゲートGTを経由して、8ビット長のD型フリップフロップFF1のクリア端子CLRにも供給されている。D型フリップフロップFF1は、例えばSN74AHC273で構成され、10ビット長のシュミットトリガ型バッファBUF1(例えばSN74LV8151)と共に出力バッファ回路40を構成している。
出力バッファ回路40は、演出制御部22から制御コマンドCMD’及びストローブ信号STB’を受けて画像制御部23に出力する回路である。この実施例では、電源投入時に、D型フリップフロップFF1が、システムリセット信号SYSによってクリアされるので、画像制御部23が不合理な制御コマンドCMD’を受信するおそれはない。
次に、複合動作回路42は、一端がグランドに接続された回復スイッチSW2と、回復スイッチSW2の他端を電源電圧に接続するプルアップ抵抗Ru2と、抵抗Ri2及びコンデンサCi2で構成されたLPF回路と、NOTゲートG3〜G5と、ORゲートG6とを中心に構成されている。そして、回復スイッチSW2のON操作に対応して、LPF回路から、Lレベルの回復リセット信号SG1が出力される。
ORゲートG6には、NOTゲートG1の出力(SYSバー)と、NOTゲートG3の出力(SG1バー)が供給され、ORゲートG6の出力は、NOTゲートG4,G5に供給されている。そして、NOTゲートG4の出力SG0は、演出制御部22のワンチップマイコン22Aの入力ポートP3に供給され、NOTゲートG5の出力SG0は、画像制御部23に供給されている。
演出制御部22には、信号入力回路41に対応して、自動リセット回路43が設けられている。自動リセット回路43は、ウォッチドッグタイマWDT1と、演出インタフェイス基板27からシステムリセット信号SYSを受けるNOTゲートG7と、ウォッチドッグタイマWDT1から異常リセット信号SG2を受けるNOTゲートG8と、ワンチップマイコン22Aのリセット端子RSTにリセット信号を出力するNORゲートG9とを中心に構成されている。
ウォッチドッグタイマWDT1は、ワンチップマイコン22Aから定期的に供給されるクリアパルスWDTCLRでリセットされるが、プログラムの暴走などによって、このクリアパルスが途絶えると、Lレベルの異常リセット信号SG2が出力されるよう構成されている。
図示の通り、NORゲートG9は、異常リセット信号SG2バーと、システムリセット信号SYSバーとを受けているので、何れかのリセット信号がアクティブレベルになると、ワンチップマイコン22Aは、強制的にリセットされる。なお、ワンチップマイコン22Aのリセット端子RSTに供給されるリセット信号は、音声データを格納する音声用メモリ(音声ROM)63、音声データを再生する音声再生出力回路(音声IC)62、及び、制御プログラムを格納するFLASHメモリ(EPROM)61のクリア端子にも供給されており、各ICは、ワンチップマイコン22Aに同期してリセット状態となる。
一方、NOTゲートG4から出力されるリセット信号SG0(正論理レベル=SYS・SG1)は、ワンチップマイコン22Aの入力ポートP3に供給されている。そのため、ワンチップマイコン22Aでは、回復スイッチSW2がON操作されたことを把握することができ、必要な処理を実行することができる。特に限定されるものではないが、この実施例では、回復スイッチSW2が、長押しされたか否かに応じて、ワンチップマイコン22Aをコールドスタート又はホットスタートさせている(この点は図11に関して更に後述する)。
画像制御部23には、演出インタフェイス基板27からリセット信号SG0を受ける自動リセット回路44が設けられている。先に説明した通り、このリセット信号SG0のレベルは、システムリセット信号SYSと、回復リセット信号SG1の負論理ORレベル(正論理ANDレベル=SYS・SG1)を有している。
自動リセット回路44は、ウォッチドッグタイマWDT2と、入力抵抗Ri3及び入力コンデンサCi3で構成されたLPF回路と、LPF回路を経由してリセット信号SG0を受けるNOTゲートG10と、ウォッチドッグタイマWDT2から異常リセット信号SG3を受けるNOTゲートG11と、入力端子に受けた信号の論理NOR出力をワンチップマイコン23Aのリセット端子RSTに供給するNORゲートG12とを中心に構成されている。
ウォッチドッグタイマWDT2は、ウォッチドッグタイマWDT1と同様に動作して、ワンチップマイコン23Aから定期的に供給されるクリアパルスWDTCLRが途絶えると、Lレベルの異常リセット信号SG3を出力する。
図示の通り、NORゲートG12は、異常リセット信号SG3バーと、リセット信号SG0バーとを受けているので、何れかのリセット信号がアクティブレベルになると、ワンチップマイコン23Aは、強制的にリセットされる。なお、ワンチップマイコン23Aが強制リセットされるのは、システムリセット信号SYSを受ける電源投入時、回復リセット信号SG1を受ける回復スイッチSW2のON操作時、及び、異常リセット信号SG3を受けるプログラム暴走時などの何れかである。
また、ワンチップマイコン23Aのリセット端子RSTに供給されるリセット信号は、ワンチップマイコン23Aからの指示に基づいて液晶ディスプレイDISPを駆動するグラフィックコントローラVDP(Video Display Processor)やこれに関連するメモリのクリア端子にも供給されており、各ICは、ワンチップマイコン23Aに同期してリセット状態となる。
先に説明した通り、演出制御部22は、回復スイッチSW2の操作時にホットスタートする場合があるが、画像制御部23は、電源投入時やプログラム暴走時などに限らず、回復スイッチSW2のON操作時においても、原則として、コールドスタート状態となる(図12のステップSE3参照)。したがって、画像演出は、原則として、真っ黒に消滅した初期画面から開始されることになり、表示装置DISPに不自然な画像が残ることがない。
続いて、電源異常信号ABN1,ABN2と、RAMクリア信号CLRの伝送経路について説明する。RAMクリア信号CLRは、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMを初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSW1のON/OFF状態に対応した値を有している。
図5に示す通り、この実施例では、RAMクリア信号CLRは、主制御部21で生成されて主制御部21と払出制御部24のワンチップマイコン21A,24Aに伝送されている。この点について具体的に確認すると、主制御部21には、一端がグランドに接続された初期化スイッチSW1と、初期化スイッチSW1の他端を電源電圧に接続するプルアップ抵抗Ru5と、抵抗Ri5及びコンデンサCi5で構成されたLPF回路と、LPF回路の出力を受けるNOTゲートG14と、NOTゲートG14の出力を受けるバッファゲートG15とを中心に構成されている。そして、初期化スイッチSW1のON操作に対応して、NOTゲートG14から、HレベルのRAMクリア信号CLRが出力される。
バッファゲートG15は、特に限定されないが、例えば、3状態バッファSN74AHC541の1ビットが使用される。バッファゲートG15の出力は、払出制御部24に伝送され、RAMクリア信号CLRの定常レベル(=L)に対応して、プルダウン抵抗Rdで終端されている。プルダウン抵抗Rdで終端されたRAMクリア信号CLRは、抵抗Ri7及びコンデンサCi7によるLPF回路と、バッファBUF3,BUF4を経由して、ワンチップマイコン24Aのデータバスに伝送可能に構成されている。そして、ワンチップマイコン24Aは、適宜なタイミングで、バッファBUF4にチップセレクト信号を出力することで、RAMクリア信号CLRを取得している。特に限定されないが、バッファBUF3として、例えば、SN74LV8151が使用され、バッファBUF4として、例えば、SN74AHC541が使用される。
また、電源基板20で生成された電源異常信号ABN1は、抵抗Ri4及びコンデンサCi4によるLPF回路と、NOTゲートG13と、入力部INPとを経由して、主制御部のワンチップマイコン21Aのデータバスに伝送可能に構成されている。入力部INPは、例えば、SN74LV8155で構成されており、ワンチップマイコン21Aは、適宜なタイミングで、入力部INPに制御信号を出力することで、電源異常信号ABN1を取得している。なお、入力部INPは、電源リセット時に、リセット回路RSTが出力する基礎リセット信号RS1によって自動的にリセットされる。
一方、電源異常信号ABN2は、抵抗Ri6及びコンデンサCi6によるLPF回路と、バッファBUF2とを経由して、払出制御部のワンチップマイコン24Aの入力ポートPORT(IN)に供給されている。そのため、ワンチップマイコン24Aは、適宜なタイミングで、入力ポートPORT(IN)から電源異常信号ABN2を取得することができる。
主制御部21や払出制御部24は、電源異常信号ABN1,ABN2を受けると、停電や営業終了に先立って、必要な終了処理を開始するようになっている(図10参照)。そして、営業終了や停電により交流電源24Vが遮断された後は、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータは、バックアップ電源BAKによって保持される。そのため、主制御部21と払出制御部24は、電源遮断前の遊技動作を電源投入後に再開できることになる(電源バックアップ機能)。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。
続いて、図6に基づいて、主制御部21と払出制御部24のリセット回路RST(RST1+RST2)について説明する。この実施例では、電源電圧監視用IC1(MB3771富士通マイクロエレクトロニクス)と、ウォッチドッグタイマ機能付き電源電圧監視用IC2(MB3773富士通マイクロエレクトロニクス)とを活用してリセット回路RSTを構成している。
図6(b)の等価回路を示す通り、電源電圧監視用IC1は、2つのコンパレータCompA,CompBを内蔵して構成されている。そして、2つのコンパレータCompA,CompBのプラス端子は、内蔵回路によって1.24V程度に設定される。
また、実施例の回路構成では、Vsa端子がコンデンサC11を経由してグランドに接続されているので、コンパレータCompAのマイナス端子の電位は、内蔵された抵抗で分圧されて1.4V程度となる。一方、Vsb端子には、外付けの分圧抵抗R20、R21によって電源電圧VBが分圧して供給されているので、Vsb端子の電位は、VB*R21/(R20+R21)である。なお、抵抗R21には、電圧安定用のコンデンサC12が並列接続されている。また、Ct端子には遅延コンデンサC10が接続されている。
電源電圧監視用IC1は、図6(b)の内部回路を有しているので、電源投入後、電源電圧Vccが所定レベルまで上昇すると(図7(d)のタイミングT2参照)、内蔵された定電流源によって、遅延コンデンサC10の充電が開始される。そして、遅延コンデンサC10が所定レベルまで充電されるまでの間は(図7(e)のT3参照)、リセット端子から出力される基礎リセット信号RS1がLレベルに維持される。なお、このリセットホールド時間Tpo[S]は、外付けコンデンサC10の容量に対応してTpo[S]=105*C10[F]となっている。
このようにして、タイミングT3でHレベルとなった基礎リセット信号RS1は、電源電圧Vcc,VBが降下しない限り、そのレベルを維持する。しかし、Vsb端子の電位は、VB*R21/(R20+R21)であって、このVsb端子において電源電圧VBのレベルを監視している。同様に、Vsa端子の電位は、内蔵抵抗40kΩ、100kΩに対応して、Vcc*40/(40+1001)であって、このVsa端子において電源電圧Vccのレベルを監視している。
そのため、交流入力AC24Vの遮断や、電源部FR,SDの故障などによって、電源電圧Vcc,VBの双方又は一方の電圧レベルが降下すると(図7(d)のタイミングT8参照)、内蔵コンパレータCompA,CompBのいずれかの出力端子がHレベルに遷移する。すると、内蔵されたフリップフロップがセットされて、リセット端子から出力される基礎リセット信号RS1が、直ちにLレベルに降下する(図7(e)のタイミングT8参照)。
ところで、本実施例では、Vsa端子とグランド間には、コンデンサC11が接続され、Vsb端子とグランド間には、コンデンサC12が接続されている。図6(b)の等価回路から明らかな通り、これらのコンデンサC11,C12は、内部回路の動作を遅延させる機能を果しており、電源電圧Vcc,VBが短時間だけ、例えば4V以下に低下して回復する瞬停状態や瞬断状態では、基礎リセット信号RS1が出力されることはない。
本実施例では、Cll=C12=1000pF程度に設定されており、これに対応して、直流電圧(5V,12V)のレベル降下が、40μS以内に回復する瞬断状態や瞬停状態では、電源電圧監視用IC1が反応しないよう構成されている。したがって、電源基板20から供給される電源電圧Vcc,VBの給電ラインの何れかに、パルス幅40μS以内のスパイクノイズが重畳しても、基礎リセット信号RS1が異常に出力されることはない。
上記の通りに動作する電源電圧監視用IC1に対応して、基礎リセット信号RS1は、2つのNOTゲートGT1,GT2を経由して、I/Oリセット信号として主制御部21や払出制御部24に搭載されたデータ入出力用ICのリセット端子に供給される。好ましくは、ラッチ機能を有するデータ入出力用ICに基礎リセット信号(I/Oリセット信号)RS1が供給される。そのため、電源投入時にランダムにラッチされたデータ入出力用IC(例えば、SN74273、SN74LV8155など)のデータが、基礎リセット信号RS1によって確実にクリアされる。
またNOTゲートGT1を経由した基礎リセット信号RS1バーは、ウォッチドッグタイマ機能付き電源電圧監視用IC2に供給されている。図示の通り、電源電圧監視用IC2は、CPUリセット信号RS2を出力するが、電源電圧監視用IC2のCt端子には、遅延コンデンサC15が接続され、CK端子には、ワンチップマイコンからクリアパルスが供給されるよう構成されている。
また、電源電圧監視用IC2のVs端子は、コンデンサC14を経由してグランドに接続され、コンデンサC14には、トランジスタQ3のコレクタ端子とエミッタ端子とが並列接続されている。そして、トランジスタQ3のベース端子には、バイアス抵抗R23,R24によって分圧された基礎リセット信号RS1バーが供給されている。
コンテンサC14は、内部回路の動作を遅延させる遅延素子である。電源電圧監視用IC1の場合と同様、コンデンサC14の静電容量を適宜に設定することで、電源電圧Vccの瞬断状態や瞬停状態では、電源電圧監視用IC2が反応しないよう構成することができる。
電源電圧監視用IC2は、図6(c)の内部回路を有しており、Vs端子が開放状態であれば、Vs端子の電位は、内蔵抵抗によって1.4V程度に設定されている。また、このVs端子は、内蔵されたコンパレータCompSのマイナス端子に接続され、コンパレータCompSのプラス端子には、内蔵回路によって1.24V程度の電圧が供給されている。
以下、電源電圧監視用IC2の動作を説明すると、電源投入後、タイミングT3(図7(f)参照)に至るまでの期間は、基礎リセット信号RS1バーがHレベルであるので、トランジスタQ3がON状態である。そのため、電源電圧監視用IC2のVs端子の電位が0Vであって、コンパレータCompSの出力がHレベルとなる。
ところが、タイミングT3において、基礎リセット信号RS1バーがLレベルに遷移してトランジスタQ3がOFF状態となると、コンパレータCompSの出力がLレベルに遷移することで、内蔵されたフリップフロップがリセット状態となり、遅延コンデンサC15への充電動作が開始される。そして、遅延コンデンサC15が所定レベルまで充電された後(図7(g)のタイミングT4参照)、CPUリセット信号RS2がLレベルからHレベルに遷移する。
CPUリセット信号RS2がLレベルの間は、ワンチップマイコンのリセット端子がLレベルに維持されるので、CPUコアその他は確実にリセット状態となる。なお、リセットホールド時間Tpr[mS]は、外付けコンデンサC15の容量に対応して、Tpr[mS]=1000*C15[μF]となっている。
この電源電圧監視用IC2では、CPUリセット信号RS2がHレベルに遷移して、ワンチップマイコンが動作開始するタイミングに合わせ、電源電圧監視用IC2に内蔵されたウォッチドッグタイマ回路が動作を開始するよう構成されている。
そのため、その後は、ウォッチドッグタイマ機能が発揮される。具体的に確認すると、ワンチップマイコンの動作開始に合わせて、電源電圧監視用IC2では、遅延コンデンサC15の放電動作が開始され、ワンチップマイコンがクリアパルスを供給する毎に、遅延コンデンサC15の放電動作が充電動作に切り替わる。
しかし、プログラム暴走などのトラブルが発生すると(図7(g)のタイミングT5参照)、遅延コンデンサC15の放電動作が継続されることになり、Ct端子の電位が0.4V程度まで降下すると、CPUリセット信号RS2が強制的にLレベルに遷移される。その後、CPUリセット信号RS2は、Lレベルに維持されるが、所定の維持時間Twrの経過後、CPUリセット信号RS2がHレベルに復帰すると、CPUは、電源投入状態と同様の初期処理プログラムの実行を開始する。なお、継続時間Twr[mS]は、遅延コンデンサC15の容量に対応して、Twr[mS]=20*C15[μF]となっている。
次に、電源遮断時における電源電圧監視用IC2の動作を説明する。電源電圧Vccが所定レベル(4.2V)まで降下すると、CPUリセット信号RS2がLレベルに遷移する(図7(g)のタイミングT8)。そして、その後は、ウォッチドッグタイマ回路の動作が禁止される。
ところで、本実施例では、ワンチップマイコンに内蔵されたウォッチドッグタイマ回路を活用せず、あえて、外付けの専用IC2を使用している。それは、CPUが暴走するような異常時には、ワンチップマイコンの内蔵回路にも、何らかの異常が発生している可能性を否定できないため、万全の安全対策を採ったことによる。
また、本実施例では、電源電圧監視用IC1と電源電圧監視用IC2とを重複して配置し、電源電圧監視用IC2から出力される電源リセット信号(CPUリセット信号)RS2を、ワンチップマイコンだけに供給し、電源電圧監視用IC1から出力される電源リセット信号(基礎リセット信号)RS1を、ワンチップマイコン以外のデータ入出力用ICだけに供給している。また、電源電圧監視用IC2のウォッチドッグタイマ機能によって生成されたCPUリセット信号RS2は、ワンチップマイコンだけに供給されているが、このような構成を採る理由は以下の通りである。
先ず、本実施例の弾球遊技機は、電源バックアップ機能を有しているので、電源投入時に、電源遮断前(前日や停電前)の遊技を再開することもある。そのため、電源投入時には、特に、ラッチ機能を有するデータ入出力用ICを確実にリセット状態にする必要がある。但し、リセットホールド時間は、短くて足りるので、電源電圧監視用IC1を利用して電源リセット信号(基礎リセット信号)RS1を生成している。
一方、ワンチップマイコンについては、電源電圧Vcc,VBが安定した後、十分なリセットホールド時間が必要である。また、前記した理由から、ウォッチドッグタイマ回路を外付けするのが好ましく、このウォッチドッグタイマによるCPUリセット信号RS2についても、所望のリセットホールド時間が必要となる。そこで、本実施例では、電源電圧監視用IC1と電源電圧監視用IC2とを直列的に接続して、最適なリセットホールド時間(=Tpo+Tpr)を有する電源リセット信号(CPUリセット信号)RS2を生成すると共に、電源電圧監視用IC2を利用して、異常発生時のCPUリセット信号RS2を生成している。リセットホールド時間は、CPUリセット後の初期処理時間なども考慮して、主制御部21と払出制御部24とで各々最適値に設定される。したがって、例えば、払出制御部24の初期処理動作中に、制御コマンドが送信されることはない。もっとも、初期処理時間において、主制御部21の方が、払出制御部より明らかに長い場合には、リセットホールド時間を同一に設定したので足りる。
なお、プログラム暴走などによる異常発生時には、基礎リセット信号RS1が発生されることはないので、データ入出力用ICはリセットされない。しかし、電源投入時とは異なり、異常リセット時に、データ入出力用ICにランダムなデータがラッチされることはなく、また、異常リセット時には、RAMクリア処理が実行され、遊技動作が再開されることはないので、データ入出力用ICをリセットしないことに何の問題も生じない。
一方、電源電庄(VB,Vcc)の瞬断状態が短時間とはいうものの、コンデンサCll,C12で吸収できない程度に継続した場合には、電源電圧監視用1Clから、基礎リセット信号RSlが出力される。そして、この基礎リセット信号RS1は、トランジスタQ3を短時間だけON動作させる。しかし、トランジスタQ3のON抵抗を適宜な値に設定すると共に、トランジスタQ3に並列接続されるコンデンサC14を適度な静電容量に設定することで、CPUリセット信号RS2の出力を回避することもできる。
このような場合、データ入出力用ICだけがリセットされることになるが、このリセット動作は、特に、図柄始動口などのスイッチ信号を生成するために使用される電源電圧VB(12V)が、瞬停状態に陥った場合に、データ入出力用ICだけがクリアされる点で効果的である。
以上、図5の回路構成について図6〜図7に基づいて詳細に説明した。そこで、以下では、図5の回路構成を踏まえて、他の回路構成についても簡単に説明する。
図3に示す通り、主制御部21は、主基板中継基板28を経由して、払出制御部24に制御コマンドCMD”を送信する一方、払出制御部24からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONや、動作開始信号BGNを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号BGNは、電源投入後、払出制御部24の初期動作が完了したことを主制御部21に通知する信号である。
また、主制御部21は、遊技盤中継基板29を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16〜18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部21から給電された電源電圧VB(12V)で動作するよう構成されている。そして、図柄始動口15への入賞状態などを示す各スイッチ信号は、電源電圧VB(12V)と電源電圧Vcc(5V)とで動作するインタフェイスICで、TTLレベルのスイッチ信号に変換された上で、主制御部21に伝送される。
図8に示すように、演出制御部22は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン22Aと、ワンチップマイコン22Aの制御プログラムなどを記憶するEPROM61と、ワンチップマイコン22Aからの指示に基づいて音声信号を再生して出力する音声再生出力回路(音声IC)62と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ(音声ROM)63と、ワンチップマイコン22Aをリセットする自動リセット回路43(図5参照)とを備えて構成されている。なお、自動リセット回路43の回路構成は、図5に示す通りであり、信号入力回路41からシステムリセット信号SYSを受けて、ワンチップマイコン22Aを電源リセットし、また、プログラム暴走時には、ウォッチドッグタイマWDT1の動作に基づいてワンチップマイコン22Aを異常リセットする。
ワンチップマイコン22Aには、パラレル出力ポートP1や、パラレル入力ポートP2〜P3が内蔵されている。そして、出力ポートP1からは、制御コマンドCMD’及びストローブ信号STB’と共に、演出可動体AMUを機能させる駆動データΦ1〜Φ4も出力されている。演出可動体AMUは、昇降機構ALVを構成する昇降モータMOによって昇降され、固定部材FIXに配置された回転モータMTによって回転駆動される。なお、昇降モータMOや回転モータMTは、ステッピングモータで構成されており、各々、ドライバ回路DRを経由して駆動される。また、回転モータMTや昇降モータMOに関連して、原点スイッチORGが設けられており、そのスイッチ信号(原点検出信号)SNは、入力ポートP2に入力されている。
一方、入力ポートP3には、演出インタフェイス基板27からリセット信号SG0が入力されている。図5に関して説明した通り、リセット信号SG0は、交流電源の投入状態を示すシステムリセット信号SYSと、回復スイッチSW2のON/OFF状態を示す回復リセット信号SG1との論理ORの論理レベルを有している。
図8に示す通り、演出制御基板22のワンチップマイコン22Aには、主制御基板21から出力された制御コマンドCMDとストローブ信号(割込み信号)STBとが、演出インタフェイス基板27のバッファ68を経由して供給されている。割込み信号STBは、ワンチップマイコンの割込み端子INTに供給され、ストローブ信号STBによって起動される受信割込み処理によって、演出制御部22は、制御コマンドCMDを取得することになる。
演出制御部22が取得する制御コマンドCMDには、(1)異常報知その他の報知用制御コマンドなどの他に、(2)図柄始動口への入賞に起因する各種演出動作の概要を特定する制御コマンド(変動パターンコマンド)が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。
そのため、演出制御部22では、変動パターンコマンドCMDを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。
例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、LED群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部23に対して、ランプやスピーカによる演出動作に同期した図柄演出に関する制御コマンドCMD’を出力する。また、演出可動体AMUを使用する予告動作時には、昇降モータMOを回転させた後、回転モータMTを回転させる。
このような演出動作に同期した図柄演出を実現するため、演出制御部22は、画像制御部23に対するストローブ信号(割込み信号)STB’と共に、制御コマンドCMD’を演出インタフェイス基板27に向けて出力する。なお、演出制御部22は、表示装置に関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、そのまま割込み信号STB’と共に演出インタフェイス基板27に向けて出力する。
上記した演出制御基板22の構成に対応して、演出インタフェイス基板27には、信号入力回路41、複合動作回路42、及び出力バッファ回路40が設けられている。信号入力回路41と、複合動作回路42の具体的構成は、図5に示す通りであり、各々、システムリセット信号SYSとリセット信号SG0とを出力する。
また、出力バッファ回路40の具体的構成も、図5に示す通りであり、8ビット長の制御コマンドCMD’と1ビット長の割込み信号STB’を出力可能に構成されている。そして、これらのデータCMD’,STB’は、画像制御基板23に出力される。また、演出インタフェイス基板27は、演出制御部22から出力されるランプ駆動用の信号を受け、これを、ランプ接続基板64を経由してLEDランプ群に供給する。その結果、主制御部21が出力した制御コマンドCMDに対応するランプ演出が実現される。
続いて、画像制御基板23の構成について説明する。図8に示すように、画像制御基板23は、演出インタフェイス基板27を経由した制御コマンドCMD’を受けて図柄演出を制御するワンチップマイコン23Aと、ワンチップマイコン23Aの制御プログラムなどを記憶する制御用ROM69と、ワンチップマイコン23Aからの指示に基づいて液晶ディスプレイDISPを駆動するグラフィックコントローラ(具体的にはVDP/Video Display Processor)70と、液晶ディスプレイDISPに描画される基礎データ(スプライトのパターンデータ)などを記憶するグラフィック用ROM71と、自動リセット回路44とを備えて構成されている。なお、ワンチップマイコン22Aとグラフィックコントローラ70は、その電源電圧が3.3Vであるので、画像制御基板23では、演出インタフェイス基板27から受けた直流電圧5Vを、降圧回路で3.3Vに降圧させて使用している。
図5において説明した通り、自動リセット回路44は、ウォッチドッグタイマWDT2を有して構成される。ウォッチドッグタイマWDT2から出力される異常リセット信号SG3は、ワンチップマイコン23Aと、グラフィックコントローラ70とは同期してリセットされることになり、互いの動作内容に不整合は生じない。また、演出制御部22がプログラム暴走状態などによって強制リセットされるか、係員の操作によって回復リセットされると、画像制御部24の全体も同期してリセットされることになり、機能的に上流側である演出制御部22の動作と下流側の画像制御部23の動作に不整合が生じることもない。
続いて、上記した構成を有する各制御部について、その動作内容を説明する。先ず、主制御部21について概略的に説明すると、主制御部21は、CPUリセットによって開始されるメイン処理(図9)と、所定時間毎に起動されて制御動作を中心的に実行するタイマ割込み処理(不図示)とを含んで構成されている。なお、これらの処理を実現するワンチップマイコンには、Z80CPU(Zilog社)相当品が内蔵されている。
図9に示すメイン処理(CPUリセット処理)が開始されるのは、停電状態からの復旧時のように初期化スイッチSW1がOFF状態で電源がON状態になる場合と、遊技ホールの開店時のように、初期化スイッチSW1がON操作されて電源がON状態になる場合とがある。また、リセット回路RSTに内蔵されたウォッチドッグタイマが起動したり、或いは、リセット端子にノイズが重畳することで、CPUが強制的にリセットされる場合も図9のメイン処理が開始される。
そして、CPUがリセットされると、先ず、CPUが割込み禁止状態に設定され、CPUのスタックポインタが初期値に設定される(ST1)。また、ワンチップマイコン各部が初期設定される(ST1)。これらの処理において内蔵RAMのワークエリアが使用されることはなく、例えば、ROMに記憶されている制御パラメータがCPUのレジスタに読み出されて適所に書き込まれるだけである。なお、このようなワークエリアを使用しない動作は、ステップST6の処理まで継続される。
次に、入力ポートからRAMクリア信号CLRが取得され、そのレベルがCPUのレジスタに記憶される(ST2)。RAMクリア信号CLRは、電源投入時の係員による初期化スイッチSW1のON/OFF操作状態を示している。そのため、RAMクリア信号CLRの取得タイミングが遅れると、係員がスイッチから手を離すことで、ON操作を見逃すことになるが、本実施例では、電源リセット後に速やかにRAMクリア信号CLRを取得するので、そのような事態は生じない。
ステップST2の処理が終われば、次に、リセット回路RSTのウォッチドッグタイマにクリアパルスを出力しつつ、所定の待機時間を消費する(ST3,ST4)。この時間消費処理によって、主制御部21からの制御コマンドを受信すべき制御部22,23の準備動作が確実に完了する。すなわち、時間消費処理(ST3,ST4)を終えたタイミングでは、演出制御部22や画像制御部23では、定常処理(ST53〜ST63,SE7〜SE14)の実行を開始しているよう消費時間が設計されている。
続いて、電源基板20から出力されている電源異常信号ABN1を取得し、これが正常レベルに変化するまで、同一の処理を繰返す(ST5〜ST6)。これは、電源遮断時に、図10のST40の処理を終えた後でも、電源電圧Vccが降下し切らない場合もあることを考慮したものである。すなわち、図10の電断処理を終えて、無限ループ処理を繰返しているタイミングで、ウォッチドッグタイマ機能が発揮されてCPUがリセットされても、その後の処理は、ステップST7以降に進むことはない。
このような待機処理(ST5〜ST6)を設けないと、ステップST7以降に進行した定常処理によってRAMのデータ(チェックサム演算の基礎データや、ST33でセットされるバックアップフラグBFL)が書き換えられ、しかも、そのデータが電源遮断後も保存される。このような場合、翌日の判定において、バックアップフラグBFL=0となるか、或いは、前日にバックアップされたチェックサム値(ST36)と、翌日の電源投入後に算出するチェックサム値に不一致となるので、せっかくのバックアップ処理(ST36)が無駄になる。
また、ステップST5〜ST6の処理は、電源スイッチを素早くOFF→ON操作する場合も含め、交流電源が一瞬だけ遮断される瞬停状態でも有効に機能する。すなわち、瞬停状態であっても、電源異常信号ABN1,ABN2は主制御部21と払出制御部24に供給されるので、主制御部21では、図10の電源監視処理が開始される。そして、電源異常信号ABN1のパルス幅によっては、ステップST25〜ST31の処理を終えてバックアップ処理に移行する可能性もある。しかし、仮に、このような事態が生じても、その後、ウォッチドッグタイマ機能によってCPUがリセットされるので、その時には、ステップST5〜ST6の処理を通過することで、それまでの遊技動作を再開される。
このような場合も含め、ステップST6の処理で、電源異常信号ABN1が正常レベル(H)であると判定されれば、内蔵RAMの書換え動作が許可される(ST7)。先に説明した通り、ステップST1〜ST6の処理では、内蔵RAMのワークエリアが使用されることはない。
次に、CPUは、演出制御部22に対して、初期動作コマンドを送信する(ST8)。この初期動作コマンドは、演出可動体AMUを原点位置に回収するための制御コマンドであるが、ステップST3〜ST4の時間消費処理を経ているので、演出制御部22では、制御コマンドの受信準備を確実に完了している。
破線で示すように、初期動作コマンドを受けた演出制御部22では、回転モータMTの初期動作処理が実行される。また、演出制御部22から転送される初期コマンドを受けた画像制御部23では、表示装置DISPに、例えば「PLEASE WAIT」と表示する。
ステップST8の処理に続いて、ウォッチドッグタイマにクリアパルスを送信した上で、払出制御部24から受けている電源投入信号BGNのレベルを判定する(ST9,ST10)。本実施例では、主制御部21と払出制御部24とが、独立して電源リセット動作を実行するため、ステップST3〜ST4の待機時間を越えて、払出制御部24の立上り動作が遅れる可能性もある。
しかし、そのような場合でも、ステップST10の判定処理を経ることで、払出制御部24の立上り動作遅れを吸収することができる。また、万一、何らかのトラブルによって払出制御部24が正常に機能していない異常時には、ステップST9〜ST10の処理を繰り返すだけで遊技動作を開始しないので、例えば、賞球が得られないなどの異常事態が発生せず、遊技者に不信感を与えるおそれはない。
一方、ステップST10の判定によって、払出制御部24が正常に動作していることが確認されたら、ステップST2の処理で先行取得したRAMクリア信号のレベルを判定する(ST11)。ここで、RAMクリア信号がON状態であったと仮定すると、内蔵RAMの全領域をゼロクリアする(ST18)。したがって、図10のステップST33の処理でセットされたバックアップフラグBFLの値は、他のチェックサム値などと共にゼロとなる。
次に、RAM領域がゼロクリアされたことを報知するためのRAMクリアコマンドを、演出制御部22に出力し(ST18)、報知タイマを初期設定する(ST20)。報知タイマは、RAM領域がゼロクリアされたことをホールコンピュータに通知する通知時間(例えば30秒)を管理するものである。この十分な通知時間によって、例えば、不正行為によってCPUが異常リセットされた異常事態が生じても、その事態をホールコンピュータが確実に把握することができる。なお、不正遊技者は、意図的に、RAMクリア処理(ST18)を実行させることで、大当り状態を招来させるか否かの抽選処理で使用される乱数値を初期値に戻そうとすることがある。
ステップST11の判定処理に戻って説明を続けると、CPUがウォッチドッグタイマによって強制的にリセットされた場合や、停電状態からの復旧時には、RAMクリア信号はOFF状態である。そして、このような場合には、ステップST11の判定に続いて、バックアップフラグBFLの内容が判定される(ST12)。バックアップフラグBFLとは、図10の電断処理の動作が実行されたことを示すデータであり、この実施例では、電源遮断時のステップST33の処理でバックアップフラグBFLがONレベル(5AH)とされ、電源復帰後のステップST28の処理でゼロクリアされる。
電源投入時や、停電状態からの復旧時である場合には、バックアップフラグBFLの内容が5AHの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるCPUリセット動作が生じたような場合には、バックアップフラグBFL=00Hである。したがって、BFL≠5AH(通常はBFL=00H)となる場合には、ステップST12からステップST18の処理に移行させて遊技機の動作を初期状態に戻す。
一方、バックアップフラグBFL=5AHであれば、チェックサム値を算出するためのチェックサム演算を実行する(ST13)。ここで、チェックサム演算とは、内蔵RAMのワーク領域を対象とする8ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、RAMのSUM番地の記憶値と比較する(ST14)。
SUM番地には、電源降下時に実行される電断処理(図10)において、同じチェックサム演算によるチェックサム値が記憶されている(ST36)。そして、記憶された演算結果は、内蔵RAMの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップST14の判定によって両者が一致する筈である。
しかし、電源降下時にチェックサム演算(ST36)が実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算(ST13)の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップST14の判定結果は不一致となる。判定結果の不一致によりデータ破損が検出された場合には、ステップST18の処理に移行させてRAMクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップST14の判定において、チェックサム演算(ST13)によるチェックサム値と、SUM番地の記憶値とが一致する場合には、ステップST15の処理に移行する。
そして、バックアップ復帰コマンド、記憶数表示コマンド、及び遊技状態表示コマンドを、この順番に演出制御部22に送信する(ST15〜ST16)。また、電源遮断時の遊技機が非遊技状態であった場合には、これに対応して、デモコマンドを演出制御部に送信する(ST17)。これらの制御コマンドを受信したことによって、サブ制御部側では、バックアップ復帰した主制御部21で再開される遊技状態に対応した動作を開始することができる。
なお、記憶数表示コマンドは、特別図柄や普通図柄に関する演出動作の開始保留数を意味し、図柄始動口17やゲート18に、連続的に通過した遊技球の個数を示している。また、遊技状態表示コマンドは、再開される遊技状態を示すもので、例えば、バックアップ復帰される遊技状態が、確変状態か否かなどが特定される。
このようにしてバックアップ復帰又はRAMクリアに関する一連の処理(ST15〜ST17,ST18〜ST20)が終わると、タイマ割込み動作(不図示)を起動する割込み信号を出力するCTC(Counter Timer Circuit)を初期設定する(ST21)。そして、CPUを割込み禁止状態にセットした状態で(ST25)、各種のカウンタついて更新処理を実行し(ST23)、その後、CPUを割込み許可状態に戻してステップST22に戻る。
以上、CPUリセット処理(メイン処理)について説明したが、タイマ割込み処理は、上記したメイン処理を中断させて、2mS毎に定時的に実行される。タイマ割込み処理では、毎回、ウォッチドッグタイマのクリア処理と、図10に示す電断処理とを含んだ制御処理が実行される。
電断処理では、先ず、電源基板20から供給される電源異常信号ABN1を、入力ポートを通して繰り返し取得する(ST25)。そして、電源異常信号ABN1のレベルが2回連続して一致することを条件に(ST26)、そのレベルを判定する(ST37)。ここで、電源異常信号ABN1が異常レベルでない場合には、異常回数カウンタとバックアップフラグBFLをゼロクリアして処理を終える(ST28、ST29)。
一方、電源異常信号ABN1が異常レベルである場合には、異常回数カウンタをインクリメント(+1)して(ST30)、計数結果が上限値MAXを超えていないかを判定する(ST31)。これは、入力ポートからの取得データが、ノイズなどの影響でビット化けしている可能性があることを考慮したものであり、取得データが連続して異常レベルを維持して上限値MAX(例えば、MAX=2)に達した場合には、交流電源が現に遮断されたと判定する。
このように、本実施例では、電源遮断時にも、直ぐにはバックアップ処理を開始せず、動作開始のタイミングが、MAX×2mSだけ遅れる。しかし、(1)電源降下信号は、直流電源電圧の降下ではなく、交流直流電圧の降下を検出すること、(2)直流電源電圧は、大容量のコンデンサによって交流電源の遮断後もしばらくは維持されること、(3)電源監視処理が高速度(2mS毎)で繰り返されること、(4)バックアップ処理が極めてシンプルであり、迅速に終わることから、実質的には何の弊害もない。
ところで、ステップST31の判定の結果、異常回数カウンタの計数値が上限値MAXに一致した場合には、異常回数カウンタをゼロクリアした後(ST32)、バックアップフラグBFLをONレベル(=5AH)に設定する(ST33)。次に、主制御部21がバックアップ動作を実行することを示すために、演出制御部22に対して、電断コマンドを送信する(ST34〜ST35)。
電断コマンドは、各16ビット長の電断Aコマンドと電断Bコマンドとで構成されており、この順番で、8ビット毎に連続的に送信される。このような構成を採るのは、ノイズなどの影響で、電断状況が演出制御部22に誤報されることを防止するためである。
電断コマンドの送信が終われば、次に、メイン処理のステップST13の処理と同じ演算を、同じ作業領域(ワークエリア)に対して実行し、その演算結果を記憶する(ST36)。
そして、その後は、RAMアクセス禁止状態に設定すると共に(ST37)、全ての出力ポートの出力データをクリアする(ST38)。以上のバックアップ処理が終われば、CTCに対する設定処理によって割込み信号INTの生成を禁止すると共に、CPUを割込み禁止に設定して、無限ループ処理を繰り返しつつ直流電源電圧が降下するのを待つ(ST39〜ST40)。なお、電断処理は、タイマ割込み処理中に実行されるので、CPUは、もともと割込み禁止状態である場合もあるが、電源電圧の降下による誤動作を排除する趣旨から、本実施例では、再度、CPUを割込み禁止設定すると共に、CTCからの割込み信号INTの出力も禁止している。
ところで、図10の電断処理は、交流電源の遮断後、タイマ割込み周期である2mS以内に迅速に開始され、速やかに終了される。一方、電源電圧Vccが所定レベルまで降下するのは、電源回路などに配置された平滑コンデンサの影響でかなり遅れる。
そして、電源電圧Vccが所定レベルまで降下しない限り、主制御部21のウォッチドッグタイマは機能し続ける。そのため、電断処理が開始され、全ての処理が終わった後、無限ループ処理中に、ウォッチドッグタイマによってCPUが異常リセットされる可能性もある。
しかし、前記した通り、本実施例では、ステップST5〜ST6の待機処理を設けているので、バックアップ処理が無駄になることはない。なお、電源監視処理の全処理時間は、クリアパルスの出力周期(2mS)より短く設定されており、電源監視処理を終えるまでにウォッチドッグタイマが起動することはない。
続いて、主制御部21から受ける制御コマンドに基づいて演出動作を実行する演出制御部22の動作について説明する。図11に示す通り、演出制御部22は、CPUがリセットされて開始されるメイン処理(a)と、ストローブ信号STBによって起動される受信割込み処理(b)と、10mS毎に起動される第1タイマ割込み処理(c)と、2mS毎に起動される第2タイマ割込み処理(d)と、を含んで構成されている。なお、メイン処理(図11(a))は、自動リセット回路43によってCPUがリセットされた場合に限らず、リセット処理(ST56)によって実行が開始される場合もある。
図11(d)に示す通り、第2タイマ割込み処理では、電飾ランプを駆動するランプ演出処理(ST67)と、必要に応じて演出可動体AMUを駆動する演出モータ処理(ST68)とが2mS毎に実行される。なお、図11(e)には、CPUリセット処理(メイン処理)で実行されるリセット処理(ST56)の要部が図示されている。
図11(a)に示す通り、メイン処理(CPUリセット処理)では、ワンチップマイコン22A内部の初期設定を実行した後(ST46)、バックアップ判定処理を実行する(ST47)。バックアップ判定処理とは、バックアップ処理(ST63)において保存されたデータの正当性を判定する処理である。バックアップ処理(ST63)において保存されるデータは、特に限定されないが、例えば、(1)RAM領域の所定データに対するチェックサム演算のサム値、(2)RAM領域に離散的に保存された特定データ、(3)RAM領域の所定データを別の領域に保存したバックアップデータなどを例示することができる。
また、バックアップ判定処理では、動作状態を示す重要な動作フラグに不合理性がないかも判定される。動作フラグに不合理性とは、例えば、変動演出中であることを示す動作フラグと、大当り動作中であることを示す動作フラグとが共にセット状態となっているような場合である。この遊技機では、変動演出を終えてから、大当り動作に移行するので、2つの動作フラグが共にセット状態であるはずがなく、もし、このような事態が検出されれば、他の保存データに正当性が認められても、正常ではないと判定する。
なお、本実施例では、回復スイッチSW2の押圧時間が長い場合(長押し)には、バックアップデータを意図的に破壊した上で、CPUの処理が制御プルグラムの先頭アドレスに移行されている(図11(e)参照)。
このような例外的な場合も含め、ステップST48の判定において、正当性が確認できない場合には、RAMの全領域を初期化することで、演出制御部22をコールドスタートさせてステップST52の処理に移行させる(ST51)。したがって、回復スイッチSW2が長押しされた場合には、演出制御動作がコールドスタートされることになる。
逆に、バックアップ判定が正常であると、異常カウンタをインクリメントした上で、異常カウンタの値が所定値(例えば2)を超えるか否かを判定する(ST49〜ST50)。そして、異常カウンタの値が所定値を超えた場合には、コールドスタートさせるべくステップST51のRAMクリア処理に移行させる(ST50)。これは、バックアップ判定処理(ST47)では全てのデータを判定する訳ではないので、CPUが繰り返しリセットされる場合には、演出制御部22の動作を初期状態に戻すためである。
逆に、CPUがリセットされた場合でも、バックアップ判定(ST47)で正当判定され、且つ、異常リセット回数が所定値以下であれば、演出制御部22がホットスタートされて、それまでの遊技動作が継続される。したがって、回復スイッチSW2の押圧時間が短い場合には、ワンチップマイコンが初期設定された後に、演出制御動作が適当なタイミングから再スタート(ホットスタート)する可能性がある。
続いて、演出制御部22が、ホットスタートしたか、コールドスタートしたかに拘わらず、音声再生出力回路62について、必要な初期設定を実行する(ST52)。その後、ワンチップマイコン22AのCPUを割込み許可状態に設定した後(ST53)、乱数値を更新しつつ(ST54)10mS間隔のタイマ割込みを待機する(ST55)。なお、更新される乱数値は、演出動作をランダム化するために演出抽選処理において使用される。
図11(c)に示す通り、10mS間隔でタイマ割込みが生じる毎に、割込みフラグがセットされるので(ST66)、メイン処理のステップST55の処理では、割込みフラグがONになるのを繰り返しチェックする。そして、割込みフラグがONとなると、これをOFFにリセットした後に、図11(e)に示すリセット処理を実行する(ST56)。
リセット処理では、リセットフラグERが、初期状態のまま「0」であるか、回復スイッチSW2の押圧を判定して「1」となっているかを先ず判定する(ST69)。そして、ER=0であれば、回復スイッチSW2の押圧時間を計測するタイマ変数TMの値を判定する(ST70)。
タイマ変数TMは、通常は、初期状態のままTM=0であるので、その場合には、リセット信号SG0(図5参照)を取得している入力ポートP3の値を判定する(ST72)。図5に関して説明した通り、リセット信号SG0は、システムリセット信号SYSと回復リセット信号SG1の論理ORの論理レベルを有しているが、このタイミングで入力ポートP3から取得される信号は、回復リセット信号SG1に他ならない。
そこで、回復リセット信号SG1がON(L)レベルであれば、タイマ変数TMをインクリメントすると共に、リセットフラグERを「1」に設定する(ST74)。一方、回復リセット信号SG1がOFF(H)レベルであれば、リセットフラグERを「0」に設定する(ST73)。
以上の処理から明らかな通り、回復スイッチSW2が押圧されている場合には、その後も10ms間隔で、ST69→ST71→ST72→・・・・の処理が繰り返されることになり、ER=1の状態で、タイマ変数TMが増加し続ける。
その後、回復スイッチSW2の押圧が解除されると、ST72→ST73→ST69→ST70の経路を経て、タイマ変数TMの値が判定される。この場合にはタイマ変数TM>0であるので、戻り番地のアドレス情報などを格納しているスタック領域を調整した上で(ST75)、回復スイッチSW2の押圧時間を、タイマ変数TMの値に基づいて判定する(ST76)。
そして、回復スイッチSW2が長押しされたと判定される場合には、ステップST63で設定されるバックアップデータの一部を破壊した上で、制御プログラムの先頭アドレスにジャンプする(ST78)。一方、長押しされたと判定されない場合には、バックアップデータを破壊することなく、制御プログラムの先頭アドレスにジャンプする(ST77)。なお、何れの場合も、RET命令を実行することなく、先頭アドレスにジャンプするが、ステップST75の処理を実行しているので、スタック領域に不要なデータが残ることはない。
以上の通り、この実施例では、回復スイッチSW2の押圧状態を、10mS毎に繰り返しチェックし、回復スイッチSW2がON状態であれば、その押圧時間に応じて、バックアップデータを破壊するか否かを決定している。そして、バックアップデータが破壊された場合には、ステップST48の判定を経て、演出動作がコールドスタートされる(ST51)。一方、バックアップデータが破壊されない場合には、ステップST48の判定を経て、演出動作がホットスタートされる可能性がある。
なお、この実施例では、バックアップデータを破壊することで、コールドスタート(ST51)を実現しているが、この構成に限定されるものではない。例えば、長押し時に限ってセットされるリセットフラグを設け、リセットフラグを含めてバックアップ判定(ST47)を実行し、リセットフラグがセット状態であれば、RAMのクリア処理(ST51)を実行するようにしても良い。
何れにしてもリセット処理が終われば、次に、タイマ更新処理を実行する(ST57)。続いて、受信割込み処理(図11(b))で受信された制御コマンド(受信コマンド)について、コマンド解析処理が実行される(ST58)。なお、受信コマンドには、変動パターンコマンドの他に、初期動作コマンド、RAMクリアコマンド、バックアップ復帰コマンド、電断Aコマンド、電断Bコマンドなどが含まれている。電断コマンドを受けた場合には、遊技動作を停止して、直流電源が遮断されるのを待つ。
このようなコマンド解析処理(ST58)が終われば、次にエラー処理が実行され(ST59)、必要に応じて、チャンスボタン11についての入力処理が実行される(ST60)。また、ランプ演出(ST67)や演出モータ処理(ST68)や音声演出(ST62)についての演出シナリオを作成又は更新する(ST61)。次に、作成または更新された演出シナリオに基づいた音声演出が実行される(ST62)。
音声演出(ST62)が終われば、バックアップ処理(ST63)を実行した後にステップST54の処理に移行する。なお、バックアップ処理としては、例えば、チェックサム演算だけでなく、特定データを離散的に保存する処理や、ワーク領域の全データのバックアップ保存する処理などが例示される。
また、バックアップ処理に続いてウォッチドッグタイマWDT1のクリア処理も実行される。このように、演出制御部22では、ウォッチドッグタイマWDT1が10mS間隔でクリアされるので、ウォッチドッグタイマWDT1が最後にクリアパルスを受けてから、CPUにリセット信号を出力するまでの経過時間は、10mSより十分に長く設定されているのは勿論である。
以上、演出制御部22について詳細に説明したので、次に、画像制御部23の動作について説明する。画像制御部23は、CPUがリセットされて開始されるメイン処理(図12)と、ストローブ信号STBによって起動される受信割込み処理(不図示)と、10mS毎に起動されるタイマ割込み処理(不図示)と、を含んで構成されている。
図12に示す通り、画像制御部23のメイン処理は、図11に示す演出制御部22のメイン処理に類似している。すなわち、ステップSE1〜SE6の処理は、演出制御部22におけるステップST46〜ST51の処理と実質的に同じである。また、ステップSE7〜SE14の処理が10mS間隔で繰り返し実行される点でも同じである。また、画像制御部23のウォッチドッグタイマWDT2にも、10mS間隔でクリアパルスが供給される。
また、ホットスタート又はコールドスタートした後は、CPUを割込み許可にセットして(SE7)、乱数値を更新しつつ10mSの時間が経過するのを待つ(SE6)。そして、10mS毎に、タイマ更新(SE10)、コマンド解析(SE11)、エラー処理(SE12)、演出シナリオ更新(SE13)、バックアップ処理(SE14)の各処理を実行する。
なお、画像制御部23に供給されるリセット信号SG0(SYS・SG1)は、ワンチップマイコン23Aのリセット端子に供給されるので、演出制御部22におけるリセット処理(ST56)に対応する処理は存在しない。
すなわち、回復スイッチSW2が押圧されると、画像制御部23のワンチップマイコン23Aは、強制的にリセットされ、バックアップ判定(SE2)と異常カウンタ判定(SE5)の判定結果に基づいて、画像演出がホットスタート又はコールドスタートされる。
以上、本発明の実施例について具体的に説明したが、具体的な記載内容は特に本発明を限定するものではない。例えば、実施例では、初期化スイッチSW1と回復スイッチSW2とを設けたが、何れかのスイッチで兼用させても良い。
図13は、回復スイッチSW2を省略して、初期化スイッチSW1を回復スイッチSW2に兼用した実施例である。なお、初期化スイッチSW1を演出インタフェイス基板27に配置することもでき、この場合には、初期化スイッチSW1を省略して、回復スイッチSW2を初期化スイッチSW1として使用したことになる。
また、実施例では、回復リセット信号SG1を、ワンチップマイコン22AのポートP3に入力したが、図13に示すように、自動リセット回路43を通して、ワンチップマイコンのリセット端子に供給しても良い。
また、実施例では、回復リセット信号SG1を、必ず、画像制御部23に送信する構成を採ったが、ワンチップマイコン22Aの入力ポートP3に入力された回復リセット信号SG1のパルス幅(ON操作時間)に対応して、回復リセット信号SG1を、画像制御部23に送信するか否かを決定する構成を採っても良い。なお、この場合には、図14に示すように、回復リセット信号SG1に代わる信号SG1’が、ワンチップマイコン22Aの出力ポートP4から出力されて、画像制御部23の自動リセット回路44に供給される。この場合には、(1)演出制御部22だけをリセットするか、(2)演出制御部22と画像制御部23とを合わせてリセットするか、(3)画像制御部23だけをリセットするかを、回復スイッチSW2の操作時間などによって決定することができる。なお、操作時間(パルス幅)に代えて、回復スイッチSW2の操作回数を根拠しても良い。
また、上記の実施例では、電源基板20から演出制御部22と画像制御部23にシステムリセット信号SYSを伝送する構成を採ったが、主制御部21や払出制御部24と同様に、各回路基板22,23でシステムリセット信号SYSを生成しても良い。図15は、このような回路構成を例示したものであり、各制御基板には、電源リセット回路が配置されている。
また、回復リセット信号は、必ずしも、上流側のサブ制御部から下流側のサブ制御部に伝送する必要はなく、伝送方向を逆にしても良い。図16は、この実施例であり、回復スイッチSW2が画像制御部23に配置されている。
更にまた、図17に例示するように、演出制御部と画像制御部とを合体させた複合制御部を設け、回復リセット信号をリセット端子に供給することで必要回路を一気にリセットする構成を採っても良い。一方、回復スイッチSW2の回復リセット信号SG1をワンチップマイコンの入力ポートに供給する構成を採っても良い。
この場合には、回復スイッチSW2が一度ON操作されると、その後の所定の監視時間(例えば2秒)だけスイッチ操作を監視し、スイッチ操作のON操作回数の応じた処理を実行することができる。例えば、ON操作が1回であれば、演出制御部22に対応する音声演出部だけをリセットする、ON操作が2回であれば、画像制御部23だけをリセットする、ON操作が3回であれば、演出制御に関する全ての回路素子をリセットする、などの処理を実行する。
また、回復スイッチは、これを覆うカバー部材とともに設けられるのが望ましい。カバー部材は、遊技盤を固定する前枠3に設けても良いし、遊技盤5裏側の所定部位に設けるようにしてもよい。勿論、基板ケースの所定部位に一体的に設けるようにしてもよい。なお、本発明は、弾球遊技機に限定されないのは勿論であり、スロットマシン(回胴式遊技機)などにも好適に適用可能である。