JP2008289684A - 遊技機 - Google Patents

Abstract

【課題】遊技盤上の検出スイッチの誤動作を検出することができ、遊戯性が変化しても共通的に使用できる遊技機の提供。
【解決手段】主制御部は、複数の検出センサに接続された中継基板２９と、中継基板２９を経由して検出センサのスイッチ信号を受ける主制御基板２１とに区分されて構成される。主制御基板２１は、機種の相違による検出センサの個数の相違に拘わらず、同一のバッファ４１によってスイッチ信号を受けるよう構成され、中継基板２９における検出センサ側の入力端子は、検出センサの個数に対応する個数だけ設けられる一方、主制御基板側の出力端子は、検出センサの個数より多く設けられ、入力端子の一つが受けたスイッチ信号を、出力端子の複数に伝送するよう中継基板２９が内部構成されることで、バッファ４１は、開放状態となる入力信号ラインを発生させることなく、ＯＮ状態のスイッチ信号を、異なる入力信号ラインから重複して取得する。
【選択図】 図４

Description

本発明は、弾球遊技機やスロットマシンなど、遊技動作に起因する抽選処理によって大当たり状態を発生させる遊技機に関し、特に、ノイズなどによる誤動作を排除した遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な利益状態を発生させている。

但し、実際には、遊技球の入賞時に実行される大当り抽選処理によって、大当り状態か否かが予め決定されており、図柄表示部では、専ら遊技者を盛上げるために図柄変動動作を行っている。大当り抽選処理では、例えば、ハードウェア構成された乱数生成回路の出力値が、大当り判定用の乱数値ＲＮＤとして使用され、これを大当り当選値Ｈｉｔと比較することで大当り状態か否かが決定される（特許文献１）。

乱数生成回路は、典型的には、図１１に示す通りであり、計数クロックΦを生成する発振回路７１と、計数クロックΦをカウントするカウンタ７２と、カウンタ７２の出力を一時的に保持するラッチ回路７３とで構成されている。この種の乱数生成回路では、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると、入賞スイッチ信号がＯＮ状態になるよう構成されており、この入賞スイッチ信号は、ラッチ回路７３の入力端子ＣＫと、入力ポート７４の入力端子に供給されている。したがって、入賞スイッチ信号がＯＮ状態になると、その時のカウンタ７２の計数値がラッチ回路７３に一時保持されることになる。

一方、ワンチップマイコン７０は、入力ポート７４の出力に基づいて入賞スイッチ信号のＯＮ状態を把握し、その時にラッチ回路７３に保持されている計数値を乱数値ＲＮＤとして取得することになる。
特願２００６−１５７６２６号

また、図柄始動口に配置される検出スイッチは、例えば、高周波発振回路と検出コイルとを内蔵して構成され、遊技球７５が検出コイル７６を通過すると、そのときのインピーダンス変化に基づいてＯＮ信号を出力するようになっている（図１２）。

ところで、遊技盤上の図柄始動口には、これに隣接して電磁ソレノイドが配置され、これがＯＮ／ＯＦＦ動作を返している上に、磁性体たる遊技球が、遊技盤上を多数流通しているので、電磁ノイズの影響や多数の磁性体の不規則な移動によって、検出スイッチが誤動作するおそれがあった。検出スイッチがＯＮ動作した場合、これを契機として大当たり抽選処理が実行されるので、万一、検出スイッチが誤動作した場合には、これを確実に検出できる構成が望まれる。

かかる点を考慮して、特許文献２には、遊技球が入賞口を通過したことを正確に判定するソフトウェア構成が教示されている。しかし、その発明では、「入賞口への遊技球の入賞を検出する第１の検出手段」と、「割り込み時間毎に、第１の検出手段におけるオン又はオフの状態を検出する第２の検出手段」とを必要とするので、複数回の割り込み処理を跨いで判断するしかなく、要するに全く簡易性に欠けている。
特開２００１−２９３１８３号公報

また、上記した課題とは別に、パチンコ機などの遊技機は、製品寿命が数ヶ月程度で極めて短いので、回路構成を大きく変更することなく、制御プログラムの変更だけで遊戯性を大きく変えることが望まれる。ここで、遊戯性の変更には、遊技盤上に配置する図柄始動口を含む各種の入賞口について、その配置位置や配置個数を変更することが有効である。したがって、遊技盤上に配置する入賞口の個数が変化した場合でも、共通的に使用できる回路構成が望まれるところである。

本発明は、上記の問題点に鑑みてなされたものであって、遊技盤上の検出スイッチの誤動作を検出することができ、また、遊戯性が大きく変化しても共通的に使用できる回路構成を有する弾球遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、遊技盤上に配置された複数の検出センサが出力するスイッチ信号のうち、特定のスイッチ信号がＯＮ状態となると、乱数生成回路又は乱数生成処理で生成された乱数値に基づく抽選処理を実行して、遊技者に有利な利益状態を発生させる主制御部を有する遊技機であって、前記主制御部は、前記複数の検出センサに接続された中継基板と、前記中継基板を経由して前記検出センサのスイッチ信号を受ける主制御基板とに区分されて構成され、前記主制御基板は、遊技機の機種の相違による前記検出センサの個数の相違に拘わらず、同一構成の入力回路によって前記スイッチ信号を受けるよう構成され、前記中継基板における前記検出センサ側の入力端子は、前記検出センサの個数に対応する個数だけ設けられる一方、前記主制御基板側の出力端子は、前記検出センサの個数より多く設けられ、前記入力端子の一つが受けたスイッチ信号を、前記出力端子の複数に伝送するよう前記中継基板が内部構成されることで、前記入力回路は、開放状態となる入力信号ラインを発生させることなく、前記ＯＮ状態のスイッチ信号を、異なる入力信号ラインから重複して取得可能に構成されている。

本発明の入力回路は、遊技機の機種に拘わらず同一構成を採るが、ＩＣなどの能動素子や、抵抗やコンデンサなどの受動素子について、その全てが型番も含めて同一となる場合と、回路構成は同一であるものの、受動素子の型番などが相違する場合とがある。

本発明は、好ましくは、前記検出センサが遊技球の通過を検出すると、前記検出センサには、抵抗値Ｒの制限抵抗で制限された信号電流が流れることで、前記制御基板においてスイッチ信号のＯＮ状態が把握される。ここで、前記制限抵抗は、前記複数の検出センサに対応して、各々前記主制御基板に設けられているのが好ましい。また、前記制限抵抗は、前記入力回路に接続される入力信号ラインと、前記主制御基板の直流電源との間に接続され、前記制限抵抗と前記入力信号ラインの接続点が、前記入力回路の入力端子に接続されるのが効果的である。

本発明の中継基板では、入力端子の一つが受けたスイッチ信号は、直接、前記中継基板の２つの出力端子に共通して伝送されるのが効果的である。図１０は、この回路構成を例示したものである。この場合には、中継基板の入力端子と出力端子とを一対一に対応させて直結する場合と、一個の入力端子とＮ個の出力端子とを直結する場合とで、主制御部の回路構成を変更する必要がない。なお、抵抗などの受動素子について、その回路定数の変更までは禁止されない。

また、本発明の中継基板では、入力端子の一つが受けたスイッチ信号は、制限抵抗の抵抗値Ｒの１／２より十分小さい抵抗値を有する補助抵抗ｒ’を通して、中継基板の２つの出力端子に共通して伝送しても良い。図４は、この回路構成を例示したものであり、主制御部は、その全ての回路部品について、型番も含めて同一にすることができる。

また、主制御部は、同一の検出センサが出力したスイッチ信号であって、前記入力回路が出力する複数個のスイッチ信号が、全て同一論理レベルであることを条件に、前記抽選処理が実行可能に構成されるのが好適である。また、前記抽選処理で使用される乱数値を生成する乱数生成回路を設け、前記乱数生成回路は、計数クロックを生成する発振回路と、前記計数クロックを受けて別々に計数動作を実行するＮ系統のカウンタと、前記Ｎ系統のカウンタの出力を別々に受ける一方、同一の検出センサが出力したスイッチ信号を、別々のＮ個の経路を経て受け、ＯＮ状態となった前記スイッチ信号に基づいて、その時のカウンタの計数値を保持するＮ系統のラッチ回路と、を有して構成されるのが効果的である。

上記した本発明によれば、遊技盤上の検出スイッチの誤動作を確実に検出することができる。また、遊戯性が大きく変化して、遊技盤上の入賞口の個数が変化しても、殆どの回路構成をそのまま共通して使用することができる。

以下、本発明の実施態様について詳細に説明する。図１は、本実施態様のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、単一のゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。なお、図示の遊技盤では、図柄始動口１５が単一であるが、図３に示す回路構成を特に変更することなく、２つ又はそれ以上の図柄始動口を設けることができる。同様に、その他の入賞口１５〜１８についても、回路構成（具体的には、主制御基板２１の回路構成）を変更することなく、適宜にその個数を増減することができる。

液晶ディスプレイＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行され、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右１対の開閉爪１５０を備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ開放されるようになっている。なお、機種が変更されて、追加して図柄始動口を設ける場合には、例えば、第一の図柄始動口１５の直ぐ上に、電動式チューリップを設けることなく第二の図柄始動口が配置される。

何れにしても図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６０が開放されるようになっている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。

図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧やシステムリセット信号ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する液晶制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施形態では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インターフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インターフェイス基板２７を経由して、液晶制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板２８を経由して、払出制御基板２４に伝送される。

これら主制御基板２１、演出制御基板２２、液晶制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、液晶制御部２３、及び払出制御部２４と言うことがある。なお、演出制御部２２、液晶制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。

ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新た盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３２とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、液晶制御基板２３が、液晶ディスプレイＤＩＳＰやその他の回路基板と共に固定されている。

そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。接続コネクタＣ１〜Ｃ４は、この実施形態では、遊技盤５の背面視左下に集中配置されている。そして、ガラス扉６を開放した状態で、前枠３の表側から、遊技盤５の左端を前枠３に係止して回転支点を確保し、確保した回転支点を中心に遊技盤５を回転させることで、前枠３の内側に遊技盤５を嵌合させる。なお、遊技盤５を嵌合させると、全ての接続コネクタＣ１〜Ｃ４が接続状態となり、それだけで枠側部材ＧＭ１と盤側部材ＧＭ２の接続が完了し、パチンコ機ＧＭが動作可能な状態となる。

図３に示す通り、電源基板２０は、接続コネクタＣ２を通して、主基板中継基板２８に接続され、接続コネクタＣ３を通して、電源中継基板３０に接続されている。そして、主基板中継基板２８は、電源基板２０から受けたシステムリセット信号ＳＹＳ、ＲＡＭクリア信号、電圧降下信号、バックアップ電源、ＤＣ１２Ｖ、ＤＣ３２Ｖを、そのまま主制御部２１に出力している。同様に、電源中継基板３０も、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インターフェイス基板２７に出力している。なお、演出インターフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２と液晶制御部２３に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の、システムリセット信号ＳＹＳ、ＲＡＭクリア信号、電圧降下信号、バックアップ電源を、その他の電源電圧と共に直接的に受けている。

ここで、電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す信号であり、この信号によって各制御部２１〜２４のワンチップマイコンその他のＩＣ素子が電源リセットされるようになっている。但し、この実施形態では、主制御部２１の乱数生成回路（図４）には、システムリセット信号ＳＹＳが供給されず、特有の回路構成によって乱数生成回路を電源リセットしている。

主制御部２１及び払出制御部２４が、電源基板２０から受けるＲＡＭクリア信号は、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４が、電源基板２０から受ける電圧降下信号は、交流電源２４Ｖが降下し始めたことを示す信号であり、この電圧降下信号を受けることによって、各制御部２１、２４では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源は、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

一方、演出制御部２２と液晶制御部２３には、上記した電源バックアップ機能が設けられていない。しかし、先に説明した通り、演出制御部２２と液晶制御部２３には、電源中継基板３０と演出インターフェイス基板２７を経由して、システムリセット信号ＳＹＳが共通して供給されており、他の制御部２１，２４と、ほぼ同期したタイミングで電源リセット動作が実現される。

図示の通り、主制御部２１は、主基板中継基板２８を経由して、払出制御部２５に制御コマンドＣＭＤ”を送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。

また、主制御部２１は、遊技盤中継基板２９を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、スイッチ信号には、図柄始動口１５から主制御部２１に伝送される二系統の入賞スイッチ信号ＳＷａ、ＳＷｂが含まれる。

図４は、遊技盤中継基板２９の部分を詳細に図示した回路図である。本実施形態では、図柄始動口１５が単一であるので、図４（ｂ）の回路構成となるが、図柄始動口が二個の場合には、図４（ａ）の回路構成となる。２つの回路図から明らかな通り、図柄始動口の個数が変化しても、主制御基板２１の回路構成に何ら変更がない。したがって、異なる遊戯性を発揮する複数種類の遊技機において、同一の主制御基板２１を共通的に使用することが可能となる。

図４（ｂ）に示す通り、本実施形態の遊技盤中継基板２９には、開閉爪１５ａ及び開閉板１６ａに対応する２つのソレノイドＬ１，Ｌ２と、各種の入賞口１５〜１７及びゲート１８に対応する合計７個の検出スイッチＳＷ１〜ＳＷ７と、が接続されている。各検出スイッチＳＷ１〜ＳＷ７は、高周波発振回路と検出コイルとを内蔵して構成され、遊技球の通過を、検出コイルのインピーダンス変化に基づいて検出する貫通型近接スイッチである。等価回路は、図４（ｃ）に示す通りであり、近接スイッチ主回路と、近接スイッチ主回路の出力によってＯＮ／ＯＦＦ動作するスイッチングトランジスタＱと、保護用のツェナーダイオードＺＤと、内部抵抗ｒとで構成されている。

各検出スイッチＳＷ１〜ＳＷ７には、＋端子と−端子とが設けられ、＋端子に正の直流電圧を供給することで、ＯＮ状態のトランジスタに向けて、＋端子からＯＮ電流が流れ込むようになっている。なお、近接スイッチの外部には、電流制限抵抗Ｒを直列接続する必要がある。なお、電流制限抵抗Ｒは、ｒ＜＜Ｒの関係にある。

図４（ａ）と図４（ｂ）を対比すれば明らかな通り、図柄始動口が２つ設けられる遊技機の場合には、遊技盤中継基板の入力端子に、８個の検出スイッチＳＷ１〜ＳＷ８が接続されるが（図４（ａ））、実施形態の遊技盤中継基板２９の場合には、７個の検出スイッチＳＷ１〜ＳＷ７しか接続されない（図４（ｂ））。但し、遊技盤中継基板２９の主制御基板側の構成は全く共通しており、検出スイッチ８個分の出力端子が設けられている。そして、遊技盤中継基板２９の主制御基板側では、検出スイッチＳＷ７の出力端子と検出スイッチＳＷ８の出力端子とが短絡され、短絡された出力端子と、図柄始動口１５の検出スイッチＳＷ７の＋出力端子との間に、抵抗値ｒ’の補助抵抗が内部接続されている。ここで、補助抵抗は、検出スイッチＳＷ７を保護する用途で設けられ、その抵抗値ｒ’は、制限抵抗値Ｒの１／２より十分小さい値で足りる（ｒ’＜＜Ｒ／２）。

ところで、主制御基板２１には、遊技盤中継基板２９に接続された上記の各センサＬ１，Ｌ２，ＳＷ１〜ＳＷ７に対応して、ソレノイドＬ１，Ｌ２を駆動するドライバ４７と、検出スイッチＳＷ１〜ＳＷ７から入賞スイッチ信号を受けるバッファ４１とが設けられている。そして、ドライバ４７の入力端子は、各々抵抗値Ｒのプルアップ抵抗を通して、直流電源＋Ｖｄにプルアップされている。なお、プルアップ抵抗は、検出スイッチ用の電流制限抵抗を兼ねている。また、主制御基板２１から遊技盤中継基板２９に、ソレノイド駆動用の直流電圧Ｖｓが供給されている。

主制御基板２１と遊技盤中継基板２９とは上記の通りに接続されているので、例えば、検出スイッチＳＷ１〜ＳＷ６の何れかがＯＮ状態になると、主制御基板２１の直流電圧＋Ｖｄから流出した電流は、抵抗値Ｒのプルアップ抵抗（電流制限抵抗）→遊技盤中継基板２９→検出スイッチＳＷｉの＋出力端子の経路で流れる。そして、バッファ４１への入力電圧は、Ｖｄ×ｒ／（ｒ＋Ｒ）のＬレベルとなる。

一方、図柄始動口の検出スイッチＳＷ７がＯＮ状態となった場合には、それぞれプルアップ抵抗を経由する２つの経路を通してＯＮ電流が流れ、それらのＯＮ電流が遊技盤中継基板２９で合流した後に、検出スイッチＳＷ７の＋出力端子に流れ込む。ここで、遊技盤中継基板２９には、抵抗値ｒ’の補助抵抗が内部接続されているので、バッファ４１への入力電圧は、やや増加して、Ｖｄ×（ｒ’＋ｒ）／（ｒ’＋ｒ＋Ｒ／２）となるが（図４（ｃ））、ｒやｒ’の値が十分小さいので（ｒ，ｒ’＜＜Ｒ／２）、バッファ４１への入力電圧はＬレベルとなる。したがって、本実施形態では、検出スイッチＳＷｉの個数の増減に拘わらず、主制御基板２１の回路素子を全く変更することなく、図柄始動口１５を含む各種入賞口の個数を適宜に変更することができる。

ところで、以上の説明では、検出スイッチＳＷｉの＋端子を、遊技盤中継基板２９を経由して主制御基板２１に接続したが、このような構成に代えて、検出スイッチＳＷｉの−端子を、遊技盤中継基板２９を経由して主制御基板２１に接続しても良い。図５は、この回路例を図示したものであり、主制御基板２１では、検出スイッチＳＷｉの−端子から流出するＯＮ電流を、抵抗値Ｒのプルダウン抵抗を通してアースに導いている。なお、プルダウン抵抗は、負荷抵抗と電流制限抵抗を兼ねている。このような回路構成を採った場合にも、遊技盤中継基板２９の回路構成はほぼ同じであり、図柄始動口の個数に拘わらず、主制御基板２１の回路構成が共通化される。

但し、図５の回路構成では、主制御基板２１の直流電源Ｖｄが遊技盤中継基板２９に供給されるので、その電源ラインに、電磁ノイズが重畳される可能性が高い。そのため、直流電源Ｖｄを、主制御基板のコンピュータ回路の電源電圧に共用することができず、もし、共用するとノイズによってＣＰＵが暴走する可能性が高い。この点、図４の構成では、直流電源Ｖｄの電源ラインが外部に引き回されることがないので上記の問題が少ない。

また、図５の回路構成では、ノイズ対策やチャタリング対策として負荷抵抗ＲにコンデンサＣを並列接続せざるを得ないので、入賞スイッチ信号ＳＷの立上りが鈍ってしまうが、図４の回路構成では、プルアップ抵抗のみで対処できるので、入賞スイッチ信号ＳＷが鈍らず且つ外乱ノイズにも強い。

図６は、主制御部２１のうち、特に、乱数生成回路を示す回路図である。乱数生成回路は、図柄始動口１５への遊技球の入賞時に実行される大当り抽選処理（図６のＳＴ５４）で使用される乱数値ＲＮＤを生成する回路であり、遊技盤中継基板２９から受ける二系統の入賞スイッチ信号ＳＷａ、ＳＷｂに基づいて動作している。

図示の通り、この乱数生成回路には、電源基板２０が出力するシステムリセット信号ＳＹＳが供給されず、電源投入時には、自ら生成する電源リセット信号ＲＳＴによって各ＩＣ素子がリセットされる。したがって、不正遊技者が、例えば、電源基板２０と主制御基板２１との間に複数設けられたコネクタ（Ｃ２など）を悪用して、意図的なシステムリセット信号ＳＹＳを発生させても、不正遊技者の望むタイミングでは、各ＩＣ素子が電源リセットされない。

乱数生成回路は、計数クロックΦを生成する発振回路４０と、図柄始動口１５から二系統の入賞スイッチ信号ＳＷａ，ＳＷｂを受けるバッファ４１と、入賞スイッチ信号ＳＷａ，ＳＷｂの電圧レベルを一時保持するスイッチ信号ラッチ回路４２と、計数クロックΦをカウントする２系列の計数回路４３と、計数回路４３の計数動作の異常を検出する異常検出回路４４とを中心に構成されている。この実施態様では、異常検出回路４４は電源リセット信号を自動生成するリセット回路を兼ねているので、以下の説明では、リセット回路４４と称する場合がある。

入賞スイッチ信号ＳＷａ，ＳＷｂは、入力ポート４５にも供給されており、ワンチップマイコン２１ＡのＣＰＵコアは、定期的なスイッチ入力処理（図６のＳＴ２３）によって、図柄始動口１５のスイッチ信号のＯＮ状態を重複して把握するようになっている。そして、入賞スイッチ信号ＳＷａ，ＳＷｂのＯＮ状態を把握したＣＰＵコアは、計数回路４３の１６ビットデータを取得して乱数値ＲＮＤとする（図６のＳＴ２７）。なお、１６ビットデータは、ＣＰＵコアの処理能力に対応して８ビット毎に取得される。

以下、回路構成を更に詳細に説明すると、発振回路４０は、２５ＭＨｚ程度の高周波パルスを発振する水晶発振回路ＯＳＣと、トグル型に配線されたＤ型フリップフロップＦＦ１とで構成されている。そして、水晶発振回路ＯＳＣの出力信号がＤ型フリップフロップＦＦ１のクロック端子ＣＬＫに供給されることで、発振周波数が二分周されて、１２．５ＭＨｚ程度の周波数の計数クロックΦとなる。

スイッチ信号ラッチ回路４２は、２つのＤ型フリップフロップＦＦ２，ＦＦ３で構成されている。そして、各フリップフロップＦＦ２，ＦＦ３のＤ入力端子には、バッファ４１を経由した入賞スイッチ信号ＳＷａ，ＳＷｂがそれぞれ供給されている。一方、各フリップフロップＦＦ２，ＦＦ３のクロック端子ＣＬＫには、反転計数クロックΦ’が供給されている。そのため、反転計数クロックΦ’の信号エッジにおけるＤ入力端子の値（つまり、入賞スイッチ信号ＳＷａ，ＳＷｂのレベル値）が、反転計数クロックΦ’に同期して、各フリップフロップＦＦ２，ＦＦ３に取得される。

計数回路４３は、２系統の１６ビットカウンタＣＴａ，ＣＴｂと、カウンタＣＴａ，ＣＴｂの出力を受ける各１６ビット長の２つのラッチ（計数値保持回路）Ｒａ，Ｒｂと、前記ラッチＲａ，Ｒｂの出力のうち、制御信号ＣＴＬで選択された８ビットデータを出力する出力レジスタＲｏと、を中心に構成されている。１６ビットカウンタＣＴａ，ＣＴｂは、共にリップルカウンタ形式の二進カウンタである。なお、１６ビットカウンタＣＴａの桁上り信号ＣＹａは、検知パルスＰＬとして出力される。

第一ラッチＲａと第二ラッチＲｂには、フリップフロップＦＦ２，ＦＦ３のＱ出力信号であるラッチクロックＲＣＫが供給されている。そして、ラッチクロックＲＣＫのエッジに同期して、その時のカウンタＣＴａ，ＣＴｂの計数値が、１６ビット長のラッチＲａ，Ｒｂに取得され、次のラッチクロックＲＣＫを受けるまでその値が保持される。

出力レジスタＲｏは、ワンチップマイコン２１Ａが出力する制御信号ＣＴＬに基づいて動作している。制御信号ＣＴＬは、出力切替用の４ビットデータであり、第一ラッチＲａの上位８ビット、第一ラッチＲａの下位８ビット、第二ラッチＲｂの上位８ビット、第二ラッチＲｂの下位８ビットの何れかが選択されて、ワンチップマイコン２１Ａのデータバスに出力される。なお、出力レジスタＲｏの出力は、Ｈレベル、Ｌレベル、及びハイ・インピーダンスの３ステイトの何れかである。

異常検出回路４４は、トグル型に配線されたＤ型フリップフロップＦＦ４と、ウォッチドッグ回路４６とで構成されている。Ｄ型フリップフロップＦＦ４のクロック端子ＣＬＫには、計数回路４３が出力する検知パルスＰＬが供給されている。そのため、Ｄ型フリップフロップＦＦ４のＱ出力端子からは、検知パルスＰＬを二分周した出力パルスが出力される。

この実施形態では、ウォッチドッグ回路４６として、専用ＩＣであるＴＡ８０３０Ｓ（ＴＯＳＨＩＢＡ）が使用されている。このウォッチドッグ回路４６では、クリア端子ＷＤに受けるクリアパルスが途絶えると、抵抗Ｒ１とコンデンサＣ１を構成要素とする発振回路が自走状態となり、出力端子ＲＳＴ１からパルス信号が出力される。但し、クリア端子ＷＤに定期的なクリアパルスが供給されている状態では、出力端子ＲＳＴ１はＨレベルを維持する。

図示の通り、ウォッチドッグ回路４６のクリア端子ＷＤには、二分周された検知パルスＰＬが、微分コンデンサＣ３を経由して供給されている。したがって、カウンタＣＴａが定期的に桁上がり信号ＣＹａを出力している正常状態では、検知パルスＰＬがクリアパルスとして機能するので、ウォッチドッグＩＣ４６の出力端子ＲＳＴ１がＨレベルを維持する。一方、カウンタＣＴａが計数動作を停止すると、クリアパルス（検知パルスＰＬ）が途絶えるので、自走状態のウォッチドッグＩＣ４６の出力端子ＲＳＴ１からパルス信号（異常検出信号ＡＢＮ）が出力される。

この異常検出信号ＡＢＮは、２つのＮＯＴゲートＧ３，Ｇ４による波形整形回路を経由して、ワンチップマイコン２１Ａの入力ポートに供給されている。したがって、ワンチップマイコン２１Ａでは、異常検出信号ＡＢＮのレベルを定期的に判定することで（図８のＳＴ２４）、乱数生成回路の異常を把握することができる。乱数生成回路のカウンタＣＴａ，ＣＴｂの出力値は、大当り抽選処理の乱数値ＲＮＤとして使用されるので（図８のＳＴ２７）、設計通りに高速で更新されることが極めて重要であり、異常検出回路４４の意義は大きい。

ところで、ウォッチドッグ回路４６は、＋５Ｖの直流電源を受けた後、抵抗Ｒ１とコンデンサＣ１によって決まる若干の遅延時間τ１を経た上で、出力端子ＲＳＴ２がＨレベルに立ち上がるよう構成されている。出力端子ＲＳＴ２の出力信号は、電源リセット信号に他ならず、したがって、ウォッチドッグ回路４６は、リセット回路４４を兼ねている。

この電源リセット信号ＲＳＴは、コンデンサＣ２と２つのＮＯＴゲートＧ１，Ｇ２を経由することで更に遅延時間τ２が増加した状態で、各ＩＣ素子のクリア端子ＣＬＲに供給されている。電源リセット信号ＲＳＴは、具体的には、４つのフリップフロップＦＦ１〜ＦＦ４と、計数回路４３のクリア端子ＣＬＲに供給されている。

この電源リセット信号ＲＳＴが、各ＩＣ素子に供給されるのは、電源投入タイミングから、少なくともτ１＋τ２だけ遅延するが、この遅延時間τ１＋τ２は、関連する受動素子（Ｒ１，Ｒ２，Ｃ１，Ｃ２など）や能動素子（４６，Ｇ１，Ｇ２など）の特性上のバラツキや、その時の温度や湿度に応じて少なからず変動する。したがって、電源投入時から計数回路４３が実際に計数動作を開始するまでの経過時間は、遊技機毎に少なからずバラツクと共に、同一の遊技機であっても日々の温度や湿度に応じて変化する。関連する全ての素子のバラツキを総合した確認実験によれば、電源リセット動作の遅延時間には、全体として２．５ｍＳ程度のバラツキが確認された。

一方、計数クロックΦの周波数は、１２．５ＭＨｚ程度であるので、上記した遅延時間のバラツキ（時間変動）による計数回路４３の計数値の差異は、３００００程度の膨大な数となり不正遊技者の目論見は完全に失敗する。すなわち、何らかの違法な方法によって、システムリセット信号ＳＹＳを生成したり、或いは電源電圧をＯＮ／ＯＦＦ操作し、且つ意図的な入賞スイッチ信号ＳＷを生成したとしても、大当り当選値Ｈｉｔに達するタイミングで入賞スイッチ信号ＳＷを乱数生成回路に供給することは不可能となる。

続いて、遊技動作を統括的に制御する主制御部２１のプログラムの概要を説明する。図７〜図９は、主制御部２１の制御プログラムを示すフローチャートである。主制御部２１の制御プログラムは、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理（図７）と、所定時間毎（２ｍＳ）に起動されるマスク可能なタイマ割込み処理（図８（ａ））とで構成されている。なお、これらの処理を実現するワンチップマイコン２１Ａには、Ｚ８０ＣＰＵ（Ｚｉｌｏｇ社）相当品が内蔵されている。また、ワンチップマイコン２１Ａには、ウォッチドッグタイマも内蔵されており、これに対する定期的なクリア処理が途絶えるとＣＰＵが強制的にリセットされるよう構成されている。

以下、図７を参照しつつ、システムリセット処理プログラム（メイン処理）について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチ（不図示）がＯＦＦ状態で電源がＯＮ状態になる場合と、遊技ホールの開店時のように、初期化スイッチがＯＮ操作されて電源がＯＮ状態になる場合とがある。なお、制御プログラムが暴走したことにより、ウォッチドッグタイマが起動してＣＰＵが強制的にリセットされる場合もある。

何れの場合でも、Ｚ８０ＣＰＵは、最初に自らを割込み禁止状態に設定すると共に（ＳＴ１）、割込みモード２に設定する（ＳＴ２）。また、ＣＰＵ内部のスタックポインタＳＰの値を、スタック領域の最終アドレスに初期設定する（ＳＴ３）。なお、この実施態様では、電源遮断時の動作を電源復帰時に再開しないので（ＣＰＵのレジスタも保存されず）、最初にスタックポインタＳＰの値を初期設定しても何の問題もない。すなわち、スタックポインタＳＰが初期設定されることで、電源遮断前にスタック領域に退避された電源監視サブルーチンＳＴ２０のリターンアドレス（＝乱数更新処理ＳＴ２１の先頭アドレス）が破壊されても何の問題も生じない。

ステップＳＴ３の処理が終われば、ワンチップマイコンの各部を含めて内部レジスタの値を初期設定した後（ＳＴ４）、ＲＡＭクリア信号の値を判定する（ＳＴ５）。先に説明した通り、ＲＡＭクリア信号とは、ワンチップマイコン２１Ａの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチのＯＮ／ＯＦＦ状態に対応した値を有している。

ここでは、ＲＡＭクリア信号がＯＮ状態であったと仮定すると、ステップＳＴ５の判定に続いて、内蔵ＲＡＭの全領域がゼロクリアされる（ＳＴ９）。したがって、図８（ｂ）のステップＳＴ３７の処理でセットされたバックアップフラグＢＦＬの値は、他のチェックサム値などと共にゼロとなる。

次に、ＲＡＭ領域がゼロクリアされたことを報知するための電源投入コマンドが出力され（ＳＴ１０）、タイマ割込み動作（図８（ａ））を起動する割込み信号ＩＮＴを出力するＣＴＣ(Z80 counter timer circuit)を初期設定する（ＳＴ１１）。そして、ＣＰＵを割込み禁止状態にセットした状態で（ＳＴ１２）、各種のカウンタついて更新処理を実行し（ＳＴ１３）、その後、ＣＰＵを割込み許可状態に戻してステップＳＴ１２に戻る。

したがって、この実施態様では、タイマ割込みが禁止された状態でカウンタが更新されることになり、上記したＣＴＣからＣＰＵに供給される割込み信号ＩＮＴは、ステップＳＴ１４の実行直後にしか受け付けられない。そのため、タイマ割込み処理終了後は、必ずステップＳＴ１２の処理から再実行されることになり、タイマ割込み処理の最初に、ＣＰＵのレジスタ類を保存する必要がなくなる。このように、遊技制御に無関係な処理を排除する構成は、２ｍＳ以内の限られた時間内に複雑高度な演出処理を完了すべきタイマ割込み処理にとって極めて有効である。

なお、ステップＳＴ１３で更新されるカウンタには、外れ図柄用カウンタが含まれているが、この外れ図柄用カウンタは、図８（ａ）の特別図柄処理（ＳＴ２７）における大当り抽選処理（ＳＴ５４）の結果が外れ状態となった場合に、どのような態様の外れゲームを演出するかを決定するためのカウンタである。

さて、ステップＳＴ５の判定処理に戻って説明すると、ＣＰＵが強制的にリセットされた場合や、停電状態からの復旧時には、初期化スイッチ（ＲＡＭクリア信号）はＯＦＦ状態である。そして、このような場合には、ステップＳＴ５の判定に続いて、バックアップフラグＢＦＬの内容が判定される（ＳＴ６）。バックアップフラグＢＦＬとは、図８（ｂ）の電源監視処理の動作が実行されたことを示すデータであり、この実施態様では、電源遮断時のステップＳＴ３７の処理でバックアップフラグＢＦＬが５ＡＨとされ、電源復帰後のステップＳＴ３３の処理でゼロクリアされる。

電源投入時や、停電状態からの復旧時である場合には、バックアップフラグＢＦＬの内容が５ＡＨの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるＣＰＵリセット動作が生じたような場合には、バックアップフラグＢＦＬ＝００Ｈである。したがって、ＢＦＬ≠５ＡＨ（通常はＢＦＬ＝００Ｈ）となる場合には、ステップＳＴ６からステップＳＴ９の処理に移行させて遊技機の動作を初期状態に戻す。

一方、バックアップフラグＢＦＬ＝５ＡＨであれば、チェックサム値を算出するためのチェックサム演算を実行する（ＳＴ７）。ここで、チェックサム演算とは、内蔵ＲＡＭのワーク領域を対象とする８ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、ＲＡＭのＳＵＭ番地の記憶値と比較をする（ＳＴ８）。

ＳＵＭ番地には、電圧降下時に実行される電源監視処理（図８（ｂ））において、同じチェックサム演算によるチェックサム値が記憶されている（ＳＴ３８）。そして、記憶された演算結果は、内蔵ＲＡＭの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップＳＴ８の判定によって両者が一致する筈である。

しかし、電源降下時にチェックサム演算（ＳＴ３８）の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算（ＳＴ７）の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップＳＴ８の判定結果は不一致となる。判定結果の不一致によりデータ破損が検出された場合には、ステップＳＴ９の処理に移行させてＲＡＭクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップＳＴ８の判定において、チェックサム演算（ＳＴ７）によるチェックサム値と、ＳＵＭ番地の記憶値とが一致する場合には、ステップＳＴ１１の処理に移行する。

続いて、上記したメイン処理を中断させて、２ｍＳ毎に開始されるタイマ割込み処理プログラム（図８（ａ））を説明する。タイマ割込みが生じると、ＣＰＵのレジスタを保存することなく、直ちに電源監視処理が実行される（ＳＴ２０）。これは、タイマ割込み処理が起動されるタイミングが、ステップＳＴ１４の直後に固定されているためである。

電源監視処理（ＳＴ２０）では、電源基板２０から供給されている電圧降下信号のレベルを判定するが、具体的な処理内容については後述する。電源監視処理（ＳＴ２０）が終わると、普通図柄処理（ＳＴ２６）における抽選動作で使用される当り用カウンタＲＧの値が更新される（ＳＴ２１）。なお、特別図柄処理（ＳＴ２７）における抽選動作で使用される大当り判定用の乱数値ＲＮＤについては、図６の乱数生成回路で生成されるので、ステップＳＴ２１の処理で更新されることはない。

当り乱数更新処理（ＳＴ２１）が終わると、各遊技動作の時間を管理しているタイマについて、タイマ減算処理が行なわれる（ＳＴ２２）。ここで減算されるタイマは、主として、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。

続いて、図柄始動口１５や大入賞口１６の入賞検出スイッチを含む各種スイッチ類のＯＮ／ＯＦＦ信号が入力され、ワーク領域にＯＮ／ＯＦＦ信号が記憶される（ＳＴ２３）。なお、図柄始動口１５から２つの経路を経て供給される入賞スイッチ信号ＳＷａ、ＳＷｂは、入力ポート４５を経由して取得され、入賞スイッチ信号ＳＷａ，ＳＷｂの立上りエッジが検出されるとワーク領域（ＥＤＧ番地）にＯＮ信号が記憶される。

図９（ａ）は、入賞スイッチ信号ＳＷａ、ＳＷｂの取得処理を詳細に図示したフローチャートである。本実施態様における入賞スイッチ信号ＳＷａ、ＳＷｂは、同一の検出スイッチＳＷ７のＯＮ／ＯＦＦ状態を示している。しかし、信号の伝送経路が異なるため、何れかの経路で断線や接触不調が生じている可能性がある。また、電磁ノイズなどの影響で、何れかのデータがビット化けしている可能性もある。

そこで、本実施形態では、２つの入賞スイッチ信号ＳＷａ、ＳＷｂを比較することで、取得する入賞スイッチ信号の正当性を担保している。なお、一回の割込み処理内の単純な処理（ＳＴ５３〜ＳＴ５６）だけで、異常の検知が可能となる。

以下、図９（ａ）に基づいて説明すると、先ず、入力ポート４５の８ビットデータを、ＣＰＵのアキュムレータＡＣＣとＢレジスタに連続して重複取得する（ＳＴ５０，ＳＴ５１）。なお、入力ポート４５の８ビットデータのうち、ｂｉｔ１が入賞スイッチ信号ＳＷａであり、ｂｉｔ０が入賞スイッチ信号ＳＷｂである。

ステップＳＴ５０〜ＳＴ５２は、アキュムレータＡＣＣとＢレジスタの８ビットデータが一致するまで繰り返されるが、これは、リンギングなどの影響で入力データが安定しない場合を考慮したものである。また、入力ポート４５の下位２ｂｉｔには、検出スイッチＳＷ７から同一の入賞スイッチ信号が供給されているとは言え、伝送経路が異なるため微妙に伝送遅延時間が異なることを考慮したものである。すなわち、図９（ｂ）に示す通り、入賞スイッチ信号ＳＷａ（ｂｉｔ１）と、入賞スイッチ信号ＳＷｂ（ｂｉｔ０）の立上りタイミングがずれることがあるので、この時間差τを吸収する意味でも、ステップＳＴ５０〜ＳＴ５２の処理は有効である。

ステップＳＴ５０〜ＳＴ５２の処理の結果、アキュムレータＡＣＣとＢレジスタの８ビットデータが一致した場合には、ＡＣＣの８ビットデータを１ビット右シフトし、右シフト後のデータをＢレジスタのデータとＡＮＤ演算する（ＳＴ５３）。そして、ＡＮＤ演算後のデータを、マスクデータ０１ＨとＡＮＤ演算することで、取得データのｂｉｔ１とｂｉｔ０とが一致することを確認する（ＳＴ５３〜ＳＴ５４）。

先に説明した通り、ｂｉｔ１が入賞スイッチ信号ＳＷａであり、ｂｉｔ０が入賞スイッチ信号ＳＷｂであるが、これらは本来一致する筈である。しかし、二系統の信号伝送経路の何れかに断線や接触不良がある場合には、入賞スイッチ信号ＳＷａと入賞スイッチ信号ＳＷｂとが一致しない。また、ノイズの影響で２つの信号が一致しない可能性もある。

そこで、そのような場合には、異常計数カウンタＣＴＲをインクリメント（＋１）しつつ（ＳＴ５５）、ステップＳＴ５０〜ＳＴ５６の処理を繰り返す。そして、これらの処理を何回繰り返しても、入賞スイッチ信号ＳＷａと入賞スイッチ信号ＳＷｂとが一致しない場合には、故障であると判断してエラー処理を実行する（ＳＴ５７）。このように、本実施形態では、きわめて簡単なプログラム処理によって、この種の遊技機にとって最も重要な、図柄始動口１５及びその入賞スイッチ信号ＳＷの異常を迅速に検出することができる。

一方、取得データのｂｉｔ１とｂｉｔ０とが一致する場合には、ＢＵＦ番地のデータをＡＣＣに取得し、全ビットをビット反転させた後、ＢレジスタのデータとＡＮＤ演算する（ＳＴ５８）。ＢＵＦ番地には、前回のタイマ割込み時に取得した入力ポート４５の８ビットデータが記憶されている（ＳＴ５９参照）。したがって、ステップＳＴ５８の処理は、前回の取得データ（８ビット）と、今回の取得データ（８ビット）とが完全に一致するか否かを判定していることになる。例えば、入賞スイッチ信号が今回のタイマ割込み時に立上ったような場合には、取得データの下位２ビットが、前回の取得データの下位２ビットと不一致となり、ステップＳＴ５８のＡＮＤ演算の結果、下位２ビットが１となる。

このように、ステップＳＴ５８の処理後のＡＣＣは、取得データの立上りエッジを示すビットデータを保有することになる。そこで、次に、ＡＣＣのデータをＥＤＧ番地に格納すると共に、今回の取得データを保有するＢレジスタの値をＢＵＦ番地に格納する（ＳＴ５９）。なお、ＥＤＧ番地のデータは、特別図柄処理（ＳＴ２７）において参照される。以上、図柄始動口が単一個の場合の処理を説明したが、図柄始動口が２つ存在し、各々独立した入賞スイッチ信号ＳＷａ及び入賞スイッチ信号ＳＷｂが取得される場合にはステップＳＴ５２の判定の後に、ステップＳＴ５８の処理が実行される。したがって、極めて限定的な制御プログラムの変更だけで足りることになる。

さて、図８に戻って説明を続けると、以上のようにしてスイッチ入力処理（ＳＴ２３）が終われば、次に、エラー管理処理が行われる（ＳＴ２４）。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。また、このエラー管理処理（ＳＴ２４）では、異常検出信号ＡＢＮのレベルも判定され、もし計数回路４３の動作に異常が認められたら報知処理を含むエラー処理が起動される。本実施態様では、大当り判定用の乱数値ＲＮＤが計数回路４３で生成されるので、カウンタＣＴａの動作が停止したような場合には、直ちに適切な対応が採れるよう、２ｍＳ毎に、異常検出信号ＡＢＮのレベルを判定している（ＳＴ２４）。

次に、払出制御部２４から受けた賞球計数信号に基づく管理処理を実行した後（ＳＴ２５）、普通図柄処理を行う（ＳＴ２６）。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップＳＴ３３のスイッチ入力結果によって遊技球がゲートを通過していると判定された場合に、乱数更新処理（ＳＴ２１）で更新された当り用カウンタＲＧを、当り当選値と対比して行われる。そして、対比結果が当選状態であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。

続いて、図９（ｂ）に要部を示す特別図柄処理を行う（ＳＴ２７）。特別図柄処理とは、大入賞口１６など特別電動役物を作動させるか否かの判定である。先ず、ステップＳＴ２３のスイッチ入力処理によって遊技球が図柄始動口を通過しているか否かを判定する（ＳＴ６０）。具体的には、ＥＤＧ番地のデータのｂｉｔ０又はｂｉｔ１によって、入賞スイッチ信号がＯＮ状態か否かが判定される。なお、ＢＵＦ番地のデータのｂｉｔ０又はｂｉｔ１によって、入賞スイッチ信号が立上ったか、立下がったかを特定する。

そして、入賞スイッチ信号がＯＮ状態であると判定された場合には、図６の計数回路４３から、入賞スイッチ信号ＳＷａに関する１６ビット長データを取得する（ＳＴ６１〜ＳＴ６２）。具体的には、出力切替信号ＣＴＬを切り換えつつ、１６ビットラッチＲａの上位８ビットデータをＲＮＤ＿Ｈ番地に取得し、続いて、１６ビットラッチＲａの下位８ビットデータをＲＮＤ＿Ｌ番地に取得する。

入賞スイッチ信号ＳＷａに関するラッチＲａの１６ビット長データの取得処理が終われば、次に、入賞スイッチ信号ＳＷｂに関する１６ビットラッチＲｂの上位８ビット長データをＢレジスタに取得する（ＳＴ６３）。そして、ＢレジスタとＲＮＤ＿Ｈ番地のデータを対比し、２つの数値が大きく相違しているか否かを判定する。

そして、８ビットデータが一致するか、ほぼ等しい場合には、ＲＮＤ＿Ｈ番地とＲＮＤ＿Ｌ番地に取得した１６ビット長データに基づいて、大当り抽選処理を実行する（ＳＴ６５）。そして、抽選結果が当選状態であれば大当り中の動作モードに変更する。また、大当り中となれば、大入賞口など種特別電動役物の作動に向けた処理を行う。

一方、ステップＳＴ６４の判定処理において、２つの数値が大きく相違していることが判明した場合には、図６のバッファ４１から出力レジスタＲｏに至る信号経路の何れかに異常が発生していると判断して、エラー処理を実行する（ＳＴ６６）。なお、本実施形態では、カウンタＣＴａの桁上り信号ＣＹａに基づいて異常検知をしており、且つ、カウンタＣＴａ、ＣＴｂにはリップルカウンタを使用しているので、入賞スイッチ信号ＳＷａに関する信号経路の異常は、異常検出信号ＡＢＮによって把握可能である。しかし、入賞スイッチ信号ＳＷａに関する信号経路は正常であるものの、入賞スイッチ信号ＳＷｂに関する信号経路には異常がある場合もあり、そのような場合には、近い将来、全ての信号経路が異常となる可能性が高いので、本実施形態のステップＳＴ６３〜ＳＴ６４の意義は少なくない。なお、図柄始動口が２つ存在する場合は、ステップＳＴ６３〜ＳＴ６４の処理がスキップされる。

ところで、ステップＳＴ６４の判定で、ラッチＲａとラッチＲｂの下位８ビットデータを問題にしないのは、（ａ）２つのカウンタＣＴａ，ＣＴｂに、同一の計数クロックΦが供給されているとは言え、カウンタＣＴａとカウンタＣＴｂの計数値が相違することもあり得ること、及び、（ｂ）二系統の経路で供給されるラッチクロックＲＣＫのタイミングが、ずれることを考慮したためである。なお、ラッチクロックＲＣＫのタイミングのずれは、計数クロックΦで換算して、２５５を超えるほどではないと期待できるので、ラッチＲａとラッチＲｂの上位８ビットを判定している。

以上、特別図柄処理（ＳＴ２７）の要部を説明したので、再度、図８に戻って説明を続ける。特別図柄処理（ＳＴ２７）の後、主制御部２１で管理するＬＥＤについて点灯動作を進行させると共に（ＳＴ２８）、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後（ＳＴ２９）、ＣＰＵを割込み許可状態ＥＩに戻してタイマ割込みを終える（ＳＴ３０）。その結果、割込み処理ルーチンからメイン処理の無限ループ処理（図５）に戻り、ステップＳＴ１２の処理が実行される。

続いて、図８（ｂ）に示す電源監視処理（ＳＴ２０）について念のため説明する。電源監視処理（ＳＴ２０）では、先ず、電源基板２０から供給される電圧降下信号を、入力ポート（不図示）を通して取得し（ＳＴ３１）、それが異常レベルでないか判定する（ＳＴ３２）。そして、異常レベルでない場合には、異常回数カウンタとバックアップフラグＢＦＬをゼロクリアして処理を終える（ＳＴ３３）。

一方、電圧降下信号が異常レベルである場合には、異常回数カウンタをインクリメント（＋１）して（ＳＴ３４）、計数結果が上限値ＭＡＸを超えていないかを判定する（ＳＴ３５）。これは、入力ポートからの取得データが、ノイズなどの影響でビット化けしている可能性があることを考慮したものであり、所定回数（例えば、上限値ＭＡＸ＝２）連続して異常レベルを維持する場合には、交流電源が現に遮断されたと判定する。

このように、本実施態様では、電源遮断時にも、直ぐには以降のバックアップ処理を開始せず、動作開始のタイミングが、ＭＡＸ×２ｍＳだけ遅れる。しかし、（１）電源降下信号は、直流電源電圧の降下ではなく、交流直流電圧の降下を検出すること、（２）直流電源電圧は、大容量のコンデンサによって交流電源の遮断後もしばらくは維持されること、（３）電源監視処理が高速度（２ｍＳ毎）で繰り返されること、（４）バックアップ処理が極めてシンプルであり、迅速に終わることから、実質的には何の弊害もない。

ところで、ステップＳＴ３５の判定の結果、異常回数カウンタの計数値が上限値ＭＡＸに一致した場合には、異常回数カウンタをゼロクリアした後（ＳＴ３６）、バックアップフラグＢＦＬに５ＡＨを設定する（ＳＴ３７）。次に、メインルーチンのステップＳＴ７の場合と、全く同じ演算を、全く同じ作業領域（ワークエリア）に対して実行し、その演算結果を記憶する（ＳＴ３８）。なお、実行される演算は、典型的には８ビット加算演算である。

そして、その後はワンチップマイコン２１ＡをＲＡＭアクセス禁止状態に設定すると共に（ＳＴ３９）、全ての出力ポートの出力データをクリアする（ＳＴ４０）。その結果、同種の電源監視処理を主制御部２１より遅れて開始する払出制御部２４に対して、不合理なデータが送信させることが防止される。以上のバックアップ処理が終われば、ＣＴＣに対する設定処理によって割込み信号ＩＮＴの生成を禁止すると共に、無限ループ処理を繰り返しつつ直流電源電圧が降下するのを待つ（ＳＴ４１）。なお、このタイミングでは、ＣＰＵは、もともと割込み禁止状態であるが（ＳＴ３０参照）、電源電圧の降下による誤動作の可能性を、可能な限り排除する趣旨から、本実施態様では、ＣＴＣからの割込み信号ＩＮＴの出力も禁止している。

以上、本発明の実施態様を具体的に説明したが、具体的な記載内容は何ら本発明を限定するものではなく、各種の改変が可能である。例えば、上記の説明では、大当り抽選用の乱数値ＲＮＤを、図６に示す乱数生成回路で生成したが、プログラム処理によって乱数値ＲＮＤを生成しても良い。この場合には、例えば、当り用カウンタＲＧの場合と同様に、タイマ割込み処理において、大当りカウンタを定期的に更新すれば良い。

また、図４及び図５に示す遊技盤中継基板２９では、補助抵抗ｒ’を内部接続したが、この補助抵抗を省略して、遊技盤中継基板２９の入力端子と出力端子とを基板内部で短絡させても良い。但し、この場合には、主制御基板２１の電流制限抵抗の抵抗値Ｒやコンデンサの容量値Ｃを変化させるのが好適である。

図１０は、このような実施形態を示す回路図である。図柄始動口１５の検出スイッチＳＷ７に対して、２つの経路を経由してＯＮ電流が流れるが、バッファ４１への入力電圧は、Ｖｄ×ｒ／（Ｒ＋ｒ）のＬレベルとなる（図１０（ａ））。一方、図１０（ｂ）の回路構成の場合には、ＯＮ状態の入賞スイッチ信号が、Ｖｄ×Ｒ／（ｒ＋Ｒ）のＨレベルとなる。したがって、図１０の実施態様でも、電流制限抵抗の抵抗値Ｒなどが変更されるだけであり、主制御基板の回路構成については、何も変更する必要はない。抵抗値２Ｒの制限抵抗は、実際には、抵抗値Ｒの抵抗素子を２つ直結して構成され、一方の抵抗素子が、がジャンパ線ＪＰによって短絡されている。そして、必要に応じてジャンパ線を切断することで抵抗値２Ｒの制限抵抗が実現される。

なお、ＯＮ電流値に許容範囲が広い検出スイッチＳＷｉを使用するか、及び／又は、電流制限抵抗の抵抗値Ｒを最適設計すれば、回路部品を全く変更することなく、図１０の回路構成を実現することができる。つまり、図柄始動口の個数が一個であるか二個であるかに拘わらず、全く同一の主制御基板２１を共通して使用することができる。

実施態様に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を詳細に図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 遊技盤中継基板の回路構成を示すブロック図である。 遊技盤中継基板の変形回路構成を示すブロック図である。 乱数生成回路の一例を示す回路図である。 主制御部のシステムリセット処理を説明するフローチャートである。 主制御部のタイマ割込み処理を説明するフローチャートである。 タイマ割込み処理の一部を更に詳細に説明するフローチャートである。 遊技盤中継基板の変形構成を例示したものである。 従来の乱数生成回路を示す回路図である。 検出スイッチの概要を説明する図面である。

符号の説明

ＳＷｉ 検出センサ
２９ 中継基板
２１ 主制御基板
４１ 入力回路

Claims (8)

1. 遊技盤上に配置された複数の検出センサが出力するスイッチ信号のうち、特定のスイッチ信号がＯＮ状態となると、乱数生成回路又は乱数生成処理で生成された乱数値に基づく抽選処理を実行して、遊技者に有利な利益状態を発生させる主制御部を有する遊技機であって、
   前記主制御部は、前記複数の検出センサに接続された中継基板と、前記中継基板を経由して前記検出センサのスイッチ信号を受ける主制御基板とに区分されて構成され、前記主制御基板は、遊技機の機種の相違による前記検出センサの個数の相違に拘わらず、同一構成の入力回路によって前記スイッチ信号を受けるよう構成され、
   前記中継基板における前記検出センサ側の入力端子は、前記検出センサの個数に対応する個数だけ設けられる一方、前記主制御基板側の出力端子は、前記検出センサの個数より多く設けられ、
   前記入力端子の一つが受けたスイッチ信号を、前記出力端子の複数に伝送するよう前記中継基板が内部構成されることで、
   前記入力回路は、開放状態となる入力信号ラインを発生させることなく、前記ＯＮ状態のスイッチ信号を、異なる入力信号ラインから重複して取得可能に構成されることを特徴とする弾球遊技機。
2. 前記検出センサが遊技球の通過を検出すると、前記検出センサには、抵抗値Ｒの制限抵抗で制限された信号電流が流れることで、前記制御基板においてスイッチ信号のＯＮ状態が把握される請求項１に記載の弾球遊技機。
3. 前記制限抵抗は、前記複数の検出センサに対応して、各々前記主制御基板に設けられている請求項２に記載の弾球遊技機。
4. 前記制限抵抗は、前記入力回路に接続される入力信号ラインと、前記主制御基板の直流電源との間に接続され、前記制限抵抗と前記入力信号ラインの接続点が、前記入力回路の入力端子に接続される請求項２又は３に記載の弾球遊技機。
5. 前記中継基板の入力端子の一つが受けたスイッチ信号は、直接、前記中継基板の２つの出力端子に共通して伝送されるよう前記中継基板が構成される請求項２〜４の何れかに記載の弾球遊技機。
6. 前記中継基板の入力端子の一つが受けたスイッチ信号は、前記抵抗値Ｒの１／２より十分小さい抵抗値を有する補助抵抗ｒ’を通して、前記中継基板の２つの出力端子に共通して伝送されるよう前記中継基板が構成される請求項２〜４の何れかに記載の弾球遊技機。
7. 同一の検出センサが出力したスイッチ信号であって、前記入力回路が出力する複数個のスイッチ信号が、全て同一論理レベルであることを条件に、主制御部における前記抽選処理が実行可能に構成された請求項１〜６の何れかに記載の弾球遊技機。
8. 前記抽選処理で使用される乱数値を生成する乱数生成回路を設け、
   前記乱数生成回路は、計数クロックを生成する発振回路と、前記計数クロックを受けて別々に計数動作を実行するＮ系統のカウンタと、前記Ｎ系統のカウンタの出力を別々に受ける一方、同一の検出センサが出力したスイッチ信号を、別々のＮ個の経路を経て受け、ＯＮ状態となった前記スイッチ信号に基づいて、その時のカウンタの計数値を保持するＮ系統のラッチ回路と、を有して構成されている請求項１〜７の何れかに記載の弾球遊技機。