JP4649469B2 - 遊技機 - Google Patents

Description

本発明は、弾球遊技機やスロットマシンなど、遊技動作に起因する抽選処理によって大当たり状態を発生させる遊技機に関し、特に、電子素子の異常や不正改造を直ちに検出できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な利益状態を発生させている。

但し、実際には、遊技球の入賞時に実行される大当り抽選処理によって、大当り状態か否かが予め決定されており、図柄表示部では、専ら遊技者を盛上げるために図柄変動動作を行っている。大当り抽選処理では、例えば、ハードウェア構成された乱数生成回路の出力値が、大当り判定用の乱数値ＲＮＤとして使用され、これを大当り当選値Ｈｉｔと比較することで大当り状態か否かが決定される。

乱数生成回路は、典型的には、図１４に示す通りであり、計数クロックΦを生成する発振回路７１と、計数クロックΦをカウントするカウンタ７２と、カウンタ７２の出力を一時的に保持するラッチ回路７３とで構成されている。この種の乱数生成回路では、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると、入賞スイッチ信号がＯＮ状態になるよう構成されており、この入賞スイッチ信号は、ラッチ回路７３の入力端子ＣＫと、ワンチップマイコン７０の入力ポートに供給されている。したがって、入賞スイッチ信号がＯＮ状態になると、その時のカウンタ７２の計数値がラッチ回路７３に一時保持されることになる。

一方、ワンチップマイコン７０は、入力ポートの出力に基づいて入賞スイッチ信号のＯＮ状態を把握し、その時にラッチ回路７３に保持されている計数値を乱数値ＲＮＤとして取得することになる。

ところで、乱数生成回路、特にカウンタ７２などに異常が生じると、当選確率が設計値からずれてしまい、遊技ホールか、又は遊技者に不利益を与えることになる。そこで、かかる事態を防止するため、例えば、特許文献１に記載の発明が提案されている。
特開２００５−１６８５６２号公報

この特許文献１に記載の発明では、今回取得したカウンタ値と前回取得したカウンタ値とを比較し、両者が一致する回数を監視している。そして、一致回数が異常に多い場合には遊技機に異常が発生していると判定している。

しかしながら、上記の発明では、例えば１６ビットのカウンタの特定のビットだけが故障して、そのビットだけは同一値を出力し続けるような場合には、この異常を全く検出できない。

また、そもそも、乱数生成回路は、違法行為者による違法改造のおそれも否定できないところ、上記の発明では、このような違法改造の事実を発見することもできない。

本発明は、上記の問題点に鑑みてなされたものであって、乱数生成回路の異常を早期に発見できるよう工夫した遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、遊技者に有利な遊技状態を発生させるか否かの抽選処理を、乱数生成回路の出力値に基づいて実行し、前記抽選結果に対応する遊技制御動作を実行するＣＰＵを有して構成された遊技機であって、前記乱数生成回路は、計数クロックを生成する発振回路と、前記計数クロックに基づいてカウンタ値を更新する計数回路と、ラッチ信号に基づいて前記計数回路のカウンタ値を一時保持するラッチ回路と、前記ＣＰＵから許可信号を受けることを条件に、前記計数クロックに基づいて前記ラッチ信号を生成して前記ラッチ回路に供給するか、或いは、電源投入から所定時間、動作許可状態に制御されて、その時に前記ＣＰＵから受ける前記ラッチ信号を前記ラッチ回路に供給する過渡動作回路と、を有して構成され、前記ＣＰＵの動作は、前記ＣＰＵのリセット時に実行が開始されて無限ループ処理で終わるメイン処理と、前記無限ループ処理を中断させて、一定時間毎に開始されて定常的な遊技制御動作を実行するタイマ割込み処理と、を有して構成され、前記メイン処理において、前記ＣＰＵがラッチ信号を出力するか、或いは、前記ＣＰＵが前記許可信号を出力する第一手段と、第一手段の動作に対応して前記ラッチ回路の出力を前記ＣＰＵが取得して、その取得値に基づいて、前記乱数生成回路の動作異常をチェックする第二手段と、を設けたことを特徴とする。

上記した本発明によれば、乱数生成回路の異常を、遊技機の電源投入の後、遊技動作の開始前に検出することができ、遊技者や遊技ホールに不利益を与えることがない。また、違法遊技を未然に防止することもできる。

以下、本発明の実施形態について詳細に説明する。図１は、本実施形態のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、左右２つの図柄始動口１５Ａ，１５Ｂと、単一の大入賞口１６と、左右４つの普通入賞口１７と、左右２つの通過口であるゲート１８とが配設されている。これらの入賞口及びゲート１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

液晶ディスプレイＤＩＳＰの下部には、７セグメントＬＥＤやドットマトリクスなどで構成される特別図柄表示部ＳＰａ，ＳＰｂが設けられている。特別図柄表示部は、左右の図柄始動口１５Ａ，１５Ｂに対応して２つ設けられており、各図柄始動口１５Ａ，１５Ｂに遊技球が入賞することを条件に実行される大当り抽選の抽選結果を明示するための表示部である。各特別図柄表示部ＳＰａ，ＳＰｂは、対応する図柄始動口１５Ａ，１５Ｂに遊技球が入賞すると、表示内容の変動動作を開始し、その後、大当り状態か否かの抽選結果を表示して停止するようになっている。図示のように、特別図柄表示部ＳＰａ，ＳＰｂが７セグメントＬＥＤで構成されている場合、大当り状態であれば特別図柄（例えば「１」〜「９」）の何れかを表示し、ハズレ状態あれば「−」を表示する。

特別図柄表示部ＳＰａ，ＳＰｂの下部には、それぞれ４個のＬＥＤランプで構成された２つの抽選保留数表示部１４Ａ，１４Ｂが、図柄始動口１５Ａ，１５Ｂに対応して設けられている。抽選保留数表示部１４Ａ，１４Ｂは、特別図柄表示部ＳＰａ，ＳＰｂの変動動作中に、図柄始動口１５Ａ，１５Ｂに更に遊技球が入賞したことを示しており、４個を限度に遊技球の入賞が記憶され、その後の大当り抽選処理が保留状態となる。

本実施形態の場合、液晶ディスプレイＤＩＳＰは、特別図柄表示部として機能するのではなく、演出図柄を変動表示する演出図柄表示部として機能している。そして、特別図柄表示部ＳＰａ又は特別図柄表示部ＳＰｂと同期した演出動作を実行している。具体的には、大当り状態に係わる演出図柄（簡易的には、特別図柄と同じ「１」〜「９」）を変動表示すると共に、背景画像や各種のキャラクタなどをアニメーション的に表示している。

液晶ディスプレイＤＩＳＰの右上部には、普通図柄表示部１９が設けられている。普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、表示される普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。なお、普通図柄の変動動作中に、遊技球がゲート１８を通過した場合には、４個を上限として変動動作の開始が保留される。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部ＳＰａ，ＳＰｂと演出図柄表示部ＤＩＳＰの停止図柄が「７」及び「７・７・７」などの特別図柄のとき、「大当り」と称される特別遊技が開始され、開閉板１６０が開放されるようになっている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部の変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。

図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する液晶制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施形態では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インターフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インターフェイス基板２７を経由して、液晶制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板２８を経由して、払出制御基板２４に伝送される。

これら主制御基板２１、演出制御基板２２、液晶制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、液晶制御部２３、及び払出制御部２４と言うことがある。なお、演出制御部２２、液晶制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。

ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新た盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３２とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、液晶制御基板２３が、液晶ディスプレイＤＩＳＰやその他の回路基板と共に固定されている。

そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。接続コネクタＣ１〜Ｃ４は、この実施形態では、遊技盤５の背面視左下に集中配置されている。そして、ガラス扉６を開放した状態で、前枠３の表側から、遊技盤５の左端を前枠３に係止して回転支点を確保し、確保した回転支点を中心に遊技盤５を回転させることで、前枠３の内側に遊技盤５を嵌合させる。なお、遊技盤５を嵌合させると、全ての接続コネクタＣ１〜Ｃ４が接続状態となり、それだけで枠側部材ＧＭ１と盤側部材ＧＭ２の接続が完了し、パチンコ機ＧＭが動作可能な状態となる。

図３に示す通り、電源基板２０は、接続コネクタＣ２を通して、主基板中継基板２８に接続され、接続コネクタＣ３を通して、電源中継基板３０に接続されている。そして、主基板中継基板２８は、電源基板２０から受けたシステムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号、バックアップ電源、ＤＣ１２Ｖ、ＤＣ３２Ｖを、そのまま主制御部２１に出力している。同様に、電源中継基板３０も、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インターフェイス基板２７に出力している。なお、演出インターフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２と液晶制御部２３に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の、システムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号、バックアップ電源を、その他の電源電圧と共に直接的に受けている。

ここで、電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって各制御部２１〜２４のワンチップマイコンその他のＩＣ素子が電源リセットされるようになっている。

主制御部２１及び払出制御部２４が、電源基板２０から受けるＲＡＭクリア信号ＤＥＬは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷ（図４の右下部参照）のＯＮ／ＯＦＦ状態に対応した値を有している。初期化スイッチＳＷをＯＮ操作すると、ＲＡＭクリア信号ＤＥＬがＬレベルとなり、初期化スイッチＳＷから手を離すと、ＲＡＭクリア信号ＤＥＬがＨレベルに戻る。

主制御部２１及び払出制御部２４が、電源基板２０から受ける電圧降下信号は、交流電源２４Ｖが降下し始めたことを示す信号であり、この電圧降下信号を受けることによって、各制御部２１、２４では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源は、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

一方、演出制御部２２と液晶制御部２３には、上記した電源バックアップ機能が設けられていない。しかし、先に説明した通り、演出制御部２２と液晶制御部２３には、電源中継基板３０と演出インターフェイス基板２７を経由して、システムリセット信号ＳＹＳが共通して供給されており、他の制御部２１，２４と、ほぼ同期したタイミングで電源リセット動作が実現される。

図示の通り、主制御部２１は、主基板中継基板２８を経由して、払出制御部２５に制御コマンドＣＭＤ”を送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。

また、主制御部２１は、遊技盤中継基板２９を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、スイッチ信号には、図柄始動口１５Ａ，１５Ｂから主制御部２１に伝送される二系統の入賞スイッチ信号ＳＷａ，ＳＷｂが含まれる（図５（ａ）参照）。

図４は、主制御部２１の回路構成のうち、特に、乱数生成回路を示す回路図である。乱数生成回路は、図柄始動口１５Ａ，１５Ｂへの遊技球の入賞時に実行される大当り抽選処理で使用される乱数値ＲＮＤに密接に関連しており、遊技盤中継基板２９から受ける二系統の入賞スイッチ信号ＳＷａ，ＳＷｂに基づいて乱数値ＲＮＤを生成している。

図示の通り、乱数生成回路は、入力ポートＩＮ及び出力ポートＯＵＴを内蔵するワンチップマイコン２１Ａと、計数クロックΦを生成する発振回路４０と、図柄始動口１５Ａ，１５Ｂから二系統の入賞スイッチ信号ＳＷａ，ＳＷｂを受けるバッファＢＵＦと、ワンチップマイコン２１Ａが出力する検査パルスＴＳａ，ＴＳｂとバッファＢＵＦが出力する入賞スイッチ信号ＳＷａ，ＳＷｂとを受けるＯＲゲート群４１と、ＯＲゲート群４１の出力信号ＳＧａ，ＳＧｂを一時保持する入賞ラッチ回路４２と、計数クロックΦをカウントする２系列の計数回路４３と、計数回路４３の計数動作の異常を検出する異常検出回路４４と、電源基板２０から受けるＲＡＭクリア信号ＤＥＬを保持する信号ラッチ回路４５と、を中心に構成されている。

ＯＲゲート群４１に供給される入賞スイッチ信号ＳＷａ，ＳＷｂは、ワンチップマイコン２１Ａの入力ポートＩＮにも供給されており、ＣＰＵコアは、定期的なスイッチ入力処理によって、図柄始動口１５Ａ，１５Ｂのスイッチ信号のＯＮ状態を重複して把握するようになっている。そして、入賞スイッチ信号ＳＷａ，ＳＷｂのＯＮ状態を把握したＣＰＵコアは、計数回路４３の１６ビットデータを取得して、大当り抽選用の乱数値ＲＮＤとする。なお、１６ビットデータは、ＣＰＵコアの処理能力に対応して８ビット毎に取得される。

発振回路４０は、２５ＭＨｚ程度の高周波パルスを発振する水晶発振回路ＯＳＣと、トグル型に配線されたＤ型フリップフロップＦＦ１とで構成されている。そして、水晶発振回路ＯＳＣの出力信号がＤ型フリップフロップＦＦ１のクロック端子ＣＬＫに供給されることで、発振周波数が二分周されて、１２．５ＭＨｚ程度の周波数の計数クロックΦとなる。

入賞ラッチ回路４２は、２つのＤ型フリップフロップＦＦ２，ＦＦ３で構成されている。そして、各フリップフロップＦＦ２，ＦＦ３のＤ入力端子には、ＯＲゲート群を通過した出力信号ＳＧａ，ＳＧｂがそれぞれ供給されている。一方、各フリップフロップＦＦ２，ＦＦ３のクロック端子ＣＬＫには、反転計数クロックΦ’が供給されている。そのため、反転計数クロックΦ’の信号エッジにおけるＤ入力端子の値（つまり、出力信号ＳＧａ，ＳＧｂのレベル値）が、反転計数クロックΦ’に同期して、各フリップフロップＦＦ２，ＦＦ３に取得される。

計数回路４３は、２系統の１６ビットカウンタＣＴａ，ＣＴｂと、カウンタＣＴａ，ＣＴｂの出力を受ける各１６ビット長の２つのラッチ（計数値保持回路）Ｒａ，Ｒｂと、前記ラッチＲａ，Ｒｂの出力のうち、制御信号ＣＴＬで選択された８ビットデータを出力する出力レジスタＲｏと、を中心に構成されている。１６ビットカウンタＣＴａ，ＣＴｂは、共にリップルカウンタ形式の二進カウンタである。なお、１６ビットカウンタＣＴａの桁上り信号ＣＹａは、検知パルスＰＬとして出力される。

第一ラッチＲａと第二ラッチＲｂには、フリップフロップＦＦ２，ＦＦ３のＱ出力信号であるラッチクロックＲＣＫが供給されている。そして、ラッチクロックＲＣＫのエッジに同期して、その時のカウンタＣＴａ，ＣＴｂの計数値が、１６ビット長のラッチＲａ，Ｒｂに取得され、次のラッチクロックＲＣＫを受けるまでその値が保持される。

出力レジスタＲｏは、ワンチップマイコン２１Ａが出力する制御信号ＣＴＬに基づいて動作している。制御信号ＣＴＬは、出力切替用の４ビットデータであり、第一ラッチＲａの上位８ビット、第一ラッチＲａの下位８ビット、第二ラッチＲｂの上位８ビット、第二ラッチＲｂの下位８ビットの何れかが選択されて、ワンチップマイコン２１Ａのデータバスに出力される。なお、出力レジスタＲｏの出力は、Ｈレベル、Ｌレベル、及びハイ・インピーダンスの３ステイトの何れかである。

異常検出回路４４は、トグル型に配線されたＤ型フリップフロップＦＦ４と、ウォッチドッグ回路４６とで構成されている。Ｄ型フリップフロップＦＦ４のクロック端子ＣＬＫには、計数回路４３が出力する検知パルスＰＬが供給されている。そのため、Ｄ型フリップフロップＦＦ４のＱ出力端子からは、検知パルスＰＬを二分周した出力パルスが出力される。

この実施形態では、ウォッチドッグ回路４６として、専用ＩＣであるＴＡ８０３０Ｓ（ＴＯＳＨＩＢＡ）が使用されている。このウォッチドッグ回路４６では、クリア端子ＷＤに受けるクリアパルスが途絶えると、抵抗Ｒ１とコンデンサＣ１を構成要素とする発振回路が自走状態となり、出力端子ＲＳＴ１からパルス信号が出力される。但し、クリア端子ＷＤに定期的なクリアパルスが供給されている状態では、出力端子ＲＳＴ１はＨレベルを維持する。

図示の通り、ウォッチドッグ回路４６のクリア端子ＷＤには、二分周された検知パルスＰＬが、微分コンデンサＣ３を経由して供給されている。したがって、カウンタＣＴａが定期的に桁上がり信号ＣＹａを出力している正常状態では、検知パルスＰＬがクリアパルスとして機能するので、ウォッチドッグＩＣ４６の出力端子ＲＳＴ１がＨレベルを維持する。一方、カウンタＣＴａが計数動作を停止すると、クリアパルス（検知パルスＰＬ）が途絶えるので、自走状態のウォッチドッグＩＣ４６の出力端子ＲＳＴ１からパルス信号（異常検出信号ＡＢＮ）が出力される。

この異常検出信号ＡＢＮは、２つのＮＯＴゲートＧ３，Ｇ４による波形整形回路を経由して、ワンチップマイコン２１Ａの入力ポートＩＮに供給されている。したがって、ワンチップマイコン２１Ａでは、異常検出信号ＡＢＮのレベルを定期的に判定することで、乱数生成回路の異常を把握することができる。乱数生成回路のカウンタＣＴａ，ＣＴｂの出力値は、大当り抽選処理の乱数値ＲＮＤとして使用されるので、設計通りに高速で更新されることが極めて重要であり、異常検出回路４４の意義は大きい。

信号ラッチ回路４５は、Ｄ入力端子がＨレベルに固定されたＤ型フリップフロップＦＦ５を中心に構成されている。そして、Ｄ型フリップフロップＦＦ５のＱバー出力は、ワンチップマイコン２１Ａの入力ポートＩＮに供給されている。また、クロック端子ＣＬＫは、抵抗Ｒ４でプルアップされると共に、電源基板２０からのＲＡＭクリア信号ＤＥＬを受けている。このフリップフロップＦＦ５では、クロック端子ＣＬＫに供給されるＲＡＭクリア信号ＤＥＬの立ち上がりエッジに同期して、Ｄ入力端子のＨレベルデータがＱ出力端子に保持される。

ＲＡＭクリア信号ＤＥＬは、係員が初期化スイッチＳＷを押圧操作するとＬレベルとなり、手を離すとＨレベルとなる。したがって、係員が初期化スイッチＳＷから手を離したタイミングに合わせて、入力ポートＩＮにＬレベルの信号が供給されることになり、ワンチップマイコン２１Ａは、入力ポートＩＮをアクセスすることで、係員による初期化スイッチＳＷのＯＮ操作を把握できることになる。

Ｄ型フリップフロップＦＦ５のクリア端子ＣＬＲは、ワンチップマイコン２１Ａの出力ポートＯＵＴに接続されている。また、Ｄ型フリップフロップＦＦ５のクリア端子ＣＬＲは、コンデンサＣ２及び抵抗Ｒ２を通してアースされ、抵抗Ｒ３を通して電源電圧を受けている。ここで、コンデンサＣ２と抵抗Ｒ２，Ｒ３とで電源リセット回路を構成しており、遊技機の電源投入によって、Ｄ型フリップフロップＦＦ５は、自動的にリセット状態とされる。この結果、Ｄ型フリップフロップＦＦ５のＱバー出力はＨレベルとなり、係員が初期化スイッチＳＷをＯＮ操作しない限り、このＨレベルが維持される。

一方、係員が初期化スイッチＳＷをＯＮ操作すると、Ｄ型フリップフロップＦＦ５のＱバー出力が、ＨレベルからＬレベルに変化して、この状態が維持される。そこで、必要時には、ワンチップマイコン２１Ａの出力ポートＯＵＴからＬレベルのパルス信号を出力することで、Ｄ型フリップフロップＦＦ５を初期状態に復帰させるようにしている。

このように、本実施形態では、ＲＡＭクリア信号ＤＥＬを一時保持するフリップフロップＦＦ５を特に設けている。そのため、遊技機の電源投入後、仮に、ワンチップマイコン２１Ａが、ＲＡＭクリア信号ＤＥＬをチェックするまでの経過時間が長くても、初期化スイッチＳＷのＯＮ操作を見逃すおそれがない。また、係員による初期化スイッチＳＷのＯＮ操作が不適切で、スイッチから手を離すのが早くても、確実にＲＡＭクリア信号ＤＥＬを取得することができる。

また、フリップフロップＦＦ５に関連して、電源リセット回路を設けているのは、フリップフロップＦＦ５を、素早く電源リセットするためである。したがって、係員が初期化スイッチＳＷから素早く手を離したような場合にも、フリップフロップＦＦ５は、正しくＲＡＭクリア信号ＤＥＬを取得することができる。一方、その他のフリップフロップＦＦ１〜ＦＦ４と計数回路４３については、電源リセット信号（システムリセット信号）ＳＹＳに同期して一斉にリセット状態となる。

なお、フリップフロップＦＦ５についても、電源基板２０からの電源リセット信号ＳＹＳによってリセットしても良いが、この場合には、電源リセット信号ＳＹＳの立ち上がりタイミングより先に、ＲＡＭクリア信号ＤＥＬがＨレベルに復帰すると、ＯＮ操作を読み落としてしまう。

図５（ａ）は、バッファＢＵＦと、ＯＲゲート群４１と、出力ポートＯＵＴと、入力ポートＩＮとの接続関係を詳細に図示したものである。出力ポートＯＵＴは、検査パルスＴＳａ，ＴＳｂを出力するが、ここでは、出力ポートＯＵＴのｂｉｔ０から検査パルスＴＳａを出力し、出力ポートＯＵＴのｂｉｔ１から検査パルスＴＳｂを出力している。

バッファＢＵＦは、２つの近接スイッチＳＷ１，ＳＷ２からのセンサ出力を、ＴＴＬ(Transistor transistor logic)レベルの信号ＳＷａ，ＳＷｂに変換するインターフェイス回路である。したがって、このＩＣには、近接スイッチＳＷ１，ＳＷ２用の＋１２Ｖと、入賞スイッチ信号ＳＷａ，ＳＷｂ用の＋５Ｖと、が供給されている。

近接スイッチは、高周波発振回路と検出コイルとを内蔵して構成され、遊技球が検出コイルを通過すると、そのときのインピーダンス変化に基づいてＯＮ信号を出力するよう構成されている（図５（ｂ）参照）。そして、ＯＮ信号を受けたバッファＢＵＦは、ＴＴＬレベルの入賞スイッチ信号ＳＷａ，ＳＷｂを出力する。

ＯＲゲート群は、２つのＯＲゲートＧ５，Ｇ６で構成されている。ＯＲゲートＧ５には、入賞スイッチ信号ＳＷａと検査パルスＴＳａとが供給され、論理ＯＲされた出力信号ＳＧａが出力される。一方、ＯＲゲートＧ６には、入賞スイッチ信号ＳＷｂと、検査パルスＴＳｂとが供給され、論理ＯＲされた出力信号ＳＧａが出力される。

続いて、遊技動作を統括的に制御する主制御部２１のプログラムの概要を説明する。図６〜図８は、主制御部２１の制御プログラムを示すフローチャートである。主制御部２１の制御プログラムは、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理（図６）と、所定時間毎（２ｍＳ）に起動されるマスク可能なタイマ割込み処理（図８（ａ））とで構成されている。なお、これらの処理を実現するワンチップマイコン２１Ａには、Ｚ８０ＣＰＵ（Ｚｉｌｏｇ社）相当品が内蔵されている。また、ワンチップマイコン２１Ａには、ウォッチドッグタイマも内蔵されており、これに対する定期的なクリア処理が途絶えるとＣＰＵが強制的にリセットされるよう構成されている。

以下、図６を参照しつつ、システムリセット処理プログラム（メイン処理）について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチＳＷがＯＦＦ状態で電源がＯＮ状態になる場合と、遊技ホールの開店時のように、初期化スイッチＳＷがＯＮ操作されて電源がＯＮ状態になる場合とがある。なお、制御プログラムが暴走したことにより、ウォッチドッグタイマが起動してＣＰＵが強制的にリセットされる場合もある。

何れの場合でも、Ｚ８０ＣＰＵは、最初に自らを割込み禁止状態に設定すると共に（ＳＴ１）、割込みモード２に設定する（ＳＴ２）。また、ＣＰＵ内部のスタックポインタＳＰの値を、スタック領域の最終アドレスに初期設定すると共に（ＳＴ３）、ワンチップマイコンの各部を含めて内部レジスタの値を初期設定する（ＳＴ４）。

次に、図４に示す乱数生成回路が正常に動作しているか否かを検査する（ＳＴ５）。具体的には、図５（ｂ）に示すタイムチャートの通りであり、繰り返し検査パルスＴＳａ，ＴＳｂを出力して乱数生成回路が正常に動作しているかを判定する。

この動作を実現するプログラム処理は、図７に示す通りであり、先ず、当選回数をカウントする変数ＣＮＴと、検査回数をカウントする変数ＮＵＭと、異常時にセットされる異常フラグＦＧとを０に初期設定する（ＳＴ５０）。なお、変数ＣＮＴ，ＮＵＭは、１６ビット長のカウンタとして機能する。

以上の処理設定が終われば、先ず、出力ポートＯＵＴのｂｉｔ０にＨレベルの信号を出力する（ＳＴ５１）。このことによって、検査パルスＴＳａが立ち上がり、その瞬間のカウンタＣＴａの値が第一ラッチＲａに保持される。次に、計数回路４３に出力切替信号ＣＴＬを出力して、出力レジスタＲＯから第一ラッチＲａの値を取得して記憶する（ＳＴ５２）。なお、記憶された値は、カウンタＣＴａのカウント値であるので、続いて、出力ポートＯＵＴのｂｉｔ０からＬレベルの信号を出力して、検査パルスＴＳａをＬレベルに立ち下げる（ＳＴ５３）。

そして、ステップＳＴ５２の処理で記憶したカウンタＣＴａのカウント値が当選状態であるかを判定する（ＳＴ５４）。この実施形態では、カウンタＣＴａ，ＣＴｂの循環範囲が０〜６５５３５であるので、当選状態となる数値範囲を、例えば１０００１〜１０２１０とする。したがって、ステップＳＴ５４では、取得したカウンタＣＴａのカウント値が、１０００１〜１０２１０の当選範囲に含まれるか否かを判定することになる。そして、当選状態であれば、変数ＣＮＴをインクリメントし（ＳＴ５５）、外れ状態であれば、ステップＳＴ５５の処理をスキップする。

続いて、今度は、出力ポートＯＵＴのｂｉｔ１からＨレベルの信号を出力して（ＳＴ５６）、検査パルスＴＳｂが立ち上げ、その瞬間のカウンタＣＴｂの値を第二ラッチＲｂに保持させる。次に、計数回路４３に出力切替信号ＣＴＬを出力して、出力レジスタＲＯから第二ラッチＲｂの値であるカウンタＣＴｂのカウント値を取得して記憶する（ＳＴ５７）。また、出力ポートＯＵＴのｂｉｔ１からＬレベルの信号を出力して、検査パルスＴＳｂをＬレベルに立ち下げる（ＳＴ５８）。

そして、ステップＳＴ５７の処理で記憶したカウンタＣＴｂのカウント値が、１０００１〜１０２１０の当選範囲に含まれるか否かを判定する（ＳＴ５９）。そして、当選状態であれば、変数ＣＮＴをインクリメントし（ＳＴ６０）、外れ状態であれば、ステップＳＴ６０の処理をスキップする。

以上の処理の結果、２つのカウンタＣＴａ，ＣＴｂについて、一回の検査処理が終わったので、変数ＮＵＭをインクリメントする（ＳＴ６１）。そして、１６ビット長の変数ＮＵＭがオーバーフローして０に戻ったか否かが判定され（ＳＴ６２）、ＮＵＭ≠０であれば、ステップＳＴ５０〜ＳＴ６１の処理を繰り返す。

このような処理を繰り返していると、やがて、ＮＵＭ＝０となるので、そのときには、当選回数を示す変数ＣＮＴの値が正常値であるか否かを判定する（ＳＴ６３）。変数ＣＮＴは、６５５３６×２回の検査動作の結果、カウンタＣＴａ，ＣＴｂが当選範囲に含まれた回数を意味する。したがって、変数ＣＮＴの値から算出される当選率ＣＮＴ／６５５３６は、本来、当選率の設定値１／３１２に近い筈である。そこで、例えば５０％の余裕をみて、変数ＣＮＴの値が（１０５〜３１５）×２の数値範囲内に含まれている場合には正常とみなし、この数値範囲を超える場合には異常と判定して異常フラグＦＧを１に設定する（ＳＴ６４）。

以上のようにして、ステップＳＴ５の処理が完了する。そして、異常フラグＦＧの値が１であれば、遊技動作を開始することなく異常報知処理を実行する（図６のＳＴ７）。したがって、乱数生成回路が異常であるにも拘らず遊技動作が開始されるおそれはない。また、万一、乱数生成回路に関連する違法改造されていても、違法遊技を成功させることもできない。

続いて、入力ポートＩＮからＲＡＭクリア信号ＤＥＬを取得する（ＳＴ８）。先に説明した通り、ＲＡＭクリア信号ＤＥＬとは、ワンチップマイコン２１Ａの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。そして、本実施形態では、信号ラッチ回路４５を設けて、フリップフロップＦＦ５にＲＡＭクリア信号ＤＥＬをラッチしているので、ステップＳＴ５の判定処理が如何に長引いても、ＲＡＭクリア信号ＤＥＬを読み落とすことはない。

次に、出力ポートＯＵＴから信号ラッチ回路４５に対して、クリア信号を出力して、ラッチしたＲＡＭクリア信号ＤＥＬをＨレベルに戻す（ＳＴ９）。但し、このステップＳＴ９の消去処理は必ずしも必須ではなく、省略しても良い。ここで、ステップＳＴ９の消去処理を省略した場合には、電源投入直後の初期化スイッチＳＷの操作に応答してラッチされたＲＡＭクリア信号ＤＥＬは、Ｌレベルを維持することになり、このことによる弊害が懸念されるところである。

しかし、ワンチップマイコン内部のウォッチドッグタイマ回路が機能して、遊技動作中に、図６のシステムリセット処理が再実行されるような場合でも、入力ポートＩＮが受けるＲＡＭクリア信号ＤＥＬのレベルに拘らず、次のステップＳＴ１１やＳＴ１３の判定を経て、必ず、ＲＡＭクリア処理（ＳＴ１４）が実行されるので、何の弊害も生じない。なお、停電などによる遊技動作の中断後は、フリップフロップＦＦ５の電源リセット回路が機能して、入力ポートＩＮが受けるＲＡＭクリア信号ＤＥＬは、自動的にＨレベルとなる。

何れにしても、次に、ステップＳＴ８で取得したＲＡＭクリア信号のレベルが判定される（ＳＴ１０）。ここでは、ＲＡＭクリア信号がＯＮ状態（Ｌレベル）であったと仮定すると、ステップＳＴ１０の判定に続いて、内蔵ＲＡＭの全領域がゼロクリアされる（ＳＴ１４）。したがって、図８（ｂ）のステップＳＴ３７の処理でセットされたバックアップフラグＢＦＬの値は、他のチェックサム値などと共にゼロとなる。

次に、ＲＡＭ領域がゼロクリアされたことを報知するための電源投入コマンドが出力され（ＳＴ１５）、タイマ割込み動作（図８（ａ））を起動する割込み信号ＩＮＴを出力するＣＴＣ(Z80 counter timer circuit)を初期設定する（ＳＴ１６）。そして、ＣＰＵを割込み禁止状態にセットした状態で（ＳＴ１７）、各種のカウンタついて更新処理を実行し（ＳＴ１８）、その後、ＣＰＵを割込み許可状態に戻してステップＳＴ１７に戻る。なお、ステップＳＴ１８で更新されるカウンタには、外れ図柄用カウンタが含まれているが、この外れ図柄用カウンタは、図８（ａ）の特別図柄処理（ＳＴ２７）における大当り抽選処理の結果が外れ状態となった場合に、どのような態様の外れゲームを演出するかを決定するためのカウンタである。

さて、ステップＳＴ１０の判定処理に戻って説明すると、ステップＳＴ９の処理を設けた場合、ＣＰＵがウォッチドッグタイマによって強制的にリセットされた場合や、停電状態からの復旧時には、ＲＡＭクリア信号はＯＦＦ状態（Ｈレベル）である。そして、このような場合には、ステップＳＴ１０の判定に続いて、バックアップフラグＢＦＬの内容が判定される（ＳＴ１１）。バックアップフラグＢＦＬとは、図８（ｂ）の電源監視処理の動作が実行されたことを示すデータであり、この実施形態では、電源遮断時のステップＳＴ３７の処理でバックアップフラグＢＦＬが５ＡＨとされ、電源復帰後のステップＳＴ３３の処理でゼロクリアされる。

電源投入時や、停電状態からの復旧時である場合には、バックアップフラグＢＦＬの内容が５ＡＨの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるＣＰＵリセット動作が生じたような場合には、バックアップフラグＢＦＬ＝００Ｈである。したがって、ＢＦＬ≠５ＡＨ（通常はＢＦＬ＝００Ｈ）となる場合には、ステップＳＴ１１からステップＳＴ１４の処理に移行させて遊技機の動作を初期状態に戻す。

一方、バックアップフラグＢＦＬ＝５ＡＨであれば、チェックサム値を算出するためのチェックサム演算を実行する（ＳＴ１２）。ここで、チェックサム演算とは、内蔵ＲＡＭのワーク領域を対象とする８ビット加算演算である。なお、チェックサム演算の対象領域に、ステップＳＴ５〜ＳＴ８の処理で使用されるワーク領域が含まれないのは当然である。そして、チェックサム値が算出されたら、この演算結果を、ＲＡＭのＳＵＭ番地の記憶値と比較をする（ＳＴ１３）。

ＳＵＭ番地には、電圧降下時に実行される電源監視処理（図８（ｂ））において、同じチェックサム演算によるチェックサム値が記憶されている（ＳＴ３８）。そして、記憶された演算結果は、内蔵ＲＡＭの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップＳＴ１３の判定によって両者が一致する筈である。

しかし、電源降下時にチェックサム演算（ＳＴ３８）の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算（ＳＴ１２）の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップＳＴ１３の判定結果は不一致となる。判定結果の不一致によりデータ破損が検出された場合には、ステップＳＴ１４の処理に移行させてＲＡＭクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップＳＴ１３の判定において、チェックサム演算（ＳＴ１２）によるチェックサム値と、ＳＵＭ番地の記憶値とが一致する場合には、ステップＳＴ１６の処理に移行する。

続いて、上記したメイン処理を中断させて、２ｍＳ毎に開始されるタイマ割込み処理プログラム（図８（ａ））を説明する。タイマ割込みが生じると、ＣＰＵのレジスタを保存することなく、直ちに電源監視処理が実行される（ＳＴ２０）。これは、タイマ割込み処理が起動されるタイミングが、ステップＳＴ１９の直後に固定されているためである。

電源監視処理（ＳＴ２０）では、電源基板２０から供給されている電圧降下信号のレベルを判定するが、具体的な処理内容については後述する。電源監視処理（ＳＴ２０）が終わると、普通図柄処理（ＳＴ２６）における抽選動作で使用される当り用カウンタＲＧの値が更新される（ＳＴ２１）。なお、特別図柄処理（ＳＴ２７）における抽選動作で使用される大当り判定用の乱数値ＲＮＤについては、図４の乱数生成回路で生成されるので、ステップＳＴ２１の処理で更新されることはない。

当り乱数更新処理（ＳＴ２１）が終わると、各遊技動作の時間を管理しているタイマについて、タイマ減算処理が行なわれる（ＳＴ２２）。ここで減算されるタイマは、主として、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。

続いて、図柄始動口１５Ａ，１５Ｂや大入賞口１６の入賞検出スイッチを含む各種スイッチ類のＯＮ／ＯＦＦ信号が入力され、ワーク領域にＯＮ／ＯＦＦ信号が記憶される（ＳＴ２３）。なお、図柄始動口１５Ａ，１５Ｂから２つの経路を経て供給される入賞スイッチ信号ＳＷａ、ＳＷｂは、入力ポートＩＮを経由して取得され、入賞スイッチ信号ＳＷａ，ＳＷｂの立ち上がりエッジが検出されるとワーク領域にＯＮ信号が記憶される。

スイッチ入力処理（ＳＴ２３）が終われば、次に、エラー管理処理が行われる（ＳＴ２４）。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。また、このエラー管理処理（ＳＴ２４）では、異常検出信号ＡＢＮのレベルも判定され、もし計数回路４３の動作に異常が認められたら報知処理を含むエラー処理が起動される。本実施形態では、大当り判定用の乱数値ＲＮＤが計数回路４３で生成されるので、カウンタＣＴａの動作が停止したような場合には、遊技動作中であっても、直ちに適切な対応が採れるよう、２ｍＳ毎に、異常検出信号ＡＢＮのレベルを判定している（ＳＴ２４）。

次に、払出制御部２４から受けた賞球計数信号に基づく管理処理を実行した後（ＳＴ２５）、普通図柄処理を行う（ＳＴ２６）。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップＳＴ３３のスイッチ入力結果によって遊技球がゲートを通過していると判定された場合に、乱数更新処理（ＳＴ２１）で更新された当り用カウンタＲＧを、当り当選値と対比して行われる。そして、対比結果が当選状態であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。

続いて、特別図柄処理を行う（ＳＴ２７）。特別図柄処理とは、大入賞口１６など特別電動役物を作動させるか否かの判定である。先ず、ステップＳＴ２３のスイッチ入力処理によって遊技球が図柄始動口１５Ａ，１５Ｂを通過しているか否かを判定される。そして、入賞状態であると判定された場合には、図４の計数回路４３から、入賞状態に対応する入賞スイッチ信号（ＳＷａ又はＳｗｂ）に関する１６ビット長データを取得する。具体的には、出力切替信号ＣＴＬを切り換えつつ、１６ビットラッチ（Ｒａ又はＲｂ）の上位８ビットデータを取得し、続いて、１６ビットラッチ（Ｒａ又はＲｂ）の下位８ビットデータを取得する。

そして、取得した１６ビット長データに基づいて、大当り抽選処理を実行する。そして、抽選結果が当選状態であれば大当り中の動作モードに変更する。また、大当り中となれば、大入賞口など種特別電動役物の作動に向けた処理を行う。

このような特別図柄処理（ＳＴ２７）の後、主制御部２１で管理するＬＥＤについて点灯動作を進行させると共に（ＳＴ２８）、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後（ＳＴ２９）、ＣＰＵを割込み許可状態ＥＩに戻してタイマ割込みを終える（ＳＴ３０）。その結果、割込み処理ルーチンからメイン処理の無限ループ処理（図６）に戻り、ステップＳＴ１７の処理が実行される。

続いて、図８（ｂ）に示す電源監視処理（ＳＴ２０）について念のため説明する。電源監視処理（ＳＴ２０）では、先ず、電源基板２０から供給される電圧降下信号を、入力ポート（不図示）を通して取得し（ＳＴ３１）、それが異常レベルでないか判定する（ＳＴ３２）。そして、異常レベルでない場合には、異常回数カウンタとバックアップフラグＢＦＬをゼロクリアして処理を終える（ＳＴ３３）。

一方、電圧降下信号が異常レベルである場合には、異常回数カウンタをインクリメント（＋１）して（ＳＴ３４）、計数結果が上限値ＭＡＸを超えていないかを判定する（ＳＴ３５）。これは、入力ポートからの取得データが、ノイズなどの影響でビット化けしている可能性があることを考慮したものであり、所定回数（例えば、上限値ＭＡＸ＝２）連続して異常レベルを維持する場合には、交流電源が現に遮断されたと判定する。

このように、本実施形態では、電源遮断時にも、直ぐには以降のバックアップ処理を開始せず、動作開始のタイミングが、ＭＡＸ×２ｍＳだけ遅れる。しかし、（１）電源降下信号は、直流電源電圧の降下ではなく、交流直流電圧の降下を検出すること、（２）直流電源電圧は、大容量のコンデンサによって交流電源の遮断後もしばらくは維持されること、（３）電源監視処理が高速度（２ｍＳ毎）で繰り返されること、（４）バックアップ処理が極めてシンプルであり、迅速に終わることから、実質的には何の弊害もない。

ところで、ステップＳＴ３５の判定の結果、異常回数カウンタの計数値が上限値ＭＡＸに一致した場合には、異常回数カウンタをゼロクリアした後（ＳＴ３６）、バックアップフラグＢＦＬに５ＡＨを設定する（ＳＴ３７）。次に、メインルーチンのステップＳＴ７の場合と、全く同じ演算を、全く同じ作業領域（ワークエリア）に対して実行し、その演算結果を記憶する（ＳＴ３８）。なお、実行される演算は、典型的には８ビット加算演算である。

そして、その後はワンチップマイコン２１ＡをＲＡＭアクセス禁止状態に設定すると共に（ＳＴ３９）、全ての出力ポートの出力データをクリアする（ＳＴ４０）。その結果、同種の電源監視処理を主制御部２１より遅れて開始する払出制御部２４に対して、不合理なデータが送信させることが防止される。以上のバックアップ処理が終われば、ＣＴＣに対する設定処理によって割込み信号ＩＮＴの生成を禁止すると共に、無限ループ処理を繰り返しつつ直流電源電圧が降下するのを待つ（ＳＴ４１）。なお、このタイミングでは、ＣＰＵは、もともと割込み禁止状態であるが（ＳＴ３０参照）、電源電圧の降下による誤動作の可能性を、可能な限り排除する趣旨から、本実施形態では、ＣＴＣからの割込み信号ＩＮＴの出力も禁止している。

以上、本発明の実施形態を具体的に説明したが、具体的な記載内容は何ら本発明を限定するものではなく、各種の改変が可能である。例えば、過渡動作回路ＴＲＡＮを設けて、遊技動作開始後は、検査パルスＴＳａ，ＴＳｂを出力不能に構成することもできる。すなわち、図４の回路構成では、出力ポートＯＵＴが出力する検査パルスＴＳａ，ＴＳｂに対応してカウンタＣＴａ，ＣＴｂの出力値がラッチされ、ラッチされたカウンタ値が、大当り抽選処理の乱数値ＲＮＤとなるので、万が一にも、違法遊技に悪用されることがないよう、遊技動作開始後は、検査パルスＴＳａ，ＴＳｂを出力不能に構成するのも好適である。

図９は、このような動作禁止機能を有する回路例であり、出力ポートＯＵＴから出力される検査パルスＴＳａ，ＴＳｂは、出力イネーブル(output enable)端子ＯＥを有するバッファＢＵＦ’を経由してＯＲゲート群４１に供給されている。そして、抵抗Ｒ６及びコンデンサＣ３の直列回路と、抵抗Ｒ６を通してコンデンサＣ３を充電する電源電圧Ｖｃｃと、コンデンサＣ３の両端電圧を受ける２つのＮＯＴゲートＧ１，Ｇ２とで過渡動作回路ＴＲＡＮが構成されている。

ここで、時定数Ｒ６×Ｃ３は、十分大きく設定されているので（数１０秒）、出力イネーブル端子ＯＥは、電源投入後しばらくはＬレベルであり、その後はＨレベルとなる。したがって、バッファＢＵＦ’は、出力イネーブル端子ＯＥがＬレベルである電源投入直後の時間帯だけ動作可能となり、所定時間を経過すると、出力ポートＯＵＴが出力に拘わらず、ハイ・インピーダンス状態になる。したがって、遊技動作中に、検査パルスＴＳａ，ＴＳｂが悪用されるおそれはない。

図９の回路構成を採る場合には、例えば、ＯＲゲート群４１の出力信号ＳＧａ，ＳＧｂを入力ポートＩＮに供給することもできる（破線部参照）。このような場合には、遊技者にとっと最も重要な入賞スイッチ信号ＳＷａ，ＳＷｂの信号入力経路の異常を電源投入時に検査することが可能となる。

また、図６に示すシステムリセット処理に代えて、図１０に示す構成を採ることも好適である。図１０のシステムリセット処理では、電源投入後の初期処理が完了した後に、乱数生成回路の異常チェック処理（ＳＴ５〜ＳＴ７）を実行している。このような構成の場合には、ＲＡＭクリア信号ＤＥＬを早期にチェックできるので、ＲＡＭクリア信号ＤＥＬの信号ラッチ回路４５と、ステップＳＴ８〜ＳＴ９の処理を省略することができる。もっとも、初期化スイッチＳＷの操作方法の適否に拘らず、ＲＡＭ信号ＤＥＬを正しく取得するためには、信号ラッチ回路４５は有効である。

また、図７に示す実施形態では、当選回数が正常な範囲に含まれるか否かに基づいて乱数生成回路の異常を判定したが、何ら、この構成に限定されない。図１１は、検査動作で取得したカウンタＣＴａ、ＣＴｂの度数分布に基づいて乱数生成回路の異常を判定する構成例を示している。この構成では、取得したカウンタＣＴａ、ＣＴｂが、０〜１５までの１６区分の何れに属するかの度数分布に基づいて、乱数生成回路の異常を検出している。

具体的には、ステップＳＴ５２やＳＴ５７の処理で取得した１６ビット長のカウンタＣＴａ，ＣＴｂについて、その最上位４ビットの値をポインタ変数ｉに代入する（ＳＴ５４’，ＳＴ５９’）。なお、特に最上位４ビットに限定されるものではないが、最上位４ビットの何れかに異常がある場合が最も深刻である。

そして、次に、ポインタ変数ｉの値に応じて、該当するカウンタＣＮＴ_０〜ＣＮＴ_Ｆの値をインクリメントする（ＳＴ５５’，ＳＴ６０’）。その結果、０〜６５５３５の範囲で発生するカウンタ値ＣＴａ，ＣＴｂが、１６区分の何れかに分類されて集計されることになる。

ここで、例えば、計数回路４３の出力レジスタＲＯに異常があり、そのビット１２（最上位４ビットの中ではＬＳＢ）が常に０となる異常時を想定する。このような場合には、偶数区分である区分０，２，４・・・Ｅについては大きな計数値が検出される反面、奇数区分である区分１，３，５・・・Ｆについては、計数値が検出されない。したがって、このような顕著に異常が現れる度数分布から、乱数生成回路の異常を確実に把握することができる。

なお、図１１に示すように、当選状態となる数値範囲が、例えば、区分４と区分５に跨っているような場合には、区分４と区分５の計数値を平均すると正常レベルになるので、図７のアルゴリズムでは、乱数生成回路の異常を検出することができない。

ところで、図１１のフローチャートでは、電源投入時、毎回、カウンタＣＴａ，ＣＴｂの最上位４ｂｉｔの数値を変数ｉに格納したが（ＳＴ５４’，ＳＴ５９’）、変数ｉへの格納値を、電源投入毎にランダムに変更するのが好ましい。図１２は、このような実施形態を説明する図面であり、ここでは、ステップＳＴ１２の処理で参照されるチェックサム値（ＳＵＭ番地の記憶値）に基づいて、変数ｉの値を毎回変化させている。

すなわち、図１２（ｂ）に示す通り、ステップＳＴ５４’やＳＴ５９’の処理では、先ず、ＳＵＭ番地の８ｂｉｔデータをＡｃｃに取得する（ＳＴ８０）。そして、Ａｃｃの値を０３Ｈでマスク処理することで、Ａｃｃの下位２ビットを抽出し（ＳＴ８１）、その後のＡｃｃ×４の計算結果を、シフト回数ＳＨとしている（ＳＴ８２）。

ステップＳＴ８１のマスク処理によって、Ａｃｃの値は、０，１，２，３の何れかの値となるので、シフト回数ＳＨは０，４，８，１２の何れかである。したがって、カウンタＣＴａ（又はカウンタＣＴｂ）の１６ビットデータを、シフト回数を特定する変数ＳＨの値に応じて右シフトし、シフト結果後の下位４ｂｉｔを抽出すれば、変数ｉの値を電源投入毎にランダムに変化させることができる。

なお、図１０のような実施形態を採る場合には、ＳＵＭ番地だけはＲＡＭクリア処理（ＳＴ１４）から除く必要がある。もっとも、必ずしもＳＵＭ番地の値に基づいてシフト回数を決定する必要はなく、例えば、Ｚ８０ＣＰＵの７ｂｉｔ長の内部レジスタであるＲレジスタを使用しても良く、この場合には、Ｒレジスタのランダム性によって、変数ｉの値が毎回変化する。

また、図１１のアルゴリズムでは、ラッチパルスをソフトウェア処理（ＳＴ５１，５３，５６，５８）によって生成しているが、図１３の回路構成によってラッチパルスを生成しても良い。ここでは、計数クロックΦと制御信号ＣＴＬとを受けるＡＮＤゲートＧ５と、ＡＮＤゲートＧ５の出力を遅延させる遅延回路ＤＬＴと、遅延回路ＤＬＴの出力とフリップフロップＦＦ２のＱ出力を受けるＯＲゲートＧ６と、遅延回路ＤＬＴの出力とフリップフロップＦＦ３のＱ出力を受けるＯＲゲートＧ７とが設けられている。

そして、ＯＲゲートＧ６とＯＲゲートＧ７の出力は、それぞれラッチクロックＲＣＫとして、第一ラッチＲａと第二ラッチＲｂに供給されている。また、制御信号ＣＴＬは、異常チェック処理（ＳＴ５）の処理時に限りＨレベルとされる。このような回路構成によれば、乱数生成回路の異常チェック処理（ＳＴ５）を必要最小限のプログラムで実現でき、ＲＯＭの使用領域を浪費しない利点と、処理時間を短縮できる利点がある。なお、図１３の回路構成によれば、ＯＲゲート群４１が不要となり、入賞口スイッチ信号ＳＷａ，ＳＷｂは、直接、フリップフロップＦＦ２，ＦＦ３のＤ入力端子に供給される。

実施形態に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を詳細に図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 主制御基板の要部である乱数生成回路を示す回路ブロック図である。 図４の一部を詳細に図示した回路ブロック図（ａ）と、その動作内容を説明するタイムチャート（ｂ）である。 主制御部のシステムリセット処理を説明するフローチャートである。 乱数生成回路の異常チェック処理を説明するフローチャートである。 主制御部のタイマ割込み処理を説明するフローチャートである。 図５（ａ）の回路の変形例を図示した回路ブロック図である。 主制御部のシステムリセット処理の変形例を説明するフローチャートである。 乱数生成回路の異常チェック処理を説明するフローチャートである。 乱数生成回路の異常チェック処理の変形例を説明するフローチャートである。 乱数生成回路の別の回路構成を示す回路ブロック図である。 従来の乱数生成回路を示す回路図である。

符号の説明

ＣＴａ，ＣＴｂ 計数回路
Ｒａ，Ｒｂ ラッチ回路
ＳＴ５１〜ＳＴ５３ 信号出力処理
ＳＴ５６〜ＳＴ５８ 信号出力処理
ＳＴ５４，ＳＴ５９ 当否判定処理
ＳＴ５５，ＳＴ６０ 集計処理
ＳＴ６３ 異常判定処理

Claims (8)

1. 遊技者に有利な遊技状態を発生させるか否かの抽選処理を、乱数生成回路の出力値に基づいて実行し、前記抽選結果に対応する遊技制御動作を実行するＣＰＵを有して構成された遊技機であって、
   前記乱数生成回路は、計数クロックを生成する発振回路と、前記計数クロックに基づいてカウンタ値を更新する計数回路と、ラッチ信号に基づいて前記計数回路のカウンタ値を一時保持するラッチ回路と、前記ＣＰＵから許可信号を受けることを条件に、前記計数クロックに基づいて前記ラッチ信号を生成して前記ラッチ回路に供給するか、或いは、電源投入から所定時間、動作許可状態に制御されて、その時に前記ＣＰＵから受ける前記ラッチ信号を前記ラッチ回路に供給する過渡動作回路と、を有して構成され、
   前記ＣＰＵの動作は、
   前記ＣＰＵのリセット時に実行が開始されて無限ループ処理で終わるメイン処理と、前記無限ループ処理を中断させて、一定時間毎に開始されて定常的な遊技制御動作を実行するタイマ割込み処理と、を有して構成され、
   前記メイン処理において、前記ＣＰＵがラッチ信号を出力するか、或いは、前記ＣＰＵが前記許可信号を出力する第一手段と、
   第一手段の動作に対応して前記ラッチ回路の出力を前記ＣＰＵが取得して、その取得値に基づいて、前記乱数生成回路の動作異常をチェックする第二手段と、
   を設けたことを特徴とする遊技機。
2. 前記第二手段は、
   前記ラッチ回路が一時保持したカウンタ値を取得して、取得したカウンタ値が前記抽選処理における当選状態か否かを判定する当否判定処理と、
   前記当否判定処理における当選状態となった当選回数を集計する集計処理と、
   前記集計処理が集計した当選回数に基づいて前記乱数生成回路の異常を判定する異常判定処理と、を有して動作している請求項１に記載の遊技機。
3. 前記集計処理では、前記当選回数の総数を算出している請求項２に記載の遊技機。
4. 前記異常判定処理では、前記集計処理が集計した前記総数と、前記集計処理の処理回数との関係で求まる当選計測値と、前記抽選処理の当選確率について予め設定されている設定値とを対比して、異常か否かを判定している請求項３に記載の遊技機。
5. 前記主制御部のＲＡＭをクリア処理することを指示するべくＯＮ操作される初期化スイッチと、前記初期化スイッチがＯＮ操作されたことを記憶する記憶手段と、を設けた請求項１〜４の何れかに記載の遊技機。
6. 前記記憶手段の記憶内容は、前記ＣＰＵによってクリア可能に構成されている請求項５に記載の遊技機。
7. 前記記憶手段の記憶内容は、電源投入時に自動的にクリアされるよう構成されている請求項５又は６に記載の遊技機。
8. 前記乱数生成部には、計数回路のカウンタ値が一巡するごとに出力される検知パルスを受け、前記検知パルスが途絶えると異常信号を出力する監視回路が更に設けられ、
   前記ＣＰＵは、遊技制御動作中に、前記異常信号をチェックして異常事態の発生を把握している請求項１〜７の何れかに記載の遊技機。