JP5475024B2

JP5475024B2 - 遊技機

Info

Publication number: JP5475024B2
Application number: JP2012002778A
Authority: JP
Inventors: 内山　　保; 譲矢次
Original assignee: 株式会社藤商事
Priority date: 2012-01-11
Filing date: 2012-01-11
Publication date: 2014-04-16
Anticipated expiration: 2028-07-10
Also published as: JP2012066136A

Description

本発明は、弾球遊技機やスロットマシンなど、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、誤動作による抽選処理を実行することがない遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な利益状態を発生させている。

但し、実際には、遊技球の入賞時に実行される大当り抽選処理によって、大当り状態か否かが予め決定されており、図柄表示部では、専ら遊技者を盛上げるために図柄変動動作を行っている。大当り抽選処理では、例えば、ハードウェア構成された乱数生成回路の出力値が、大当り判定用の乱数値として使用され、これを大当り当選値と比較することで大当り状態か否かが決定される。

ところで、大当り当選値は、遊技機を取得してプログラムを解析すると判明するので、乱数生成回路については、高いセキュリティレベルが要求される。そこで、ワンチップマイコン内部に乱数生成回路を内蔵させるのが好適であり、その回路構成について出願人は別に提案している（特許文献１）。

この乱数生成回路では、図柄始動口に設けられた検出スイッチＳＷが遊技球の通過を検出すると、この入賞状態を記憶するラッチ回路（レジスタ）を設けて構成されている。そして、この発明では、ラッチ回路の出力によってＣＰＵに割込みをかけるか、或いは、ラッチ回路の出力レベルをＣＰＵが定期的にチェックすることで、遊技球の入賞状態が把握される。

特願２００８−１８０３２６

しかしながら、上記の発明では、遊技球の入賞状態を記憶するラッチ回路が、スイッチ信号のエッジで動作するので、ノイズなどの影響でラッチ回路が誤動作する可能性が無いとは言い切れない。そして、万一、このような誤動作が発生すると、入賞状態ではないにも拘らず、大当り抽選処理が実行されることになり、不合理な大当り状態が発生するおそれもあった。また、不合理な大当り状態を狙った違法行為も懸念されるところである。

本発明は、上記の問題点に鑑みてなされたものであって、遊技球の入賞状態を誤認することのない遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、所定の遊技動作の発生を示す検出信号に起因して抽選処理を実行し、遊技者に有利な遊技状態を発生させるか否かを決定する遊技機であって、前記検出信号のレベルが有意に変化したタイミングで、第１記憶部にＯＮ情報を記憶すると共に、その時のカウンタ計数値を第２記憶部に記憶する乱数生成回路と、前記検出信号を受ける入力ポートと、ＣＰＵと、を内蔵するワンチップマイコンを搭載した主制御基板を設け、入力ポートの入力データを判定して前記検出信号のレベルが有意に変化した場合には、第３記憶部にＯＮ情報を記憶する第１手段と、第１手段が機能した後、第１記憶部の記憶内容を判定して、ここにＯＮ情報が記憶されていることを条件に、第２記憶部に記憶されているカウンタ計数値を取得して一時保存する第２手段と、第２手段が機能した後、第３記憶部にＯＮ情報が記憶されていることを条件に、一時保存されているカウンタ計数値に基づいて前記抽選処理を実行する第３手段と、を有して構成され、前記乱数生成回路及び前記入力ポートは、定常的にＯＮ動作を維持するスイッチング素子の出力端子から、Ｌレベルの前記検出信号を定常的に受けている一方、所定の遊技動作の発生時には、前記スイッチング素子がＯＦＦ動作することで、Ｈレベルの前記検出信号を受けるよう構成されている。本発明は、弾球遊技機やスロットマシンに好適に適用される。

前記第３手段は、カウンタ計数値が一時保存されていた領域に、無効データを格納するよう機能する一方、前記抽選処理は、前記無効データによっては、遊技者に有利な遊技状態が発生しないよう構成するのが好適である。具体的には、無効データをよっては抽選処理を実行しないよう構成するのが最適である。

本発明は、好ましくは、電源投入時に開始されるメイン処理と、前記メイン処理を中断させて定時的に実行されるタイマ割込み処理とを有して構成され、前記第１手段〜第３手段は、前記タイマ割込み処理において実現される。

また、所定の遊技動作の発生時を除きＯＮ状態であるスイッチング素子を経由して、前記検出信号が前記乱数生成回路及び入力ポートに供給されているのが好適である。そして、前記スイッチング素子の出力は、配線ケーブルと接続コネクタとを経由して、前記乱数生成回路及び前記入力ポートを搭載する回路基板に供給されるのが好適である。ここで、前記スイッチング素子の出力は、異なる配線ケーブル及び接続コネクタを通して、前記回路基板に別々に供給されるのがセキュリティ上は最適である。

前記第1手段は、好ましくは、入力データを複数回連続して取得し、同一データが取得
されることを条件に、前記検出信号のレベル変化を判定するべきであり、このような処理によってノイズその他の影響を排除することができる。また、前記第1手段は、入力デー
タの判定時に、前回のタイマ割込み処理によって取得したデータと、今回の入力データの、何れか一方を論理反転させてＡＮＤ演算することで、前記検出信号のレベルが変化したことを自動検出するのが効果的である。第１記憶部に記憶されたＯＮ情報は、第２手段が、第２記憶部から前記カウンタ計数値を取得するまで、そのまま維持されるべきであり、このような構成を採ると誤動作を解消する上で有効である。

また、前記乱数生成回路は、計数クロックを受けて循環的に更新されるカウンタと、前記検出信号を受けると、前記計数クロックのエッジに同期して、これを取得して保持する検出記憶回路と、制御信号が許可レベルであることを条件に前記検出記憶回路から受ける前記検出信号のエッジに同期して、前記カウンタの出力データを前記乱数値として取得して保持するラッチ回路と、前記ラッチ回路が前記乱数値を取得した後、前記制御信号を許可レベルから禁止レベルに変化させる制御回路と、を有して構成されるのが好適である。

本発明では、ラッチ回路がカウンタの出力データを取得した後、制御回路が制御信号を許可レベルから禁止レベルに変化させるので、仮に検出信号が振動しても、重複してカウンタの出力データが取得されるおそれがない。前記制御回路は、前記ラッチ回路が保持する前記乱数値を前記ＣＰＵが取得すると、禁止レベルの制御信号を許可レベルに戻すのが好適である。このような構成を採ると、ＣＰＵが迅速にカウンタの出力データを取得するだけで、検出信号の読み落としを解消することができる。

前記カウンタは、前記計数クロックの第１エッジに同期してカウンタ値を更新する一方、前記検出記憶回路は、前記計数クロックの第２エッジに同期して前記検出信号を保持するのが好適である。この場合には、ラッチ回路が取得するカウンタ値は、確実に更新が完
了した後の安定した値となる。

前記計数クロックは、基礎クロックを二分周して生成されるのが好適である。この場合には、計数クロックのデューティ比が５０％となるので、ラッチ回路の動作が、より安定化する。

本発明は、前記検出記憶回路が出力する前記検出信号と、前記制御回路が出力する前記制御信号を受ける論理ゲートを設け、前記論理ゲートの出力が前記ラッチ回路に供給されるよう構成するのが好適である。また、前記制御回路は、前記論理ゲートの出力信号を論理反転させて受け、前記出力信号のエッジに同期して固定値を記憶するフリップフロップで構成されるのが好適である。固定値は典型的にはＨレベルであり、フリップフロップはＤ型フリップフロップであるのが好ましい。

前記制御回路には、その出力値を強制的にリセットするクリア端子が設けられているのが好適である。前記クリア端子は、好ましくは、前記ラッチ回路が保持する前記カウンタの出力データを前記ＣＰＵが取得する時に、活性化される。また、前記論理回路のクリア端子は、前記カウンタや前記検出記憶回路のクリア端子と共に、電源リセット時に、活性化されるのが好適である。

前記ラッチ回路の出力データは、３状態を有するバッファ回路を経由してＣＰＵに取得されるのが効果的である。なお、３状態とは、Ｈレベル状態、Ｌレベル状態、及び、開放状態（Ｈｉインピーダンス状態）である。

上記した本発明によれば、第1記憶部、第３記憶部の内容を重複チェックするので、事
実上、遊技球の入賞状態を誤認することがない。

実施例に示すパチンコ機の斜視図である。図１のパチンコ機の遊技盤を詳細に図示した正面図である。図１のパチンコ機の全体構成を示すブロック図である。主制御部のワンチップマイコンの要部を示す回路ブロック図である。乱数生成回路を示す回路ブロック図である。乱数生成回路の動作を示すタイムチャートである。主制御部のシステムリセット処理を説明するフローチャートである。主制御部のタイマ割込み処理を説明するフローチャートである。タイマ割込み処理の要部を詳細に説明するフローチャートである。別の実施例を説明する回路図である。

以下、本発明の実施例について詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設け
られている。

図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、通過口であるゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

液晶ディスプレイＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右１対の開閉爪１５aを備えた電動式チューリップで開閉される
よう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。

図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。

図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する液晶制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御
して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インターフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インターフェイス基板２７を経由して、液晶制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板２８を経由して、払出制御基板２４に伝送される。

これら主制御基板２１、演出制御基板２２、液晶制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、液晶制御部２３、及び払出制御部２４と言うことがある。なお、演出制御部２２、液晶制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。

ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新た盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３２とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、液晶制御基板２３が、液晶ディスプレイＤＩＳＰやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板２８に接続され、接続コネクタＣ３を通して、電源中継基板３０に接続されている。そして、主基板中継基板２８は、電源基板２０から受けたシステムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号、バックアップ電源ＢＡＫ、ＤＣ１２Ｖ、ＤＣ３２Ｖを、そのまま主制御部２１に出力している。同様に、電源中継基板３０も、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インターフェイス基板２７に出力している。なお、演出インターフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２と液晶制御部２３に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の、システムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

ここで、電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって各制御部２１〜２４のワンチップマイコンその他のＩＣ素子が電源リセットされるようになっている。

主制御部２１及び払出制御部２４が、電源基板２０から受けるＲＡＭクリア信号ＤＥＬ
は、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４が、電源基板２０から受ける電圧降下信号は、交流電源２４Ｖが降下し始めたことを示す信号であり、この電圧降下信号を受けることによって、各制御部２１、２４では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

一方、演出制御部２２と液晶制御部２３には、上記した電源バックアップ機能が設けられていない。しかし、先に説明した通り、演出制御部２２と液晶制御部２３には、電源中継基板３０と演出インターフェイス基板２７を経由して、システムリセット信号ＳＹＳが共通して供給されており、他の制御部２１，２４と、ほぼ同期したタイミングで電源リセット動作が実現される。

図示の通り、主制御部２１は、主基板中継基板２８を経由して、払出制御部２５に制御コマンドＣＭＤ”を送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。

また、主制御部２１は、遊技盤中継基板２９を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、スイッチ信号には、図柄始動口１５から主制御部２１に伝送される入賞スイッチ信号ＳＧが含まれる。

図４は、主制御部２１のワンチップマイコン２１Ａの内部構成の一部を図示したものである。ここでは、遊技盤中継基板２９を経由して、図柄始動口１５の検出スイッチＳＷから入賞スイッチ信号ＳＧを受ける部分を中心に示している。

図示の通り、ワンチップマイコン２１Ａは、Ｚ８０ＣＰＵ（Ｚｉｌｏｇ社）相当のＣＰＵと、Ｚ８０ＣＴＣ(counter timer circuit)相当のカウンタタイマ回路ＣＴＣと、ＲＯ
Ｍ及びＲＡＭのメモリ回路と、ウォッチドッグタイマＷＤＴと、乱数生成回路ＧＮＲと、入力ポートＩＮＰとを中心的に内蔵している。

図柄始動口１５からの入賞スイッチ信号ＳＧは、遊技盤中継基板２９に配置されたバッファ回路ＢＵＦを経由して、ワンチップマイコン２１Ａの乱数生成回路ＧＮＲと、入力ポートＩＮＰに重複して供給されている。なお、ここでは、入賞スイッチ信号ＳＧが、ワンチップマイコン２１Ａの外部配線を通して、入力ポートＩＮＰに供給されているが、防犯上の観点からは、ワンチップマイコン２１Ａの内部配線を通して、入力ポートＩＮＰに供給されるのが好ましい。

何れにしても、入力ポートＩＮＰには、図柄始動口１５に限らず、大入賞口１６やゲート１８の検出スイッチからのスイッチ信号も、合わせて供給されている。なお、説明の都
合上、この実施例では、入力ポートＩＮＰには、エラー検出スイッチを含んだ合計８ビットのスイッチ信号が供給されていることにする。

図示の通り、バッファ回路ＢＵＦは、オープンコレクタ型の出力部を有し、入力側が１２Ｖにプルアップされ、出力側が５Ｖにプルアップされている。そして、遊技球が図柄始動口１５を通過して入賞状態となると、バッファ回路ＢＵＦは、正論理のＯＮ信号として、入賞スイッチ信号ＳＧを出力する。つまり、本実施例では、バッファ回路ＢＵＦの出力トランジスタＴｒは、通常はＯＮ状態であって、遊技球の入賞時にＯＦＦ状態となるよう構成されている。

そのため、例えば、違法遊技者が、コネクタＣＮを外して、入賞スイッチ信号ＳＧの信号ラインに電源電圧５Ｖを供給してもＯＮ状態の入賞スイッチ信号ＳＧを生成することはできない。逆に、バッファ回路ＢＵＦの出力トランジスタが、通常はＯＦＦ状態であって、遊技球の入賞時にＯＮ状態となる場合には、コネクタＣＮを外して、入賞スイッチ信号ＳＧの信号ラインをグランドに接続するだけで、ＯＮ状態の入賞スイッチ信号ＳＧを生成することができセキュリティ上問題が生じるおそれがある。

乱数生成回路ＧＮＲは、入賞スイッチ信号ＳＧがＯＮ状態になったことを検出して検出内容を保持するラッチレジスタと、計数クロックΦを受けて高速度で更新されるカウンタと、入賞スイッチ信号がＯＮ状態となった瞬間のカウンタ値を保持する乱数値レジスタとを有している。

図５は、この乱数生成回路ＧＮＲを具体的に示す回路図である。図示の通り、乱数生成回路ＧＮＲは、周波数ｆのクロックパルスをクロック端子ＣＫに受ける第１フリップフロップ４１と、第１フリップフロップのＱバー出力をクロック端子ＣＫに受ける第２フリップフロップ４２と、第１フリップフロップのＱ出力を受けて計数動作を実行する２つのカウンタ４３，４４と、第１と第２のカウンタ４３，４４の出力を各々受ける第１と第２のラッチ回路４５，４６と、２つのラッチ回路４５，４６とＣＰＵデータバスとの間に配置される第１と第２のバッファ回路４７，４８と、入賞スイッチ信号ＳＧのＯＮ状態を入賞検出信号ＤＥＴとして記憶する入賞記憶回路ＨＩＴと、を中心に構成されている。クロックパルスは、ワンチップマイコン２１Ａの外部から供給されるか、或いは、ワンチップマイコン２１Ａに内蔵されたカウンタタイマ回路ＣＴＣから供給される。

入賞記憶回路ＨＩＴは、第３フリップフロップ６０と、第１と第２のＡＮＤゲート６１，６２と、ＮＯＴゲート６３と、第３バッファ回路６４とを中心に構成されている。

本実施例では、入賞記憶回路ＨＩＴの第３フリップフロップ６０と第３バッファ回路６４とで、入賞スイッチ信号ＳＧのＯＮ状態（入賞検出信号ＤＥＴ）を記憶するラッチレジスタを実現している。また、第１と第２のラッチ回路４５，４６及び第１と第２のバッファ回路４７，４７が、全体として乱数値レジスタを構成している。

第１〜第３のフリップフロップ４１，４２，６０は、全てＤ型フリップフロップで構成されており、クロック端子ＣＫに供給される信号が立上ると、そのときのＤ入力端子のデータが記憶されてＱ出力端子に出力される。また、クリア端子ＣＬＲに、Ｌレベルの信号が供給されると、Ｑ出力が強制的にＬレベルとなる一方、Ｑバー出力がＨレベルとなる。

第１と第２のフリップフロップ４１，４２のクリア端子ＣＬＲには、電源基板２０から出力される電源リセット信号ＳＹＳが直接供給されているので、電源投入時に、Ｑ出力端子は自動的にＬレベルとなる。

第１フリップフロップ４１は、そのＱバー出力が、自らのＤ入力端子に帰還されている。そのため、第１フリップフロップ４１は、周波数ｆのクロックパルスに対する二分周回路として機能して、そのＱ出力端子から、デューティ比５０％で周波数ｆ／２のクロックパルスが出力される。本実施例において、このクロックパルスは、第１カウンタ４３に供給される計数クロックΦとなる。なお、第１フリップフロップ４１のＱバー出力端子からは、論理反転された計数クロックΦバーが出力される。

第２フリップフロップ４２は、Ｄ入力端子に入賞スイッチ信号ＳＧを受けている。また、クロック端子ＣＫには、論理反転された計数クロックΦバーを受けている。そのため、計数クロックΦバーが立上ったタイミングで、入賞スイッチ信号ＳＧが記憶されて、Ｑ出力端子に出力される。この出力信号（ラッチ信号）ＬＴは、入賞記憶回路ＨＩＴに供給される。

２つのカウンタ４３，４４は、Ｑ０〜Ｑ７の８ビット出力端子を有するバイナリカウンタである。そして、第１カウンタ４３は、第１フリップフロップ４１が出力する計数クロックΦをクロック端子ＣＫに受け、第２カウンタ４４は、第１カウンタのＱ７出力を、クロック端子ＣＫに受けてカウント動作を実行している。したがって、２つのカウンタ４３，４４からは、計数クロックΦの立上りエッジに同期して更新される００００Ｈ〜ＦＦＦＦＨの何れかの数値が出力される。ここで、Ｈは１６進数を意味する。

また、カウンタ４３，４４のクリア端子ＣＬＲには、電源基板２０から出力される電源リセット信号ＳＹＳが直接供給されているので、電源投入時には、カウンタ４３，４４の出力が自動的に００００Ｈにリセットされる。

第１と第２のラッチ回路４５，４６は、例えば、７４８２５などと同等に構成され、８個のＤ型フリップフロップを内蔵して構成されている。そして、ラッチ回路４５，４６のクロック端子ＣＫに供給される信号が立上ると、その時にカウンタ４３，４４から供給されている各８ビットデータを、乱数値ＲＮＤとして記憶して出力する。図示の通り、クロック端子ＣＫには、第１ＡＮＤゲート６１の出力が供給されている。

第１と第２のバッファ回路４７，４８は、７４２４４などと同等の汎用のバスバッファであり、ＣＰＵからＬレベルのチップセレクト信号ＣＳ１，ＣＳ２をＯＥ(output enable)端子に受けると、ラッチ回路４５，４６から受けている各８ビットデータ（乱数値ＲＮ
Ｄ）を出力する。図示の通り、チップセレクト信号ＣＳ２は、バッファ回路４８のＯＥ端子と共に、第２ＡＮＤゲート６２の入力端子にも供給されている。なお、バッファ回路４７，４８は、３状態バッファであり、ＯＥ端子がＨレベルであると出力端子はＨｉＺ状態となる。

入賞記憶回路ＨＩＴを構成する第１のＡＮＤゲート６１の入力端子には、第２フリップフロップ４２のＱ出力と、第３フリップフロップ６０のＱバー出力が供給されている。第２フリップフロップ４２のＱ出力は、ラッチ信号ＬＴであり、第３フリップフロップ６０のＱバー出力は、制御信号ＣＴＬである。なお、ラッチ信号ＬＴと制御信号ＣＴＬは、Ｈレベルにプルアップされている。

第１ＡＮＤゲート６１の出力は、第１と第２のラッチ回路４５，４６のクロック端子ＣＫに供給されると共に、ＮＯＴゲート６３を経由して、第３フリップフロップ６０のクロック端子ＣＫに供給されている。ラッチ回路４５，４６及び第３フリップフロップ６０は、自らのクロック端子ＣＫに受ける信号が立上ると、各々の入力端子に供給されているデータを内部に記憶するラッチ動作をする。そのため、第１ＡＮＤゲート６１の出力信号の立上りタイミングで、ラッチ回路４５，４６がラッチ動作を実行する一方、第１ＡＮＤゲ
ート６１の出力信号の立下がりタイミングで、第３フリップフロップ６０がラッチ動作を実行する。但し、第３フリップフロップ６０のクロック端子ＣＫにはＮＯＴゲート６３を経由した反転ラッチ信号ＬＴバーが供給されているので、ラッチ回路４５，４６のラッチ動作にやや遅れて、第３フリップフロップ６０がラッチ動作する。

第３フリップフロップ６０のＤ入力端子には、Ｈレベルの電圧Ｖｃｃが固定的に供給されている。また、第３フリップフロップ６０のＱ出力は、バッファ回路６４に供給されている。なお、第３フリップフロップ６０のＱ出力は、入賞検出信号ＤＥＴを意味する。

バッファ回路６４は、７４２４４などのバスバッファと同等の回路構成であり、ＣＰＵからＬレベルのチップセレクト信号ＣＳ３を、ＯＥ端子に受けると、第３フリップフロップ６０から受けている１ビットデータ（入賞検出信号ＤＥＴ）を出力する。なお、バッファ回路６４も３状態バッファである。

第２ＡＮＤゲート６２の入力端子には、チップセレクト信号ＣＳ２と電源リセット信号ＳＹＳとが供給されている。そして、第２ＡＮＤゲート６２の出力は、第３フリップフロップ６０のクリア端子ＣＬＲに供給されている。そのため、チップセレクト信号ＣＳ２と電源リセット信号ＳＹＳの何れか、又は双方がＬレベルとなると、第３フリップフロップ６０のＱ出力はＬレベルとなり、Ｑバー出力はＨレベルとなる。

もっとも、電源リセット信号ＳＹＳは、遊技機が正常に動作を開始した後は定常的にＨレベルであり、チップセレクト信号ＣＳ２は、バッファ回路４８のデータがＣＰＵに取得されるデータリードタイミング以外はＨレベルである。したがって、第３フリップフロップ６０のＱバー出力（制御信号ＣＴＬ）は、電源投入時に、第３フリップフロップ６０がクリアされてＨレベルとなった後もＨレベルを維持する。

このような初期状態で、入賞スイッチ信号ＳＧがＯＮ状態となると、ラッチ信号ＬＴが立下るタイミングで、第３フリップフロップ６０のＱバー出力がＬレベルに変わり、バッファ回路４８のデータリードタイミングまで、その状態を維持する。一方、バッファ回路４８のデータリードタイミングで、第３フリップフロップ６０のＱバー出力（制御信号ＣＴＬ）がＨレベルに戻った後は、Ｈレベルを維持する。

図６は、上記した乱数生成回路ＧＮＲの各部の波形を示すタイムチャートである。図６（ａ）（ｂ）に示す通り、計数クロックΦの立上りに同期して、カウンタ４３，４４の計数値が連続的に更新される。なお、第１カウンタ４３が、乱数値ＲＮＤの下位８ビットを生成し、第２カウンタ４４が、乱数値ＲＮＤの上位８ビットを生成する。

このようなカウンタ値の更新動作中、遊技球が図柄始動口１５を通過すると、入賞スイッチ信号ＳＧが、Ｈレベルに立上った後にＬレベルに立下がる（ＯＮ状態）。なお、入賞スイッチ信号ＳＧは、バッファ回路ＢＵＦ（図４参照）を経由して主制御部２１に供給される。

入賞スイッチ信号ＳＧは、第２フリップフロップ４２のＤ入力端子に供給されているので、計数クロックΦバーが立上ったタイミングで、入賞スイッチ信号ＳＧが第２フリップフロップ４２に記憶されて、そのＱ出力端子に出力される。そして、この出力信号は、ラッチ信号ＬＴとして、入賞記憶回路ＨＩＴに供給される（図６（ｃ）〜（ｅ）参照）。

本実施例では、入賞スイッチ信号ＳＧをそのままラッチ信号として使用するのではなく、入賞スイッチ信号ＳＧを、計数クロックΦバーで整形してラッチ信号ＬＴとしている。そのため、入賞スイッチ信号ＳＧの立上り時や、立下り時にリンギングが生じても、その
ような振動成分は、計数クロックΦバーによって自動的に吸収される。

第２フリップフロップ４２から出力されたラッチ信号ＬＴは、第１ＡＮＤゲート６１の入力端子を経由して、２つのラッチ回路４５，４６のクロック端子ＣＫに供給されている。したがって、第１ＡＮＤゲート６１に供給されている制御信号ＣＴＬがＨレベルであれば、ラッチ信号の立上りタイミングで、カウンタ４３，４４の出力データが、乱数値ＲＮＤとしてラッチ回路４５，４６に取得される。図６（ｈ）に示すように、通常のタイミングでは、制御信号ＣＴＬがＨレベルであるので、入賞スイッチ信号ＳＧに対応して、乱数値ＲＮＤがラッチ回路４５，４６に取得されることになる。

但し、本実施例では、入賞スイッチ信号ＳＧが生じる任意のタイミングで、ラッチ回路４５，４６を動作させるのではなく、計数クロックΦバーの立上りタイミングでラッチ回路４５．４６を動作させている。計数クロックΦバーは、デューティ比が５０％であり、その立上りタイミングは、計数クロックΦの立下りタイミングに一致する。そして、カウンタ４３，４４は、計数クロックΦの立上りタイミングで更新されるので、結局、本実施例の構成によれば、カウンタ４３，４４の更新タイミングから正確に１／２周期遅れて、カウンタ４３，４４の安定した出力データがラッチされるという利点がある。

これに対して、ランダムなタイミングでラッチ回路を動作させたり、或いは、カウンタの更新タイミングとラッチ動作のタイミングとが十分に離れていないと、更新途中の不合理なカウンタ値を取得してしまう可能性がある。

ところで、ラッチ信号ＬＴは、ＮＯＴゲート６３において論理反転されて、第３フリップフロップ６０のクロック端子ＣＫに供給されている（図６（ｆ）参照）。そのため、ラッチ信号ＬＴの立下りタイミングで、第３フリップフロップ６０のＱ出力がＨレベルとなる。このＨレベルは、入賞スイッチ信号ＳＧがＯＮ状態となったことを示す入賞検出信号ＤＥＴに他ならず、バッファ回路６４を経由してＣＰＵに把握可能となる。

入賞検出信号ＤＥＴがＨレベルになると、第３フリップフロップ６０のＱバー出力がＬレベルとなる。第３フリップフロップ６０のＱバー出力は、制御信号ＣＴＬとして、第１ＡＮＤゲート６１に供給されているが、制御信号ＣＴＬがＬレベルとなったことにより、その後、ラッチ信号ＬＴが、改めてＨレベルに立上っても、ラッチ回路４５，４６がラッチ動作をすることはない。したがって、例えば、入賞スイッチ信号ＳＧの立下り時にリンギングが生じても、本回路では、その影響を受けることがない。

後述するように、ＣＰＵは、２ｍＳ毎にバッファ６４のデータを取得して、入賞検出信号がＨレベルか否かを判定している。そして、入賞検出信号がＨレベルになれば、ＣＰＵは、バッファ４７とバッファ４８を、この順番でアクセスして、ラッチ回路４５，４６にラッチされている乱数値（１６ビット長）を８ビット毎に取得する。すなわち、チップセレクト信号ＣＳ１，ＣＳ２は、このデータリードタイミングだけ、この順番にＬレベルとなる。

チップセレクト信号ＣＳ２がＬレベルとなると、第２ＡＮＤゲート６２の出力がＬレベルに変化するので、第３フリップフロップ６０のＱバー出力が、ＬレベルからＨレベルに変化して、制御信号ＣＴＬがＨレベルに戻る。したがって、それ以降は、入賞スイッチ信号ＳＧに対応してラッチ信号ＬＴが生成されて、新たなカウンタ値（乱数値）がラッチ回路４５，４６にラッチされる。

以上の通り、実施例の乱数生成回路ＧＮＲでは、一旦、カウンタ４３，４４のカウンタ値（乱数値ＲＮＤ）がラッチ回路４５，４６のラッチされた後は、ＣＰＵが、バッファ４
７，４８を経由して乱数値ＲＮＤを取得しない限り、例え、入賞スイッチ信号ＳＧが変化しても入賞検出信号ＤＥＴが生成されることはない。したがって、入賞スイッチ信号ＳＧや、ラッチ信号ＬＴにリンギングが生じても、入賞検出信号ＤＥＴが二重に生成されるおそれがない。

このように、本実施例では、ラッチ回路４５，４６に乱数値ＲＮＤがラッチされてから、その乱数値ＲＮＤがＣＰＵに取得されるまでは、入賞禁止区間となる。したがって、遊技球が連続して入賞した場合に、問題が生じる可能性もある。しかし、ＣＰＵは、２ｍＳ毎に入賞検出信号ＤＥＴをチェックし、もし、入賞検出信号ＤＥＴがＯＮ状態であれば、直ちに、バッファ４７，４８を経由して乱数値ＲＮＤを取得しているので、実際には、弊害が生じるおそれはない。すなわち、２ｍＳ程度の時間間隔で、遊技球が連続して入賞することは、遊技球の移動速度を考慮すれば生じ得ない。

また、乱数値ＲＮＤが取得されると、入賞検出信号ＤＥＴが自動的にＯＦＦレベルに戻るので、次回のチェック処理において誤判定が生じることもない。

続いて、遊技動作を統括的に制御する主制御部２１のプログラムの概要を説明する。図７〜図９は、主制御部２１の制御プログラムを示すフローチャートである。主制御部２１の制御プログラムは、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理（図７）と、所定時間毎（２ｍＳ）に起動されるマスク可能なタイマ割込み処理（図８（ａ））とで構成されている。

以下、図７を参照しつつ、システムリセット処理プログラム（メイン処理）について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチＳＷがＯＦＦ状態で電源がＯＮ状態になる場合と、遊技ホールの開店時のように、初期化スイッチＳＷがＯＮ操作されて電源がＯＮ状態になる場合とがある。なお、制御プログラムが暴走したことにより、ウォッチドッグタイマＷＤＴが起動してＣＰＵが強制的にリセットされる場合もある。

何れの場合でも、Ｚ８０ＣＰＵは、最初に自らを割込み禁止状態に設定すると共に（ＳＴ１）、割込みモード２に設定する（ＳＴ２）。また、ＣＰＵ内部のスタックポインタＳＰの値を、スタック領域の最終アドレスに初期設定すると共に（ＳＴ３）、ワンチップマイコンの各部を含めて内部レジスタの値を初期設定する（ＳＴ４）。

続いて、入力ポートからＲＡＭクリア信号ＤＥＬを取得する（ＳＴ５）。ＲＡＭクリア信号ＤＥＬとは、ワンチップマイコン２１Ａの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

次にＲＡＭクリア信号のレベルが判定されるが（ＳＴ６）、ＲＡＭクリア信号がＯＮ状態であったと仮定すると、内蔵ＲＡＭの全領域がゼロクリアされる（ＳＴ１０）。したがって、図８（ｂ）のステップＳＴ３７の処理でセットされたバックアップフラグＢＦＬの値は、他のチェックサム値などと共にゼロとなる。

次に、ＲＡＭ領域がゼロクリアされたことを報知するための電源投入コマンドが出力され（ＳＴ１１）、タイマ割込み動作（図８（ａ））を起動する割込み信号ＩＮＴを出力するＣＴＣを初期設定する（ＳＴ１２）。そして、ＣＰＵを割込み禁止状態にセットした状態で（ＳＴ１３）、各種のカウンタついて更新処理を実行し（ＳＴ１４）、その後、ＣＰＵを割込み許可状態に戻してステップＳＴ１３に戻る。なお、ステップＳＴ１４で更新されるカウンタには、外れ図柄用カウンタが含まれているが、この外れ図柄用カウンタは、
図８（ａ）の特別図柄処理（ＳＴ２７）における大当り抽選処理の結果が外れ状態となった場合に、どのような態様の外れゲームを演出するかを決定するためのカウンタである。

さて、ステップＳＴ６の判定処理に戻って説明すると、ＣＰＵがウォッチドッグタイマＷＤＴによって強制的にリセットされた場合や、停電状態からの復旧時には、ＲＡＭクリア信号はＯＦＦ状態である。そして、このような場合には、ステップＳＴ６の判定に続いて、バックアップフラグＢＦＬの内容が判定される（ＳＴ７）。バックアップフラグＢＦＬとは、図８（ｂ）の電源監視処理の動作が実行されたことを示すデータであり、この実施例では、電源遮断時のステップＳＴ３７の処理でバックアップフラグＢＦＬが５ＡＨとされ、電源復帰後のステップＳＴ３３の処理でゼロクリアされる。

電源投入時や、停電状態からの復旧時である場合には、バックアップフラグＢＦＬの内容が５ＡＨの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるＣＰＵリセット動作が生じたような場合には、バックアップフラグＢＦＬ＝００Ｈである。したがって、ＢＦＬ≠５ＡＨ（通常はＢＦＬ＝００Ｈ）となる場合には、ステップＳＴ７からステップＳＴ１０の処理に移行させて遊技機の動作を初期状態に戻す。

一方、バックアップフラグＢＦＬ＝５ＡＨであれば、チェックサム値を算出するためのチェックサム演算を実行する（ＳＴ８）。ここで、チェックサム演算とは、内蔵ＲＡＭのワーク領域を対象とする８ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、ＲＡＭのＳＵＭ番地の記憶値と比較をする（ＳＴ９）。

ＳＵＭ番地には、電圧降下時に実行される電源監視処理（図８（ｂ））において、同じチェックサム演算によるチェックサム値が記憶されている（ＳＴ３８）。そして、記憶された演算結果は、内蔵ＲＡＭの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップＳＴ９の判定によって両者が一致する筈である。

しかし、電源降下時にチェックサム演算（ＳＴ３８）の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算（ＳＴ８）の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップＳＴ９の判定結果は不一致となる。判定結果の不一致によりデータ破損が検出された場合には、ステップＳＴ１０の処理に移行させてＲＡＭクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップＳＴ９の判定において、チェックサム演算（ＳＴ８）によるチェックサム値と、ＳＵＭ番地の記憶値とが一致する場合には、ステップＳＴ１２の処理に移行する。

続いて、上記したメイン処理を中断させて、２ｍＳ毎に開始されるタイマ割込み処理プログラム（図８（ａ））を説明する。タイマ割込みが生じると、ＣＰＵのレジスタを保存することなく、直ちに電源監視処理が実行される（ＳＴ２０）。これは、タイマ割込み処理が起動されるタイミングが、ステップＳＴ１５の直後に固定されているためである。

電源監視処理（ＳＴ２０）では、電源基板２０から供給されている電圧降下信号のレベルを判定するが、具体的な処理内容については後述する。電源監視処理（ＳＴ２０）が終わると、普通図柄処理（ＳＴ２６）における抽選動作で使用される当り用カウンタＲＧの値が更新される（ＳＴ２１）。なお、特別図柄処理（ＳＴ２７）における抽選動作で使用される大当り判定用の乱数値ＲＮＤについては、図５の乱数生成回路ＧＮＲで生成されるので、ステップＳＴ２１の処理で更新されることはない。

当り乱数更新処理（ＳＴ２１）が終わると、各遊技動作の時間を管理しているタイマに
ついて、タイマ減算処理が行なわれる（ＳＴ２２）。ここで減算されるタイマは、主として、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。

続いて、図柄始動口１５や大入賞口１６の入賞検出スイッチを含む各種スイッチ類のＯＮ／ＯＦＦ信号が入力され、ワーク領域にＯＮ／ＯＦＦ信号レベルや、その立上り状態が記憶される（ＳＴ２３）。図９（ａ）は、スイッチ入力処理（ＳＴ２３）を詳細に示すフローチャートである。

先ず、ワンチップマイコン２１Ａの入力ポートＩＮＰ（図４）から、連続して二度８ビットデータが入力される（ＳＴ５０〜ＳＴ５１）。そして、同一のデータが連続して取得されるまで、この処理（ＳＴ５０〜ＳＴ５１）を繰り返す（ＳＴ５２）。したがって、入賞スイッチ信号ＳＧを含む各種のスイッチ信号に、リンギングが生じていても、その振動が収まった段階で入力データが正しく取得されることになる。

このようにして、同一のデータが連続して取得された場合には、その入力データをＣＰＵのＢレジスタに保存する（ＳＴ５３）。先に説明した通り、この実施例では、この８ビットデータは全て有意なデータであるので、マスク処理などは不要である。

次に、１つ前の割込み処理時における、スイッチ信号（８ビット）のＯＮ／ＯＦＦ状態を記憶するＬＶＬ番地のデータをＣＰＵのＡレジスタに取得してビット反転させる（ＳＴ５４）。そして、今回取得したスイッチ信号とＡＮＤ演算を実行してＣＰＵのＡレジスタに格納する（ＳＴ５５）。その結果、前回の取得データ（ＬＶＬ番地）と、今回の取得データ（Ｂレジスタ）とが比較されることになり、Ａレジスタの８ビットデータのうち、「０」から「１」に変化したビットだけが「１」となる。「１」となったビットは、そのビットに該当するスイッチ信号が立上ったことを示している。

そこで、ＣＰＵのＢレジスタの値を、ＬＶＬ番地に新規に格納すると共に、Ａレジスタの値をＥＤＧ番地に格納する（ＳＴ５６）。したがって、以降は、ＥＤＧ番地を参照するだけで、今回の割込み処理時に、ＬレベルからＨレベルに立上ったスイッチ信号を把握することができる。

以上のようなスイッチ入力処理（ＳＴ２３）が終わると、次に、エラー管理処理が行われる（ＳＴ２４）。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。

次に、払出制御部２４から受けた賞球計数信号に基づく管理処理を実行した後（ＳＴ２５）、普通図柄処理を行う（ＳＴ２６）。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップＳＴ２３のスイッチ入力結果によって遊技球がゲートを通過していると判定された場合に、乱数更新処理（ＳＴ２１）で更新された当り用カウンタＲＧを、当り当選値と対比して行われる。そして、対比結果が当選状態であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。

続いて、特別図柄処理を行う（ＳＴ２７）。特別図柄処理とは、大入賞口１６など特別電動役物を作動させるか否かの判定であり、その要部は、図９（ｂ）に示す通りである。先ず、最初に、乱数生成回路ＧＮＲの第３フリップフロップ６０が、Ｈレベルの入賞検出信号ＤＥＴ（ラッチフラグ）を保持しているか否かが判定される。具体的には、第３バッファ回路６４から８ビットデータを取得して（ＳＴ６０）、ラッチフラグに対応するビットを判定する（ＳＴ６１）。そして、入賞検出状態であると判定された場合には、乱数生
成回路ＧＮＲのバッファ４７，４８から、１６ビット長の乱数値ＲＮＤを８ビット毎に取得してＴＥＭＰ番地とＴＥＭＰ＋１番地に記憶する（ＳＴ６２）。なお、乱数値ＲＮＤの上位８ビットを取得した段階で、入賞検出信号ＤＥＴはＬレベルに戻り、制御信号ＣＴＬはＨレベルに戻る（図６参照）。

次に、ＥＤＧ番地のデータを判定して、入賞スイッチ信号ＳＧに対応するビットが「１」となっているか否かを判定する（ＳＴ６３）。先に説明した通り、スイッチ入力処理において、入力ポートＩＮＰのデータを取得して（ＳＴ５０〜ＳＴ５１）、入賞スイッチ信号ＳＧが立上ったか否かは、ＥＤＧ番地に記憶されている（ＳＴ５６）。したがって、ＥＤＧ番地の記憶内容によって、入賞スイッチ信号ＳＧが立上っていないと判定される場合には、大当り抽選処理（ＳＴ６６）をスキップする。

一方、ＥＤＧ番地の記憶内容によって、入賞スイッチ信号ＳＧが立上ったと判定される場合には、ＴＥＭＰ番地以下の１６ビットデータを、ＬＯＴ番地とＬＯＴ＋１番地にコピーする（ＳＴ６４）。そして、ＴＥＭＰ番地とＴＥＭＰ＋１番地に、大当り抽選にとっての無効データを格納する。ここで、無効データとは、これを乱数値として大当り抽選に供しても、大当り抽選処理がスキップされるデータである。なお、簡易的には、無効データは、それを乱数値として大当り抽選に供しても、大当り状態とはならないハズレデータであっても良い。

次に、ＬＯＴ番地以降に格納されている１６ビットデータを乱数値ＲＮＤに使用して大当り抽選処理を実行する（ＳＴ６６）。そして、図示省略しているが、抽選結果が当選状態であれば大当り中の動作モードに変更する。また、大当り中となれば、大入賞口など種特別電動役物の作動に向けた処理を行う。

このような特別図柄処理（ＳＴ２７）の後、主制御部２１で管理するＬＥＤについて点灯動作を進行させると共に（ＳＴ２８）、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後（ＳＴ２９）、ＣＰＵを割込み許可状態ＥＩに戻してタイマ割込みを終える（ＳＴ３０）。その結果、割込み処理ルーチンからメイン処理の無限ループ処理（図７）に戻り、ステップＳＴ１７の処理が実行される。

以上の通り、本実施例では、入賞スイッチ信号ＳＧを二重にチェックしており、ノイズなどの影響で、万一、入賞検出信号ＤＥＴがビット化けしても、不合理な大当り状態が発生することがない。また、二度繰り返すデータ入力処理（ＳＴ５０〜ＳＴ５１）によっても、リンギングなどの悪影響を排除できない場合でも、不合理な大当り状態が発生することはない。以下、これらの点について図９（ｄ）に基づいて確認する。

通常の場合には、図９（ｄ）のＮｏ．１又はＮｏ．４のように、ステップＳＴ６０の処理で取得された入賞検出信号ＤＥＴのＨ／Ｌレベル（ＯＮ／ＯＦＦ状態）と、ステップＳＴ５６の処理で格納されたＥＤＧ番地の内容とが正しく整合する。したがって、このような正常時には、例えば、入賞検出信号ＤＥＴ（ラッチフラグ）のＯＮ時には、乱数値ＲＮＤがＴＥＭＰ番地以下に取得され（ＳＴ６２）、その乱数値ＲＮＤがＬＯＴ番地以下にコピーされた後（ＳＴ６４）、ＬＯＴ番地以下にコピーされた乱数値ＲＮＤに基づいて大当り抽選処理が実行される（ＳＴ６６）。

また、正常時には、入賞検出信号ＤＥＴ（ラッチフラグ）のＯＦＦ時には、ステップＳＴ６２の処理がスキップされた後、ステップＳＴ６３の判定によって大当り抽選処理がスキップされる。

次に、図９（ｄ）のＮｏ．２の異常時を検討する。この場合には、入賞検出信号ＤＥＴ
がＯＦＦ状態であると判定されるので、ステップＳＴ６２の処理がスキップされる。したがって、ＴＥＭＰ番地以下のデータは、無効データのままであり、有意なデータは格納されない。

その後、ステップＳＴ６３の判定では、該当ビットがＯＮ状態であるので、ステップＳＴ６４〜ＳＴ６６の処理が実行されてしまう。しかし、ＴＥＭＰ番地以下には、無効データが格納されているので、ＬＯＴ番地以下にコピーされた無効データが大当り抽選処理（ＳＴ６６）に供されることになり、乱数値ＲＮＤの無効性によって大当り抽選処理がスキップされる。したがって、図９（ｄ）のＮｏ．２の異常時にも何の弊害も何も生じない。

続いて、図９（ｄ）のＮｏ．３の異常時を検討する。この場合には、入賞検出信号ＤＥＴがＯＮ状態であると誤判定されるので、乱数値ＲＮＤがＴＥＭＰ番地に格納されてしまう（ＳＴ６２）。しかし、ステップＳＴ６３の判定では、入賞スイッチ信号ＳＧが立上っていないと判定されるので、大当り抽選処理（ＳＴ６６）が実行されることはなく、何の弊害も生じない。なお、その後、正常にＮｏ．４の状態が発生すれば、その段階でＴＥＭＰ番地以下のデータが更新され、そのデータに基づいて大当り抽選処理（ＳＴ６６）が実行される。

ところで、スイッチ入力処理（ＳＴ２３）の実行タイミングと、特別図柄処理（ＳＴ２７）の実行タイミングとに時間的ズレがあるため、スイッチ入力処理時（ＳＴ２３）には入賞スイッチ信号ＳＧがＯＦＦ状態であるのに、特別図柄処理時（ＳＴ２７）には、入賞スイッチ信号ＳＧがＯＮ状態となる場合もあり得る。しかし、本実施例では、先に実行を終えているスイッチ処理（ＳＴ２３）の判定結果を、ラッチフラグ（入賞検出信号ＤＥＴ）の判定の後で判定するので（ＳＴ６１，ＳＴ６３参照）、何ら弊害が生じない。

すなわち、この場合には、最初のタイマ割込み時、スイッチ入力処理（ＳＴ２３）の後で判定するラッチフラグ（入賞検出信号ＤＥＴ）がＯＮ状態になっているので、ＳＴ６１→ＳＴ６２の経路を経て、乱数値ＲＮＤがＴＥＭＰ番地に格納される。しかし、スイッチ入力処理時には、入賞スイッチ信号が未だＯＦＦ状態であったので、ステップＳＴ６３の処理を経てタイマ割込み処理が終わってしまう。なお、このタイマ割込み時において、乱数値ＲＮＤがＴＥＭＰ番地以下に取得されたタイミングで（ＳＴ６２）、ラッチフラグ（入賞検出信号ＤＥＴ）はＯＦＦ状態に戻っている（図６（ｇ）参照）。

したがって、次回のタイマ割込み時には、ＳＴ６０→ＳＴ６１→ＳＴ６３の経路を経て、ステップＳＴ６２の処理はスキップされる。そして、その後、前回のタイマ割込み時にＴＥＭＰ番地以下に格納された乱数値ＲＮＤが、ＬＯＴ番地以下にコピーされ、その乱数値ＲＮＤに基づいて大当り抽選処理が実行される（ＳＴ６６）。そのため、スイッチ入力処理（ＳＴ２３）の実行タイミングと、特別図柄処理（ＳＴ２７）の実行タイミングとに時間的ズレは、何ら弊害を生じない。

続いて、図８（ｂ）に示す電源監視処理（ＳＴ２０）について念のため説明する。電源監視処理（ＳＴ２０）では、先ず、電源基板２０から供給される電圧降下信号を、入力ポート（不図示）を通して取得し（ＳＴ３１）、それが異常レベルでないか判定する（ＳＴ３２）。そして、異常レベルでない場合には、異常回数カウンタとバックアップフラグＢＦＬをゼロクリアして処理を終える（ＳＴ３３）。

一方、電圧降下信号が異常レベルである場合には、異常回数カウンタをインクリメント（＋１）して（ＳＴ３４）、計数結果が上限値ＭＡＸを超えていないかを判定する（ＳＴ３５）。これは、入力ポートからの取得データが、ノイズなどの影響でビット化けしている可能性があることを考慮したものであり、所定回数（例えば、上限値ＭＡＸ＝２）連続
して異常レベルを維持する場合には、交流電源が現に遮断されたと判定する。

このように、本実施例では、電源遮断時にも、直ぐには以降のバックアップ処理を開始せず、動作開始のタイミングが、ＭＡＸ×２ｍＳだけ遅れる。しかし、（１）電源降下信号は、直流電源電圧の降下ではなく、交流直流電圧の降下を検出すること、（２）直流電源電圧は、大容量のコンデンサによって交流電源の遮断後もしばらくは維持されること、（３）電源監視処理が高速度（２ｍＳ毎）で繰り返されること、（４）バックアップ処理が極めてシンプルであり、迅速に終わることから、実質的には何の弊害もない。

ところで、ステップＳＴ３５の判定の結果、異常回数カウンタの計数値が上限値ＭＡＸに一致した場合には、異常回数カウンタをゼロクリアした後（ＳＴ３６）、バックアップフラグＢＦＬに５ＡＨを設定する（ＳＴ３７）。次に、メインルーチンのステップＳＴ７の場合と、全く同じ演算を、全く同じ作業領域（ワークエリア）に対して実行し、その演算結果を記憶する（ＳＴ３８）。なお、実行される演算は、典型的には８ビット加算演算である。

そして、その後はワンチップマイコン２１ＡをＲＡＭアクセス禁止状態に設定すると共に（ＳＴ３９）、全ての出力ポートの出力データをクリアする（ＳＴ４０）。その結果、同種の電源監視処理を主制御部２１より遅れて開始する払出制御部２４に対して、不合理なデータが送信させることが防止される。以上のバックアップ処理が終われば、ＣＴＣに対する設定処理によって割込み信号ＩＮＴの生成を禁止すると共に、無限ループ処理を繰り返しつつ直流電源電圧が降下するのを待つ（ＳＴ４１）。なお、このタイミングでは、ＣＰＵは、もともと割込み禁止状態であるが（ＳＴ３０参照）、電源電圧の降下による誤動作の可能性を、可能な限り排除する趣旨から、本実施例では、ＣＴＣからの割込み信号ＩＮＴの出力も禁止している。

以上、本発明の実施例を具体的に説明したが、具体的な記載内容は何ら本発明を限定するものではなく、各種の改変が可能である。例えば、実施例の説明では、ラッチフラグの値をタイマ割込み処理でチェックする構成を採ったが（フラグセンス方式）、入賞検出信号ＤＥＴを直接ＣＰＵの割込み端子に供給する構成を採っても良い。

また、セキュリティレベルを上がるためには、遊技盤中継基板２９と主制御基板２１との間に、２つの伝送経路を設け、同一の入賞スイッチ信号を別の経路で伝送するのが好ましい。

図１０は、この構成を図示したものであり、乱数生成回路ＧＮＲに供給される入賞スイッチ信号ＳＧと、入力ポートＩＮＰに供給される入賞スイッチ信号ＳＧとを別のコネクタＣＮ１，ＣＮ２を通して、遊技盤中継基板２９から受けている。そのため、例えば、コネクタＣＮ１を外して、遊技盤中継基板２９とコネクタＣＮ１の間に違法基板を取り付けても、違法な大当り抽選処理を実行させることはできない。

図示例の場合には、違法な入賞スイッチ信号ＳＧを生成するには、本来の信号ラインを切断した上で、例えば、遠隔操作によってスイッチ回路Ｓ１をＯＮ／ＯＦＦ動作させる必要があるが、そのようなことをしても、入力ポートＩＮＰに供給される入賞スイッチ信号ＳＧをＯＮ状態にすることはできない。なお、切断箇所の上流側にスイッチ回路Ｓ２を設け、これをスイッチ回路Ｓ１に同期してＯＮ／ＯＦＦ動作させても、バッファ回路ＢＵＦのトランジスタがＯＮ状態であるので違法行為が成功することはない。この点、バッファ回路ＢＵＦのトランジスタが定常的にＯＦＦ状態である構成を採ると、違法行為を有効に排除できない（図１０（ｂ）参照）。

ＧＭ遊技機
ＲＮＤカウンタ計数値
ＳＧ検出信号
６０第１記憶部
４５，４６第２記憶部
ＧＮＲ乱数生成回路
ＩＮＰ入力ポート
ＥＤＧ第３記憶部

Claims

所定の遊技動作の発生を示す検出信号に起因して抽選処理を実行し、遊技者に有利な遊技状態を発生させるか否かを決定する遊技機であって、
前記検出信号のレベルが有意に変化したタイミングで、第１記憶部にＯＮ情報を記憶すると共に、その時のカウンタ計数値を第２記憶部に記憶する乱数生成回路と、前記検出信号を受ける入力ポートと、ＣＰＵと、を内蔵するワンチップマイコンを搭載した主制御基板を設け、
入力ポートの入力データを判定して前記検出信号のレベルが有意に変化した場合には、第３記憶部にＯＮ情報を記憶する第１手段と、
第１手段が機能した後、第１記憶部の記憶内容を判定して、ここにＯＮ情報が記憶されていることを条件に、第２記憶部に記憶されているカウンタ計数値を取得して一時保存する第２手段と、
第２手段が機能した後、第３記憶部にＯＮ情報が記憶されていることを条件に、一時保存されているカウンタ計数値に基づいて前記抽選処理を実行する第３手段と、を有して構成され、
前記乱数生成回路及び前記入力ポートは、定常的にＯＮ動作を維持するスイッチング素子の出力端子から、Ｌレベルの前記検出信号を定常的に受けている一方、所定の遊技動作の発生時には、前記スイッチング素子がＯＦＦ動作することで、Ｈレベルの前記検出信号を受けるよう構成されている遊技機。
前記第３手段は、カウンタ計数値が一時保存されていた領域に、無効データを格納するよう機能する一方、
前記抽選処理は、前記無効データによっては、遊技者に有利な遊技状態が発生しないよう構成されている請求項１に記載の遊技機。
電源投入時に開始されるメイン処理と、前記メイン処理を中断させて定時的に実行されるタイマ割込み処理とを有して構成され、
前記第１手段〜第３手段は、前記タイマ割込み処理において実現されている請求項１又は２に記載の遊技機。
前記スイッチング素子の出力は、配線ケーブルと接続コネクタとを経由して、前記乱数生成回路及び前記入力ポートを搭載する回路基板に供給されている請求項１に記載の遊技機。
前記スイッチング素子の出力は、異なる配線ケーブル及び接続コネクタを通して、前記回路基板に別々に供給されている請求項４に記載の遊技機。
前記第１手段は、入力データを複数回連続して取得し、同一データが取得されることを条件に、前記検出信号のレベル変化を判定する請求項１〜５の何れかに記載の遊技機。
前記第１手段は、入力データの判定時に、前回のタイマ割込み処理によって取得したデータと、今回の入力データの、何れか一方を論理反転させてＡＮＤ演算することで、前記検出信号のレベルが変化したことを自動検出している請求項３に記載の遊技機。
第１記憶部に記憶されたＯＮ情報は、第２手段が、第２記憶部から前記カウンタ計数値を取得するまで、そのまま維持される請求項１〜７の何れかに記載の遊技機。
前記乱数生成回路は、
計数クロックを受けて循環的に更新されるカウンタと、
前記検出信号を受けると、前記計数クロックのエッジに同期して、これを取得して保持する検出記憶回路と、
制御信号が許可レベルであることを条件に前記検出記憶回路から受ける前記検出信号のエッジに同期して、前記カウンタの出力データを前記乱数値として取得して保持するラッチ回路と、
前記ラッチ回路が前記乱数値を取得した後、前記制御信号を許可レベルから禁止レベルに変化させる制御回路と、を有して構成されている請求項１〜８の何れかに記載の遊技機。