JP3859127B2 - 遊技機 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、いわゆるセブン機、羽根物、権利物又はアレンジボール等の弾球遊技機や、スロットマシン等のコイン式遊技機などの遊技機に関する。
【０００２】
【従来の技術】
従来から遊技盤面に複数の図柄等の識別情報を可変表示する可変表示装置を備え、所定条件の成立、例えば始動口に遊技球が入賞することにより別遊技が開始され、該別遊技が開始されると上記可変表示装置に複数の識別情報が所定時間可変表示され、その後、順次該識別情報が停止し、各識別情報が停止したときの停止態様が特定条件を達成すること、例えばゾロ目（同一図柄が揃う）となったことに基づき、遊技者に特定の価値を付与する遊技機が知られている。
【０００３】
上記特定の価値発生の有無は、始動口に遊技球が入賞するタイミングで決定される。即ち、１カウントずつ定期的に一定の範囲（例えば、１カウントずつ２ｍｓ毎に０から２５５の範囲）で更新される乱数カウンタを備え、始動口に遊技球が入賞した場合、上記乱数カウンタの値を読み出し、この読み出された乱数カウンタの値が、例えば「７」等の特定の値と一致するときに、大当たり等の特定の価値を発生するようにしている。大当たりが発生すると、制御基板のコネクタに接続されたケーブルを介して大当たりコマンドが可変表示装置の表示用基板へ送信される。可変表示装置では、受信された大当たりコマンドに基づいて変動表示を制御し、所定の図柄の組み合わせで停止する大当たり表示を現出させる。
【０００４】
【発明が解決しようとする課題】
ところが、近年、「ぶら下げ基板」と呼ばれる不正な基板を使用した不正行為が報告されている。この不正行為は、制御基板と可変表示装置の表示用基板との間等に不正な基板をぶら下げ（不正な「ぶら下げ基板」を取り付け）、不当に大当たりを発生させるというものである。具体的には、遊技機に設けられる大当たりを決定するための乱数カウンタと同様の働きをするカウンタ（１カウントずつ定期的に一定の範囲で更新されるカウンタ）を「ぶら下げ基板」内に設け、そのカウンタの値を遊技機の電源投入に合わせてリセット（０クリア）することにより、「ぶら下げ基板」内で大当たりの発生タイミングを把握するのである。そして、その把握した大当たりの発生タイミングに合わせて「ぶら下げ基板」内で遊技球の始動口入賞信号を不正に生成し、これを遊技機の制御基板へ出力して不当に大当たりを発生させるというものである。
【０００５】
そこで、大当たりを決定する乱数値をカウントする乱数カウンタのｎ（ｎは自然数）回りの更新毎に、その乱数カウンタの更新の初期値を変更する弾球遊技機が特開平１１−７０２５２号に開示されている。この弾球遊技機によれば、大当たりの発生の有無を決定する乱数カウンタの更新の初期値をｎ回り毎に変更し、「ぶら下げ基板」による大当たり発生タイミングの把握を不可能にしている。上記弾球遊技機では、乱数カウンタとは別に、その乱数カウンタの更新の初期値を乱数カウンタの更新範囲内でカウントする初期値カウンタを設け、定期的に実行されるリセット割込処理の残余時間の間に上記初期カウンタの値を繰り返し更新するのである。リセット割込処理は、遊技機の遊技の制御を行う処理であるので、遊技の状況に応じて処理時間が長短する。「ぶら下げ基板」は、リセット割込処理の長短する時間までは把握することができないので、次のリセット割込処理が発生するまでの残余時間の間に繰り返し更新される初期値カウンタの値を把握することはできない。よって、乱数カウンタの更新の初期値を「ぶら下げ基板」で把握不可能にして、「ぶら下げ基板」による不正行為を防止している。
【０００６】
ところで、制御基板においては、電源投入時にＲＡＭクリアスイッチが押下されている場合、或いはＲＡＭの内容が破壊されていると判断したときに、ＲＡＭのクリア処理を実行する。このため、上記従来の弾球遊技機では、意図的にＲＡＭクリアを発生させることにより大当たりを発生させる不正行為が可能となる。すなわち、ＲＡＭクリア処理実行時に、大当たり乱数（当否乱数）の値が必ずゼロで初期化されることにより、その場合に限っては、制御基板の外部から大当たり乱数の値が大当たりとなるポイントを容易に推定できる。遊技場などでは、「ぶら下げ基板」を用いて意図的にＲＡＭクリアを発生させることにより大当たりを発生させる不正行為によって多大な被害が発生している。
【０００７】
本発明は、このような問題を解決するためになされたものであり、「意図的にＲＡＭクリアを発生させることにより大当たりを発生させるという不正行為」を防止できる遊技機を提供することを目的とする。
【０００８】
本発明の他の目的は、「意図的にＲＡＭクリアを発生させることにより大当たりを発生させるという不正行為」を防止できる他の遊技機を提供することを目的とする。
【０００９】
本発明の更に他の目的は、簡単な構成で容易に上記不正行為を防止できる遊技機を提供することにある。
【００１０】
本発明の更に他の目的は、更に確実に上記不正行為を防止できる遊技機を提供することにある。
【００１１】
本発明の他の目的は、「意図的にＲＡＭクリアを発生させることにより大当たりを発生させるという不正行為」を防止できる更に他の遊技機を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の遊技機は、遊技の基本進行制御を司る主制御部と、所定条件の成立により複数の識別情報を可変表示する可変表示装置とを備え、前記可変表示装置の停止態様が特定条件を達成することに基づき、遊技者に特定の価値を付与する遊技機であって、
定期的に一定範囲で更新され、ｎ（ｎは自然数である。）回り更新毎に初期値が変更される乱数カウンタと、
前記所定条件の成立により前記乱数カウンタの値を読み出し、この読み出された乱数カウンタの値を用いて当否判定を行う当否判定プログラムが、格納された格納手段と、
前記当否判定プログラムにより当否判定制御を行う制御手段と、
前記当否判定プログラムの実行時に使用されるデータを記憶する記憶手段と、
前記乱数カウンタの更新とは非同期に更新されると共に、前記乱数カウンタを更新するための初期値をカウントする非同期型の初期値カウンタと、を備え、
前記乱数カウンタの初期化時に前記非同期型の初期値カウンタの値により前記乱数カウンタの初期値を決定する遊技機であり、
前記非同期型の初期値カウンタが、前記制御手段の外部に設けられる外部初期値カウンタであり、
前記非同期型の初期値カウンタと前記制御手段との間に遅延回路が設けられることを特徴とする。
また、「本出願において参考的に開示されると共に権利を請求の範囲から除外される第１の発明（以下、「参考発明１」という。）」の遊技機は、
遊技の基本進行制御を司る主制御部と、所定条件の成立により複数の識別情報を可変表示する可変表示装置とを備え、前記可変表示装置の停止態様が特定条件を達成することに基づき、遊技者に特定の価値を付与する遊技機であって、
定期的に一定範囲で更新され、ｎ回り更新毎に初期値が変更される乱数カウンタと、
前記所定条件の成立により前記乱数カウンタの値を読み出し、この読み出された乱数カウンタの値を用いて当否判定を行う当否判定プログラムが、格納された格納手段と、
前記当否判定プログラムにより当否判定制御を行う制御手段と、
前記当否判定プログラムの実行時に使用されるデータを記憶する記憶手段と、
前記乱数カウンタの更新とは非同期に更新されると共に、前記乱数カウンタを更新するための初期値をカウントする非同期型の初期値カウンタと、を備え、
前記乱数カウンタの初期化時に前記非同期型の初期値カウンタの値により前記乱数カウンタの初期値を決定することを特徴とする。ここで、参考発明１の「ｎ」は自然数である。
【００１３】
請求項１の発明の「非同期型の初期値カウンタ」は、乱数カウンタの更新とは非同期に更新される。このため、記憶手段（例えば、ＲＡＭ）に初期化処理が施され、乱数カウンタの初期化がなされても、この初期化処理とは無関係に非同期型の初期値カウンタがカウントされる。即ち、記憶手段の初期化処理等が実行されても、非同期型の初期値カウンタの値によって乱数カウンタの初期値を決定し、当否判定制御を行うことができる。つまり、「ＲＡＭクリア処理の実行時に、乱数カウンタの値（当否乱数）が必ず０で初期化される」という事態を回避できる。従って、不正行為者の不正行為に起因して、ＲＡＭクリア処理が実行されても、乱数カウンタの値（当否乱数）を制御基板の外部から推定することが困難となるため、不正行為者の不正行為を防止できる。
【００１４】
請求項２記載の遊技機は、前記記憶手段に内部初期値カウンタを設け、該内部初期値カウンタを用いて前記乱数カウンタの更新の初期値を決定するが、前記乱数カウンタの初期化がなされた場合には、前記外部初期値カウンタの値によって前記乱数カウンタの初期値を決定することを特徴とする。
また、「本出願において参考的に開示されると共に権利を請求の範囲から除外される第２の発明（以下、「参考発明２」という。）」の遊技機は、
遊技の基本進行制御を司る主制御部と、所定条件の成立により複数の識別情報を可変表示する可変表示装置とを備え、前記可変表示装置の停止態様が特定条件を達成することに基づき、遊技者に特定の価値を付与する遊技機であって、
定期的に一定範囲で更新され、ｎ回り更新毎に初期値が変更される乱数カウンタと、
前記所定条件の成立により前記乱数カウンタの値を読み出し、この読み出された乱数カウンタの値を用いて当否判定を行う当否判定プログラムが、格納された格納手段と、
前記当否判定プログラムにより当否判定制御を行う制御手段と、
前記当否判定プログラムの実行時に使用されるデータを記憶する記憶手段と、
前記乱数カウンタの更新とは同期に更新され、前記乱数カウンタを更新するための初期値をカウントする同期型の初期値カウンタと、
前記乱数カウンタの更新とは非同期に更新される非同期型の初期値カウンタと、を備え、
前記乱数カウンタの初期化時に前記非同期型の初期値カウンタの値により前記乱数カウンタの初期値を決定することを特徴とする。ここで、参考発明２の「ｎ」は自然数である。
【００１５】
参考発明２の発明の「非同期型の初期値カウンタ」も、乱数カウンタの更新とは非同期に更新される。このため、記憶手段（例えば、ＲＡＭ）に初期化処理が施され、乱数カウンタや、同期型の初期値カウンタの初期化がなされても、この初期化処理とは無関係に非同期型の初期値カウンタがカウントされる。即ち、記憶手段の初期化処理等が実行されても、非同期型の初期値カウンタの値によって乱数カウンタの初期値を決定し、当否判定制御を行うことができる。つまり、「ＲＡＭクリア処理の実行時に、乱数カウンタの値（当否乱数）が必ず０で初期化される」という事態を回避できる。従って、不正行為者の不正行為に起因して、ＲＡＭクリア処理が実行されても、乱数カウンタの値（当否乱数）を制御基板の外部から推定することが困難となるため、不正行為者の不正行為を防止できる。
【００１６】
ここで、請求項１の発明及び参考発明１においては、乱数カウンタの初期化時のみならず、通常の乱数カウンタの更新時にも、「非同期型の初期値カウンタ」を用いる態様を示している。これに対して、参考発明２においては、乱数カウンタの更新と同期して更新される「同期型の初期値カウンタ」と、「非同期型の初期値カウンタ」とを別個に備え、乱数カウンタの初期化時に「非同期型の初期値カウンタ」を用い、通常の乱数カウンタの更新時に、「同期型の初期値カウンタ」を用いる態様を示している。
【００１７】
ここで、請求項１、参考発明１及び参考発明２の「非同期」には、（ａ）非同期型の初期値カウンタの更新の周期と乱数カウンタの更新の周期とが同じであるが、両カウンタのカウントのタイミングにズレを生じている場合や、（ｂ）非同期型の初期値カウンタの更新の周期と乱数カウンタの更新の周期とが異なる場合等が含まれる。特に、後者（ｂ）の場合においては、非同期型の初期値カウンタの更新を高速に行うと、不正行為者が、非同期型の初期値カウンタの値（タイミング）を把握することが困難となり、不正行為をより行い難くなる。具体的には、初期値カウンタが発するクロック信号の周波数を、所望の任意の値、例えば１０ＭＨｚ程度とすることができる。
請求項４記載の遊技機は、請求項１〜３の何れか一項に記載の遊技機において、前記非同期型の初期値カウンタに補助電源を設け、当該遊技機の電源遮断時においても、カウントを行うものとすることを特徴とする。
また、参考発明１及び参考発明２においては、非同期型の初期値カウンタに補助電源を設け、遊技機の電源遮断時（以下、電源断時という。）においても、常にカウントを行うものとすると、遊技機の電源投入時にも、非同期型の初期値カウンタが種々の値（必ずしも、０ではない値。）をカウントでき、好ましい。
【００１８】
請求項３記載の遊技機は、請求項１又は２記載の遊技機において、前記非同期型の初期値カウンタが、所定の振動数でクロック信号を発するクロック発振部と、前記クロック発振部の発するクロック信号数をカウントするクロックカウンタ部とを備えることを特徴とする。
また、「本出願において参考的に開示されると共に権利を請求の範囲から除外される第３の発明（以下、「参考発明３」という。）」の遊技機は、参考発明１又は参考発明２の遊技機において、前記非同期型の初期値カウンタが、所定の振動数でクロック信号を発するクロック発振部と、前記クロック発振部の発するクロック信号数をカウントするクロックカウンタ部とを備えることを特徴とする。
【００１９】
請求項３の発明は、非同期型の初期値カウンタの一具体例としてクロック式のカウンタを示すものである。このクロック式のカウンタは一般に高速であるため、不正行為者が、非同期型の初期値カウンタの値を把握することがより困難となる。
【００２１】
尚、請求項１〜４の発明、参考発明１〜参考発明３の「非同期型の初期値カウンタ」を、例えば、制御手段（ＣＰＵ）の外部に設けられる「外部初期値カウンタ」とすることができる。
【００２２】
「本出願において参考的に開示されると共に権利を請求の範囲から除外される第４の発明（以下、「参考発明４」という。）」の遊技機は、
遊技の基本進行制御を司る主制御部と、所定条件の成立により複数の識別情報を可変表示する可変表示装置とを備え、前記可変表示装置の停止態様が特定条件を達成することに基づき、遊技者に特定の価値を付与する遊技機であって、
定期的に一定範囲で更新され、ｎ回り更新毎に初期値が変更される乱数カウンタと、
前記所定条件の成立により前記乱数カウンタの値を読み出し、この読み出された乱数カウンタの値を用いて当否判定を行う当否判定プログラムが、格納された格納手段と、
前記当否判定プログラムにより当否判定制御を行う制御手段と、
前記当否判定プログラムの実行時に使用されるデータを記憶する記憶手段と、
前記制御手段の外部に設けられ、前記乱数カウンタを更新するための初期値をカウントする初期値カウンタと、を備え、
前記初期値カウンタが、所定の振動数でクロック信号を発するクロック発信部と、前記クロック発信部の発するクロック信号数をカウントするカウンタ部とを備え、
前記乱数カウンタの初期化時に前記初期値カウンタの値により前記乱数カウンタの初期値を決定することを特徴とする。ここで、参考発明４の「ｎ」は自然数である。
【００２３】
参考発明４も、クロック式の初期値カウンタを備えている。そして、記憶手段（例えば、ＲＡＭ）に初期化処理が施され、乱数カウンタの初期化がなされても、この初期化処理とは無関係にクロック式の初期値カウンタがカウントされる。即ち、記憶手段の初期化処理等が実行されても、クロック式の初期値カウンタの値によって乱数カウンタの初期値を決定し、当否判定制御を行うことができる。つまり、「ＲＡＭクリア処理の実行時に、乱数カウンタの値（当否乱数）が必ず０で初期化される」という事態を回避できる。従って、不正行為者の不正行為に起因して、ＲＡＭクリア処理が実行されても、乱数カウンタの値（当否乱数）を制御基板の外部から推定することが困難となるため、不正行為者の不正行為を防止できる。
【００２４】
尚、参考発明４の遊技機においても、このクロック式の初期値カウンタでカウントされるタイミングを遅延させる遅延手段を備えてもよい。また、参考発明４においても、乱数カウンタの初期化時のみならず、通常の乱数カウンタの更新時にも、クロック式の初期値カウンタを用いてもよい。また、記憶手段（例えば、ＲＡＭ）等にプログラム制御によって内容変更がなされる初期値カウンタ（以下、「内部初期値カウンタ」という。）を別に設け、乱数カウンタの初期化時に「クロック式の初期値カウンタ」を用い、通常の乱数カウンタの更新時に、「内部初期値カウンタ」を用いてもよい。
【００２５】
参考発明４の「クロック式の初期値カウンタ」は、「プログラム制御によって内容変更がなされる乱数カウンタ」に比べ、更新の周期が短くなるのが一般的である。このため、「クロック式の初期値カウンタ」は、「プログラム制御によって内容変更がなされる乱数カウンタ」と非同期に更新されるのが一般的である。尚、参考発明４においても、初期値カウンタが発するクロック信号の周波数を、所望の任意の値、例えば１０ＭＨｚ程度とすることができる。更に、クロック式の初期値カウンタに補助電源を設け、遊技機の電源断時においても、常に、カウントを行うものとすると、遊技機の電源投入時にも、この初期値カウンタが種々の値（必ずしも、０ではない値。）をカウントできる。
【００２６】
尚、請求項１〜４の各発明、参考発明１、参考発明２、参考発明３、及び、参考発明４の「所定条件」としては、例えば、「遊技球が特定の始動口に遊技球が入賞する。」という条件を例示できる。また、請求項１〜４の各発明、参考発明１、参考発明２、参考発明３、及び、参考発明４の「特定条件」としては、例えば、「可変表示装置に複数の識別情報が所定時間可変表示され、その後、順次該識別情報が停止し、各識別情報が停止したときの停止態様が特定条件を達成すること、例えばゾロ目（同一図柄が揃う）となる。」という条件を例示できる。更に、請求項１〜４の各発明、参考発明１、参考発明２、参考発明３、及び、参考発明４の「当否判定プログラム」としては、「前記所定条件の成立により前記乱数カウンタの値を読み出し、この読み出された乱数カウンタの値が特定の値に一致するときに当たり判定若しくは大当たり判定を行うもの」を例示できる。また、請求項１〜４の各発明、参考発明１、参考発明２、参考発明３、及び、参考発明４の「当否判定プログラムの実行時に使用されるデータ」には、「乱数カウンタの値」等が含まれる。
請求項５記載の遊技機は、請求項１〜４の何れか１項に記載の遊技機において、前記遅延回路が、コンデンサと、抵抗器とを備えることを特徴とする。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を示す実施例について図面に基づいて説明する。
【００２９】
Ａ．実施例１
【００３０】
（１）パチンコ機１の機械的な構造
本実施例は、参考発明１及び参考発明３の発明を具体化したものであり、遊技機の一具体例として、所謂「セブン機」と称されるタイプの第一種パチンコ機（弾球遊技機）を例示している。先ず、このパチンコ機１の機械的な構造について、図１〜図３を参照して説明する。
【００３１】
パチンコ機１の前面部は、主として本体枠２と、中枠３と、前面枠４と、上皿部５と、下皿部６と、施錠装置７とから構成されている。本体枠２は、木製の板状体を略長方形の額縁状に組立て固着したものである。中枠３は、全体がプラスチック製で、枠体部（図示略）と下板部（図示略）とを有し、本体枠２に対して開閉可能に軸支されている。中枠３の右端中央には施錠装置７が設けられ、施錠装置７は、正面視すると鍵穴を備えた略長方形状を呈し、前面枠４を閉鎖した場合に施錠するためのものである。
【００３２】
ここで枠体部は、上端から下方へ中枠３全体の略２／３程度に略長方形の額縁状に形成され、上端部には、前面枠４の略三角形状の枠飾りＬＥＤ用レンズ４ｃ，４ｅに対応して、左側に賞球表示ＬＥＤ（図示略）及び賞球表示ＬＥＤ基板４ｄ（図４参照）が、右側にストップ表示ＬＥＤ（図示略）及びストップ表示ＬＥＤ基板４ｆ（図４参照）が配設されている。
【００３３】
また、下板部は、下端から上方へ中枠３全体の略１／３程度を占め、左端には、上皿部５に形成されたスピーカー面５ａに対応すべく、遊技状態に応じた効果音その他の音（音声）を発生させるスピーカー４００ａ（図４参照）が配設され、略中央には、遊技球を発射する発射装置ユニット（図示略）に対し、上皿部５に貯留された遊技球を供給する供給装置等（図示略）が設けられている。
【００３４】
さらに、下板部の下方には、灰皿や玉抜きレバー等を備えた下皿部６が設けられ、下皿部６の略中央には、パチンコ機１の内部から遊技球を排出するための排出口６ａが開設され、右端に発射装置ユニット（図示略）を操作する発射ハンドル９が設けられている。また、この発射ハンドル９には、遊技者がタッチしていることを検出するタッチスイッチ９ａが装着され、その近傍には、発射停止を一時的に指令する発射停止スイッチ９ｂが配置されている。
【００３５】
前面枠４は、全体がプラスチック製であり、遊技盤１０（図２参照）を前方から視認するべく、遊技盤１０に形成された遊技領域１１（図２参照）の形状に対応して上側が略円弧状を呈し、全体が略弾丸形状に開設された開口部４ａを有している。そして、その裏面には、開口部４ａに応じてガラス板が嵌められた略長方形状のガラス枠（図示略）が装着されている。また、この前面枠４は、パチンコ機１の前面全体の約２／３のサイズを占め、中枠３の左端に軸着され開閉可能に形成されている。さらに、上端部には、枠飾りランプ用レンズ４ｂも設けられ、このレンズ４ｂ内部には、開口部４ａ上端の円弧部分に沿って、枠飾りランプ基板４ｇ（図４参照）及び複数個の遊技効果ランプ（図示略）が配設されている。
【００３６】
上皿部５は、前面枠４の下側で、中枠３の左端に軸着され開閉可能に形成されている。皿外縁部５ｂには、玉抜きボタンや遊技球の貸出・返却ボタン等が配設されている。また、上皿部５には、パチンコ機１の内部から遊技球を排出するための排出口５ｃが開設されている。左端には、複数の長孔を有するスピーカー面５ａが形成され、その裏面には、音量スイッチ基板１２（図４参照）が設けられている。パチンコ機１の左端側には、プリペイドカードユニット１３が装着されている。
【００３７】
次に、本実施例の遊技盤１０の表面構造について図２を参照して説明する。
遊技盤１０は、略長方形の木製の板状体であって中枠３（図１参照）に保持されるとともに、後述する裏機構盤１０２（図３参照）によりその背面側が覆われている。遊技盤１０には、遊技盤１０の表面に設けられた外レール１４と内レール１５とにより略円形状の遊技領域１１が形成され、遊技領域１１内には、特別図柄表示装置１６と、第一種始動口（普通電動役物）１７と、変動入賞装置１８と、左入賞口１９、右入賞口２０、左下入賞口２１、右下入賞口２２と、多数の障害釘２３と、一対のランプ風車２４、２５等が配設されている。
【００３８】
特別図柄表示装置１６は、「可変表示装置」の一具体例を示しており、遊技領域１１の略中央部に配置され、センター役物２６と、液晶表示盤２７とを備えている。この液晶表示盤２７の映像画面は略長方形状を呈しており、その表示画面上に１または複数の特別図柄（識別情報）を所定の方向に次々と変動させながら表示した後、停止表示する特別図柄表示領域（識別情報表示領域）が形成されている。すなわち、左特別図柄を表示する左特別図柄表示領域、中特別図柄を表示する中特別図柄表示領域、及び右特別図柄を表示する右特別図柄表示領域が、略横一列に設定された配置方向においてこの順序で並んで形成されている（図示略）。各特別図柄表示領域は、これらの表示領域の配置方向と略直交する向き、この場合、上下方向に図柄変動方向が設定され、その向きで変動しているように識別情報としての複数の図柄（特別図柄）が順次表示されていく。
【００３９】
液晶表示盤２７は、遊技球が第一種始動口（普通電動役物）１７に入球することにより、その映像画面の表示領域（図示略）に表示される各特別図柄をそれぞれ変動させて停止表示させるものである。そして、例えば、図柄が「７、７、７」の３桁同一図柄で揃って停止表示（確定表示）すると、変動入賞装置１８に配設された後述する大入賞装置３１の大入賞口３１１が開放される。即ち、本遊技１では、「複数の識別情報」として、左特別図柄表示領域と、中特別図柄表示領域と、右特別図柄表示領域とを備えている。また、「遊技球が第一種始動口（普通電動役物）１７に入球する。」という「所定条件の成立」によって、各特別図柄がそれぞれ変動され（即ち、複数の識別情報を可変表示され）、「図柄が３桁同一図柄で揃う。」という、特定条件の停止態様が達成されると、「大当たり」という、「特定の価値」を付与するパチンコ機１である。また、センター役物２６は、液晶表示盤２７の前面周辺部に額縁状に突設して装着され、普通図柄表示装置３２と、特別図柄保留表示ＬＥＤ１６ａとを備えている。
【００４０】
普通図柄表示装置３２は、センター役物２６の上部中央に配置され、７セグメント表示器３２ａと、普通図柄保留表示ＬＥＤ３２ｂとを有している。７セグメント表示器３２ａは、１〜９の奇数数字を変動表示させるもので、後述する左右の普通図柄作動ゲート３６、３７のいずれかを遊技球が通過することにより変動して、所定時間経過後に１種類の奇数数字が停止表示される。そして、例えば「７」で停止表示すると、第一種始動口（普通電動役物）１７が所定時間（例えば、０．５秒）開放される。
【００４１】
前記センター役物２６の左右斜め下方には、普通図柄作動ゲート３６、３７がそれぞれ設けられ、この左右の普通図柄作動ゲート３６、３７内に左、右普通図柄作動ゲート検知スイッチ３６ｓ、３７ｓ（図４参照）が配設されている。そして、遊技球の普通図柄作動ゲート通過検知スイッチ３６ｓ、３７ｓのいずれかの通過により、普通図柄表示装置３２における７セグメント表示器３２ａが変動表示する。
【００４２】
普通図柄保留表示ＬＥＤ３２ｂは、４個の丸形の赤色ＬＥＤで構成され、７セグメント表示器３２ａの左右両側に近接して配置されている。これは、左右の普通図柄作動ゲート３６、３７を通過した遊技球の数を４個まで保留とし、通過ごとに順次点灯しシフト表示するものである。次の７セグメント表示器３２ａの変動表示が開始するたびに、未始動回数が消化され、１個の普通図柄保留表示ＬＥＤ３２ｂは消灯される。
【００４３】
特別図柄保留表示ＬＥＤ１６ａは、センター役物２６の上部であって、普通図柄表示装置３２の左右両側に２個ずつに分けて並列状に配置され、４個の赤色ＬＥＤで構成されている。これは、第一種始動口（普通電動役物）１７に入球した遊技球の数を４個まで保留とし、入球ごとに順次点灯しシフト表示するものである。次の特別図柄の変動が開始するたびに、未始動回数が消化され、１個の特別図柄保留表示ＬＥＤ１６ａは消灯される。
【００４４】
第一種始動口（普通電動役物）１７は、後述する変動入賞装置１８と一体化されたもので、特別図柄表示装置１６におけるセンター役物２６の中央位置の下方に離れて配設されている。第一種始動口（普通電動役物）１７は、いわゆるチューリップ式で左右に一対の翼片部が開閉するべく形成され、その前面に飾りを備えて後述する基板３４に取り付けられている。内部には、遊技球の通過を検知する第一種始動口（普通電動役物）入賞検知スイッチ１７ｓ（図４参照）と、翼片部を作動させるための第一種始動口（普通電動役物）ソレノイド１７ｃ（図４参照）とが備えられている。この一対の翼片部が左右に開くと、遊技球の入球可能性が大きくなる開放状態となり、一対の翼片部が立設され、遊技球の入球可能性が小さくなる通常状態となる。
【００４５】
変動入賞装置１８は、上記第一種始動口（普通電動役物）１７の下方に配設されており、前面側が略逆台形状に形成された基板３４に、大入賞装置３１と、左下入賞口２１と右下入賞口２２とを備えている。ここで、大入賞装置３１は、略中央に形成され、帯状に開口された大入賞口３１１と、この大入賞口３１１を開放・閉鎖する開閉板３１２と、この開閉板３１２を開閉するための大入賞口ソレノイド３１３（図４参照）と、大入賞口３１１に入賞した後に遊技球が通過する特定領域（Ｖ入賞口及び一般入賞口／図示略）と、連動杆（図示略）と、入賞球を検知する入賞球検知スイッチ３１８（図４参照）と、裏箱（図示略）と、大入賞口中継基板（図示略）とから主に構成されている。
【００４６】
また、左下入賞口２１は、第一種始動口（普通電動役物）１７の略真横の左側に配設されて、内部に左下入賞口通過検知スイッチ２１ｓ（図４参照）が設けられている。そして、この左下入賞口２１の下方には複数個の左下入賞口ＬＥＤ２２３〜２２５が左下入賞口ＬＥＤ基板２１ｆ（図４参照）に取り付けられ、飾りレンズによって被覆されている。さらに、右下入賞口２２は、第一種始動口（普通電動役物）１７の略真横の右側に配設されて、内部に右下入賞口通過検知スイッチ２２ｓ（図４参照）が設けられている。
【００４７】
変動入賞装置１８の左右斜め上方には、左入賞口１９及び右入賞口２０がそれぞれ配設されている。そして、その内部にはそれぞれ、左入賞口通過検知スイッチ１９ｓ（図４参照）、右入賞口通過検知スイッチ２０ｓ（図４参照）が設けられている。また、特別図柄表示装置１６の左右斜め上方には、一対のランプ風車２４、２５がそれぞれ配設されている。さらに、遊技領域１１の左右両端部には、一対のサイドランプ３８、３９がそれぞれ縦円弧状で相対称状に配設されている。なお、多数の障害釘２３は、以上説明した各遊技装置との位置バランスを考慮して、遊技領域１１にパチンコ遊技に適するべく、配設されている。
【００４８】
次に、遊技盤１０の下方にはアウト口４８が設けられ、そのアウト口４８の下部にはバック球防止部材５８が設けられており、遊技領域１１に到達せず戻ってきた遊技球が再び発射位置に戻ることを防止している。一方、ファール球防止部材５９は、内レール１５の先端部に取り付けられ、返しゴム６０は、ファール球防止部材５９の位置とは略正反対側の、遊技盤１０の右半分側の位置であって、外レール１４に沿って嵌合状に取り付けられている。
【００４９】
次に、本実施例のパチンコ機１の裏面構造について図３を参照して説明する。前面枠４（図１参照）は中枠３にあって、前面枠４の上下端の位置に設けられた一対のヒンジ１０１により、開閉可能に支持されている。裏機構盤１０２は中枠３にあって裏機構盤１０２の上下端の位置に設けられた一対のヒンジ１０３により、開閉可能に支持されている。遊技盤１０（図２参照）は中枠３の表面側に着脱可能に取り付けられている。上端側にあるヒンジ１０１の配設位置からみて左側には、タンク球切れ検知スイッチ１０４をタンク底部に備えた賞球タンク１０５と、この賞球タンク１０５に接続されるタンクレール１０６とが取り付けられている。また、タンクレール１０６の右側には、球抜きレバー１０７が設けられ、その下流側には、補給球切れ検知スイッチ（図示を省略）が、さらに、その下流側には、裏側遊技装置としての賞球払出装置１０９が配設されている。
【００５０】
続いて、遊技球の振り分け部（図示略）が賞球払出装置１０９の下流側に設けられている。タンクレール１０６の下側には、特別図柄表示装置１６における液晶表示盤２７（図２参照）を格納した蓋付きの裏ケース１１１が設けられ、この裏ケース１１１の下側には、後述する主制御部１４０（図４参照）として、裏側遊技装置としての主制御基板３４０｛図５（ａ）参照｝を格納した格納容器としての主制御基板ケース１１２が配設されている。主制御基板ケース１１２の背面下側には、発射制御部２０１ａ（図４参照）として発射装置制御基板を格納した発射装置制御基板ケース１１３、及び発射制御集合中継基板（図示略）が設けられている。裏機構盤１０２の左下方部には、上述した発射装置ユニット（図示略）が、同じく右下方部には、枠制御部（払出制御部）１５０（図４参照）として、第一周辺制御基板（払出制御基板）３５０｛図５（ｂ）参照｝を格納した格納容器としての枠制御基板ケース（払出制御基板ケース）１１８が設けられている。前記主制御基板ケース１１２の右側上方に裏側遊技装置としての中継基板２００が装着されている。
【００５１】
前記中継基板２００は、図４にも示すように、入賞球検知スイッチ３１８，１９ｓ〜２２ｓ等と主制御部１４０とを中継するための基板とされている。本実施例においては、主制御基板ケース１１２、中継基板２００及び枠制御基板ケース（払出制御基板ケース）１１８は、金属板（図示を省略）に着脱自在に装着され、この金属板は裏機構盤１０２に対して回動自在に懸架されている。
【００５２】
一方、裏機構盤１０２の右上端部には、ヒューズボックス１１９、電源スイッチ１２０、電源ターミナル基板１２１及び大当り、発射装置制御、球切れ、扉開放、賞球、球貸し用等の遊技機枠用外部接続端子を備えた端子基板１２２が設けられている。また、外部からの電力の供給を受けるための電源ケーブル１２３も端子基板１２２の上側に配設されている。第一周辺制御基板３５０｛図５（ｂ）参照｝を格納した枠制御基板ケース１１８からは接続ケーブル１２４が上方へ延出し、電源ケーブル１２５を備えたプリペイドカードユニット１３に接続されている。また、裏機構盤１０２の略中央下端部には、下皿部用球通路部材１２６が設けられている。
【００５３】
（２）パチンコ機１の電子制御装置１３０
次に、本実施例のパチンコ機１の電子制御装置１３０について、図４〜図６を参照して説明する。まず、電子制御装置１３０は、主制御部１４０と、信号伝送経路５００ａにより、その主制御部１４０に接続された枠制御部｛払出制御部（主として賞球の払出制御を行う賞球払出制御部）｝１５０、特別図柄制御部１６０、ランプ制御部１７０及び音声制御部１８０を含んで構成されている。主制御部１４０は、主制御基板３４０を備え、主制御部１４０以外の上記４つの制御部１５０、１６０、１７０、１８０はそれぞれ、第一から第四の周辺制御基板として枠制御基板３５０、特別図柄制御基板３６０、ランプ制御基板３７０、音声制御基板３８０を備えている。
【００５４】
主制御基板３４０は、図５（ａ）に示すように、ＣＰＵ４０１（図１３及び図１４参照）を含む主回路部４００と、入出力回路部５００とを備えている。また、主回路部４００には、ＲＡＭ４８１に「ＲＡＭクリア信号」を発生させるためのＲＡＭクリアースイッチ１４４を接続し、ＲＡＭクリア信号を主制御基板３４０内で発生させている。そして、この主制御基板３４０は、通常、不正行為者にとっては開閉困難なケース（即ち、主制御基板ケース１１２）に収納され、ＲＡＭクリアースイッチ１４４及びその周囲の配線も、このケースに収納されている。従って、この不正行為者が、ＲＡＭクリアースイッチ１４４やその周囲に不正にアクセスすること（ぶら下げ基板を取り付けること）が困難である。
【００５５】
また、入出力回路部５００には、外部端子部１４５が接続され、この外部端子部１４５には、パチンコホールの「ホールコンピューター」が接続される。そして、主制御基板３４０は、ＲＡＭクリア処理の実行後に、ＲＡＭクリア信号をＯＮし、一定時間経過後にＯＦＦするが、このＲＡＭクリア信号をパチンコ機１の外部に出力し、パチンコホールのシステム等に報知できる。このため、不正行為者が判らない間に、パチンコホールの管理者側が不正行為を知ることができる。
【００５６】
図１４に示すように、ＣＰＵ４０１はＣＰＵコア４８０を備え、ＲＯＭ４８２に格納された制御プログラムにより、ＲＡＭ４８１をワークエリアとしてパチンコ機１全体の作動制御（すなわち、遊技の基本進行制御）を司る。また、ＲＯＭ４８２に記憶された当否判定プログラムにより、ＣＰＵ４０１が主体となって当否判断制御を行う（当否判定手段）。尚、ＣＰＵ４０１（ＣＰＵコア４８０）は、本各発明の「制御手段」として機能し、ＲＯＭ４８２は、本各発明の「格納手段」として機能し、ＲＡＭ４８１は本各発明の「記憶手段」として機能する。また、ＲＡＭ４８１は、揮発性のものである。
【００５７】
主回路部４００は、図１３に示すように、ＣＰＵ４０１、発振部４１０、リセット回路部４５０、Ｉ／Ｏデコード回路部４２０、データバス安定化部４１１、及び第１外部入力回路部４３０を有している。また、ＣＰＵ４０１は、図１４に示すように、ＣＰＵコア４８０、内蔵ＲＡＭ４８１、内蔵ＲＯＭ４８２、メモリ制御回路４８３、クロック発生器４８４、アドレスデコーダ４８５、ウオッチドッグタイマ４８６、カウンタ／タイマ４８７、パラレル入出力ポート４８８、リセット／割り込みコントローラ４８９、外部バスインターフェース４９０、出力制御回路４９１を備えている。更に、図１３及び図１４に示すように、ＣＰＵ４０１には、外部初期値カウンタ４６０が出力ポート９３０を介して接続されている。この外部初期値カウンタ４６０は、請求項１の発明及び参考発明１に示す「非同期型の初期値カウンタ」の一具体例を示しており、その詳細に関しては後述する。
【００５８】
図４に戻り、図５（ａ）に示す入出力回路部５００には前記した信号伝送経路５００ａが接続され、入出力回路部５００からその信号伝送経路５００ａへ、各制御部１５０、１６０、１７０、１８０へ処理内容を指示する指令信号たるコマンドデータを送信する。尚、主制御部１４０から各制御部１５０、１６０、１７０、１８０へは、一方向形式若しくは双方向形式でデータが伝送される。また、各制御部１４０〜１８０には、電源受電基板４１０から電源ユニット４２０、さらには分電基板４３０を介して電源が供給されており、後述する電源立上げ時のシステムリセット信号が全制御基板に送信される。
【００５９】
中継基板２００には、入賞球検知スイッチ３１８，１９ｓ〜２２ｓ等が接続され、中継基板２００の出力端子は、主制御部１４０の入出力回路部５００と接続されている。また、第一種始動口（普通電動役物）入賞検知スイッチ１７ｓ、普通図柄表示装置基板３２ｆ、各種ソレノイド１７ｃ，３１３、右普通図柄作動ゲート通過検知スイッチ３７ｓ、左普通図柄作動ゲート通過検知スイッチ３６ｓが主制御部１４０の入出力回路部５００に接続されている。
【００６０】
枠用端子基板２００ａには、タッチスイッチ９ａ、発射停止スイッチ９ｂ、ヴォリュームスイッチ２０２、タンク球切れ検知スイッチ１０４及び補給球切れ検知スイッチ１０８等が接続され、枠用端子基板２００ａの出力端子は、図５（ｂ）に示す枠制御部１５０の入出力回路部７００と接続されている。
【００６１】
枠制御部（払出制御部）１５０は、図５（ｂ）に示すように、主制御部１４０と同様の主回路部６００及び入出力回路部７００を含んで構成され、入出力回路部７００において図４に示す信号伝送経路５００ａに接続されている。また、入出力回路部７００には、賞球払出装置１０９、発射装置制御基板２０１等が接続されている。
【００６２】
特別図柄制御部１６０は、図６（ａ）に示すように、演算回路構成要素として、ＣＰＵ１６１と、ＲＡＭ１６２と、ＲＯＭ１６３と、入出力ポート１６４と、ＶＤＰ（ビデオディスプレイプロセッサ）１６６とを含み、それら演算回路構成要素はバス１６５により相互に接続して構成され、入出力ポート１６４において信号伝送経路５００ａに接続されている。入出力ポート１６４には、液晶表示盤２７が接続され、ＣＰＵ１６１はＲＯＭ１６３に格納された制御プログラムにより、ＲＡＭ１６２をワークエリアとして特別図柄表示装置１６（液晶表示盤２７）の作動制御（すなわち、表示装置の表示制御）を行っている。
【００６３】
ランプ制御部１７０は、図６（ｂ）に示すように、特別図柄制御部１６０と同様の演算回路構成要素１７１〜１７５を含んで構成され、入出力ポート１７４において信号伝送経路５００ａに接続されている。入出力ポート１７４には、図４に示す枠飾りランプ基板４ｇ、各種ランプ基板２６１ｆ、２６２ｆ、各種ＬＥＤ基板４ｄ、４ｆ、２１ｆ、２２ｆ等が接続されている。これら各基板にランプあるいはＬＥＤが１又は複数個接続される。これらのランプ等はゲームの進行に対応して点灯・消灯または点滅する。また、ランプ制御部１７０は、図示しないソレノイド、モータ等を駆動制御する。
【００６４】
音声制御部１８０は、図６（ｃ）に示すように、特別図柄制御部１６０と同様の演算回路構成要素１８１〜１８５、及びサウンドジェネレーター２０３を含んで構成され、入出力ポート１８４において信号伝送経路５００ａに接続されている。サウンドジェネレーター２０３は、格納された音声データと音声出力モジュールとに基づいて、図４に示す音量スイッチ基板１２を介して接続されたスピーカー４００ａより、ゲームの進行に対応した各種の音声出力を行う。入出力ポート１８４に接続された音量スイッチ基板１２は、音量スイッチ（図示略）の操作に伴い、出力音量の設定を行うものである。
【００６５】
さらに、枠飾りランプ基板４ｇ等の各種ランプやサウンドジェネレーター２０３は、特別図柄制御部１６０の制御による特別図柄の変動・停止表示態様、リーチ発生の有無、リーチ表示態様（後述する）、特別遊技態様、及び遊技モード（確率変動、時短など）等に応じてその態様は制御される。その制御指令の指令信号は、ランプ制御部１７０あるいは音声制御部１８０を作動指令対象とする指令信号として、前記した信号伝送経路５００ａを介して送信される。
【００６６】
なお、上述した特別図柄制御部１６０、ランプ制御部１７０及び音声制御部１８０は、主制御部１４０や枠制御部１５０と同様の回路部から構成されるものとすることもできる。すなわち、主回路部と入出力回路部とから構成されるものとし、内部にＲＯＭ、ＲＡＭが内蔵されたＣＰＵを用いることもできる。
【００６７】
次に、賞球動作は、以下の順序で実行される。
主制御部１４０は、遊技球が入賞球検知スイッチ３１８を通過したら１５個の賞球個数データを、第一種始動口（普通電動役物）入賞検知スイッチ１７ｓを通過したら６個の賞球個数データを、それ以外の場合、例えば、左右下入賞口２１、２２の通過検知スイッチ２１ｓ、２２ｓの通過を検知した場合などにおいては、１０個の賞球個数データを、枠制御部１５０に対してその検知順に、枠制御部１５０を作動指令対象とする指令信号として、前記した信号伝送経路５００ａを介して送信する。（すなわち、固有賞球数はここでは、６個、１０個あるいは１５個である。）枠制御部１５０は、主制御部１４０からの賞球個数データを受け取り、賞球払出信号の送信により賞球払出装置１０９を作動させる。
【００６８】
また、主制御部１４０は、上述の各種検知スイッチの出力に基づいて遊技状態を判断し、また、その遊技状態に基づいて当否判定を行うとともに、判定内容に応じて対応する図柄表示態様で画像表示制御を行うためのデータを読み込む。例えば、主制御部１４０は、第一種始動口（普通電動役物）入賞検知スイッチ１７ｓ、入賞球検知スイッチ３１８等の検知結果や、特別図柄当否判定乱数の取得値などを使用して、遊技が行われていない客待ちの状態、遊技は行われているが始動入賞がない状態（変動準備状態）、始動入賞があった状態、及び特別遊技状態なども判断する。また、始動入賞が検知されると後述する乱数値に基づいて当否判定が行われ、その判定結果に基づいて特別図柄の変動（リーチ表示態様を含む）、または確定などの表示態様制御のためのデータが読み込まれる。このデータは、特別図柄制御部１６０を作動指令対象とする指令信号として、前記した信号伝送経路５００ａを介して送信される。
【００６９】
次に、主制御部１４０により実行されるメインジョブについて図７等を参照して説明する。これは、図１４に示す主制御部１４０のＲＯＭ４８２に格納されたプログラムに基づき、ＣＰＵ４０１により実行されるジョブの一例である。先ず、スタックポインタをＲＡＭ４８１の所定のアドレスに設定した後（Ｓ１０）、ＲＡＭクリアスイッチ１４４が操作（押下）されているか否かを判断し（Ｓ１２）、操作されていればＲＡＭ４８１の初期化処理が行われ（Ｓ８００）、操作されていなければ、バックアップフラグが設定されているか否かが判断される（Ｓ１５）。そして、バックアップフラグが設定されていれば（Ｓ１５：ＹＥＳ）、図９の「電源断に対する復電処理」が行われる。
【００７０】
尚、本実施例では、停電等によって電源断が発生したときに、図８に示すように、使用レジスタをＲＡＭ４８１に退避し（Ｓ６３０）、スタックポインタの値をＲＡＭ４８１に保存する（Ｓ６３２）。そして、大入賞口ソレノイド、第１種始動口ソレノイドをＯＦＦにし（Ｓ６３４）、賞球センサのポーリング処理時間（例えば、約８５ｍ秒）を設定し（Ｓ６３６）、賞球計数前センサ及び賞球計数後センサで遊技球の通過を監視する（Ｓ６３８）。次いで、ポーリング処理時間が経過すると（Ｓ６４０）、使用しているＲＡＭ４８１のチェックサム（チェックサム、バックアップフラグ、スタック領域は除く）を作成し（Ｓ６４２）、保存し、バックアップフラグをＲＡＭ４８１に設定する（Ｓ６４６）。そして、ＲＡＭ４８１のアクセスを禁止し（Ｓ６４８）、無限ループ処理にて電源ダウンに備える。なお、上記無限ループ処理に替えてＨＡＬＴ処理やＳＴＯＰ処理を実行することも可能である。
【００７１】
図９の「復帰処理」においては、チェックサムの算出（Ｓ６６４）を実行し、電源断時に保存していたチェックサムの値を比較し、一致しなければ、ＲＡＭ４８１の初期化処理を行う（Ｓ８００）。一致すれば、電源断前のスタックポインタを復帰し（Ｓ６６８）、バックアップフラグをクリアし（Ｓ６７０）、サブ基板を電源断前の状態に復帰させるためのコマンドを送信する（Ｓ６７２）。そして、各レジスタを電源断前の状態に復帰し（Ｓ６７４）、割込みの許可／不許可を電源断前の状態に復帰等し（Ｓ６７６，Ｓ６７８）、電源断前の番地に戻る（Ｓ６８０）。本実施例では、パチンコ機１に対し、電源断対策用のバックアップ電源を付加しているため、パチンコホールの停電時等においても、停電前に生じていた「遊技者にとって有利な情報」を保存できる。
【００７２】
図７に戻り、バックアップフラグが設定されていなければ（Ｓ１５：ＮＯ）、初期化終了の判定が行われる（Ｓ２０）。初期化が終了していれば（Ｓ２０：ＹＥＳ）、ＬＥＤジョブ（Ｓ３０）からスイッチジョブ（Ｓ７０）までのジョブが実行される。また、初期化が終了していなければ（Ｓ２０：ＮＯ）、初期化ジョブ（Ｓ１９０）が実行され、再び、初期化終了の判定が行われる（Ｓ２０）。尚、パチンコ機１が出荷状態から最初の電源投入時であったり、ＲＡＭクリアスイッチ１４４が操作（押下）されていたり、バックアップフラグに異常があったり、チェックサムが一致しなかった場合には、ＲＡＭ４８１の初期化処理が行われる。
【００７３】
ＬＥＤジョブ（Ｓ３０）においては、普通図柄及び普通図柄未始動回数の表示態様データや、特別図柄未始動回数の表示態様データなどが出力される。等速乱数ジョブ（Ｓ４０）では、後述するＲＡＭ４８１の特別図柄当否判定乱数メモリや汎用カウントメモリなどが更新される。非等速乱数ジョブ（Ｓ５０）では、外れ普通図柄乱数メモリ（図示略）が更新される。なお、汎用カウントメモリ（図示略）は、例えば割り込みごとの「０」〜「２５５」の値の作成や、コマンドジョブ、飾りジョブの実行などに使用される。尚、特別図柄当否判定乱数や初期値乱数の更新に関する詳細は後述する。
【００７４】
また、音声ジョブ（Ｓ６０）では、音楽や音声に関するデータの読み込みが行われ、スイッチジョブ（Ｓ７０）では、各種検知スイッチの読み込みが行われる。すなわち、左右入賞口通過検知信号などの各種信号が中継基板２００を介して主制御部１４０に、発射停止検知信号、タッチ検知信号、ヴォリューム検知信号などの各種信号が枠用端子基板２００ａを介して枠制御部１５０にそれぞれ取り込まれ、また、第一種始動口（普通電動役物）入賞検知スイッチ１７ｓから第一種始動口入賞検知信号、大入賞装置３１から入賞球検知信号、及び普通図柄作動ゲート通過検知信号が主制御部１４０に取り込まれる。
【００７５】
さらに、カウント検知スイッチ、カウント検知及び特定領域通過検知スイッチ等のスイッチ３１８（図４参照）に異常があるか否かが判定され（Ｓ８０）、異常がなければ（Ｓ８０：ＹＥＳ）、特別図柄メインジョブ（Ｓ９０）から音声ジョブ（Ｓ１１０）までのジョブが実行される。また、異常（球詰まりや断線など）があれば（Ｓ８０：ＮＯ）、エラージョブ（Ｓ１３０）が実行される。
【００７６】
特別図柄メインジョブ（Ｓ９０）においては、主制御部１４０と特別図柄制御部１６０とが協調して動作するために必要なデータに関するジョブが実行される。また、普通図柄メインジョブ（Ｓ１００）では、普通図柄及び普通図柄未始動回数の表示態様データの読み込みが行われる。
【００７７】
この後、各フラグ状態がバックアップメモリにセットされ（Ｓ１４０）、賞球信号ジョブ（Ｓ１５０）、情報信号ジョブ（Ｓ１６０）、コマンドジョブ（Ｓ１７０）、及び残余時間ジョブ（Ｓ１８０）が実行される。賞球信号ジョブ（Ｓ１５０）においては、賞球払出しに関するデータの読み込みや出力が行われ、情報信号ジョブ（Ｓ１６０）では、他の制御部への情報出力に必要なデータの読み込みが行われる。さらに、コマンドジョブ（Ｓ１７０）では、特別図柄管理等のためのコマンドの出力が行われ、残余時間ジョブ（Ｓ１８０）では、非等速乱数の呼出しが行われる。
【００７８】
次に、上記メインジョブの一連の流れの中で実行される、始動入賞（第一種始動口（普通電動役物）１７への入賞）時の当否判定ジョブに関して図１０を参照して説明する。なお、これらのジョブで使用する各種メモリ等は、図４に示す主制御部１４０のＲＡＭ４８１（図１４参照）に格納され、代表的なもの（４８１ａ〜４８１ｎ、４８１ｖ）を図１１に示す。尚、本実施例では、外部初期値カウンタ４６０が、前述の如く、制御手段（ＣＰＵ４０１）の外部に配置されている。この外部初期値カウンタ４６０は、請求項１の発明及び参考発明１の「同期型の初期値カウンタ」の一具体例を示しており、乱数カウンタ４８１ｖの更新とは非同期で更新される。この外部初期値カウンタ４６０や乱数カウンタ４８１ｖ等の詳細については後述する。
【００７９】
まず、Ｓ２００において始動入賞があったか否かを確認し、ＹＥＳであれば、Ｓ２１０において特別図柄保留数メモリ４８１ｂ（図１１参照）に記憶されている保留数（未始動回数）を１インクリメントする。この保留数（未始動回数）が一定値（本実施例では「４」）を超えていれば、その始動入賞は無効となり、Ｓ２５０へスキップする。また、一定値内の保留数（未始動回数）であれば、Ｓ２３０において、特別図柄当否判定乱数｛以下、当否用乱数、又は判定乱数ともいう）を発生させ（プログラムを発生させても、所定の乱数発生回路を用いてもいずれでもよい（当否用乱数発生手段）｝、読み込んだ判定乱数値を、Ｓ２４０において、特別図柄当否判定乱数メモリ４８１ａ（図１１参照：以下、判定乱数メモリともいう）に記憶する。このメモリは、読み込んだ判定乱数値を始動入賞の時系列にシフトメモリ形式で記憶している。
【００８０】
次に、Ｓ２５０において、判定乱数メモリ４８１ａ（図１１参照）から記憶している最も古い先頭の判定乱数値を読み出す。そして、Ｓ２６０において、大当り番号メモリ４８１ｈ（図１１参照）から大当り番号（当り用判定値）を読み出し、Ｓ２７０において、上記判定乱数値との比較を行い、両者が一致していれば大当り判定となり、一致していなければ外れ判定となる。大当り判定の場合には、Ｓ２８０に進み、大当り図柄決定乱数（識別情報決定用乱数）を発生させ、これを読み込んでその決定乱数値を大当り図柄決定乱数メモリ４８１ｄ（図１１参照）に記憶する（Ｓ２９０）。なお、大当り図柄決定乱数の読み込みは、始動入賞時に当否用乱数と同時に読み込まれているが、当り判定決定と同時に、あるいは当り判定決定後所定の時間後に読み込むものとしてもよい。また、Ｓ３００において、「大当り」という判定結果（本実施例では「１」）を判定結果メモリ４８１ｊ（図１１参照）に記憶する。なお、大当り図柄決定乱数と同時にリーチ態様決定乱数を発生させ、これを読み込んでその決定乱数値をリーチ態様決定乱数メモリ４８１ｋ（図１１参照）に記憶している（Ｓ２９５）。
【００８１】
この大当り図柄決定乱数値で指定される特別図柄は、特別図柄制御部１６０のＲＯＭ１６３｛図６（ａ）参照｝に格納されている特別図柄画像データに基づいて、液晶表示盤２７（図２参照）に、変動表示状態を経た後、定められた配列態様で表示される（例えば、「７、７、７」の３桁同一図柄の配列態様）。なお、上記特別図柄画像データを大当り図柄決定乱数値と対応付けて識別情報決定用値として主制御部１４０のＲＡＭ４８１（図１４参照）に記憶しておき、読み込んだ大当り図柄決定乱数値と識別情報決定用値とを比較することで停止表示する図柄を決定するものとしてもよい。
【００８２】
さらに、リーチ態様決定乱数値で指定されるリーチ表示態様は、特別図柄制御部１６０のＲＯＭ１６３｛図６（ａ）参照｝に格納されたリーチ表示態様画像データに基づいて、液晶表示盤２７（図２参照）に、変動表示状態を経た後、定められたリーチ態様で表示される。なお、この場合も、上記リーチ表示態様画像データをリーチ態様決定乱数値と対応付けてリーチ態様決定用値として、主制御部１４０のＲＡＭ４８１（図１４参照）のリーチ態様決定用値メモリ４８１ｌ（図１１参照）に記憶しておき、読み込んだリーチ態様決定乱数値とリーチ態様決定用値とを比較することで表示するリーチ態様を決定するものとしてもよい。
【００８３】
一方、外れ判定となった場合は、Ｓ２７０からＳ３１０に進み、外れリーチジョブを行うかどうかを乱数により決定する。すなわち、Ｓ３１０において、リーチ態様決定乱数を発生させ、これを読み込み、他方、Ｓ３２０において、リーチ番号メモリ４８１ｉ（図１１参照）に記憶されているリーチ番号を読み出す。Ｓ３３０において、両者が一致していれば外れリーチジョブに、一致していなければ通常外れジョブとなる。
【００８４】
外れリーチジョブの場合は、Ｓ３４０へ進み、少なくとも揃えるべき２つの特別図柄（例えば、３種類の特別図柄のうち、左図柄と右図柄）を、外れリーチ図柄決定乱数（また、左図柄の乱数を参照し、それに右図柄を一致させるようにしてもよい）を使用して決定し（Ｓ３４０）、外れリーチ図柄番号メモリ４８１ｍ（図１１参照）に記憶する（Ｓ３５０）。また、Ｓ３６０において、外れ中図柄を乱数により同様に決定し、Ｓ３７０において決定した乱数値を外れ中図柄番号メモリ４８１ｇ（図１１参照）に記憶する。また、Ｓ３８０において、「外れリーチ」という判定結果（本実施例では「２」）を判定結果メモリ４８１ｊ（図１１参照）に記憶する。一方、通常外れジョブの場合は、Ｓ３９０に進み、各特別図柄（例えば、左図柄、右図柄及び中図柄）をそれぞれ乱数により決定し、決定した各乱数値をそれぞれ対応する外れ図柄番号メモリ４８１ｅ、４８１ｆ、４８１ｇに記憶する（Ｓ３９０〜Ｓ４４０）。また、Ｓ４５０において、「通常外れ」という判定結果（本実施例では「３」）を判定結果メモリ４８１ｊ（図１１参照）に記憶する。
【００８５】
次に、上記メインジョブの一連の流れの中で実行される、特別図柄メインジョブの概略の流れを図１２を参照して説明する。まず、Ｓ５００において、第一種始動口（普通電動役物）１７への遊技球の入賞に基づき、特別図柄表示装置１６における液晶表示盤２７（図２参照）上で各特別図柄の変動表示を開始させる。例えば、左右及び中図柄を上から下、下から上へスクロール変動させる。
【００８６】
次いで、Ｓ５１０において、判定結果メモリ４８１ｊ（図１１参照）から図１０に示す当否判定ジョブで得られた各入賞に対する判定結果を読み出す。具体的には、大当り判定（「１」）の場合は（Ｓ５２０：ＹＥＳ）、Ｓ５８０に進み、上述したリーチ態様決定乱数値に対応するリーチ態様決定用値メモリ４８１ｌに記憶されているリーチ態様決定用値を読み出し、さらにＳ６００に進み、大当り番号（識別情報決定用値）を大当り番号メモリ（決定用値記憶手段）４８１ｈ（図１１参照）から読み出し、Ｓ６１０に進んで、例えば左図柄及び右図柄を同一図柄に揃えて所定のリーチ表示態様を経た後に、中図柄を左図柄及び右図柄と同一図柄に揃えて停止表示させ確定させる。
【００８７】
一方、外れリーチ判定（「２」）の場合は（Ｓ５３０：ＹＥＳ）、Ｓ５７０に進み、上述した外れリーチ図柄番号メモリ４８１ｍ（図１１参照）から外れリーチ図柄番号と、外れ中図柄番号メモリ４８１ｇ（図１１参照）から外れ中図柄番号とを読み出す。そして、Ｓ５７１において、読み出した外れリーチ図柄番号と外れ中図柄番号とを比較し、それらの差異に基づき外れリーチ態様を決定する（Ｓ５７２）。具体的には、Ｓ５７１において、それらの番号の差（すなわち、例えば左図柄と中図柄との差）を算出し、その差に基づいて外れリーチ態様メモリ４８１ｎから外れリーチ態様データを読み出す。例えば、差が「−１」の場合（すなわち、例えば中図柄が左図柄の１つ前の図柄となる場合）、複数種類（例えば３種類）の外れスーパーリーチの中から１種が選択され（例えば、所定の乱数取得により選択することができる）、読み出される。その後、例えば、左図柄及び右図柄を同一図柄に揃えて所定のリーチ表示態様を経た後に、中図柄を他の図柄とは異なる図柄で停止表示させ確定させる。
【００８８】
また、通常外れ判定（「３」）の場合は（Ｓ５４０）、Ｓ５５０に進み、外れ各図柄番号を外れ番号メモリ４８１ｅ、４８１ｆ、４８１ｇ（図１１参照）からそれぞれ読み出し、Ｓ５６０に進んで、各特別図柄を（例えば、左図柄、右図柄及び中図柄）、相互にずれたタイミングで停止表示させ確定させる。なお、通常外れ判定の場合も、表示態様を「すべり表示」等により種々の態様に変化させることも可能で、この場合、その表示態様画像データを上記リーチ態様決定乱数値と対応付けて通常外れ表示態様決定用値として、主制御部１４０のＲＡＭ４８１（図１４参照）の通常外れ表示態様決定用値メモリ（図示略）に記憶しておき、読み込んだリーチ態様決定乱数値と通常外れ表示態様決定用値とを比較することで表示する通常外れ態様を決定するものとしてもよい。
【００８９】
次に、大当り判定により、液晶表示盤２７（図２参照）には所定の配列態様で特別図柄が確定表示され（例えば、「７、７、７」の３桁同一図柄の配列態様）、その後、特別遊技が実行される（特別遊技状態もしくは大当り遊技状態）。特別遊技状態においては、まず、大入賞装置３１（図２参照）の開閉板３１２が開放状態となり、大入賞口３１１への遊技球の入賞が遊技者にとって優位な遊技球受入状態となる。
【００９０】
この特別遊技状態においては、大入賞装置３１は、終了条件が成立するまで遊技球受入状態が継続される。例えば、開放状態が所定時間ｔ₁（例えば３０秒）経過したとき、もしくは入賞球検知スイッチ３１８（図４参照）に所定数ｎ₁（例えば１０個）の入賞が検知されたときに終了条件が成立し、遊技球受入状態が一旦終了して、開閉板３１２が閉鎖状態となって１ラウンドが終了する。この開閉板３１２が閉鎖されて所定時間ｔ₂（例えば０．５秒）が経過した後に、所定の継続条件（図示しない特定領域への通過）が成立していれば、再び開閉板３１２が開放状態となり大入賞装置３１が遊技球受入状態となる。なお、このような終了条件までを１ラウンドとする遊技球受入状態は、所定の最高継続ラウンド数（本実施例では１６ラウンド）まで繰り返し継続される。また、終了条件成立時に継続条件が不成立の場合は、特別遊技状態がそのラウンドで終了（いわゆるパンク）するものとなっている。
【００９１】
なお、パチンコ機１においては、当り判定により特別図柄表示装置１６の液晶表示盤２７（図２参照）に停止表示された特別図柄の種類に基づき、上記特別遊技状態の終了後、次の大当りまで当否判定の確率（大当り確率）を変更（向上）させる確率変更手段が備えられている。具体的には、予め記憶されている上記大当り図柄決定乱数値が、確率変更用乱数値と非確率変更用乱数値とから構成され、各乱数値の取得に応じて確率変更用図柄又は非確率変更用図柄が停止表示される。その停止表示された図柄が確率変更用図柄の場合、上記特別遊技状態終了後、次の大当りまで当否判定の確率（大当り確率）が通常の約４〜５倍に向上するものとされている。
【００９２】
（３）主制御部４０の詳細
以下、上記主制御部１４０の詳細について説明する。図５（ａ）に示したように、主制御部１４０は主制御基板３４０により構成され、その主制御基板３４０には、図１３にも示す通り、ＣＰＵ４０１を含む主回路部４００と、入出力回路部５００とが形成されている。以下に、主回路部４００と入出力回路部５００とを順に説明する。
【００９３】
まず、主回路部４００は、図１３に示すように、ＣＰＵ４０１、発振部４１０、リセット回路部４５０、Ｉ／Ｏデコード回路部４２０、データバス安定化部４１１、及び第１外部入力回路部４３０を有している。また、前述の如く、外部初期値カウンタ４６０は出力ポート９３０を介してＣＰＵ４０１に接続されている。以下、これら主回路部４００の構成要素について説明する。
【００９４】
ＣＰＵ４０１は、図１４に示すように、ＣＰＵコア４８０、内蔵ＲＡＭ４８１、内蔵ＲＯＭ４８２、メモリ制御回路４８３、クロック発生器４８４、アドレスデコーダ４８５、ウォッチドッグタイマ４８６、カウンタ／タイマ４８７、パラレル入出カポート４８８、リセット／割り込みコントローラ４８９、外部バスインターフェース４９０、出力制御回路４９１を備える。また、発振部４１０は、図１５に示すように水晶発振モジュール４０４を備えている。
【００９５】
リセット回路部４５０は、図１５に示すように初期化リセット信号生成部４１２（電源投入時用初期化信号生成部）と、割り込み信号生成部４１３（定常制御用初期化信号生成部）とを有している。初期化リセット信号生成部４１２には、汎用初期化リセット信号生成部４１８（汎用初期化信号生成部）と、ＣＰＵ用初期化リセット信号生成部４１４（ＣＰＵ用初期化信号生成部）とが備えられている。初期化リセット信号生成部４１２の汎用初期化リセット信号生成部４１８は、電源入カコネクタ４４５、リセット入力保護抵抗４５１、シュミットトリガインバータＩＣ４５２、４５４、フィルタ回路４５３、ＮＡＮＤゲート４５５、ＮＯＲＩＣ４５８、及びカウンタＩＣ４５６，４５７を含んで横成されている。また、ＣＰＵ用初期化リセット信号生成部４１４は、フリップフロップＩＣ４６７、シュミットトリガインバータＩＣ４５９、カウンタＩＣ４６０、及びＮＯＲゲートＩＣ４６１を含んで構成されている。さらに、割り込み信号生成部４１３はフリップフロップ回路部４６２、カウンタＩＣ４６３、シュミットトリガインバータＩＣ４６４、４６６、カウンタＩＣ４６５を含んで構成されている。
【００９６】
Ｉ／Ｏデコード回路部４２０は、図１６に示すように、デバイス選択信号生成部４１５、ゲート信号生成部４１６を有している。デバイス選択信号生成部４１５は、ＮＯＲゲートＩＣ４２２、デコーダＩＣ４２３、４２４及び抵抗アレー４２１、４２８を備える。また、ゲート信号生成部４１６は、ＮＯＲゲートＩＣ４２５、ＮＡＮＤゲートＩＣ４２６、フリップフロップＩＣ４２７、抵抗アレー４２９及びシュミットトリガインバータＩＣ４０５を備えている。また、データバス安定化部４１１は、抵抗アレー４０３とバッファＩＣ４０２を有している。
【００９７】
第１外部入力回路部４３０は、図１７に示すように、入カコネクタ部４４０、スイッチドライバ４３２、信号整合部４３３、標準化信号安定化部４３４及び抵抗アレー４３１を有している。入カコネクタ部４４０は、枠用コネクタ４４１と遊技盤用コネクタである第１特別図柄始動スイッチ用コネクタ４４２、第２特別図柄始動スイッチ用コネクタ４４３及び普通図柄始動スイッチ用コネクタ４４４を有している。標準化信号安定化部４３４は複数の抵抗により構成され、信号整合部４３３は複数の抵抗とコンデンサとにより構成される。
【００９８】
次に、主回路部４００のＣＰＵ４０１、発振部４１０及び各回路部４１１、４２０、４３０，４５０等の機能を説明する。
図１５〜１７に示すＣＰＵ４０１の各端子は、以下のように分類される。
▲１▼アドレス部
Ａ０〜Ａ１５：１６ビットアドレスバス出力端子。
▲２▼データ部
Ｄ０〜Ｄ７：８ビットの双方向性データバス端子。
▲３▼システム制御部
ＸＭＩ：マシンサイクル１を示す信号の出力端子。
ＸＭＲＥＱ：メモリ空間へのリクエスト信号の出力端子。
ＸＩＯＲＱ：Ｉ／Ｏ空間への入出カリクエスト信号の出力端子。
ＸＷＲ：データバスがライトサイクルであることを示す信号の出力端子。
ＸＲＤ：データバスがリードサイクルであることを示す信号の出力端子。
ＸＲＦＳＨ：リフレッシュ信号の出力端子。
▲４▼ＣＰＵ制御部
ＸＨＡＬＴ：ホールト信号の出力端子。
ＸＩＮＴ：マスカブル割り込み要求信号の入力端子。
ＸＮＭＩ：マスク不可能な割り込み要求信号の入力端子。
ＸＳＲＳＴ：システムリセット信号の入力端子。
ＸＳＲＳＴＯ：システムリセット信号の出力端子。
ＸＵＲＳＴ：割り込み信号の入力端子。
ＩＥＯ／ＳＣＬＫＯ；デージーチェーン信号、分周クロックの未用出力端子。
ＰＲＧ：ＣＰＵをＰＲＯＭモードに毀定する入力端子。
ＭＯＤＥ：ＣＰＵの動作モードの状態を示す出力端子。
▲５▼Ｉ／Ｏ部
ＣＬＫ／ＴＲＧ２／・ＣＬＫ／ＴＲＧ３：外部クロック／タイマトリガ信号の入力端子。
ＺＣ／ＴＯ０・ＺＣ／ＴＯ１：内蔵ＣＴＣ信号の出力端子。
ＰＡ０〜ＰＡ７：８ビットのパラレルＩ／Ｏ端子。
ＰＢＯ／ＸＣＳＩＯ０〜ＰＢ３／ＸＣＳＩＯ３：４ビットのパラレルＩ／Ｏポート、外部デバイスのチップセレクト用の兼用端子。
▲６▼クロック部
ＥＸＴＡＬ１・ＥＸＴＡＬ２：水晶振動子接続端子。
ＣＬＫＯ：システムクロック信号の出力端子。ＥＸＴＡＬ１／ＥＸＴＡＬ２端子の入力信号周波数を１／２分周して得られたデューティ５０％の方形波が出力される。
▲７▼電源部
ＶＤＤ１・２：電源（＋５Ｖ）端子。
ＶＳＳ１・２：電源（ＧＮＤ）端子。
ＶＢＢ：内蔵ＲＡＭ２８１のバックアップ端子。
▲８▼その他
ＮＣ：ノンコネクション端子。
【００９９】
このＣＰＵ４０１は、図１４に示す内蔵ＲＯＭ４８２に書き込まれたプログラムに基づき、内蔵ＲＡＭ４８１をワ−クエリアとして使用する。さらに、ＣＰＵ４０１は、電源断時において、内蔵ＲＡＭ４８１の内容をＶＢＢ端子に接続された電圧保持部により保持するＲＡＭバックアップ機能と、プログラム認証機能及び指定エリア外プログラム実行禁止機能などの不正防止機能を備えている。プログラム認証機能とは、電源投入時にＣＰＵ４０１を初期化するための初期化信号が入力された際に、プログラムを基に計算された認証コードが正しいかどうかのチェックを行い、認証コードが正しくない湯合はプログラムの実行を停止する機能である。また、指定エリア外プログラム実行禁止機能とは、予め定められたアドレス範囲外でのプログラムの実行を禁止する機能である。尚、前述の電源断時の「遊技者にとって有利な情報」の保存は、ＲＡＭバックアップ機能によって行われる。
【０１００】
ＣＰＵ４０１においては、暴走防止のため、一定周期で割込みリセットが行われる。暴走の原因としては、過剰なノイズの侵入等が挙げられる。また、本実施例のＣＰＵ４０１においては、Ｉ／ＯマップドＩ／Ｏ方式のデコードが行われており、ＸＩＯＲＱ端子が使用され、ＸＭＲＥＱ端子は使用されない。しかし、デコードにメモリマップドＩ／Ｏ方式を採用し、ＸＭＲＥＱ端子を使用することも可能である。
【０１０１】
図１５に示す発振部４１０の水晶発振モジュール４０４は、ＣＰＵ４０１の動作クロック信号を出力している。この動作クロック信号は、ＣＰＵ４０１のＥＸＴＡＬ１端子に入力される。なお、水晶発振モジュール４０４の代わりに水晶発振子を用い、この水晶発振子をＥＸＴＡＬ１・２端子の間に接続し、ＣＰＵ４０１のクロック発生器４８４（図１４参照）による発振クロックの生成も可能である。しかし、本実施例では、水晶発振モジュール４０４を用い、それをＣＰＵ４０１のＥＸＴＡＬ１端子に接続しているので、水晶発振子とクロック発生回路との整合を図る必要がない。
【０１０２】
図１５に示すリセット回路部４５０においては、汎用初期化リセット信号生成部４１８にて汎用初期化リセット信号が生成され、割り込み信号生成部４１３にて割り込み信号が生成される。
【０１０３】
汎用初期化リセット信号生成部４１８は、外部から電源入カコネクタ４４５を介して入力されたシステムリセット信号（以下、パワーオンリセット信号ともいう）に基づき、汎則初期化リセット信号をＣＰＵ用初期化リセット信号生成部４１４や入出力回路部５００（図１３参照）に出力する。
【０１０４】
ＣＰＵ用初期化リセット信号生成部４１４は、外部から外部入カコネクタ４４５を介して入力されたシステムリセット信号に基づき、ＣＰＵ４０１のＸＳＲＳＴ端子にＣＰＵ用初期化リセット信号を出力する。ＣＰＵ用初期化リセット信号は、ＣＰＵ４０１の電源安定が行われた時点で、一定時間Ｈレベルを維持し、その後一旦Ｌレベルとなってから、更にＨレベルに変化するパルス信号である。このＣＰＵ用初期化リセット信号が生成されることで、ＣＰＵ４０１においては、電源信号に影響されずに、電源投入時の初期化が確実に行われる。
【０１０５】
割り込み信号生成部４１３は、ＣＰＵ４０１のＸＭＩ端子の出力信号とシステムリセット信号を基に、ＣＰＵ４０１のＸＵＲＳＴ端子に割り込み信号を出力する。つまり、割り込み信号生成部４１３は、ＣＰＵ４０１のＸＭＩ端子の出力信号がＬレベルとなるのに基づいてカウント動作を行い、ＣＰＵ４０１に一定周期のパルス信号である割り込み信号を供給する。
【０１０６】
図１６に示すＩ／Ｏデコード回路部４２０は、ＣＰＵ４０１からのアドレス信号を復号して、デバイス選択信号（ＣＳ０〜ＣＳ６）とゲート信号（Ｇ）とを入出力回路部５００（図１１参照）へ出力する。デバイス選択信号（ＣＳ０〜ＣＳ６）は、外部機器を選択する信号であり、ゲ−ト信号（Ｇ）は、デバイス選択信号（ＣＳ）を有効化する信号である。なお、デバイス選択信号（ＣＳ０〜ＣＳ６）は、出力用デバイス選択信号（ＣＳ０〜ＣＳ５）と入力用デバイス選択信号（ＣＳ６）を含んでいる。
【０１０７】
出力用デバイス選択信号（ＣＳ０〜ＣＳ５）は、ＣＰＵ４０１が入出力回路部５００（図５参照）へのデータの書込み状態にある場合で、且つ、ＰＢ０／ＸＣＳＩＯ０端子の範囲アドレスが指定され、Ａ０〜Ａ４端子から予め定められたアドレス信号の出力があった場合に、デコーダＩＣ４２３からフリップフロップＩＣ５１１〜５６１に出力される。つまり、ＣＰＵ４０１のＤ０〜Ｄ７端子のデータがデータバスを介して入出力回路部５００（図５参照）へ出力されると、出力用デバイス選択信号（ＣＳ０〜ＣＳ５）が図１８に示す出カポート３９０（後述する）に送信され、フリップフロップＩＣ５１１、５２１、５３１、５４１、５５１、５６１の１Ｄ〜８Ｄ端子にデータが入力される。なお、アドレス信号はＩ／Ｏデコード回路部４２０にて出力用デバイス選択信号（ＣＳ０〜ＣＳ５）に復号され、これが出カポート３９０（図２２参照）に送信され、対応するフリップフロップＩＣのｃｌｏｃｋ端子に入カされる。
【０１０８】
入力用デバイス選択信号（ＣＳ６）は、Ａ０〜Ａ４端子から予め定めたアドレス信号の出力があり、かつＰＢ１／ＸＣＳＩＯ１端子から出力があった場合に、デコーダＩＣ４２４からバッファＩＣ５７１（図２１参照）へ出力される。また、ゲート信号生成部４１６において、水晶発振モジュール４０４から出力されている発振クロックと、ＣＰＵ４０１のＸＲＤ端子とＸＩＯＲＱ端子の出力信号に基づき、ゲート信号（Ｇ）が生成され、これもバッファＩＣ５７１へ出力される。つまり、入力用デバイス選択信号（ＣＳ６）とゲート信号（Ｇ）とがもバッファＩＣ５７１（図２１参照）に出力された場合に、バッファＩＣ５７１（図２１参照）のＹ１〜Ｙ８端子のデータがデータバスを介して、ＣＰＵ４０１のＤ０〜Ｄ７端子に入力される。なお、アドレス信号はＩ／Ｏデコード回路部４２０にて入力用デバイス選択信号（ＣＳ６）に復号され、これがバッファＩＣ５７１（図２１参照）のＧ１端子に入力される。
【０１０９】
また、本実施例では、図１６に示すように抵抗アレー４２１，４２８，４２９により、入力端子側のインピーダンスが低減され、それぞれデバイス選択信号生成部の生成する出力選択信号、入力選択信号、ゲ−ト信号生成部４１６の生成するゲート信号への外来ノイズ等の影響が抑制されている。なお、本実施例では、データバス（ＯＤ，Ｄ）が２経路に別れている。これは、ＣＰＵ４０１と図２２に示すフリップフロップＩＣ５１１〜５６１の間の負荷容量によるものであり、２経路に分ける必要がない回路構成としてもよい。
【０１１０】
図１６に示すデータバス安定化部４１１はＣＰＵ４０１と入出力回路部５００｛図４（ａ）参照｝を接続するデータバスの信号を安定させる。抵抗アレー４０３はインピーダンスを低減することでバスに入るノイズを軽減し、バッファ４０２は２経路に別れたデータバスのうち、賞球、ランプ、表示及び音声の各コマンド出力回路部５１０、５２０、５３０、５４０（図１８参照）へのバス（ＯＤ）の出力信号（ＯＤ０〜ＯＤ７）を増幅する。
【０１１１】
ここで、図１７に示す第１外部入力回路部４３０においては、ＣＰＵ４０１から要求された球検知スイッチ類の信号がＣＰＵ４０１に送信される。つまり、第１外部入力回路部４３０には、入カコネクタ部４４０を介して各種スイッチ群が接続されており、ＣＰＵ４０１がスイッチ状態読込みの際に、各スイッチの状態が、スイッチドライバ４３２のＯ１〜Ｏ５端子とＶＯ端子とからＣＰＵ４０１へ送られる。なお、本実施例では、対応付けられた球挨知スイッチ類の個数に合わせて、スイッチドライバ４３２の６つの出力端子（Ｏ１〜Ｏ５端子、ＶＯ端子）が使用されている。これら６つの端子は、ＣＰＵ４０１で割り当てられた６つのポート（ＰＡ０〜ＰＡ５）に個々に対応している。また、本実施例では、抵抗アレー４３１により、ＰＡ０〜ＰＡ５端子のインピーダンスが低減され、外来ノイズ等の影響が抑制されている。
【０１１２】
図１７において入カコネクタ部４４０からの信号は、標準化信号安定化部４３４又は信号整合部４３３と、スイッチドライバ４３２の内部回路との組み合わせによりノイズ除去される。さらに、信号整合部４３３においては、電圧調整もなされる。これは、入カコネクタ部４４０に繋がるスイッチ類のうち、送信先が分岐しているものがあり、主制御基板３４０以外にも検知信号が送られていることに基づいている。つまり、そのスイッチに係る回路系の負荷は他のスイッチに比べて大きいため、その信号の特性は他の信号と異なる。したがって、該当する信号線上に信号整合部４３３を設けて、他の信号との整合を図っている。なお、信号整合部４３３の出力信号はスイッチドライバ４３２のＶ１端子に入力される。
【０１１３】
外部初期値カウンタ４６０は、図２３に示すように、所定の振動数でクロック信号を発振するクロック発振部９１０と、クロック発振部９１０の発するクロック信号数をカウントするクロックカウンタ部９２０とを備えている。即ち、クロック発振部９１０により生じた電気的信号をクロックカウンタ部９２０によって計数するものである。
【０１１４】
クロック発振部９１０は、水晶発振回路によって、例えば１０ＭＨｚのクロック信号を発する。また、クロックカウンタ部９２０は、８ビットＩＣで構成され、「０〜２５５」の数値を記憶可能である。そして、ＣＣＫＥＮ端子より「リセット信号」の入力がない限り、ＣＣＫ端子からのクロック信号の入力に伴って、カウントを「＋１」増加・更新するものである。このため、この外部初期値カウンタ４６０においては、数値を「０〜２５５」の範囲で、１カウントずつ更新することができる。そして、本実施例では、外部初期値カウンタ４６０の更新とＲＡＭ４８１の乱数カウンタ４８１ｖの更新が非同期に行われる。
【０１１５】
尚、本実施例及び後述する他の実施例においては、外部カウンタ４６０の１回りカウントする際のカウント数を変更することもできる。例えば、クロックカウンタ９２０を、２個の８ビットＩＣで構成すると共に、一方のＩＣを下位カウンタとし、他方のＩＣを上位カウンタとする。そして、下位カウンタのＲＣＯ端子に上位カウンタのＣＣＫＥＮ端子を接続し、下位・上位の両カウンタを直列に接続する。これによると、外部カウンタ４６０は実質的に１６ビットのカウンタを構成し、０〜６５５３５までの数値を記憶することができる。
【０１１６】
次に、入出力回路部５００について説明する。
図１３に示すように、入出力回路部５００には、賞球コマンド出力回路部５１０、ランプコマンド出力回路部５２０、表示コマンド出力回路部５３０、音声コマンド出力回路部５４０、ソレノイド駆動回路部５５０、ＬＥＤ駆動・情報出力回路部５６０、及び第２外部入力回路部５７０が備えられている。また、これらの回路部５００〜５７０が接続される信号伝送経路５００ａには、前述の外部端子部１４５が接続されている。
【０１１７】
上述の各回路部５１０〜５７０のうち、賞球コマンド出力回路部５１０、ランプコマンド出力回路部５２０、表示コマンド出力回賂部５３０、音声コマンド出力回路部５４０は、いずれも同様な回路構成を有している。したがって、本実施例では図面が冗長になるのを避けるため、賞球コマンド出力回路部５１０のみを図示し（図１８）、その他の回路部５２０、５３０、５４０については、図１８に符号を括弧書するのみとして、これらの図示を省略する。つまり、各出力回路部５１０、５２０、５３０、５４０は、各々フリップフロップＩＣ５１１，５２１，５３１，５４１と、バッファＩＣ５１２，５２２，５３２，５４２と、ストローブ信号線バッファＩＣ５１３，５２３，５３３，５４３と接続コネクタ５１４，５２４，５３４，５４４とを有している。
【０１１８】
次に、図１９に示すソレノイド駆動回路部５５０は、フリップフロップＩＣ５５１と、３つのランプ・ソレノイドドライバ５５２〜５５４と、そのランプ・ソレノイドドライバのＤｒａｉｎ端子に対しそれぞれ並列に接続されたフリーホイールダイオード５５５と、出カコネクタ５５６とを備えている。
【０１１９】
図２０に示すＬＥＤ駆動・情報出力回路部５６０は、フリップフロップＩＣ５６１、トランジスタアレイ５６２、ランプ・ソレノイドドライバ５６３、継電部５６５、電力調整部５６４、出カコネクタ５５６、情報出カコネクタ５６６を有し、またフリップフロップＩＣ５５１もその横成の一部を担っている。継電部５６５には２つのリレー５６７、５６８が備えられ、電力調整部５６４には１０個の抵抗Ｒ４〜Ｒ１３が備えられている。
【０１２０】
図２１に示す第２外部入力回路部５７０は、バッファＩＣ５７１、スイッチドライバ５７２、低抗アレー５７３、電力調整部５７４、出カコネクタ５５６を有している。電力調整部５７４には、６つの抵抗Ｒ２１〜Ｒ２６が備えられている。
【０１２１】
また、図１８に示すように、上記賞球コマンド出力回路部５１０、ランプコマンド出力回路部５２０、表示コマンド出力回路部５３０、音声コマンド出力回路部５４０、ソレノイド駆動回路部５５０及びＬＥＤ駆動・情報出力回路部５６０のフリップフロップＩＣ５１１，５２１，５３１，５４１，５５１，５６１は、出カポート回路部３９０の６つの出カポートを構成している。
【０１２２】
次に、入出力回路部５００の上記各回路部５１０、５２０、５３０、５４０、５５０、５６０、５７０について、その機能を説明する。図２２に示す出カポート回路部３９０においては、主回路部４００からのデータ（ＯＤ，Ｄ）、デバイス選択信号（ＣＳ０〜ＣＳ５）、及びクリア信号（ＣＬＲ）が入力される。また、出カポート回路部３９０の各ポートには外部装置が割り当てられている。外部装置としては、賞球装置、ランプ装置、表示装置、音声装置、ソレノイド装置、ＬＥＤ装置、及びホールコンピュータ等が挙げられる。
【０１２３】
データ（ＯＤ）は、フリップフロップＩＣ５１１〜５４１の１Ｄ〜８Ｄ端子に入力され、データ（Ｄ）は、フリップフロップＩＣ５５１、６６１の１Ｄ〜８Ｄ端子に入力される。デバイス選択信号（ＣＳ０〜ＣＳ５）は、対応するフリップフロップＩＣ５１１〜５４１のＣｌｏｃｋ端子に入力される。デバイス選択信号（ＣＳ０〜ＣＳ５）により選択されたフリップフロップＩＣ５１１〜５４１においては、主回路部４００からのデータ（ＯＤ，Ｄ）が１Ｄ〜８Ｄ端子に入力され、デバイス選択信号（ＣＳ０〜ＣＳ５）の立ち上がりエッジのタイミングで、１Ｑ〜８Ｑ端子からデータが出力される。また、この出カポート回路部３９０においては、パチンコ機１への電源投入時に、前述の汎用初期化リセット信号生成部４１８からの初期化リセット信号により、フリップフロップＩＣ５１１、５２１，５３１，５４１，５５１，５６１は初期化される。
【０１２４】
図１８に示す各種のコマンド出力回路部５１０〜５４０は、後段の外部装置である賞球装置、ランプ装置、表示装置、音声装置にコマンドデータを送信する。つまり、デバイス選択信号（ＣＳ０〜ＣＳ３）によりいずれかのコマンド出力回路５１０〜５４０が選択される。そして、フリップフロップＩＣ５１１〜５４１から出力されたコマンドデータが、バッファＩＣ５１２〜５４２のＡ１〜Ａ８端子に入力され、接続コネクタ５１４〜５４４へ出力される。また、各バッファＩＣ５１２〜５４２のアウトプットイネーブル端子Ｇ１、Ｇ２は接地されており、バッファＩＣ５１２〜５４２からは、ドライブ能力が増強された信号が出力される。なお、各種コマンド出力回路部５１０〜５４０で扱われる制御信号は、データ８ビット、ストローブ１ビットの合計９ビットであるが、データビット数は接続する外部装置によっては変更される場合もある。
【０１２５】
図１９に示すソレノイド駆動回路部５５０は、デバイス選択信号（ＣＳ４）により選択され、遊技状態に合わせて外部装置であるソレノイド装置を駆動する回路部である。ソレノイド駆動回路部５５０においては、ランプ・ソレノイドドライバ５５２〜５５４が各ソレノイドに対応して設けられている。そして、フリップフロップＩＣ５５１は、５Ｑ〜７Ｑ端子から対応するランプ・ソレノイドドライバ５５２〜５５４へ信号を出力する。さらに、フリップフロップＩＣ５５１からランプ・ソレノイドドライバ５５２〜５５４のＩＮ端子への入力信号がＨレベルの場合に、ランプ・ソレノイドドライバ５５２〜５５４がソレノイド装置を駆動する。また、フリップフロップＩＣ５５１は、図１９に示すようにコマンド出力回路部５１０〜５４０へストローブ信号を送信するストローブ信号発生部としても機能している。すなわち、フリップフロップＩＣ５５１は、１Ｑ〜４Ｑ端子からの出力信号をスローブ信号として、対応するコマンド出力回路部５１０〜５４０のストローブ信号線バッファＩＣ５１３〜５４３に送信する。
【０１２６】
図１９に戻りソレノイド駆動回路部５５０のフリーホイールダイオード５５５は、高速スイッチング動作時の負荷電流を持続させる働きによって、ランプ・ソレノイドドライバ５５２〜５５４の出力信号がＨレベルからＬレベルへ切り換わる際に、持続電流を還流させる。なお、ランプ・ソレノイドドライバ５５２〜５５４の代わりに、例えば、トランジスタ、ＦＥＴを使用してソレノイドを駆動することも可能である。
【０１２７】
図２０に示すＬＥＤ駆動・情報出力回路部５６０は、普通図柄ＬＥＤの駆動や、ホールコンピュータ等への外部情報出力に使用される。ＬＥＤ駆動・情報出力回路部５６０のフリップフロップＩＣ５６１から出力されたデータは、トランジスタアレイ５６２のＩ１〜Ｉ８端子へ入力される。トランジスタアレイ５６２においては、２ビットが普通図柄ＬＥＤに割当てられ、６ビットが外部情報出力に割り当てられており、Ｏ１〜Ｏ７端子の出力は、出カコネクタ５５６へ出力される。また、Ｏ８端子の出力は、継電部５６５のリレー５６８を経て情報出カコネクタ５６６へ送られる。なお、トランジスタアレイ５６２の出力信号は、保護抵抗部５６４の低抗Ｒ４〜Ｒ１３により電流規制されている。
【０１２８】
図２１に示す第２外部入力回路部５７０は、各種スイッチの状態をＣＰＵ４０１へ入力する回路部であり、使用するデータバス（Ｄ）の信号線数は、接続されているスイッチの数に対応している。出カコネクタ５５６からの検知信号は、電力調整部５７４を経てスイッチドライバ５７２のＩ１〜Ｉ６端子に入力される。電力調整部５７４においては、抵抗Ｒ２１〜Ｒ２６とスイッチドライバ５７２の内部回路との組み合わせによりノイズ除去と電圧調整がなされる。スイッチドライバ５７２のＯ１〜Ｏ６端子からの出力信号は、バッファＩＣ５７１に入力される。また、スイッチドライバ５７２は、短絡検知機能を備えており、Ｉ１、Ｉ２端子に接続されているスイッチが短絡状態になると、その出力信号がＨレベルからＬレベルに変化する。さらに、抵抗アレー５７３は、バッファＩＣ５７１のＡ１〜Ａ８端子のインピーダンスを低くして外来ノイズ等の影響を抑制している。
【０１２９】
バッファＩＣ５７１のＧ２端子には、主回路部４００からのゲート信号（Ｇ）が入力され、バッファＩＣ５７１は、スイッチドライバ５７２からの信号を増幅してデータバス（Ｄ）へ出力する。
【０１３０】
本実施例のパチンコ機１においては、パチンコ機１の電源投入に伴い、外部からパチンコ機１への供給電力が立ち上がり、システムリセット信号（パワーオンリセット信号）が主制御基板３４０に供給され、ＣＰＵ４０１に前述のようなＣＰＵ用初期化リセット信号が供給されると、外部からの供給電力の立ち上がり後、ＬレベルにあるＣＰＵ用初期化リセット信号により、ＣＰＵ４０１が初期化される。この後、ＣＰＵ用初期化リセット信号が、一旦立ち上がってから立ち下がり、Ｌレベルに戻ることから、ＣＰＵ４０１には、再度初期化信号が入力される。そして、ＣＰＵ用初期化リセット信号は、再びＨレベルを示し、パチンコ機１の制御は定常状態に移行する。つまり、パチンコ機１によれば、ＣＰＵ用初期化リセット信号に、複数の変化形態が与えられているので、単一の変化形態のみが与えられる場合に比べて、より確実に且つ安定してＣＰＵ４０１を初期化でき、遊技機の動作を安定させることが可能である。このような結果が得られた理由としては、以下のものが挙げられる。つまり、パチンコ機１の電源遮断の際、ＣＰＵ４０１の内部回路中でノイズフィルタ等を構成するコンデンサに蓄電されていた電荷が残留し、例えば翌日の遊技場営業日の電源投入時に、残留電荷を原因として部分的に早く開値を超える信号が発生し、電源電位の立ち上がりの際も、ＣＰＵ４０１の初期化の際も、ＣＰＵ４０１への初期化信号が同様なレベルを示すこと等も影響して、立ち上がりのアンバランスが生じ、制御の安定性が損なわれる。しかし、本実施例のパチンコ機１のように、ＣＰＵ用初期化リセット信号に複数の変化形態を与えることにより、追加補償の変化形態が含まれることとなり、単一の変化形態を与えるのみでは解消できなかった残留不具合要素の解消を図ることが可能となる。
【０１３１】
なお、ＣＰＵ用初期化リセット信号生成部４１４をＣＰＵ４０１内部に設けることもできる。こうすればＣＰＵ４０１の外部回路を簡略化でき、主制御基板３４０の小型化が可能となる。そして、パチンコ機１の背面構成の簡素化や、遊技球が流下する樋の配設設計の高自由度化が可能となる。さらに、本実施例では、ＣＰＵ用初期化リセット信号の第１の変化形態を立ち上がりの形態とし、第２の変化形態を同信号の立ち下がりの形態としているが、変化形態の一方或は双方を、立ち上がり及び立ち下がりを含むような一定の波形パターンと考え、それらを組み合わせるものとしてもよい。また、この場合の立ち上がり及び立ち下がりの回数は一ずつに限られるものではなく、一又は複数の選担を適宜行うことが可能である。例えば、本実施例におけるＣＰＵ用初期化信号の、電源投入後の立ち下がりとその後の立ち上がりとを併せて第２の変化形態と捉えることも可能である。
【０１３２】
（４）乱数カウンタの更新処理
次に、乱数カウンタ４８１ｖ（図１１参照）の更新方法について、図２４を用いて説明する。ここで、乱数カウンタ４８１ｖは、前述の如く、「大当たりの発生を決定するためのカウンタ」である。即ち、遊技球が第一種始動口（普通電動役物）１７に入賞したときに、この乱数カウンタ４８１ｖから取得される「判定乱数値」と、大当り番号メモリ４８１ｈ（図１１参照）から読み出された「大当り番号（当り用判定値）」とが、前述の「Ｓ２６０」において比較され、両者が一致していれば大当り判定となり、一致していなければ外れ判定となる。
【０１３３】
この乱数カウンタ４８１ｖの値は、パチンコ機１に電源投入がなされると、初期値「０」として、「主制御部１４０のＣＰＵ９１」の割り込み毎（本実施例では、２ｍ秒毎）に、「＋１」加算・更新され、最大値（本実施例では、２５５）になると、初期値（０）に戻る。即ち、本乱数カウンタ４８１ｖの値は、「０〜２５５」の範囲で、割り込み毎に１カウントずつ更新される。尚、乱数カウンタ４８１ｖの更新範囲は、この２５６通りの数に限定されない。
【０１３４】
本実施例では、乱数カウンタ４８１ｖの値が一回りし（本実施例では、ｎ＝１である。）、最大値に達したところで、初期値「０」に戻るところを、以下に述べるように、外部初期値カウンタ４６０（図２３参照）から、「初期値乱数」を所得する。そして、乱数カウンタ４８１ｖの値は、この「初期値乱数」を「新たな初期値」として、割り込み毎に、「＋１」ずつ加算・更新され、最大値（本実施例では、２５５）になると、初期値（０）に戻り、更に、この乱数カウンタ４８１ｖの値が、この「新たな初期値」の「−１」の値になるまで繰り返す方式を採用している。
【０１３５】
尚、外部初期値カウンタ４６０（図２３参照）は、乱数カウンタ４８１ｖの更新の初期値を決定するためのカウンタである。この外部初期値カウンタ４６０の値は、乱数カウンタ４８１ｖの更新とは非同期に更新される。そして、初期値「０」として、高速で「＋１」ずつ加算・更新され、最大値（本実施例では、２５５）になると、初期値（０）に戻り、以後これを繰り返す。
【０１３６】
次に、乱数カウンタの更新処理に関し、更に具体的に説明する。尚、図１１及び図２４中の「初期値メモリ４８１ｃ」は、乱数カウンタ４８１ｖの初期値を記憶するためのメモリである。
【０１３７】
先ず、パチンコ機１への電源投入後、最初のリセット割込処理である場合には、後述するＲＡＭ４８１の初期化処理が行われる。ＲＡＭ４８１の初期化処理後、若しくは、電源投入後、２度目以降に行われるリセット割込処理である場合には、図２４の更新処理（Ｓ７００）が行われる。この更新処理（Ｓ７００）においては、先ず、乱数カウンタ４８１ｖの値が「２５６」以上であるか否かが判断され（Ｓ７０５）、乱数カウンタ４８１ｖの値が「２５６」未満であれば（Ｓ７０５；ＮＯ）、乱数カウンタ４８１ｖの値を「＋１」加算して更新する（Ｓ７１０）。一方、乱数カウンタ４８１ｖの値が「２５６」以上であれば（Ｓ７０５；ＹＥＳ）、乱数カウンタ４８１ｖの値を「０」クリアする（Ｓ７１５）。このＳ７０５、Ｓ７１０、Ｓ７１５の各処理により、乱数カウンタ４８１ｖの値は「０〜２５５」の範囲で、１カウントずつ更新される。
【０１３８】
乱数カウンタ４８１ｖの値の更新後、その乱数カウンタ４８１ｖの値と、初期値メモリ４８１ｃとが一致するか否かが判断される（７２０Ｓ）。両者４８１ｖ、４８１ｃの値が一致しない場合（Ｓ７２０：ＮＯ）には、未だ、乱数カウンタ４８１ｖの値の更新は一回り行われていないので、この場合には、乱数カウンタ４８１ｖの更新の初期値を変更することなく、この乱数カウンタの更新処理を終了し、リセット割込処理に戻る。
【０１３９】
一方、乱数カウンタ４８１ｖの値の更新後、その乱数カウンタ４８１ｖの値と、初期値メモリ４８１ｃとが一致する場合（Ｓ７２０：ＹＥＳ）には、乱数カウンタ４８１ｖの値の更新は一回り終了しているため、乱数カウンタ４８１ｖの更新の初期値が変更される。即ち、そのときの外部初期値カウンタ４６０の値を読み出して（Ｓ７２５）、その読み出した外部初期値カウンタ４６０の値を、乱数カウンタ４８１ｖと、初期値メモリ４８１ｃとに書き込み、乱数カウンタ４８１ｖの更新の初期値を変更すると共に、この更新の初期値を記憶する（Ｓ７３０、Ｓ７４０）。そして、乱数カウンタ４８１ｖの更新の初期値、及び初期値メモリ４８１ｃの変更後、乱数カウンタの更新処理を終了する。そして、リセット割込処理に戻り、残余時間の経過の後に、次のリセット割込処理が発生し、次の「乱数カウンタの更新処理」が行われる。
【０１４０】
（５）ＲＡＭクリア時の処理
本実施例のパチンコ機１において、ＲＡＭクリアスイッチ１４４が操作（押下）されつつ、リセット信号が送信されると（以下、「ＲＡＭクリア操作」という。）、図２５に示すＲＡＭの初期化処理（Ｓ８００）がなされる。即ち、ＲＡＭ４８１の全領域にクリア値を書き込み（Ｓ８０５）、ＲＡＭ４８１の全域に初期値を設定した後（Ｓ８１０）、外部初期値カウンタ４６０の値を読み出して（Ｓ８１５）、その読み出した外部初期値カウンタ４６０の値を、乱数カウンタ４８１ｖと、初期値メモリ４８１ｃとに書き込み（Ｓ８２０、Ｓ８２５）、この外部初期値カウンタ４６０の値を、乱数カウンタ４８１ｖの更新の初期値として用いる。
【０１４１】
このように、本実施例によると、ＲＡＭ４８１に初期化処理が施され、乱数カウンタ４８１ｖの初期化がなされても、この初期化処理とは無関係に外部初期値カウンタ４６０がカウントされる。即ち、ＲＡＭ４８１の初期化処理等が実行されても、外部初期値カウンタ４６０の値によって乱数カウンタ４８１ｖの初期値を決定し、当否判定制御を行うことができる。つまり、「ＲＡＭクリア処理の実行時に、乱数カウンタ４８１ｖの値（当否乱数）が必ず０で初期化される」という事態を回避できる。従って、不正行為者の不正行為に起因して、ＲＡＭクリア処理が実行されても、乱数カウンタ４８１の値（当否乱数）を主制御基板３４０の外部から推定することが困難となるため、不正行為者の不正行為を防止できる。
【０１４２】
尚、本実施例及び後述する他の実施例では、外部初期値カウンタ４６０が発生させる乱数が、所謂、「ハードウェア乱数」である点で大きな意義を有している。即ち、ハードウェア乱数は、ソフトウェア処理と無関係に生ずる信号をカウントする乱数である。ソフトウェア処理によって生ずるソフトウェア乱数では、乱数が一巡するのに比較的、長い時間を要する。つまり、初期カウンタの値が、２ｍ秒毎に更新されるとすれば、乱数が一巡するのに６４０ｍ秒を要することになる。これに対し、ハードウェア乱数では、１０ＭＨｚ程度の信号を得ることが容易であり、この場合には、０．１マイクロ秒毎にカウンタの値を更新できる。よって、ハードウェア乱数では、乱数が一巡するのに要する時間がソフトウェア乱数とは比較にならない程、短いため、不正行為者が、当たりのタイミングを把握することがより一層、困難となるからである。さらに、本実施例では、初期値カウンタにハードウェア乱数を用い、乱数カウンタにソフトウェア乱数を用いているため、当否乱数の一様性を維持することができ、大当たりの発生に偏りが生じることを防止できる。
【０１４３】
Ｂ．実施例２
本実施例は、参考発明２及び参考発明３を具体化したものである。この実施例は、図１１の代わりに図２６が適用されると共に、図２４の代わりに図２７が適用されることを除いて、実施例１と同様な構成を備える。即ち、図２６に示すように、ＲＡＭ４８１に、内部初期値カウンタ４８１ｗを設ける点と、図２７に示すように、内部初期値カウンタ４８１ｗを用いて乱数カウンタ４８１ｖの更新処理を行う点とを除いて、実施例１と同様な構成を備えている。従って、実施例１で用いた図１〜図１０、図１３〜図２３、図２５やこれらに関する詳細な説明は、実施例２に対してもそのまま適用できる。また、図２６及び図２７においても、図１１及び図２４との共通部分に関する詳細な説明は、そのまま適用できる。
【０１４４】
本実施例の外部初期値カウンタ４６０も、実施例１の外部初期値カウンタ４６０と同様な構成を備え、出力ポート９３０を介してＣＰＵ４０１に接続されている。そして、本実施例の乱数カウンタ４８１ｖの値も、パチンコ機１に電源投入がなされると、初期値「０」として、「主制御部１４０のＣＰＵ９１」の割り込み毎（本実施例では、２ｍ秒毎）に、「＋１」加算・更新され、最大値（本実施例では、２５５）になると、初期値（０）に戻る。つまり、本実施例の乱数カウンタ４８１ｖの値も、「０〜２５５」の範囲で、割り込み毎に１カウントずつ更新される。尚、この乱数カウンタ４８１ｖの更新範囲も、この２５６通りの数に限定されない。
【０１４５】
本実施例においても、乱数カウンタ４８１ｖの値が一回りし（本実施例では、ｎ＝１である。）、最大値に達したところで、初期値「０」に戻るところを、以下に述べるように、内部初期値カウンタ４８１ｗ（図２６参照）から、「初期値乱数」を所得する。そして、乱数カウンタ４８１ｖの値は、この「初期値乱数」を「新たな初期値」として、割り込み毎に、「＋１」ずつ加算・更新され、最大値（本実施例では、２５５）になると、初期値（０）に戻り、更に、この乱数カウンタ４８１ｖの値が、この「新たな初期値」の「−１」の値になるまで繰り返す方式を採用している。
【０１４６】
尚、内部初期値カウンタ４８１ｗ（図２６参照）は、乱数カウンタ４８１ｖの更新の初期値を決定するためのカウンタであるが、この内部初期値カウンタ４８１ｗの値も、パチンコ機１に電源投入がなされると、初期値「０」として、前述の「割り込み毎」と、図７の残余時間（Ｓ１８０）の間に、「＋１」ずつ加算・更新され、最大値（本実施例では、２５５）になると、初期値（０）に戻り、以後これを繰り返す。但し、本実施例においても、外部初期値カウンタ４６０の値は、この内部初期値カウンタ４８１ｗの値や、乱数カウンタ４８１ｖの値と非同期に更新される。また、内部初期値カウンタ４８１ｗの値は、図７の残余時間（Ｓ１８０）のみに更新されてもよいし、内部初期値カウンタ４８１ｗの更新範囲は、この２５６通り以外であってもよい。更に、この残余時間は、遊技の状況に応じて変化する不定な時間である。
【０１４７】
次に、乱数カウンタの更新処理に関し、図２７を用いて、更に具体的に説明する。先ず、パチンコ機１への電源投入後、最初のリセット割込処理である場合には、後述するＲＡＭ４８１の初期化処理が行われる。ＲＡＭ４８１の初期化処理後、若しくは、電源投入後、２度目以降に行われるリセット割込処理である場合には、図２７の更新処理（Ｓ７５０）が行われる。この更新処理（Ｓ７５０）においては、先ず、乱数カウンタ４８１ｖの値が「２５６」以上であるか否かが判断され（Ｓ７５５）、乱数カウンタ４８１ｖの値が「２５６」未満であれば（Ｓ７５５；ＮＯ）、乱数カウンタ４８１ｖの値を「＋１」加算して更新する（Ｓ７６０）。一方、乱数カウンタ４８１ｖの値が「２５６」以上であれば（Ｓ７５５；ＹＥＳ）、乱数カウンタ４８１ｖの値を「０」クリアする（Ｓ７１５）。このＳ７５５、Ｓ７６０、Ｓ７１６の各処理により、乱数カウンタ４８１ｖの値は「０〜２５５」の範囲で、１カウントずつ更新される。
【０１４８】
乱数カウンタ４８１ｖの値の更新後、その乱数カウンタ４８１ｖの値と、初期値メモリ４８１ｃとが一致するか否かが判断される（７６０Ｓ）。両者４８１ｖ、４８１ｃの値が一致しない場合（Ｓ７７０：ＮＯ）には、未だ、乱数カウンタ４８１ｖの値の更新は一回り行われていないので、この場合には、乱数カウンタ４８１ｖの更新の初期値を変更することなく、この乱数カウンタの更新処理を終了し、リセット割込処理に戻る。
【０１４９】
一方、乱数カウンタ４８１ｖの値の更新後、その乱数カウンタ４８１ｖの値と、初期値メモリ４８１ｃとが一致する場合（Ｓ７７０：ＹＥＳ）には、乱数カウンタ４８１ｖの値の更新は一回り終了しているため、乱数カウンタ４８１ｖの更新の初期値が変更される。即ち、そのときの内部初期値カウンタ４８１ｗの値を読み出して（Ｓ７７５）、その読み出した内部初期値カウンタ４８１ｗの値を、乱数カウンタ４８１ｖと、初期値メモリ４８１ｃとに書き込み、乱数カウンタ４８１ｖの更新の初期値を変更すると共に、この更新の初期値を記憶する（Ｓ７８０、Ｓ７９０）。そして、乱数カウンタ４８１ｖの更新の初期値、及び初期値メモリ４８１ｃの変更後、乱数カウンタの更新処理を終了する。そして、リセット割込処理に戻り、残余時間の経過の後に、次のリセット割込処理が発生し、次の「乱数カウンタの更新処理」が行われる。
【０１５０】
また、ＲＡＭクリア時の処理は、前述の図２５に従って、実施例１と同様になされる。そして、本実施例においては、ＲＡＭ４８１に初期化処理が施され、乱数カウンタ４８１ｖの初期化がなされても、この初期化処理とは無関係に外部初期値カウンタ４６０がカウントされる。即ち、ＲＡＭ４８１の初期化処理等が実行されても、外部初期値カウンタ４６０の値によって乱数カウンタ４８１ｖの初期値を決定し、当否判定制御を行うことができる。つまり、「ＲＡＭクリア処理の実行時に、乱数カウンタ４８１ｖの値（当否乱数）が必ず０で初期化される」という事態を回避できる。従って、不正行為者の不正行為に起因して、ＲＡＭクリア処理が実行されても、乱数カウンタ４８１の値（当否乱数）を主制御基板３４０の外部から推定することが困難となるため、不正行為者の不正行為を防止できる。
【０１５１】
Ｃ．実施例３
本実施例は、請求項１、３〜５の各発明を具体化したものである。この実施例では、図１３の代わりに図２８が適用され、図１４の代わりに図２９が適用されると共に、図２３の代わりに図３０が適用されることを除いて、実施例１と同様な構成を備える。即ち、実施例１で用いた図１〜図１２、図１５〜図２２、図２４，図２５やこれらに関する詳細な説明は、実施例２に対してもそのまま適用できる。また、図２８及び図２９においても、図１３及び図１４との共通部分に関する詳細な説明は、そのまま適用できる。
【０１５２】
本実施例は、図２８〜図３０に示すように、外部初期値カウンタ４６０とＣＰＵ４０１（出力ポート９３０）との間に遅延回路８００を設けた点を除いて、実施例１と同様である。この遅延回路８００は遅延手段の一具体例を示すものであり、外部初期値カウンタ４６０の「出力側の信号線８０１」に設けられている。即ち、遅延回路８００の入口側端部は、インバータ８１０を介して信号線８０１の外部初期値カウンタ４６０側の部分に接続され、遅延回路８００の出口側端部も、インバータ（波形成形器の一具体例を示す。）８２０を介して信号線８０１のＣＰＵ４０１（出力ポート９３０）側の部分に接続されている。尚、本実施例においては、遅延回路８００の入口側端部のインバータ８１０を省略することもできる。
【０１５３】
図３１に示すように、この遅延回路８００の中間部には、本線部分８２５に対して並列に分岐し、終端をアース８２６した分岐部８３０を備え、この分岐部８３０の中間にはコンデンサ８５０が配置されている。また、本線部分８２５において、分岐部８３０とインバータ（波形成形器の一具体例を示す。）８２０との間に、抵抗器８６０が本線部分８２５に対して直列に配置されている。
【０１５４】
次に、この遅延回路８００の機能を、図３２（ａ）〜（ｄ）を用いて説明する。尚、図３２（ａ）は、「外部初期値カウンタ４６０からの出力信号の波形」を示し、図３２（ｂ）は、「インバータ８１０を通過した後の信号の波形」を示す。また、図３２（ｃ）は、「遅延回路８００を通過するときの信号の波形」を示し、図３２（ｄ）は、「インバータ８２０を通過した後の信号の波形」を示している。
【０１５５】
図３２（ａ）に示すように、外部初期値カウンタ４６０からの出力信号は矩形波（矩形波Ａを参照）であるが、出力信号が、Ｈレベル（ハイレベル）になると、コンデンサ８５０が序々に充電される｛図３２（ｃ）の上がり曲線Ｅを参照。｝。一方、外部初期値カウンタ４６０からの出力信号が、Ｌレベル（ローレベル）になると、コンデンサ８５０が、抵抗器８６０に対抗しつつ、序々に放電を行う｛図３２（ｃ）の下がり曲線Ｆを参照。｝。そして、遅延回路８００を通過するときの信号の波形は、このようなコンデンサ８５０の充放電に伴って、図３２（ｃ）に示すような鋸歯状の波形Ｎとなる。即ち、遅延回路８００への入力信号がＨレベルとなり、コンデンサ８５０が序々に充電されるときには、上がり傾斜状の曲線Ｅを描き、遅延回路８００への入力信号がＬレベルとなり、コンデンサ８５０が序々に放電を行うときには、下り傾斜状の曲線Ｆを描く。
【０１５６】
このような鋸歯状の信号が、インバータ８２０を通過すると、この信号は、一定の「しきい値｛図３２（ｃ）の破線Ｄを参照。｝」を基準に、Ｈレベルと、Ｌレベルとに分けられ、再び、矩形波Ｂ｛図３２（ｃ）を参照｝となる。但し、この矩形波Ｂの元になる信号が、上がり傾斜状の曲線Ｅ（矩形波の立ち上がり部よりも傾きが小さな曲線）と、下り傾斜状の曲線Ｆとを組み合わせた鋸歯状の波形Ｎを示すため、「矩形波ＢのＬレベルからＨレベルへの立ち上がり部分」は、「矩形波ＡのＬレベルからＨレベルへの立ち上がり部分」に比べて、所定時間（以下、「遅延時間」という。）ｔだけ、遅延することになる｛図３２（ｃ）｝。
【０１５７】
更に、本実施例では、遅延回路８００を構成する「コンデンサ８５０や抵抗器８６０」が、温度変化、湿度変化等の周辺環境の変化に依存するのが一般的なため、この周辺環境の変化によって、コンデンサ８５０の充電速度や放電速度等がに変化し、上記「鋸歯状の波形Ｂ」も種々の形態を示す。即ち、図３２（ｅ）〜（ｇ）に示すように、温度変化、湿度変化等の周辺環境の変化に応じて、遅延時間ｔに長短を生ずる。
【０１５８】
以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、各請求項に記載した範囲を逸脱しない限り、各請求項の記載文言に限定されず、当業者がそれらから容易に置き換えられる範囲にも及び、かつ、当業者が通常有する知識に基づく改良を適宜付加することができる。即ち、実施例３においては、実施例１の遊技機１に遅延回路８００を付加する態様を例示したが、実施例２の遊技機に遅延回路８００を付加しても、実施例３と同様な効果が得られる。また、本発明の複数の実施例では、ＲＡＭクリアスイッチ１４４を主制御基板３４０内に設けたが、本発明では、主制御基板外の例えば電源ターミナル基板等にＲＡＭクリアスイッチを設けてもよい。
【０１５９】
【発明の効果】
以上のように、本発明によると、「意図的にＲＡＭクリアを発生させることにより大当たりを発生させるという不正行為」を防止できる遊技機が得られる。
【図面の簡単な説明】
【図１】各実施例に係る遊技機を示す正面図である。
【図２】各実施例に係る遊技機の遊技盤を示す正面図である。
【図３】各実施例に係る遊技機を示す裏面図である。
【図４】各実施例に係る遊技機が備える電子制御装置を示すブロック図である。
【図５】（ａ）は図４の電子制御装置を構成する主制御部の説明図であり、（ｂ）は図４の電子制御装置を構成する枠制御部の説明図である。
【図６】（ａ）は図４の電子制御装置を構成する特別図柄制御部の説明図であり、（ｂ）は図４の電子制御装置を構成するランプ制御部の説明図であり、（ｃ）は図４の電子制御装置を構成する音声制御部の説明図である。
【図７】各実施例に係る主制御部が行うメインジョブを説明するためのフローチャートである。
【図８】各実施例において、電源断（停電等）が発生したときの処理を示すフローチャートである。
【図９】各実施例において、電源断（停電等）が発生したときの復電処理を示すローチャートである。
【図１０】各実施例に係る当否判定ジョブを説明するためのフローチャートである。
【図１１】実施例１及び実施形３に係る主制御部の内蔵ＲＡＭに格納された各種メモリ等の代表例を示す説明図である。
【図１２】各実施例に係る特別図柄メインジョブの概略を説明するためのフローチャートである。
【図１３】実施例１及び実施例２の主制御部を示す説明図である。
【図１４】実施例１及び実施例２の主制御部を構成するＣＰＵを示す説明図である。
【図１５】各実施例におけるリセット回路部と、ＣＰＵとの接続状態を示す回路図である。
【図１６】各実施例に係る主制御部におけるＩ／Ｏデコード回路部と、ＣＰＵとの接続状態を示す回路図である。
【図１７】各実施例に係る主制御部における第１外部入力回路部と、ＣＰＵとの接続状態を示す回路図である。
【図１８】各実施例に係るコマンド出力回路部の構成を示す回路図である。
【図１９】各実施例に係るソレノイド駆動回路部の構成を示す回路図である。
【図２０】各実施例に係るＬＥＤ駆動・情報出力回路部の構成を示す回路図である。
【図２１】各実施例に係る第２外部入力回路部の構成を示す回路図である。
【図２２】各実施例に係る出力ポート部の構成を示す回路図である。
【図２３】実施例１及び実施例２に係る外部初期値カウンタを示す回路図である。
【図２４】実施例１及び実施例３において、乱数カウンタの更新処理を示すフローチャートである。
【図２５】実施例１及び実施例３において行った「ＲＡＭの初期化処理」を示すフローチャートである。
【図２６】実施例２に係る主制御部の内蔵ＲＡＭに格納された各種メモリ等の代表例を示す説明図である。
【図２７】実施例２において行った「ＲＡＭの初期化処理」を示すフローチャートである。
【図２８】実施例３の主制御部を示す説明図である。
【図２９】実施例３の主制御部を構成するＣＰＵを示す説明図である。
【図３０】実施例３に係る外部初期値カウンタを示す回路図である。
【図３１】実施例３に係る遅延回路を説明するための回路図である。
【図３２】実施例３に係る遅延回路等における信号の波形を示す説明図である。
【符号の説明】
１ パチンコ機（遊技機）
１０ 遊技盤
１６ 特別図柄表示装置（可変表示装置）
１４０ 主制御部
１５０ 枠制御部
１６０ 特別図柄制御部
３４０ 主制御基板
４０１ ＣＰＵ（制御手段）
４８１ ＲＡＭ（記憶手段）
４８１ｗ 内部初期値カウンタ（同期型の初期値カウンタ）
４８２ ＲＯＭ（格納手段）
４６０ 外部初期値カウンタ（非同期型の初期値カウンタ）
８００ 遅延手段。

Claims (5)

1. 遊技の基本進行制御を司る主制御部と、所定条件の成立により複数の識別情報を可変表示する可変表示装置とを備え、前記可変表示装置の停止態様が特定条件を達成することに基づき、遊技者に特定の価値を付与する遊技機であって、
   定期的に一定範囲で更新され、ｎ（ｎは自然数である。）回り更新毎に初期値が変更される乱数カウンタと、
   前記所定条件の成立により前記乱数カウンタの値を読み出し、この読み出された乱数カウンタの値を用いて当否判定を行う当否判定プログラムが、格納された格納手段と、
   前記当否判定プログラムにより当否判定制御を行う制御手段と、
   前記当否判定プログラムの実行時に使用されるデータを記憶する記憶手段と、
   前記乱数カウンタの更新とは非同期に更新されると共に、前記乱数カウンタを更新するための初期値をカウントする非同期型の初期値カウンタと、を備え、
   前記乱数カウンタの初期化時に前記非同期型の初期値カウンタの値により前記乱数カウンタの初期値を決定する遊技機であり、
   前記非同期型の初期値カウンタが、前記制御手段の外部に設けられる外部初期値カウンタであり、
   前記非同期型の初期値カウンタと前記制御手段との間に遅延回路が設けられることを特徴とする遊技機。
2. 前記記憶手段に内部初期値カウンタを設け、該内部初期値カウンタを用いて前記乱数カウンタの更新の初期値を決定するが、前記乱数カウンタの初期化がなされた場合には、前記外部初期値カウンタの値によって前記乱数カウンタの初期値を決定することを特徴とする請求項１に記載の遊技機。
3. 前記非同期型の初期値カウンタが、所定の振動数でクロック信号を発するクロック発振部と、前記クロック発振部の発するクロック信号数をカウントするクロックカウンタ部とを備えることを特徴とする請求項１又は２に記載の遊技機。
4. 前記非同期型の初期値カウンタに補助電源を設け、当該遊技機の電源遮断時においても、カウントを行うものとすることを特徴とする請求項１〜３の何れか１項に記載の遊技機。
5. 前記遅延回路が、コンデンサと、抵抗器とを備えることを特徴とする請求項１〜４の何れか１項に記載の遊技機。

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