JP2014207429A - 圧電薄膜素子、圧電センサ及び振動発電機 - Google Patents
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Abstract
【課題】圧電薄膜層の比誘電率の低減を可能にした圧電薄膜素子、圧電センサ及び振動発電機を提供する。【解決手段】圧電薄膜素子１は、基板と、基板上に形成された下部電極層２０と、下部電極層２０上に形成された組成式が（Ｋ１−ｘＮａｘ）ＮｂＯ３（０．４≰ｘ≰０．７）のペロブスカイト構造のニオブ酸カリウムナトリウムの圧電薄膜層３０と、圧電薄膜層３０上に形成された上部電極層４０とを備え、圧電薄膜層３０は、分極−電界のヒステリシスループと電界を示すｘ軸との交点をＥｃ−及びＥｃ＋としたとき、（Ｅｃ−＋Ｅｃ＋）／２の値が１０．８ｋＶ／ｃｍ以上であり、かつ、分極−電界のヒステリシスループと分極を示すｙ軸との交点をＰｒ−及びＰｒ＋としたとき、（Ｐｒ−＋Ｐｒ＋）／２の値が−２．４μＣ／ｃｍ２以下である。【選択図】図１
Description
本発明は、圧電薄膜素子、圧電センサ及び振動発電機に関する。
圧電体は、種々の目的に応じて様々な圧電素子に加工されている。圧電体は、例えば印加された電圧によって圧電素子に変形を生じさせるアクチュエータ、圧電素子の変形から電圧を発生させる圧電センサや、圧電素子に加えられる振動等によって発電する振動発電機等の機能性電子部品として広く利用されている。
アクチュエータや圧電センサ等の用途に用いられている圧電素子としては、優れた圧電特性を有するＰＺＴ（チタン酸ジルコン酸鉛）と呼ばれるＰｂを含むペロブスカイト型強誘電体が広く用いられている。従来、この圧電素子の圧電体層は、酸化物であるＰＺＴを焼結する焼結法によって形成されている。
現在、各種電子部品の小型化、高性能化が進むにつれて圧電素子も小型化、高性能化が求められている。しかし、焼結法によって作製された圧電素子の圧電体層は、圧電体層を形成する結晶粒が大きくなることから、圧電体層の厚みを１０μｍ程度にすると特性のばらつきや劣化が顕著になるという問題があった。
この問題を解決するため、焼結法に代わる、薄膜技術等を応用した圧電薄膜層の形成方法が研究されている。例えば、Ｓｉ基板上にスパッタリング法で形成したＰＺＴ圧電薄膜層を用いた圧電薄膜素子が高速高精細のインクジェットプリンタヘッド用のアクチュエータや角速度センサ用の圧電薄膜素子として実用化されている。
一方、ＰＺＴの圧電薄膜層を有する圧電薄膜素子は、Ｐｂを６０〜７０％程度含有しているため、生体、環境への影響を考慮してＰｂを含まない非鉛圧電薄膜素子の開発が望まれている。
このような非鉛圧電薄膜素子としては、（Ｋ１−ｘＮａｘ）ＮｂＯ３（０＜ｘ＜１）で表されるＫＮＮ（ニオブ酸カリウムナトリウム）圧電薄膜層を用いたものがある。(例えば、特許文献１、２参照。)。このＫＮＮ圧電薄膜層は、ペロブスカイト構造を有するものであり、非鉛圧電薄膜素子の有力な候補として期待されている。
また、スパッタリング法によりＳｉ基板上に形成されたＫＮＮ圧電薄膜層は、（００１）面方位に優先配向したもので実用化できるレベルの圧電定数ｄ３１＝−１００ｐｍ／Ｖを実現したという報告がある（非特許文献１）。
Jpn. J Appl. Phys. 50(2011)041503
圧電薄膜素子を圧電センサや振動発電機に用いる場合、圧電センサのセンサ感度及び振動発電機の発電効率は、圧電薄膜層の比誘電率に影響して比誘電率が小さいほどセンサ感度及び発電効率が向上する特性を有する。そのため、より比誘電率が小さい圧電薄膜層を有する圧電薄膜素子が求められている。
しかし、非特許文献１に記載のＫＮＮ圧電薄膜層では、圧電定数ｄ３１が得られるが、ＫＮＮ圧電薄膜層の比誘電率が約１０００であり、比誘電率が高いという問題がある。
したがって、本発明の目的は、圧電薄膜層の比誘電率の低減を可能にした圧電薄膜素子、圧電センサ及び振動発電機を提供することにある。
本発明の一態様は、上記目的を達成するため、以下の圧電薄膜素子、圧電センサ及び振動発電機を提供する。
[１]基板と、
前記基板上に形成された下部電極層と、
前記下部電極層上に形成された組成式が（Ｋ１−ｘＮａｘ）ＮｂＯ３（０．４≦ｘ≦０．７）のペロブスカイト構造のニオブ酸カリウムナトリウムの圧電薄膜層と、
前記圧電薄膜層上に形成された上部電極層とを備え、
前記圧電薄膜層は、分極−電界のヒステリシスループと電界を示すｘ軸との交点をＥｃ−及びＥｃ＋とし、分極−電界のヒステリシスループと分極を示すｙ軸との交点をＰｒ−及びＰｒ＋としたとき、（Ｅｃ−＋Ｅｃ＋）／２の値が１０．８ｋＶ／ｃｍ以上であり、
かつ、（Ｐｒ−＋Ｐｒ＋）／２の値が−２．４μＣ／ｃｍ２以下である、
圧電薄膜素子。
[２]前記圧電薄膜層の比誘電率が４９０以下である、
前記[１]に記載の圧電薄膜素子。
[３]前記圧電薄膜層は、分極処理をしていない状態で、前記上部電極に正の電界を印加したときに縮み方向の圧電変位を生じ、前記上部電極に負の電界を印加したときに伸び方向の圧電変位を生じる、
前記[１]又は[２]に記載の圧電薄膜素子。
[４]前記圧電薄膜層の形成中の基板温度が４２０〜４８０℃の範囲である、
前記[１]から[３]のいずれかに記載の圧電薄膜素子。
[５]前記圧電薄膜層の形成中の基板温度が４２０〜５２０℃の範囲であり、前記圧電薄膜層を形成した後に前記圧電薄膜層に４１０〜５００℃の熱処理が施された、
前記[１]から[４]のいずれかに記載の圧電薄膜素子。
[６]前記圧電薄膜層は、（００１）面方位に優先配向したペロブスカイト構造の擬立方晶又は正方晶から形成され、（００１）面方位の配向率が９５％以上である、
前記[１]から[５]のいずれかに記載の圧電薄膜素子。
[７]前記圧電薄膜層は、前記下部電極層又は前記基板から圧縮方向の応力を受ける、
前記［１］から［６］のいずれか１項に記載の圧電薄膜素子。
[８]前記下部電極層は、（１１１）面方位に優先配向したＰｔで形成された、
前記［１］から［７］のいずれかに記載の圧電薄膜素子。
[１]基板と、
前記基板上に形成された下部電極層と、
前記下部電極層上に形成された組成式が（Ｋ１−ｘＮａｘ）ＮｂＯ３（０．４≦ｘ≦０．７）のペロブスカイト構造のニオブ酸カリウムナトリウムの圧電薄膜層と、
前記圧電薄膜層上に形成された上部電極層とを備え、
前記圧電薄膜層は、分極−電界のヒステリシスループと電界を示すｘ軸との交点をＥｃ−及びＥｃ＋とし、分極−電界のヒステリシスループと分極を示すｙ軸との交点をＰｒ−及びＰｒ＋としたとき、（Ｅｃ−＋Ｅｃ＋）／２の値が１０．８ｋＶ／ｃｍ以上であり、
かつ、（Ｐｒ−＋Ｐｒ＋）／２の値が−２．４μＣ／ｃｍ２以下である、
圧電薄膜素子。
[２]前記圧電薄膜層の比誘電率が４９０以下である、
前記[１]に記載の圧電薄膜素子。
[３]前記圧電薄膜層は、分極処理をしていない状態で、前記上部電極に正の電界を印加したときに縮み方向の圧電変位を生じ、前記上部電極に負の電界を印加したときに伸び方向の圧電変位を生じる、
前記[１]又は[２]に記載の圧電薄膜素子。
[４]前記圧電薄膜層の形成中の基板温度が４２０〜４８０℃の範囲である、
前記[１]から[３]のいずれかに記載の圧電薄膜素子。
[５]前記圧電薄膜層の形成中の基板温度が４２０〜５２０℃の範囲であり、前記圧電薄膜層を形成した後に前記圧電薄膜層に４１０〜５００℃の熱処理が施された、
前記[１]から[４]のいずれかに記載の圧電薄膜素子。
[６]前記圧電薄膜層は、（００１）面方位に優先配向したペロブスカイト構造の擬立方晶又は正方晶から形成され、（００１）面方位の配向率が９５％以上である、
前記[１]から[５]のいずれかに記載の圧電薄膜素子。
[７]前記圧電薄膜層は、前記下部電極層又は前記基板から圧縮方向の応力を受ける、
前記［１］から［６］のいずれか１項に記載の圧電薄膜素子。
[８]前記下部電極層は、（１１１）面方位に優先配向したＰｔで形成された、
前記［１］から［７］のいずれかに記載の圧電薄膜素子。
[９]前記［１］から［８］のいずれかに記載の圧電薄膜素子を備えた、圧電センサ。
[１０]前記［１］から［８］のいずれかに記載の圧電薄膜素子を備えた、振動発電機。
本発明によれば、圧電薄膜層の比誘電率の低減を可能にした圧電薄膜素子、圧電センサ及び振動発電機を提供することができる。
［実施の形態の要約］
本実施の形態の圧電薄膜素子は、基板と、前記Ｓｉ基板上に形成された下部電極層と、前記下部電極層上に形成された組成式が（Ｋ１−ｘＮａｘ）ＮｂＯ３（０．４≦ｘ≦０．７）で表されるペロブスカイト構造のニオブ酸カリウムナトリウムの圧電薄膜層と、前記圧電薄膜層上に形成された上部電極層とを備えた圧電薄膜素子において、前記圧電薄膜層は、分極−電界のヒステリシスループと電界を示すｘ軸との交点をＥｃ−及びＥｃ＋とし、分極−電界のヒステリシスループと分極を示すｙ軸との交点をＰｒ−及びＰｒ＋としたとき、（Ｅｃ−＋Ｅｃ＋）／２の値が１０．８ｋＶ／ｃｍ以上であり、かつ、（Ｐｒ−＋Ｐｒ＋）／２の値が−２．４μＣ／ｃｍ２以下である。
本実施の形態の圧電薄膜素子は、基板と、前記Ｓｉ基板上に形成された下部電極層と、前記下部電極層上に形成された組成式が（Ｋ１−ｘＮａｘ）ＮｂＯ３（０．４≦ｘ≦０．７）で表されるペロブスカイト構造のニオブ酸カリウムナトリウムの圧電薄膜層と、前記圧電薄膜層上に形成された上部電極層とを備えた圧電薄膜素子において、前記圧電薄膜層は、分極−電界のヒステリシスループと電界を示すｘ軸との交点をＥｃ−及びＥｃ＋とし、分極−電界のヒステリシスループと分極を示すｙ軸との交点をＰｒ−及びＰｒ＋としたとき、（Ｅｃ−＋Ｅｃ＋）／２の値が１０．８ｋＶ／ｃｍ以上であり、かつ、（Ｐｒ−＋Ｐｒ＋）／２の値が−２．４μＣ／ｃｍ２以下である。
［実施の形態］
図１は、本発明の実施の形態に係る圧電薄膜素子の構造を示す断面図である。この圧電薄膜素子１は、基板の一例であるＳｉ基板１０と、Ｓｉ基板１０上に形成された下部電極層２０と、下部電極層２０上に形成された組成式が（Ｋ１−ｘＮａｘ）ＮｂＯ３（０．４≦ｘ≦０．７）のＫＮＮ（ニオブ酸カリウムナトリウム）の圧電薄膜層３０と、圧電薄膜層３０上に形成された上部電極層４０とを備える。この圧電薄膜素子１は、例えば圧電センサ、振動発電機等に用いられる。
図１は、本発明の実施の形態に係る圧電薄膜素子の構造を示す断面図である。この圧電薄膜素子１は、基板の一例であるＳｉ基板１０と、Ｓｉ基板１０上に形成された下部電極層２０と、下部電極層２０上に形成された組成式が（Ｋ１−ｘＮａｘ）ＮｂＯ３（０．４≦ｘ≦０．７）のＫＮＮ（ニオブ酸カリウムナトリウム）の圧電薄膜層３０と、圧電薄膜層３０上に形成された上部電極層４０とを備える。この圧電薄膜素子１は、例えば圧電センサ、振動発電機等に用いられる。
（基板）
圧電薄膜素子１の基板は、Ｓｉ基板１０の他に、表面に酸化膜が形成された酸化膜付きＳｉ基板、ＳＯＩ（Silicon On Insulator）基板等による基板を用いることができる。また、Ｓｉ基板１０には、例えば表面が（１００）面方位のＳｉ基板が用いられるが、その他の面方位のＳｉ基板を用いてもよい。
圧電薄膜素子１の基板は、Ｓｉ基板１０の他に、表面に酸化膜が形成された酸化膜付きＳｉ基板、ＳＯＩ（Silicon On Insulator）基板等による基板を用いることができる。また、Ｓｉ基板１０には、例えば表面が（１００）面方位のＳｉ基板が用いられるが、その他の面方位のＳｉ基板を用いてもよい。
（下部電極層）
下部電極層２０は、例えばスパッタリング法によりＳｉ基板１０上に形成される。下部電極層２０には、Ｐｔ、Ａｕ又はＡｌ等が用いられる。下部電極層２０にＰｔを用いる場合は、（１１１）面方位に優先配向したＰｔの層を形成することが好ましい。なお、Ｓｉ基板１０と下部電極層２０との密着性を高めるためにＳｉ基板１０と下部電極層２０との間にＴｉ、ＴｉＯ又はＴｉＯ２等の密着層を設けてもよい。
下部電極層２０は、例えばスパッタリング法によりＳｉ基板１０上に形成される。下部電極層２０には、Ｐｔ、Ａｕ又はＡｌ等が用いられる。下部電極層２０にＰｔを用いる場合は、（１１１）面方位に優先配向したＰｔの層を形成することが好ましい。なお、Ｓｉ基板１０と下部電極層２０との密着性を高めるためにＳｉ基板１０と下部電極層２０との間にＴｉ、ＴｉＯ又はＴｉＯ２等の密着層を設けてもよい。
（圧電薄膜層）
本発明者らは、圧電薄膜層の比誘電率低減について検討し、分極−電界ヒステリシスループ及び比誘電率の測定から、分極−電界ヒステリシスループが正の電界方向にシフトすることにより、圧電薄膜層３０の比誘電率を低減できることを見出した。
本発明者らは、圧電薄膜層の比誘電率低減について検討し、分極−電界ヒステリシスループ及び比誘電率の測定から、分極−電界ヒステリシスループが正の電界方向にシフトすることにより、圧電薄膜層３０の比誘電率を低減できることを見出した。
ここで、従来の焼結法で製造されたＢａＴｉＯ３のセラミックス焼結体及びＰＺＴのセラミックス焼結体の圧電素子は、セラミックス中に存在する酸素空孔（正に帯電する）と、圧電素子の原料に含まれる例えばＦｅ３＋が圧電薄膜層の主要組織のＴｉ４＋のサイトに置換したもの（負に帯電する）とが静電引力によって引き合うことにより、欠陥複合体を形成することが知られている。欠陥複合体は、酸素空孔双極子と呼ばれている。この酸素空孔双極子がＢａＴｉＯ３のセラミックス焼結体及びＰＺＴのセラミックス焼結体に分極のピニング（圧電薄膜層の分極を特定の方向に拘束する。）を発生させることにより、分極−電界ヒステリシスループを正の電界方向にシフトさせていた。
本発明の圧電薄膜層３０は、（Ｋ１−ｘＮａｘ）ＮｂＯ３（０．４≦ｘ≦０．７）のペロブスカイト構造のニオブ酸カリウムナトリウムからなり、例えばスパッタリング法により下部電極層２０上に形成される。本発明者らは、スパッタリング法で形成されたＫＮＮからなる圧電薄膜層３０では、圧電薄膜層３０の形成時の基板温度を従来（６００℃以上）よりも非常に低く設定して圧電薄膜層３０を形成することで、スパッタリング装置内に発生するプラズマに起因する電界の影響により圧電薄膜層３０中に酸素空孔双極子のようなものが形成され、圧電薄膜層３０の深さ方向に分極のピニングが発生することを見出した。
さらに、分極のピニングが発生する最適な形成時の基板温度は、４２０〜４８０℃であり、この温度範囲で形成した圧電薄膜層３０は、比誘電率が４９０以下に低減できることを見出した。
また、基板温度を４２０〜５２０℃の範囲に設定して形成した圧電薄膜層３０に対して、さらに４１０〜５００℃の範囲の熱処理を例えば２時間施すことで、圧電薄膜層３０の比誘電率が４９０以下に低減することを見出した。なお、圧電薄膜層３０の厚みは、圧電薄膜素子１の小型化の観点から例えば１〜４μｍの範囲が好ましい。
圧電薄膜層３０は、（００１）面方位に優先配向したペロブスカイト構造の擬立方晶又は正方晶で形成され、（００１）面方位の配向率が９５％以上である。
圧電薄膜層３０は、分極−電界のヒステリシスループと電界を示すｘ軸との交点をＥｃ−、Ｅｃ＋とし、分極−電界のヒステリシスループとｙ軸との交点をＰｒ−、Ｐｒ＋にしたとき、（Ｅｃ−＋Ｅｃ＋）／２の値が１０．８ｋＶ／ｃｍ以上であり、かつ、（Ｐｒ−＋Ｐｒ＋）／２の値が−２．４μＣ／ｃｍ２以下である。
さらに、圧電薄膜層３０は、上部電極層４０に例えば−１００ｋＶ／ｃｍの電界を印加する分極処理をしていない状態で、上部電極層に１０ｋＶ／ｃｍの電界を印加したときに０．０５〜０．１ｎｍの圧電変位が生じる。圧電薄膜層３０は、上部電極層４０に正の電界を印加したとき、縮み方向（負の変位方向）の圧電変位を生じ、負の電界を印加させたとき、伸び方向（正の変位方向）の圧電変位を生じる。
（上部電極層）
上部電極層４０は、圧電薄膜層３０上にスパッタリング法、蒸着法等によっての円形の電極が形成される。上部電極層４０には、Ｐｔ、Ａｕ又はＡｌ等が用いられる。なお、圧電薄膜層３０と上部電極層４０との間にＴｉ、Ｔａ等の密着層を形成してもよい。また、上部電極層４０の大きさは、直径０．４〜１ｍｍの範囲が好ましい。
上部電極層４０は、圧電薄膜層３０上にスパッタリング法、蒸着法等によっての円形の電極が形成される。上部電極層４０には、Ｐｔ、Ａｕ又はＡｌ等が用いられる。なお、圧電薄膜層３０と上部電極層４０との間にＴｉ、Ｔａ等の密着層を形成してもよい。また、上部電極層４０の大きさは、直径０．４〜１ｍｍの範囲が好ましい。
（実施の形態の効果）
本実施の形態によれば、以下の効果を奏する。
（１）基板温度を４２０〜４８０℃に設定して圧電薄膜層３０を形成することにより、圧電薄膜層３０の比誘電率を４９０以下に低減することができる。また、基板温度を４２０〜５２０℃に設定して圧電薄膜層３０を形成した後に４１０〜５００℃の熱処理をすることによっても、圧電薄膜層３０の比誘電率を４９０以下に低減することができる。
（２）圧電薄膜層３０の比誘電率が低減することにより、この圧電薄膜層３０を有する圧電薄膜素子１を圧電センサに用いた場合、圧電センサの感度を向上させることができる。また、この圧電薄膜素子１を振動発電機に用いた場合、振動発電機の発電効率を向上させることができる。
（３）圧電薄膜層３０の形成後に分極処理をしなくても、１０ｋＶ／ｃｍ以下の電界の印加で従来の分極処理が必要な圧電薄膜層よりも大きな圧電変位を得ることができる。また、分極処理をしなくても、正（負）電界付加に対して、負（正）の変位方向の圧電変位を得ることができる。
（４）圧電薄膜層３０の分極処理を省略できるので、圧電薄膜層３０を有する圧電薄膜素子１を用いた機器の製造工程を簡略化することができる。
本実施の形態によれば、以下の効果を奏する。
（１）基板温度を４２０〜４８０℃に設定して圧電薄膜層３０を形成することにより、圧電薄膜層３０の比誘電率を４９０以下に低減することができる。また、基板温度を４２０〜５２０℃に設定して圧電薄膜層３０を形成した後に４１０〜５００℃の熱処理をすることによっても、圧電薄膜層３０の比誘電率を４９０以下に低減することができる。
（２）圧電薄膜層３０の比誘電率が低減することにより、この圧電薄膜層３０を有する圧電薄膜素子１を圧電センサに用いた場合、圧電センサの感度を向上させることができる。また、この圧電薄膜素子１を振動発電機に用いた場合、振動発電機の発電効率を向上させることができる。
（３）圧電薄膜層３０の形成後に分極処理をしなくても、１０ｋＶ／ｃｍ以下の電界の印加で従来の分極処理が必要な圧電薄膜層よりも大きな圧電変位を得ることができる。また、分極処理をしなくても、正（負）電界付加に対して、負（正）の変位方向の圧電変位を得ることができる。
（４）圧電薄膜層３０の分極処理を省略できるので、圧電薄膜層３０を有する圧電薄膜素子１を用いた機器の製造工程を簡略化することができる。
次に、本発明の実施例を図２〜図６及び表１を参照して説明する。
（実施例１〜１１及び比較例１〜９の圧電薄膜素子の製造方法）
実施例１〜１１及び比較例１〜９の圧電薄膜素子１の製造方法の一例について図２を参照して説明する。図２は、実施例１〜１１及び比較例１〜９の圧電薄膜素子の構造を示す断面図である。
実施例１〜１１及び比較例１〜９の圧電薄膜素子１の製造方法の一例について図２を参照して説明する。図２は、実施例１〜１１及び比較例１〜９の圧電薄膜素子の構造を示す断面図である。
実施例及び比較例に係る圧電薄膜素子１の基板となるＳｉ基板１０には、酸化膜付きのＳｉ基板（表面が（１００）面方位、厚さ０．５２５ｍｍ、直径４インチ（１０．１６ｃｍ）、熱酸化膜の厚み２００ｎｍ）を用いた。
実施例及び比較例に係る圧電薄膜素子１の作製は、まずＳｉ基板１０にスパッタリング法の一例であるＲＦマグネトロンスパッタリング法によりＴｉの密着層２１（厚み１０ｎｍ）を形成した。次に、密着層２１上にＰｔの下部電極層２０（（１１１）面方位に優先配向、厚み２００ｎｍ）を形成した。密着層２１及び下部電極層２０の形成は、基板温度が３５０℃、ＲＦマグネトロンの放電パワーが３００Ｗ、導入ガスに用いたＡｒの圧力が２．５Ｐａの条件で、密着層２１の形成を３分間、下部電極層２０の形成を１０分間行った。
次に、（Ｋ０．３５Ｎａ０．６５）ＮｂＯ３の焼結体をスパッタリングターゲットに用いてＲＦマグネトロンスパッタリング法により（Ｋ０．４５Ｎａ０．５５）ＮｂＯ３の圧電薄膜層３０を下部電極層２０上に形成した。圧電薄膜層３０の形成は、基板温度が４２０〜５８０℃の範囲、ＲＦマグネトロンの放電パワーが３００Ｗ、Ａｒ／Ｏ２（ＡｒとＯ２との比率が２５：１）を用いた導入ガスの圧力が０．３Ｐａ、スパッタリングターゲットとＳｉ基板１０との距離が３５０ｍｍの条件で行った。また、圧電薄膜層３０を圧電薄膜層３０が形成される期間と形成されない期間が交互になる間欠形成により、圧電薄膜層３０の厚みが２０００ｎｍになるように調整して形成した。この間欠形成は、形成時間３秒（圧電薄膜層３０の膜厚５〜１０ｎｍ）、非形成時間３秒となる条件で行った。この圧電薄膜層３０は、Ｘ線回折による評価の結果、全ての試料が（００１）面方位に優先配向されており、（００１）面方位の配向率は、９５％以上であった。
次に、直径０．５ｍｍのＴｉの密着層４１を圧電薄膜層３０上に形成した。次に、直径０．５ｍｍのＰｔの上部電極層４０を密着層４１上に形成した。密着層４１及び上部電極層４０は、室温でのＲＦマグネトロンスパッタリング法、及びフォトレジストによるリフトオフ法により形成した。
次に、実施例６〜１１及び比較例６〜９のそれぞれの試料を大気中において４１０〜７００℃の範囲で２時間の熱処理を行った。
ここで、Ｓｉ基板の基板温度（以下、単に「基板温度」という。）が４２０〜４８０℃の範囲であり、熱処理をしない試料を実施例１〜５、基板温度が４２０〜５２０℃の範囲であり、４１０〜５００℃の範囲で熱処理をした試料を実施例６〜１１としている。
また、基板温度が５２０〜５８０℃の範囲であり、熱処理をしない試料を比較例１〜５、基板温度が５２０〜５８０℃の範囲であり、５００〜７００℃の範囲で熱処理をした試料を比較例６〜９としている。
（分極−電界ヒステリシスループの評価）
図３は、分極−電界ヒステリシスループを説明するための図である。図７は、実施例１〜８及び１１の分極−電界ヒステリシスループ及び圧電変位の評価結果を示す特性図である。図８は、比較例１、２、５、６及び９の分極−電界ヒステリシスループ及び圧電変位の評価結果を示す特性図である。分極−電界ヒステリシスループの測定は、周波数が１ｋＨｚ、−１００〜１００ｋＶ／ｃｍの三角波又はｓｉｎ波の電界を上部電極層４０に印加し、下部電極層２０を接地させて行った。分極−電界ヒステリシスループの測定には、アグザクト社製のＴＦ−ａｎａｌｙｚｅｒを用いたが、一般的なソーヤタワー回路を用いても同様の分極−電界ヒステリシスループの測定が可能である。図７と図８とを比較することにより、図７に示す実施例全てにおいて分極−電界ヒステリシスループが正の電界方向にシフトしていることが分かる。
図３は、分極−電界ヒステリシスループを説明するための図である。図７は、実施例１〜８及び１１の分極−電界ヒステリシスループ及び圧電変位の評価結果を示す特性図である。図８は、比較例１、２、５、６及び９の分極−電界ヒステリシスループ及び圧電変位の評価結果を示す特性図である。分極−電界ヒステリシスループの測定は、周波数が１ｋＨｚ、−１００〜１００ｋＶ／ｃｍの三角波又はｓｉｎ波の電界を上部電極層４０に印加し、下部電極層２０を接地させて行った。分極−電界ヒステリシスループの測定には、アグザクト社製のＴＦ−ａｎａｌｙｚｅｒを用いたが、一般的なソーヤタワー回路を用いても同様の分極−電界ヒステリシスループの測定が可能である。図７と図８とを比較することにより、図７に示す実施例全てにおいて分極−電界ヒステリシスループが正の電界方向にシフトしていることが分かる。
また、それぞれの試料の比誘電率は、比誘電率の測定前に上部電極層４０に−１００ｋＶ／ｃｍの電界を印加した後に、一般的なＬＣＲメーターを用いて周波数１ｋＨｚ、−１〜１Ｖの電圧を印加して測定した。なお、それぞれ試料のＥｃ＋、Ｅｃ−、Ｐｒ＋、Ｐｒ−の値は、図３に示すように、測定した分極−電界ヒステリシスループと電界を示すｘ軸又は分極を示すｙ軸との交点から読み出した。
表１は、実施例１〜１１、比較例１〜９の基板温度、熱処理温度、厚み、Ｅｃ＋、Ｅｃ−、Ｐｒ＋、Ｐｒ−、（Ｅｃ＋＋Ｅｃ−）／２、（Ｐｒ＋＋Ｐｒ−）／２及び比誘電率を示す。
表１から、（Ｅｃ−＋Ｅｃ＋）／２の値が１０．８〜４１．８ｋＶ／ｃｍの範囲であり、かつ、（Ｐｒ−＋Ｐｒ＋）／２の値が−１１．４〜−２．４μＣ／ｃｍ２の範囲であるとき、圧電薄膜層３０の比誘電率が２５５〜４９０であり、４９０以下に低減できることが確認できた。
一方、比較例１〜９の（Ｅｃ−＋Ｅｃ＋）／２の値は、−１．５〜５．０ｋＶ／ｃｍの範囲であり、（Ｐｒ−＋Ｐｒ＋）／２の値は、−１．６〜０．４μＣ／ｃｍ２の範囲であるため、上記実施例１〜１１の（Ｅｃ−＋Ｅｃ＋）／２の値の範囲及び（Ｐｒ−＋Ｐｒ＋）／２の値の範囲から外れている。そのため、比較例１〜９の比誘電率は、５２０〜１６００となり、上記実施例１〜１１の比誘電率と比較して２倍以上に増大していることが確認できた。
ここで、分極−電界ヒステリシスループについて実施例１と比較例１とを比較すると、表１に示すように、実施例１の電界は、比較例１の電界から正の電界方向に３５．３ｋＶ／ｃｍシフトしていることが確認できた。この比較例１の比誘電率は、５５０であり、上記実施例１〜１１の比誘電率と比較して増大していることが確認できた。
（基板温度、熱処理温度の評価）
表１から、基板温度が４２０〜４８０℃の範囲で圧電薄膜層３０を形成した実施例１〜５は、比誘電率が２５５〜４００となり、比誘電率が４９０以下を実現できることが確認できた。なお、基板温度を４２０〜４４０℃の範囲にすることが比誘電率が３３０以下にできることから好ましい。
表１から、基板温度が４２０〜４８０℃の範囲で圧電薄膜層３０を形成した実施例１〜５は、比誘電率が２５５〜４００となり、比誘電率が４９０以下を実現できることが確認できた。なお、基板温度を４２０〜４４０℃の範囲にすることが比誘電率が３３０以下にできることから好ましい。
また、基板温度が４２０〜５２０℃の範囲で圧電薄膜層３０を形成し、４１０〜５００℃の範囲の熱処理をした実施例６〜１１は、比誘電率が２８０〜４９０の範囲であり、比誘電率が４９０以下を実現できることが確認できた。
一方、基板温度が５２０〜５８０℃の範囲で圧電薄膜層３０を形成し、形成後に熱処理を施さなかった比較例１〜５は、の比誘電率が５２５〜１６００となり、基板温度が上記実施例１〜５の基板温度の範囲から外れることにより比誘電率が増大することが確認できた。
さらに、基板温度が５２０〜５８０℃の範囲で圧電薄膜層３０を形成し、５００〜７００℃の範囲の熱処理をした比較例６〜９は、比誘電率が５２０〜１２００であり、基板温度及び熱処理温度が上記実施例６〜１１の基板温度の範囲又は熱処理温度の範囲のどちらか一方から外れることにより比誘電率が増大することが確認できた。
（圧電変位の評価）
圧電変位は、電界印加時の上部電極の圧電変位をアグザクト社製ダブルビームレーザ干渉計により測定した。なお、導電性プロープを用いた原子間力顕微鏡でもほぼ同様の圧電変位の測定が可能である。圧電薄膜素子に印加する電界の条件を変化させて実施例１、２、４及び比較例１、５の圧電変位を測定した。
圧電変位は、電界印加時の上部電極の圧電変位をアグザクト社製ダブルビームレーザ干渉計により測定した。なお、導電性プロープを用いた原子間力顕微鏡でもほぼ同様の圧電変位の測定が可能である。圧電薄膜素子に印加する電界の条件を変化させて実施例１、２、４及び比較例１、５の圧電変位を測定した。
（１）−１０〜１０ｋＶ／ｃｍの電界を印加した場合
図４は、圧電薄膜素子に分極処理をする前に−１０〜１０ｋＶ／ｃｍの電界を印加したときの圧電薄膜層の圧電変位を示す特性図であり、（ａ）〜（ｃ）は、それぞれ実施例１、２、４を示し、（ｄ）、（ｅ）は、それぞれ比較例１、５を示す。
図４は、圧電薄膜素子に分極処理をする前に−１０〜１０ｋＶ／ｃｍの電界を印加したときの圧電薄膜層の圧電変位を示す特性図であり、（ａ）〜（ｃ）は、それぞれ実施例１、２、４を示し、（ｄ）、（ｅ）は、それぞれ比較例１、５を示す。
例えば、−１０ｋＶ／ｃｍの電界を印加したときの実施例１、２の圧電変位は、約０．０８ｎｍであり、実施例４の圧電変位は、約０．０５ｎｍであった。これに対し、比較例１の圧電変位は、約−０．０４ｎｍであり、比較例５の圧電変位は、約０．０３ｎｍであった。すなわち、実施例１、２、４は、比較例１、５よりも大きな圧電変位を生じることが確認できた。
また、実施例１、２、４は、比較例１とは逆の方向であって比較例５とは同一の方向の圧電変位を生じることが確認できた。
（２）−１００〜０ｋＶ／ｃｍの電界を印加した場合
図５は、圧電薄膜素子に−１００〜０ｋＶ／ｃｍの電界を印加する分極処理をしたときの圧電薄膜層の圧電変位を示す特性図であり、（ａ）〜（ｃ）は、それぞれ実施例１、２、４を示し、（ｄ）、（ｅ）は、それぞれ比較例１、５を示す。
図５は、圧電薄膜素子に−１００〜０ｋＶ／ｃｍの電界を印加する分極処理をしたときの圧電薄膜層の圧電変位を示す特性図であり、（ａ）〜（ｃ）は、それぞれ実施例１、２、４を示し、（ｄ）、（ｅ）は、それぞれ比較例１、５を示す。
例えば、実施例１、２、４及び比較例１に−１００ｋＶ／ｃｍの電界を印加する分極処理をした場合の圧電変位は、図５に示すように、約１．４〜１．５ｎｍであり、比較例５では、約１．９ｎｍであった。
（３）図６は、−１００〜０ｋＶ／ｃｍの電界を印加した後に−１０〜１０ｋＶ／ｃｍの電界を印加したときの圧電薄膜層の圧電変位を示す特性図であり、（ａ）〜（ｃ）は、それぞれ実施例１、２、４を示し、（ｄ）、（ｅ）は、それぞれ比較例１、５を示す。
分極処理後の比較例１の圧電変位は、図６に示すように、図４の分極処理前と異なった方向に推移しており、分極処理を施さなければ十分な圧電変位が得られないことが分かる。一方で、分極処理後の実施例１、２、４の圧電変位は、図４に示した分極処理前と同等の圧電変位が得られた。このように、実施例１、２、４は、図６に示す分極処理後の圧電変位と同様の圧電特性が得られたことから、分極することなく、大きな圧電変位が得られることを確認できた。
また、他の実施例においても、実施例１、２、４と同じく、分極処理をしなくても、十分な圧電変位が得られることが確認できた。
［変形例］
なお、本発明の実施の形態及び実施例は、上記実施の形態及び実施例に限定されるものではなく、本発明の要旨を変更しない範囲内で種々に変形、実施が可能であり、例えば、Ｓｉ基板の代わりにＳＯＩ基板を用いても同等の結果が得られる。
なお、本発明の実施の形態及び実施例は、上記実施の形態及び実施例に限定されるものではなく、本発明の要旨を変更しない範囲内で種々に変形、実施が可能であり、例えば、Ｓｉ基板の代わりにＳＯＩ基板を用いても同等の結果が得られる。
１ 圧電薄膜素子
１０ Ｓｉ基板
２０ 下部電極層
２１ 密着層
３０ 圧電薄膜層
４０ 上部電極層
４１ 密着層
１０ Ｓｉ基板
２０ 下部電極層
２１ 密着層
３０ 圧電薄膜層
４０ 上部電極層
４１ 密着層
Claims (10)
- 基板と、
前記基板上に形成された下部電極層と、
前記下部電極層上に形成された組成式が（Ｋ１−ｘＮａｘ）ＮｂＯ３（０．４≦ｘ≦０．７）のペロブスカイト構造のニオブ酸カリウムナトリウムの圧電薄膜層と、
前記圧電薄膜層上に形成された上部電極層とを備え、
前記圧電薄膜層は、分極−電界のヒステリシスループと電界を示すｘ軸との交点をＥｃ−及びＥｃ＋とし、分極−電界のヒステリシスループと分極を示すｙ軸との交点をＰｒ−及びＰｒ＋としたとき、（Ｅｃ−＋Ｅｃ＋）／２の値が１０．８ｋＶ／ｃｍ以上であり、
かつ、（Ｐｒ−＋Ｐｒ＋）／２の値が−２．４μＣ／ｃｍ２以下である、
圧電薄膜素子。 - 前記圧電薄膜層の比誘電率が４９０以下である、
請求項１に記載の圧電薄膜素子。 - 前記圧電薄膜層は、分極処理をしていない状態で、前記上部電極層に正の電界を印加したときに縮み方向の圧電変位を生じ、前記上部電極層に負の電界を印加したときに伸び方向の圧電変位を生じる、
請求項１又は２に記載の圧電薄膜素子。 - 前記圧電薄膜層の形成中の基板温度が４２０〜４８０℃の範囲である、
請求項１から３のいずれか１項に記載の圧電薄膜素子。 - 前記圧電薄膜層の形成中の基板温度が４２０〜５２０℃の範囲であり、前記圧電薄膜層を形成した後に前記圧電薄膜層に４１０〜５００℃の熱処理が施された、
請求項１から４のいずれか１項に記載の圧電薄膜素子。 - 前記圧電薄膜層は、（００１）面方位に優先配向したペロブスカイト構造の擬立方晶又は正方晶から形成され、（００１）面方位の配向率が９５％以上である、
請求項１から５のいずれか１項に記載の圧電薄膜素子。 - 前記圧電薄膜層は、前記下部電極層又は前記基板から圧縮方向の応力を受ける、
請求項１から６のいずれか１項に記載の圧電薄膜素子。 - 前記下部電極層は、（１１１）面方位に優先配向したＰｔで形成された、
請求項１から７のいずれか１項に記載の圧電薄膜素子。 - 請求項１から８のいずれか１項に記載の圧電薄膜素子を備えた、圧電センサ。
- 請求項１から８のいずれか１項に記載の圧電薄膜素子を備えた、振動発電機。
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