JP2014197645A - 化合物半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】製造コストを低く抑えると共に活性層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高い化合物半導体装置を提供する。【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、Ｓｉ基板１と、Ｓｉ基板１上に形成された化合物半導体積層構造２とを含み、化合物半導体積層構造２は、不純物、例えばＳｉ等のｎ型不純物を含有するバッファ層２ａ２と、バッファ層２ａ２の上方に形成された電子走行層２ｂとを有して構成される。【選択図】図４

Description

本発明は、化合物半導体装置及びその製造方法に関する。
化合物半導体装置、特に窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体装置としては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを含むＧａＮ系半導体デバイスでは、ＧａＮを活性層（電子走行層）として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
特開２０１２−２３３１４号公報 特開２００７−６７０７７号公報 特開２００５−３１７９０９号公報
A. Y. Polyakov, et al., Applied Physics Letters 83,3314 (2007)
ＧａＮ系半導体デバイスでは、結晶成長用の基板として、安価で大口径のものが適用できるＳｉ基板を用いることにより、製造コストの大幅な低減が期待できるというメリットがある。
ＧａＮ系半導体デバイスでは、活性層となる窒化物層として例えばＧａＮを形成する場合、このＧａＮが厚いほど、欠陥が少なく高品質となることが確認されている。具体例として、Ｘ線ロッキングカーブ法（ＸＲＣ法）により厚み２００ｎｍ及び６００ｎｍのＧａＮについて調べた結果を図１（ａ），（ｂ）に示す。
しかしながら、製造コストを低く抑えるも、低欠陥で高品質な活性層を得るべく、Ｓｉ基板に厚いＧａＮの活性層を形成すると、以下のような問題が発生する。
例えば図２（ａ）に示すように、Ｓｉ基板１０１上にＡｌＮのバッファ層１０２を介して厚いＧａＮ層１０３を形成する。ＳｉとＧａＮとでは、格子定数は前者の方が大きく、熱膨張係数は後者の方が大きい。そのため、活性層１０３を形成した後の降温時において、熱収縮により、図２（ｂ）に示すように、下に凸形状の反りが生じる。この反りは、ＧａＮ１０３が厚いほど顕著となり、クラックが生じ易くなる。これは、本来バンドギャップが広く絶縁性の高い窒化物層を厚膜化することで期待されるデバイスの絶縁破壊耐圧の向上及び転位密度の低減による高品質化を図ることが制限されることを意味する。
上記の課題を克服する、即ち、反りやクラックの発生を抑制しつつ、窒化物層を厚膜化する手法としては、Ａｌ組成の異なるＡｌＧａＮ層を数層積層した階段Ａｌ組成ＡｌＧａＮバッファ、ＧａＮ系薄膜とＡｌＮ系薄膜を多周期に亘り積層した構造をＧａＮ電子走行層層の下部に挿入したＳＬＳ（Strained Layer Superlattice：歪超格子）バッファ等が知られている（特許文献１，２参照）。何れの構造においても、ＧａＮ電子走行層に大きな圧縮歪を内包させることで、製膜後の降温過程で発生する窒化物層全体の強い引張歪を相殺し、反りやクラックの抑制を図るものである。しかしながら、このようなバッファ構造は必然的に構造が複雑となり、トータルの製膜時間が長くなるため、スループットの向上を阻む要因となる。更に、高価な有機金属材料を中心とする原料消費量も多くなることが、量産プロセスを行う際にネックとなる。
本発明は、上記の課題に鑑みてなされたものであり、製造コストを低く抑えると共に活性層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、基板と、前記基板上に形成された化合物半導体積層構造とを含み、前記化合物半導体積層構造は、不純物を含有するバッファ層と、前記バッファ層の上方に形成された活性層とを有する。
化合物半導体装置の製造方法の一態様は、基板上に、不純物を含有するバッファ層と、前記バッファ層の上方に形成された活性層とを有する化合物半導体積層構造を形成する。
上記の諸態様によれば、製造コストを低く抑えると共に活性層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高い化合物半導体装置が実現する。
ＧａＮ系半導体デバイスにおける品質の活性層の厚み依存について、ＸＲＣ法により調べた結果を示す特性図である。 Ｓｉ基板に厚いＧａＮの活性層を形成した場合に発生する問題を説明するための概略断面図である。 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図３に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 Ｓｉ基板上に化合物半導体積層構造の第２のバッファ層に起因して発生する反りについて、実験結果を示す特性図である。 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を順に示す概略断面図である。 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの第２のバッファ層において、不純物濃度の変調の具体例を示す特性図である。 第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を順に示す概略断面図である。 第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を順に示す概略断面図である。 第５の実施形態による電源装置の概略構成を示す結線図である。 第６の実施形態による高周波増幅器の概略構成を示す結線図である。
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図３〜図４は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図３（ａ）に示すように、成長用基板として例えばＳｉ基板１を用意する。
成長用基板としては、Ｓｉ基板の代わりにＳｉＣ基板等を用いても良い。Ｓｉ基板やＳｉＣ基板は、結晶成長用の基板として、安価で大口径のものが適用可能であり、製造コストの大幅な低減が期待できる基板である。
続いて、図３（ｂ）に示すように、Ｓｉ基板１上に、複数の化合物半導体層の積層体として、化合物半導体積層構造２を形成する。
詳細には、先ず、Ｓｉ基板１をＨ2雰囲気で数分間の熱処理をする。その後、Ｓｉ基板１上に、例えば有機金属気相成長（Metal Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法により、化合物半導体積層構造２を構成する各化合物半導体を順次成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法等を用いても良い。
化合物半導体積層構造２は、バッファ層２ａ、活性層である電子走行層２ｂ、電子供給層２ｃ、及びキャップ層２ｄを有して構成される。電子走行層２ｂと電子供給層２ｃとの間に、例えばＡｌＧａＮの薄いスペーサ層を形成しても良い。
化合物半導体積層構造２では、電子走行層２ｂの電子供給層２ｃとの界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｃの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
本実施形態では、バッファ層２ａは、第１のバッファ層２ａ１と、第１のバッファ層２ａ１上に形成された第２のバッファ層２ａ２とを有する。
第１のバッファ層２ａ１は、不純物を含有しない化合物半導体からなる。第２のバッファ層２ａ２は、不純物、例えばｎ型不純物のＳｉ等を含有する化合物半導体からなる。含有する不純物としては、ｎ型不純物の代わりにＦｅ，Ｍｇ，Ｃ等のｐ型不純物でも良い。第２のバッファ層２ａ２の化合物半導体は、隣接する層間における格子定数の可及的な整合を考慮して、第１のバッファ層２ａ１よりも格子定数が大きく、電子走行層２ｂよりも格子定数が小さいものとされる。第１のバッファ層２ａ１を例えばＡｌＮで形成し、電子走行層２ｂを例えばＧａＮで形成する場合には、第２のバッファ層２ａ２は上記の不純物を含有する例えばＡｌＧａＮで形成することができる。
Ｓｉ基板１上に、ＡｌＮを成長する。
原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＮＨ3ガスの流量は１００ｃｃｍ〜１０ＬＭ程度とする。成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。原料ガスは、ＭＦＣ（マスフローコントローラ）により流量制御されたキャリアガス（Ｈ2）により、反応炉内へ供給される。
このＡｌＮは、成長初期には成長核形成となるため、先ず、Ｖ／ＩＩＩ比（Ｖ族原料とＩＩＩ族原料の時間当たりのモル供給量比）を比較的高く設定した層を数ｎｍ〜数十ｎｍ程度の厚みに成長する。その上に、Ｖ／ＩＩＩ比をより低く設定した平坦な層を数十ｎｍ〜数百ｎｍ程度の厚みに成長する。より好適には、１層目のＡｌＮのＶ／ＩＩＩ比を１０００以下程度、２層目のＡｌＮのＶ／ＩＩＩ比を１０以下程度とすることが望ましい。
以上により、Ｓｉ基板１上に、第１のバッファ層２ａ１が形成される。
第１のバッファ層２ａ１上に、ＳｉをドーピングしたＡｌＧａＮを成長する。
原料ガスとして、ＴＭＡｌガス、トリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は１００ｃｃｍ〜１０ＬＭ程度とする。成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを用い、これを所定の流量で上記の原料ガスに添加してＳｉをＡｌＧａＮにドーピングする。
このＡｌＧａＮは、電子走行層２ｂが形成された後の反りを制御するうえで、その膜厚とＡｌ組成が重要であり、最表層の格子定数は、その上に形成する電子走行層２ｂの格子定数よりも小さくする必要がある。また、このＡｌＧａＮの最表層は、電子走行層２ｂの下地として十分に平坦化されていることが望ましい。一般に、ＡｌＧａＮはＡｌ組成が小さく、ＧａＮに近いほど平坦化し易いため、このＡｌＧａＮの最表層におけるＡｌ組成は２０％程度〜５０％程度、本実施形態では３０％程度とする。
他方、このＡｌＧａＮの膜厚は厚いほど望ましい。この場合、Ａｌ組成が小さい単層で膜厚を大きくすると、下地の第１のバッファ層２ａ１との格子定数差によりクラックが発生するため、２層〜３層程度の積層構造で上層ほどＡｌ組成を小さくする構成とする。本実施形態では、３層にＡｌＧａＮを成長しているが、上記の条件を満たしていれば、４層以上を重ねた多層構造としても良い。なお、過度な厚膜化による降温時のクラックの発生を防止するため、このＡｌＧａＮの膜厚（ＡｌＧａＮ積層構造の総膜厚）は、概ね５００ｎｍ程度〜１０００ｎｍ程度とされる。
このＡｌＧａＮへのＳｉのドーピングは、その全体に行い、Ｓｉ濃度を１×１０16atoms／ｃｍ3程度〜１×１０18atoms／ｃｍ3程度とし、好適には１×１０17atoms／ｃｍ3程度である。Ｓｉ濃度を当該範囲内の値に制限することにより、Ｓｉの過度なドーピングによる電子走行層２ｂの結晶性劣化（転位密度の増大）を防止することができる。
以上により、第１のバッファ層２ａ１上に、第２のバッファ層２ａ２が形成される。第１のバッファ層２ａ１及び第２のバッファ層２ａ２から、バッファ層２ａが構成される。
第２のバッファ層２ａ２上に、ｉ（インテンショナリ・アンドープ）−ＧａＮを成長する。
原料ガスとして、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は１００ｃｃｍ〜１０ＬＭ程度とする。成長圧力は６０ｋＰａ程度以上の高圧とし、成長温度は１０００℃〜１２００℃程度とする。
このｉ−ＧａＮは、バッファ層２ａから当該ｉ−ＧａＮの表層に伝搬する転位による結晶性の劣化を避けるため、比較的厚く、例えば５００ｎｍ程度〜１０００ｎｍ程度の厚みに成長することが望ましい。このｉ−ＧａＮの成長圧力を６０ｋＰａ以上の高圧とし、且つＶ／ＩＩＩ比を１００００以上に高く設定することにより、不純物濃度の極めて低く高品質のｉ−ＧａＮを得ることができる。
以上により、第２のバッファ層２ａ２上に電子走行層２ｂが形成される。
電子走行層２ｂ上に、ＡｌＧａＮを成長する。
ＡｌＧａＮの厚みは２０ｎｍ程度であり、原料ガスとして、ＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は１００ｃｃｍ〜１０ＬＭ程度とする。成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。このＡｌＧａＮの厚みは２０ｎｍ程度とされる。Ａｌ組成は、電子走行層２ｂとの格子不整合による結晶性劣化を避けるため、例えば３０％程度以下とする。このＡｌＧａＮは、Ｓｉ等のｎ型不純物を上記の原料ガスにドーピングして、ｎ−ＡｌＧａＮとしても良い。
以上により、電子走行層２ｂ上に、電子供給層２ｃが形成される。
電子供給層２ｃ上に、ｎ型のＧａＮ（ｎ−ＧａＮ）を成長する。
原料ガスとして、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は１００ｃｃｍ〜１０ＬＭ程度とする。成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを用い、これを所定の流量で上記の原料ガスに添加してＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。このｎ−ＧａＮの厚みは数ｎｍ程度とされる。
以上により、電子供給層２ｃ上に、キャップ層２ｄが形成される。
続いて、図３（ｃ）に示すように、素子分離領域３を形成する。なお、図４（ａ）以降では、素子分離領域３の図示を省略する。
詳細には、化合物半導体積層構造２の不活性領域とする部位に、例えばアルゴン（Ａｒ）をイオン注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離領域３が形成される。素子分離領域３により、化合物半導体積層構造２上でＡｌＧａＮ／ＧａＮ・ＨＥＭＴの素子領域（トランジスタ領域）が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図４（ａ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工する。以上により、キャップ層２ｄの表面におけるソース電極及びドレイン電極の形成予定部位を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えば蒸着法により、ソース電極及びドレイン電極の形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｃとオーミックコンタクトさせる。Ｔｉ／Ａｌのキャップ層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。
以上により、キャップ層２ｄとオーミックコンタクトしたソース電極４及びドレイン電極５が形成される。
続いて、図４（ｂ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためレジストマスクを形成する。全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、キャップ総２ｄの表面におけるゲート電極の形成予定部位を露出する開口を有するレジストマスクが形成される。
次に、上記のレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層、Ａｕが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。
以上により、キャップ層２ｄ上でこれとショットキー接触するゲート電極６が形成される。
なお、キャップ層２ｄとゲート電極６との間に、例えばＡｌ2Ｏ3等の絶縁膜を堆積し、ゲート絶縁膜を形成する場合もある。
しかる後、各種の配線形成等の後工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以下、上記のように作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について説明する。
本実施形態において、Ｓｉ基板上に化合物半導体積層構造の第２のバッファ層に起因して発生する反りについて、実験により調べた。ここでは特に、第２のバッファ層の形成により発生する反りのみを定量的に把握すべく、第２のバッファ層にＳｉをドーピングしない場合（non-dope）に反りが発生しないように条件設定をした。実験結果を図５に示す。図５は、Ｓｉ基板上に化合物半導体積層構造が形成された状態における断面形状を示すプロファイルである。このように、第２のバッファ層がnon-dopeである状態を反りの基準（反りが生じていない状態）とすれば、第２のバッファ層にＳｉをドーピングすることにより、上に凸状態の反りが生じることが判る。この場合、第２のバッファ層にドーピングするＳｉ濃度が高いほど、上に凸状態の反り量が増大することが確認された。このことは、第２のバッファ層にドーピングするＳｉ濃度を高く設定することにより、活性層（電子走行層）となるＧａＮの更なる厚膜化を図ることができることを示している。
図２を用いて説明したように、Ｓｉ基板上にＡｌＮのバッファ層を介して厚いＧａＮ層を形成した場合、下に凸形状の反りが生じる。本実施形態では、Ｓｉをドーピングした第２のバッファ層を形成することにより、上に凸状態の反りが発生する。この上に凸状態の反りが、下に凸形状の反りを補償し、結果として反り発生のないＳｉ基板及び化合物半導体積層構造が得られる。これは、ＳｉのドーピングによりＡｌＧａＮに欠陥が導入され、その上部に形成されたＧａＮからＡｌＧａＮへの応力が部分的に緩和するため、熱収縮による下に凸状態の反りが抑制されるためであると考えられる。
本実施形態では、結晶成長用の基板として、安価で大口径のものが適用できるＳｉ基板１（又はＳｉＣ基板等）を用いて製造コストを低く抑える。しかも、Ｓｉ基板１及び化合物半導体積層構造２における反りやクラックの発生を懸念することなく、低欠陥で高品質な活性層を得るべく、電子走行層２ｃのＧａＮを更に厚膜化して絶縁破壊耐圧の向上及び転位密度の低減による高品質化を図ることができる。
以上説明したように、本実施形態によれば、製造コストを低く抑えると共に電子走行層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第２の実施形態）
以下、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて説明する。本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体積層構造の第２のバッファ層が若干異なる点で第１の実施形態と相違する。
図６は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を順に示す概略断面図である。なお、第１の実施形態と同じ構成部材等については、同符号を付して詳しい説明を省略する。
本実施形態では、第１の実施形態と同様に図１（ａ）のＳｉ基板１を成長用基板として用い、図６（ａ）に示すように、Ｓｉ基板１上に、複数の化合物半導体層の積層体として、化合物半導体積層構造１１を形成する。
化合物半導体積層構造１１は、バッファ層１２、活性層である電子走行層２ｂ、電子供給層２ｃ、及びキャップ層２ｄを有して構成される。電子走行層２ｂと電子供給層２ｃとの間に、例えばＡｌＧａＮの薄いスペーサ層を形成しても良い。
本実施形態では、バッファ層１２は、第１のバッファ層２ａ１と、第１のバッファ層２ａ１上に形成された第２のバッファ層１３とを有する。
第１のバッファ層２ａ１は、不純物を含有しない化合物半導体からなる。第２のバッファ層１３は、不純物、例えばｎ型不純物のＳｉ等を含有する化合物半導体からなる。含有する不純物としては、ｎ型不純物の代わりにＦｅ，Ｍｇ，Ｃ等のｐ型不純物でも良い。第２のバッファ層１３の化合物半導体は、隣接する層間における格子定数の可及的な整合を考慮して、第１のバッファ層２ａ１よりも格子定数が大きく、電子走行層２ｂよりも格子定数が小さいものとされる。第１のバッファ層２ａ１を例えばＡｌＮで形成し、電子走行層２ｂを例えばＧａＮで形成する場合には、第２のバッファ層１３は上記の不純物を含有する例えばＡｌＧａＮで形成することができる。
第２のバッファ層１３は、Ｓｉ基板１側から電子走行層２ｂ側に向かうほど、不純物濃度が漸減するように変調されている。不純物濃度の変調の具体例を図７に示す。第２のバッファ層１３のＳｉ濃度は、Ｓｉ基板１側から電子走行層２ｂ側に向かって階段状（図７中、実線で示す。）に、或いは連続的（図７中、破線で示す。）に減少する。
第２のバッファ層のＡｌＧａＮにおいて、その表層に残留するＳｉ濃度が高過ぎると、その上層の電子走行層２ｃまでＳｉが拡散し、トランジスタ特性が劣化する虞がある。本実施形態では、第２のバッファ層１３を、上記のようにドーピングするＳｉ濃度を変調して形成することにより、第２のバッファ層１３にドーピングしたＳｉの電子走行層２ｃへの拡散が可及的に抑止され、トランジスタ特性の劣化が防止される。ＳｉのドーピングによるＡｌＧａＮにおけるキャリア活性化率を１とした場合に、電子走行層２ｃのＧａＮにおける残留キャリア濃度を１０13atoms／ｃｍ3のオーダーに抑えるため、第２のバッファ層１３の表層におけるＳｉのドーピング濃度が１×１０13atoms／ｃｍ3程度になるように、Ｓｉ濃度の変調を行う。
第２のバッファ層１３を形成するには、第１のバッファ層２ａ１上にＳｉを濃度変調してドーピングしたＡｌＧａＮを成長する。
原料ガスとして、ＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は１００ｃｃｍ〜１０ＬＭ程度とする。成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを用い、その流量を例えば階段状或いは連続的に漸次減少させながら、上記の原料ガスに添加してＳｉをＡｌＧａＮにドーピングする。成長したＡｌＧａＮにおけるＳｉ濃度は、その最下層部分で１×１０16atoms／ｃｍ3程度〜１×１０18atoms／ｃｍ3程度、好適には１×１０17atoms／ｃｍ3程度とされ、その最上層部分で１×１０13atoms／ｃｍ3程度とされる。
化合物半導体積層構造１１を形成した後、図３（ｃ）〜図４（ｂ）と同様の工程を順次実行する。このときの様子を図６（ｂ）に示す。
しかる後、各種の配線形成等の後工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態によれば、製造コストを低く抑えると共に電子走行層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第３の実施形態）
以下、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて説明する。本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体積層構造の第２のバッファ層が若干異なる点で第１の実施形態と相違する。
図８は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を順に示す概略断面図である。なお、第１の実施形態と同じ構成部材等については、同符号を付して詳しい説明を省略する。
本実施形態では、第１の実施形態と同様に図１（ａ）のＳｉ基板１を成長用基板として用い、図８（ａ）に示すように、Ｓｉ基板１上に、複数の化合物半導体層の積層体として、化合物半導体積層構造２１を形成する。
化合物半導体積層構造２１は、バッファ層２２、活性層である電子走行層２ｂ、電子供給層２ｃ、及びキャップ層２ｄを有して構成される。電子走行層２ｂと電子供給層２ｃとの間に、例えばＡｌＧａＮの薄いスペーサ層を形成しても良い。
本実施形態では、バッファ層２２は、第１のバッファ層２ａ１と、第１のバッファ層２ａ１上に形成された第２のバッファ層２３とを有する。
第１のバッファ層２ａ１は、不純物を含有しない化合物半導体からなる。第２のバッファ層２３は、不純物として、ｎ型（ドナー）不純物の例えばＳｉ等に加え、ｐ型（アクセプタ）不純物の例えばＦｅ等を含有する化合物半導体からなる。含有するｐ型不純物としては、Ｆｅの代わりにＭｇ，Ｃ等を用いたり、Ｆｅ，Ｍｇ，Ｃのうちの２種或いは全てを用いても良い。第２のバッファ層２３の化合物半導体は、隣接する層間における格子定数の可及的な整合を考慮して、第１のバッファ層２ａ１よりも格子定数が大きく、電子走行層２ｂよりも格子定数が小さいものとされる。第１のバッファ層２ａ１を例えばＡｌＮで形成し、電子走行層２ｂを例えばＧａＮで形成する場合には、第２のバッファ層２３は上記の不純物を含有する例えばＡｌＧａＮで形成することができる。
第２のバッファ層のＡｌＧａＮにおいて、ｎ型不純物であるＳｉをドーピングすることにより残留キャリアを生ぜしめ、第２のバッファ層を介した電流リークによりトランジスタ特性が損なわれる虞がある。本実施形態では、ｎ型不純物のＳｉ等に加え、ｐ型不純物であるＦｅ等をドーピングすることにより、Ｓｉ由来のキャリアを補償し、電流リークの発生を抑止する。また、Ｆｅにより窒化物層（ここではＡｌＧａＮ）に形成されるアクセプタ準位は価電子帯から１ｅＶ以上と深く、Ｆｅ自身によるキャリアの発生は無視できる。更に、Ｓｉと比較してイオン半径がＧａに近いＦｅの場合、ドーピングによる反り発生への影響は小さい。
Ｓｉのドーピング濃度は、１×１０16atoms／ｃｍ3程度〜１×１０18atoms／ｃｍ3程度、好適には１×１０17atoms／ｃｍ3程度である。Ｆｅのドーピング濃度は、Ｓｉと同様に、１×１０16atoms／ｃｍ3程度〜１×１０18atoms／ｃｍ3程度、好適には１×１０17atoms／ｃｍ3程度である。Ｓｉと同様に、Ｆｅ濃度を当該範囲内の値に制限することにより、Ｆｅの過度なドーピングによる電子走行層２ｂの結晶性劣化（転位密度の増大）を防止することができる。
第２のバッファ層２３を形成するには、第１のバッファ層２ａ１上にＳｉを濃度変調してドーピングしたＡｌＧａＮを成長する。
原料ガスとして、ＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は１００ｃｃｍ〜１０ＬＭ程度とする。成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを、ｐ型不純物として例えばＦｅを含む例えばＣｐ2Ｆｅ（フェロセン）をそれぞれ用い、これらを所定の流量で上記の原料ガスに添加してＳｉ及びＦｅをＡｌＧａＮにドーピングする。
化合物半導体積層構造２１を形成した後、図３（ｃ）〜図４（ｂ）と同様の工程を順次実行する。このときの様子を図８（ｂ）に示す。
しかる後、各種の配線形成等の後工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態によれば、製造コストを低く抑えると共に電子走行層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
なお本実施形態では、第１の実施形態による第２のバッファ層に更にｐ型不純物をドーピングする場合について例示したが、この実施態様に限定されるものではない。
例えば、第２の実施形態による第２のバッファ層、即ちＳｉ基板１側から電子走行層２ｂ側に向かうほど、Ｓｉ等のｎ型不純物濃度が漸減するように変調される第２のバッファ層に、更にｐ型不純物をドーピングするようにしても良い。この場合、第２のバッファ層のＦｅ濃度は、Ｓｉ濃度と同様に、Ｓｉ基板１側から電子走行層２ｂ側に向かうほど、Ｆｅ等のｐ型不純物濃度が漸減するように変調される。具体的には、このｐ型不純物濃度は、Ｓｉ基板１側から電子走行層２ｂ側に向かって階段状に、或いは連続的に減少する。
以上説明したように、本実施形態によれば、製造コストを低く抑えると共に電子走行層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第４の実施形態）
以下、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて説明する。本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体積層構造の第２のバッファ層が若干異なる点で第１の実施形態と相違する。
図９は、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を順に示す概略断面図である。なお、第１の実施形態と同じ構成部材等については、同符号を付して詳しい説明を省略する。
本実施形態では、第１の実施形態と同様に図１（ａ）のＳｉ基板１を成長用基板として用い、図９（ａ）に示すように、Ｓｉ基板１上に、複数の化合物半導体層の積層体として、化合物半導体積層構造３１を形成する。
化合物半導体積層構造３１は、バッファ層３２、活性層である電子走行層２ｂ、電子供給層２ｃ、及びキャップ層２ｄを有して構成される。電子走行層２ｂと電子供給層２ｃとの間に、例えばＡｌＧａＮの薄いスペーサ層を形成しても良い。
本実施形態では、バッファ層３２は、第１のバッファ層２ａ１と、第１のバッファ層２ａ１上に形成された第２のバッファ層２ａ２と、第３のバッファ層３３とを有する。
第１のバッファ層２ａ１は、不純物を含有しない化合物半導体からなる。第２のバッファ層２ａ２は、不純物、例えばｎ型不純物のＳｉ等を含有する化合物半導体からなる。含有する不純物としては、ｎ型不純物の代わりにＦｅ，Ｍｇ，Ｃ等のｐ型不純物でも良い。第２のバッファ層２ａ２の化合物半導体は、隣接する層間における格子定数の可及的な整合を考慮して、第１のバッファ層２ａ１よりも格子定数が大きく、電子走行層２ｂよりも格子定数が小さいものとされる。第１のバッファ層２ａ１を例えばＡｌＮで形成し、電子走行層２ｂを例えばＧａＮで形成する場合には、第２のバッファ層２ａ２は上記の不純物を含有する例えばＡｌＧａＮで形成することができる。
第３のバッファ層３３は、バッファ層３２の最上層として形成されており、不純物を含有しておらず、電子走行層２ｂと同一組成、ここではＧａＮであって、電子走行層２ｂのＧａＮよりも横方向成長の割合が大きい層である。
Ｓｉ等の不純物をドーピングした第２のバッファ層のＡｌＧａＮでは、その直上に電子走行層２ｃを形成すると、不純物濃度によっては電子走行層２ｃのＧａＮに高密度の貫通転位が導入される。そのため、トランジスタ特性の劣化が懸念される。本実施形態では、第２のバッファ層２ａ２上に、即ち第２のバッファ層２ａ２と電子走行層２ｂとの間にｉ−ＧａＮを、例えば低圧条件及び低Ｖ/ＩＩＩ比条件で成長し、第３のバッファ層３３を形成する。第３のバッファ層３３では、上記の成長条件により、電子走行層２ｃに比べてＧａＮの横方向成長が増強されており、第２のバッファ層２ａ２から伝搬する転位が部分的に抑制される。
第３のバッファ層３３を形成するには、第２のバッファ層２ａ２上にｉ−ＧａＮを低圧条件及び低Ｖ/ＩＩＩ比条件で、例えば１００ｎｍ程度〜４００ｎｍ程度の厚みに成長する。
原料ガスとして、ＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。ＮＨ3ガスの流量は１００ｃｃｍ〜１０ＬＭ程度とする。成長圧力は５ｋＰａ程度〜４０ｋＰａ程度、Ｖ/ＩＩＩ比は１００〜１０００程度、成長温度は１０００℃〜１２００℃程度とする。
化合物半導体積層構造３１を形成した後、図３（ｃ）〜図４（ｂ）と同様の工程を順次実行する。このときの様子を図９（ｂ）に示す。
しかる後、各種の配線形成等の後工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態によれば、製造コストを低く抑えると共に電子走行層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
なお本実施形態では、第１の実施形態による第１及び第２のバッファ層に加え、最上層に第３のバッファ層を形成する場合について例示したが、この実施態様に限定されるものではない。
例えば、第２の実施形態による第２のバッファ層、即ちＳｉ基板１側から電子走行層２ｂ側に向かうほど、Ｓｉ等のｎ型不純物濃度が漸減するように変調される第２のバッファ層上に、更に上記構成の第３のバッファ層を形成するようにしても良い。
また、第３の実施形態による第２のバッファ層、即ちＳｉ等のｎ型不純物に加えてＦｅ等のｐ型不純物がドーピングされた第２のバッファ層上に、更に上記構成の第３のバッファ層を形成するようにしても良い。
また、第２及び第３の実施形態による第２のバッファ層上に、更に上記構成の第３のバッファ層を形成するようにしても良い。この場合、第２のバッファ層は、Ｓｉ基板１側から電子走行層２ｂ側に向かうほど、Ｓｉ等のｎ型不純物濃度が漸減するように変調されると共に、Ｓｉ等のｎ型不純物に加えてＦｅ等のｐ型不純物がドーピングされたものである。
（第５の実施形態）
本実施形態では、第１〜第４の実施形態から選ばれた一態様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１０は、第５の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、交流電源４４と、いわゆるブリッジ整流回路４５と、複数（ここでは４つ）のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄとを備えて構成される。また、ブリッジ整流回路４５は、スイッチング素子４６ｅを有している。
二次側回路４２は、複数（ここでは３つ）のスイッチング素子４７ａ，４７ｂ，４７ｃを備えて構成される。
本実施形態では、一次側回路４１のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅが、第１〜第４の実施形態から選ばれた一態様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路４２のスイッチング素子４７ａ，４７ｂ，４７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、製造コストを低く抑えると共に電子走行層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第６の実施形態）
本実施形態では、第１〜第４の実施形態から選ばれた一態様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１１は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第４の実施形態から選ばれた一態様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１１では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
本実施形態では、製造コストを低く抑えると共に電子走行層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１〜第６の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第６の実施形態では、第１のバッファ層がＡｌＮ、第２のバッファ層がＳｉ等の不純物のドーピングされたＡｌＧａＮ、第３のバッファ層がｉ−ＧａＮ、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、製造コストを低く抑えると共に電子走行層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第６の実施形態では、第１のバッファ層がＡｌＮ、第２のバッファ層がＳｉ等の不純物のドーピングされたＡｌＧａＮ、第３のバッファ層がｉ−ＧａＮ、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、製造コストを低く抑えると共に電子走行層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例３
本例では、化合物半導体装置として、ＡｌxＧａ1-xＮ／ＡｌyＧａ1-yＮ・ＨＥＭＴを開示する。
本例のＡｌＧａＮ／ＡｌＧａＮ・ＨＥＭＴでは、電子走行層は、電子供給層のＡｌxＧａ1-xＮよりもＡｌ組成の低いＡｌyＧａ1-yＮ（ｙ＜ｘ）で形成される。具体的には、電子供給層のＡｌＧａＮのＡｌ組成が３０％（ｘ≦０．３）程度以下であるのに対して、電子走行層のＡｌＧａＮのＡｌ組成が電子供給層よりも低い２０％以下（ｙ≦０．２、且つｙ＜ｘ）程度とされる。この場合、上記した第１〜第６の実施形態では、第１のバッファ層がＡｌＮ、第２のバッファ層がＳｉ等の不純物のドーピングされたＡｌＧａＮ、第３のバッファ層がｉ−ＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、製造コストを低く抑えると共に電子走行層を厚膜化して高品質化を図るも、簡素な構成で反りやクラックの発生を確実に抑止する、信頼性の高いＡｌxＧａ1-xＮ／ＡｌyＧａ1-yＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）基板と、
前記基板上に形成された化合物半導体積層構造と
を含み、
前記化合物半導体積層構造は、不純物を含有するバッファ層と、前記バッファ層の上方に形成された活性層とを有することを特徴とする化合物半導体装置。
（付記２）前記バッファ層は、前記不純物を含有しない第１のバッファ層と、前記第１のバッファ層の上方に形成された前記不純物を含有する第２のバッファ層とを有することを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記第２のバッファ層は、前記第１のバッファ層よりも格子定数が大きく、前記活性層よりも格子定数が小さいことを特徴とする付記２に記載の化合物半導体装置。
（付記４）前記不純物は、ｎ型不純物及びｐ型不純物であることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）前記バッファ層は、前記基板側から前記活性層側に向かうほど前記不純物の濃度が漸減することを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）前記バッファ層は、最上部に、前記活性層と同一組成で前記活性層よりも横方向成長の割合が大きく前記不純物を含有しない第３のバッファ層を有することを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
（付記７）基板上に、不純物を含有するバッファ層と、前記バッファ層の上方に形成された活性層とを有する化合物半導体積層構造を形成することを特徴とする化合物半導体装置の製造方法。
（付記８）前記バッファ層は、前記不純物を含有しない第１のバッファ層と、前記第１のバッファ層の上方に形成された前記不純物を含有する第２のバッファ層とを有することを特徴とする付記７に記載の化合物半導体装置の製造方法。
（付記９）前記第２のバッファ層は、前記第１のバッファ層よりも格子定数が大きく、前記活性層よりも格子定数が小さいことを特徴とする付記８に記載の化合物半導体装置の製造方法。
（付記１０）前記不純物は、ｎ型不純物及びｐ型不純物であることを特徴とする付記７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１１）前記バッファ層は、前記基板側から前記活性層側に向かうほど前記不純物の濃度が漸減することを特徴とする付記７〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１２）前記バッファ層は、最上部に、前記活性層と同一組成で前記活性層よりも横方向成長の割合が大きく前記不純物を含有しない第３のバッファ層を有することを特徴とする付記７〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１３）前記第３のバッファ層は、前記活性層よりも低圧及び低Ｖ／ＩＩＩ比の条件で形成することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
（付記１４）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板上に形成された化合物半導体積層構造と
を含み、
前記化合物半導体積層構造は、不純物を含有するバッファ層と、前記バッファ層の上方に形成された活性層とを有することを特徴とする電源回路。
（付記１５）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板上に形成された化合物半導体積層構造と
を含み、
前記化合物半導体積層構造は、不純物を含有するバッファ層と、前記バッファ層の上方に形成された活性層とを有することを特徴とする高周波増幅器。
１，１０１ Ｓｉ基板
２，１１，２１，３１ 化合物半導体積層構造
２ａ，１２，２２，３２，１０２ バッファ層
２ａ１ 第１のバッファ層
２ａ２，１３，２３ 第２のバッファ層
３３ 第３のバッファ層
２ｂ 電子走行層
２ｃ 電子供給層
２ｄ キャップ層
３ 素子分離領域
４ ソース電極
５ ドレイン電極
６ ゲート電極
４１ 一次側回路
４２ 二次側回路
４３ トランス
４４ 交流電源
４５ ブリッジ整流回路
４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅ，４７ａ，４７ｂ，４７ｃ スイッチング素子
５１ ディジタル・プレディストーション回路
５２ａ，５２ｂ ミキサー
５３ パワーアンプ
１０３ ＧａＮ層

Claims (13)

  1. 基板と、
    前記基板上に形成された化合物半導体積層構造と
    を含み、
    前記化合物半導体積層構造は、不純物を含有するバッファ層と、前記バッファ層の上方に形成された活性層とを有することを特徴とする化合物半導体装置。
  2. 前記バッファ層は、前記不純物を含有しない第１のバッファ層と、前記第１のバッファ層の上方に形成された前記不純物を含有する第２のバッファ層とを有することを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記第２のバッファ層は、前記第１のバッファ層よりも格子定数が大きく、前記活性層よりも格子定数が小さいことを特徴とする請求項２に記載の化合物半導体装置。
  4. 前記不純物は、ｎ型不純物及びｐ型不純物であることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
  5. 前記バッファ層は、前記基板側から前記活性層側に向かうほど前記不純物の濃度が漸減することを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
  6. 前記バッファ層は、最上部に、前記活性層と同一組成で前記活性層よりも横方向成長の割合が大きく前記不純物を含有しない第３のバッファ層を有することを特徴とする請求項１〜５のいずれか１項に記載の化合物半導体装置。
  7. 基板上に、不純物を含有するバッファ層と、前記バッファ層の上方に形成された活性層とを有する化合物半導体積層構造を形成することを特徴とする化合物半導体装置の製造方法。
  8. 前記バッファ層は、前記不純物を含有しない第１のバッファ層と、前記第１のバッファ層の上方に形成された前記不純物を含有する第２のバッファ層とを有することを特徴とする請求項７に記載の化合物半導体装置の製造方法。
  9. 前記第２のバッファ層は、前記第１のバッファ層よりも格子定数が大きく、前記活性層よりも格子定数が小さいことを特徴とする請求項８に記載の化合物半導体装置の製造方法。
  10. 前記不純物は、ｎ型不純物及びｐ型不純物であることを特徴とする請求項７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
  11. 前記バッファ層は、前記基板側から前記活性層側に向かうほど前記不純物の濃度が漸減することを特徴とする請求項７〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
  12. 前記バッファ層は、最上部に、前記活性層と同一組成で前記活性層よりも横方向成長の割合が大きく前記不純物を含有しない第３のバッファ層を有することを特徴とする請求項７〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
  13. 前記第３のバッファ層は、前記活性層よりも低圧及び低Ｖ／ＩＩＩ比の条件で形成することを特徴とする請求項１２に記載の化合物半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168627A (ja) * 2016-03-16 2017-09-21 住友電気工業株式会社 高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法
JP2017228642A (ja) * 2016-06-22 2017-12-28 住友電気工業株式会社 窒化物半導体装置及び窒化物半導体装置の製造方法
JP2019500755A (ja) * 2015-12-28 2019-01-10 日本テキサス・インスツルメンツ株式会社 Ｉｉｉａ−ｎ族デバイスのための非エッチ気体冷却エピタキシャルスタック
WO2022219861A1 (ja) * 2021-04-15 2022-10-20 ソニーグループ株式会社 半導体装置、及び無線通信装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015176936A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置
JP7007548B2 (ja) * 2017-05-16 2022-01-24 富士通株式会社 化合物半導体装置及びその製造方法
US11973135B2 (en) 2018-02-06 2024-04-30 Nissan Motor Co., Ltd. Semiconductor device
TWI732593B (zh) * 2020-06-15 2021-07-01 世界先進積體電路股份有限公司 半導體結構及具有半導體結構的高電子遷移率電晶體裝置
US11387356B2 (en) 2020-07-31 2022-07-12 Vanguard International Semiconductor Corporation Semiconductor structure and high-electron mobility transistor device having the same

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196490A (ja) * 2005-01-11 2006-07-27 Sony Corp ＧａＮ系半導体発光素子及びその製造方法
US20060281238A1 (en) * 2005-06-08 2006-12-14 Christopher Harris Method of manufacturing an adaptive AlGaN buffer layer
JP2007251144A (ja) * 2006-02-20 2007-09-27 Furukawa Electric Co Ltd:The 半導体素子
JP2008546175A (ja) * 2005-05-19 2008-12-18 レイセオン・カンパニー 窒化ガリウム高電子移動度トランジスタ構造
JP2009231561A (ja) * 2008-03-24 2009-10-08 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体結晶薄膜およびその作製方法、半導体装置およびその製造方法
US20100289067A1 (en) * 2009-05-14 2010-11-18 Transphorm Inc. High Voltage III-Nitride Semiconductor Devices
JP2012023314A (ja) * 2010-07-16 2012-02-02 Dowa Electronics Materials Co Ltd Ｉｉｉ族窒化物エピタキシャル基板
JP2012033575A (ja) * 2010-07-28 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置
JP2012033708A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP2012109345A (ja) * 2010-11-16 2012-06-07 Rohm Co Ltd 窒化物半導体素子および窒化物半導体パッケージ
JP2012174705A (ja) * 2011-02-17 2012-09-10 Sharp Corp 窒化物半導体デバイス用エピタキシャルウエハとその製造方法
JP2012243868A (ja) * 2011-05-17 2012-12-10 Advanced Power Device Research Association 半導体素子及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100616543B1 (ko) 2004-04-28 2006-08-29 삼성전기주식회사 실리콘기판 상에 질화물 단결정성장방법, 이를 이용한질화물 반도체 발광소자 및 그 제조방법
JP2007067077A (ja) 2005-08-30 2007-03-15 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子およびその製造方法
JP5672868B2 (ja) * 2010-08-31 2015-02-18 富士通株式会社 化合物半導体装置及びその製造方法
JP5919626B2 (ja) * 2011-02-25 2016-05-18 富士通株式会社 化合物半導体装置及びその製造方法
JP5784441B2 (ja) * 2011-09-28 2015-09-24 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196490A (ja) * 2005-01-11 2006-07-27 Sony Corp ＧａＮ系半導体発光素子及びその製造方法
JP2008546175A (ja) * 2005-05-19 2008-12-18 レイセオン・カンパニー 窒化ガリウム高電子移動度トランジスタ構造
US20060281238A1 (en) * 2005-06-08 2006-12-14 Christopher Harris Method of manufacturing an adaptive AlGaN buffer layer
JP2007251144A (ja) * 2006-02-20 2007-09-27 Furukawa Electric Co Ltd:The 半導体素子
JP2009231561A (ja) * 2008-03-24 2009-10-08 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体結晶薄膜およびその作製方法、半導体装置およびその製造方法
US20100289067A1 (en) * 2009-05-14 2010-11-18 Transphorm Inc. High Voltage III-Nitride Semiconductor Devices
JP2012023314A (ja) * 2010-07-16 2012-02-02 Dowa Electronics Materials Co Ltd Ｉｉｉ族窒化物エピタキシャル基板
JP2012033575A (ja) * 2010-07-28 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置
JP2012033708A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP2012109345A (ja) * 2010-11-16 2012-06-07 Rohm Co Ltd 窒化物半導体素子および窒化物半導体パッケージ
JP2012174705A (ja) * 2011-02-17 2012-09-10 Sharp Corp 窒化物半導体デバイス用エピタキシャルウエハとその製造方法
JP2012243868A (ja) * 2011-05-17 2012-12-10 Advanced Power Device Research Association 半導体素子及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019500755A (ja) * 2015-12-28 2019-01-10 日本テキサス・インスツルメンツ株式会社 Ｉｉｉａ−ｎ族デバイスのための非エッチ気体冷却エピタキシャルスタック
JP7068676B2 (ja) 2015-12-28 2022-05-17 テキサス インスツルメンツ インコーポレイテッド Ｉｉｉａ－ｎ族デバイスのための非エッチ気体冷却エピタキシャルスタック
JP2017168627A (ja) * 2016-03-16 2017-09-21 住友電気工業株式会社 高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法
JP2017228642A (ja) * 2016-06-22 2017-12-28 住友電気工業株式会社 窒化物半導体装置及び窒化物半導体装置の製造方法
WO2022219861A1 (ja) * 2021-04-15 2022-10-20 ソニーグループ株式会社 半導体装置、及び無線通信装置

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