TW201442241A - 化合物半導體裝置及其製造方法 - Google Patents

化合物半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201442241A
TW201442241A TW103107206A TW103107206A TW201442241A TW 201442241 A TW201442241 A TW 201442241A TW 103107206 A TW103107206 A TW 103107206A TW 103107206 A TW103107206 A TW 103107206A TW 201442241 A TW201442241 A TW 201442241A
Authority
TW
Taiwan
Prior art keywords
buffer layer
compound semiconductor
layer
substrate
semiconductor device
Prior art date
Application number
TW103107206A
Other languages
English (en)
Other versions
TWI580050B (zh
Inventor
Tetsuro Ishiguro
Norikazu Nakamura
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW201442241A publication Critical patent/TW201442241A/zh
Application granted granted Critical
Publication of TWI580050B publication Critical patent/TWI580050B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Dc-Dc Converters (AREA)

Abstract

一種化合物半導體裝置包括：一基材；及一形成在該基材之上的化合物半導體層積層結構，該化合物半導體層積層結構包括一含有雜質的緩衝層，及一形成在該緩衝層之上的主動層。

Description

化合物半導體裝置及其製造方法 發明領域
於此中所討論的實施例係有關於一種化合物半導體裝置及其製造方法。
發明背景
化合物半導體裝置，特別地，氮化物半導體裝置的發展業已被積極地實行俾可實現一種使用諸如高飽和電子速度(high saturated electron speed)與高帶隙(high bandgap)般之特徵之具有高耐受電壓(high withstand voltage)與高輸出(high output)的半導體裝置。至於氮化物半導體裝置，很多關於場效電晶體，特別地，很多關於高電子移動率電晶體(HEMT)的報告業已被揭露。具體地，作為一種含GaN的GaN半導體裝置，一種在其內GaN是被使用作為一主動層(電子傳輸層)且AlGaN是被使用作為一電子供應層的AlGaN/GaN HEMT業已被注視。在該AlGaN/GaN HEMT中，應變(strain)是由於在GaN與AlGaN之間之晶格常數上的差異而被產生。由於由這應變所產生的壓電極化與AlGaN的自發性極性(spontaneous polarization)，高濃度二維 電子氣(2DEG)會被得到。因此，一種具有高耐受電壓與高輸出的半導體裝置可以被實現。
在該GaN半導體裝置中，由於不昂貴且大直徑的Si基材可以被使用作為一供晶體生長用的基材，在製造成本上的顯著降低會被有利地期待。
在該GaN半導體裝置中，已確認的是，例如，當GaN被形成作為一作用如一主動層的氮化物層時，隨著這GaN的厚度被增加，缺陷的數目是減少，而結果，質量被改進。作為一特定範例，藉x光振動曲線法(x-ray rocking curve method)(XRC法)透過對具有200nm與600nm之厚度之GaN層之研究所得到的結果是被描繪在圖1A與1B中。
然而，雖然製造成本會被降低，當一厚GaN主動層被形成在一Si基材上俾可得到一具有少量缺陷與高質量的主動層時，以下的問題會產生。
例如，如在圖2的部份(a)中所示，一個厚GaN層103被形成在一Si基材101上，一AlN緩衝層102是介於該GaN層103與該Si基材101之間。Si的晶格常數是比GaN的晶格常數大，而GaN的熱膨脹係數是比Si的熱膨脹係數大。因此，當溫度是在該主動層103被形成之後被減低時，如在圖2的部份(b)中所示，一個向下凸翹曲(downward convex warp)是由於熱收縮(thermal contraction)而被產生。這翹曲是隨著該GaN層103的厚度被增加而被增加，而結果，破裂是可能發生。這現象指出藉著在原本具有寬帶隙與高絕緣特性之氮化物層之厚度上之增加來被期待之在裝置之介電崩潰耐 受電壓上的改進以及藉著在錯位密度(dislocation density)上之減低來被引起之在質量上的改進是受到限制。
作為一種克服以上之問題的方法，即，作為一種用於在翹曲與破裂之產生是被抑制之同時增加一氮化物層之厚度的方法，例如，已知是有一種在其內若干具有不同Al成分比率之AlGaN層是彼此層疊的階段式AlGaN緩衝器(stepwise AlGaN buffer)以及一種在其內該藉由交替地層疊一GaN薄膜與一AlN薄膜很多遍來被形成之結構是被插入在一GaN電子傳輸層下面的應變層超晶格(SLS)緩衝器(strained layer superlattice buffer)。在上述兩種結構中，由於一個巨大內部壓縮應變是被產生在該GaN電子傳輸層中，在一個於該薄膜形成之後被執行之溫度減低步驟中所產生之全部氮化物層的強拉伸應變(intense tensile strain)是被抵消，因此翹曲與破裂的產生是被抑制。然而，由於如上所述的緩衝器結構各不可避免地變複雜，而且總薄膜形成時間被增加，在時間上的這增加會是其中一個抑制在產量上之改進的原因。此外，原料的消耗量，像是昂貴的有機金屬材料般，也被增加，而因此，這增加變成量產製程的瓶頸。
下列是參考文件：[文件1]日本早期公開專利公告第2012-23314號，[文件2]日本早期公開專利公告第2007-67077號，[文件3]日本早期公開專利公告第2005-317909號，及[文件4]A.Y. Polyakov, et al. “Electrical and optical properties of Fe-doped semi-insulating GaN templates”, Applied Physics Letters, Vol. 83, Number 16 (2003)。
發明概要
根據本發明之一特徵，一種化合物半導體裝置包括：一基材；及一形成在該基材之上的化合物半導體基材層積層結構，該化合物半導體層積層結構包括一含有雜質的緩衝層，及一形成在該緩衝層之上的主動層。
1‧‧‧基材
2‧‧‧化合物半導體層積層結構
2a‧‧‧緩衝層
2a1‧‧‧第一緩衝層
2a2‧‧‧第二緩衝層
2b‧‧‧電子傳輸層
2c‧‧‧電子供應層
2d‧‧‧蓋層
3‧‧‧元件隔離區域
4‧‧‧源極電極
5‧‧‧汲極電極
11‧‧‧化合物半導體層積層結構
12‧‧‧緩衝層
13‧‧‧第二緩衝層
21‧‧‧化合物半導體層積層結構
22‧‧‧緩衝層
23‧‧‧第二緩衝層
31‧‧‧化合物半導體層積層結構
32‧‧‧緩衝層
33‧‧‧第三緩衝層
41‧‧‧高-電壓初級電路
42‧‧‧低-電壓次級電路
43‧‧‧變壓器
44‧‧‧交流電源
45‧‧‧橋式整流器電路
46a‧‧‧切換元件
46b‧‧‧切換元件
46c‧‧‧切換元件
46d‧‧‧切換元件
46e‧‧‧切換元件
47a‧‧‧切換元件
47b‧‧‧切換元件
47c‧‧‧切換元件
51‧‧‧數位預失真電路
52a‧‧‧混合器
52b‧‧‧混合器
53‧‧‧功率放大器
101‧‧‧基材
102‧‧‧AlN緩衝層
103‧‧‧GaN層
圖1A和圖1B是為描繪由一XRC法所測量之一GaN半導體裝置之質量之主動層厚度相依性之結果的特性圖；圖2A和2B包括部份(a)和(b)，它們是為描繪一個當作用為一主動層之厚GaN被形成在一Si基材上時所產生之問題的示意橫截面圖；圖3A是為一描繪一第一實施例之用於製造一AlGaN/GaN HEMT之方法之步驟的示意橫截面圖；圖3B是為一描繪一在該在圖3A中所示之步驟後面之步驟的示意橫截面圖；圖3C是為一描繪一在該在圖3B中所示之步驟後面之步驟的示意橫截面圖；圖4A是為一描繪一在該在圖3C中所示之步驟後面之步驟的示意橫截面圖；圖4B是為一描繪一在該在圖4A中所示之步驟後面之步 驟的示意橫截面圖；圖5是為一描繪一由一化合物半導體層積層結構之第二緩衝層所引起之產生在一Si基材上之翹曲之實驗結果的特性圖；圖6A是為一描繪一第二實施例之用於製造一AlGaN/GaN HEMT之方法之主要步驟的示意橫截面圖；圖6B是為一描繪一在該在圖6A中所示之步驟後面之主要步驟的示意橫截面圖；圖7是為一描繪該第二實施例之AlGaN/GaN HEMT之第二緩衝層之雜質濃度之調變之特定範例的特性圖；圖8A是為一描繪一第三實施例之用於製造一AlGaN/GaN HEMT之方法之主要步驟的示意橫截面圖；圖8B是為一描繪一在該在圖8A中所示之步驟後面之主要步驟的示意橫截面圖；圖9A是為一描繪一第四實施例之用於製造一AlGaN/GaN HEMT之方法之主要步驟的示意橫截面圖；圖9B是為一描繪一在該在圖9A中所示之步驟後面之主要步驟的示意橫截面圖；圖10是為一描繪一第五實施例之電源裝置之示意結構的電路圖；及圖11是為一描繪一第六實施例之高頻放大器之示意結構的電路圖。
較佳實施例之詳細說明
第一實施例
在這實施例中，作為一化合物半導體裝置，一氮化物半導體裝置，即，一AlGaN/GaN HEMT將會被描述。
圖3A、3B、3C、4A、與4B是為連續地描繪一第一實施例之用於製造一AlGaN/GaN HEMT之方法之步驟的示意橫截面圖。
首先，如在圖3A中所示，作為一供晶體生長用的基材，例如，一Si基材1是被製備。
作為該供晶體生長用的基材，例如，一SiC基材也可以被使用取代使用一Si基材。作為該供晶體生長用的基材，一不昂貴且大直徑的Si基材或SiC基材是可以被使用，而因此，在製造成本上的顯著降低是可以藉此被期待。
接著，如在圖3B中所示，在該Si基材1上，一化合物半導體層積層結構2是被形成作為一個包括數個化合物半導體層的積層。
特別地，首先，在H2氣體環境中，對該Si基材1執行若干分鐘的熱處理。隨後，該等化合物半導體層，其形成該化合物半導體層積層結構2，並藉由例如金屬有機氣相磊晶(MOVPE)法而連續成於該Si基材1上。亦可使用例如分子束磊晶(MBE)法來取代所使用的MOVPE法。
該化合物半導體層積層結構2是由一緩衝層2a、一作為一主動層的電子傳輸層2b、一電子供應層2c、與一蓋層2d形成。在該電子傳輸層2b與該電子供應層2c之間，例如，一由AlGaN形成的薄膜間隙子層也可以被形成。
在該化合物半導體層積層結構2中，二維電子氣(2DEG)是被形成在該位於該電子轉渡層2b與該電子供應層2c之間的界面附近。這2DEG是依據在該電子傳輸層2b之化合物半導體(在這實施例中為GaN)與該電子供應層2c之化合物半導體(在這實施例中為AlGaN)之間之晶格常數上的差異來被產生。
在這實施例中，該緩衝層2a包括一第一緩衝層2a1與一形成在它上面的第二緩衝層2a2。
該第一緩衝層2a1是由不含有雜質的化合物半導體來形成。該第二緩衝層2a2是由含有諸如n-型雜質(Si等)之雜質的化合物半導體來形成。作為欲被包含的雜質，亦可使用一p-型雜質，諸如Fe、Mg、或C般來取代該n-型雜質。為了使相鄰層的晶格常數儘可能的匹配，係使用具有比該第一緩衝層2a1之晶格常數大且比該電子傳輸層2b之晶格常數小之晶格常數的化合物半導體來作為該第二緩衝層2a2的化合物半導體。當該第一緩衝層2a1是由例如AlN形成時，而該電子傳輸層2b是由例如GaN形成時，該第二緩衝層2a2可由例如含有上述之雜質的AlGaN形成。
AlN是被長成在該Si基材1上。作為一原料氣體，一個含有三甲基鋁(TMAl)氣體與氨(NH3)氣體的混合氣體是被使用。NH3氣體的流速是被設定成大約100ccm到10Lm。一生長壓力是被設定為大約50至300Torr，而一生長溫度是被設定為大約1,000℃到1,200℃。該原料氣體是與一載氣(H2)一起被供應到一反應爐內，其之流速是由一質流控制器 (MFC)控制。
由於這AlN作用來在初始生長階段形成生長核點(growth nuclei)，首先，一個具有大約數個到數十個奈米之厚度的第一AlN層是被長成，在其中一V/III比率(族V原料之每小時mole供應量對族III原料之每小時mole供應量的比率)是被設定為相當高。接著，在如此長成的該第一AlN層上，一個具有大約數十到數佰奈米之厚度的平第二AlN層是被長成，在其中該V/III比率是被設定為較低。更佳地，該第一AlN層具有大個大約1,000或較小的V/III比率，而該第二AlN層具有一個大約10或較小的V/III比率。據此，該第一緩衝層2a1是被形成在該Si基材1上。
以Si摻雜的AlGaN是被長生在該第一緩衝層2a1上。作為一原料氣體，一含有TMAl氣體、三甲基鎵(TMGa)氣體、與NH3氣體的混合氣體是被使用。該NH3氣體的流速是被設定到大約100ccm到10LM。該生長壓力是被設定到大約50至300Torr，而該生長溫度是被設定到大約1,000℃至1,200℃。例如，一含有Si作為n-型雜質的SiH4氣體是被使用，而這氣體是以預定流速被加入到以上所述的原料氣體俾以Si摻雜AlGaN。
為了控制在該電子傳輸層2b被形成之後所產生的翹曲，這AlGaN的厚度與Al成分比率是重要的，而其之最上面表面層的晶格常數與要被形成於該AlGaN上之電子傳輸層2b的晶格常數比較起來最好是被設定小。此外，這AlGaN的最上面表面層最好是被適足地平坦化作為該電子 傳輸層2b的底層。通常，由於AlGaN在具有接近GaN之成分的成分與小Al成分比率時是有可能被平坦化，這AlGaN之最上面表面層的Al成分比率是被設定成大約20%到50%而且在這實施例中是被設定成大約30%。
此外，這AlGaN當具有一較大厚度時是更佳的。在這情況中，當具有一小Al成分比率之單一層的厚度是被增加時，一破裂是由於其之晶格常數與該作用為底層之第一緩衝層2a1之晶格常數的差異而被產生；因此，一個包括大約兩個到三個層的層積層結構是被形成以致於該Al成分比率是從下層到上層被減低。在這實施例中，雖然三個AlGaN層是被長成，只要上述的條件被滿足，一個在其內至少四個層是彼此層疊的多層結構也是可以被形成。此外，為了抑制在溫度減低步驟中由於在厚度上之過度之增加而引起之破裂的產生，這AlGaN的厚度(AlGaN層積層結構的總厚度)是被設定為大約500至1,000nm。
Si的摻雜是在這AlGaN上執行俾可具有大約1x1016到1x1018原子/cm3的Si濃度，而且最好的濃度是大約1x1017原子/cm3。當該Si濃度是被控制在以上所述的範圍內時，由於Si之過度摻雜而引起之在電子傳輸層2b之結晶度上的降級(在錯位密度上的增加)是可以被抑制。
據此，該第二緩衝層2a2是形成在該第一緩衝層2a1上。該緩衝層2a是由該第一緩衝層2a1與該第二緩衝層2a2形成。
故意未摻雜(於此後在某些情況中被稱 為”i-“)GaN是被長成在該第二緩衝層2a2上。
作為一原料氣體，一個含有一TMGa氣體與一NH3氣體的混合氣體是被使用。該NH3氣體的流速是被設定為大約100ccm到10LM。該生長壓力是被設定為大約60kPa或以上的高壓力，而該生長溫度是被設定為大約1,000℃到1,200℃。
為了避免由錯位所引起之在結晶度上的降級從緩衝層2a傳輸到該i-GaN的表面層，這i-GaN最好是被長成到具有一相當大的厚度，像是大約500到1,000nm般。當這i-GaN的生長壓力是被設定成60kPa或以上的高壓力，且該V/III比率是被設定為像是10,000或以上般高時，一個具有一顯著低雜質濃度的高品質i-GaN是可以被得到。據此，該電子傳輸層2b是被形成在該第二緩衝層2a2上。
AlGaN是被長成在該電子傳輸層2b上。AlGaN的厚度是大約20nm，而作為一原料氣體，一個含有TMAl氣體、TMGa氣體、與NH3氣體的混合氣體是被使用。該NH3氣體的流速是被設定為大約100ccm到10LM。該生長壓力是被設定為大約50到300Torr，而該生長溫度是被設定為大約1,000℃到1,200℃。這AlGaN的厚度是被設定為大約20nm。為了避免由於與電子傳輸層2b之晶格不匹配所引起之在結晶度上的降級，例如，該Al成分比率是被設定為大約30%或以下。作為這AlGaN，藉由把像是Si般之n-型雜質加入到以上之原料氣體來被製備的n-AlGaN也可以被使用。據此，該電子供應層2c是被形成在該電子傳輸層2b上。
一n-型GaN(n-GaN)是被長成在該電子供應層2c上。作為一原料氣體，一種含有TMGa氣體與NH3氣體的混合氣體是被使用。該NH3氣體的流速是被設定為大約100ccm到10LM。該生長壓力是被設定為大約50到300Torr，而該生長溫度是被設定為大約1,000℃到1,200℃。例如，一種含有Si作為n-型雜質的SiH4氣體是被使用而且是以一預定流速被加入以上的原料氣體俾可摻雜Si。Si的摻雜濃度是被設定為大約1x1018到1x1020原子/cm3，像是大約5x1018原子/cm3般。這n-GaN的厚度是被設定為大約數個奈米。據此，該蓋層2d是被形成在該電子供應層2c上。
隨後，如在圖3C中所示，一元件隔離區域3是被形成。此外，在圖4A與後面的圖式中，該元件隔離區域3是被省略。
特別地，例如，氬(Ar)是被離子植入在一個要被使用作為該化合物半導體層積層結構2之非主動區域的部份中。據此，該元件隔離區域3是被形成沿著該化合物半導體層積層結構2的週緣及在該Si基材1的一表面層部份中。藉著這元件隔離區域3，該AlGaN/GaN HEMT的元件區域(電晶體區域)是被定義在該化合物半導體層積層結構2上。
此外，該元件隔離可以，例如，藉一淺槽溝隔離(STI)法取代使用上述植入法來被執行。在這情況中，為了化合物半導體層積層結構2的乾蝕刻，例如，一氯基蝕刻氣體是可以被使用。
隨後，如在圖4A中所示，一源極電極4和一汲極 電極5是被形成。特別地，首先，一形成該源極電極與該汲極電極的光阻光罩是被形成。一光阻被施加到該化合物半導體層積層結構2上而然後是以光刻技術來加工。據此，一具有開孔的光阻光罩是被形成，該等開孔露出在蓋層2d之表面上之在其上要形成有源極電極與汲極電極的部份。
作為一電極材料，例如，Ti/Al(Ti用於下層而Al用於上層)是以一沉積法等等來被沉積在該光阻光罩之上，包括該等露出該等在其上要形成有源極電極與汲極電極之部份之開孔的內側。Ti的厚度是被設定為大約20nm，而Al的厚度是被設定為大約200nm。藉著剝離法，該光阻光罩與沉積在其上的Ti/Al是被移除。隨後，該Si基材1是在氮氣體環境等之中，並於約400℃至1,000℃的溫度下，例如約600℃，進行熱處理，因此，殘存的Ti/Al是與該蓋層2d歐姆接觸。當在該Ti/Al與該蓋層2d之間的歐姆接觸被得到時，該熱處理在某些情況中是可以不被執行。據此，該源極電極4與該汲極電極5，它們是與該蓋層2d歐姆接觸，是被形成。
接著，如在圖4B中所示，一閘極電極6是被形成。特別地，首先，一個形成閘極電極的光阻光罩是被形成。一光阻是被施加在該元件隔離區域3的整個表面之上。在這情況中，例如，適於沉積法與剝離法之一個具有一屋簷-結構的兩-層光阻是被使用。如此被施加的該光阻是以光刻技術加工。據此，一具有一開孔的光阻光罩被形成，該開孔露出一個在該蓋層2d之表面上之在其上是要形成有該閘極 電極的部份。
接著，作為一電極材料，例如，Ni/Au(Ni用於下層而Au用於上層)是，例如，以沉積法來被沉積在該光阻光罩上，包括該開孔的內側。Ni的厚度是被設定為大約30nm，而Au的厚度是被設定為大約400nm。藉著剝離法，該光阻光罩與沉積在其上的Ni/Au是被移除。
據此，與蓋層2d成肖特基-接觸(Schottky-contacted)的閘極電極6是形成在其上。
此外，在該蓋層2d與該閘極電極6之間，由Al2O3等等形成的一絕緣薄膜在某些情況中是藉沉積來被形成俾形成一閘極絕緣薄膜。
隨後，透過一背端製程(backend process)，像是各種導線形成步驟般，這實施例的AlGaN/GaN HEMT是被形成。於此後，如上所述形成之AlGaN/GaN HEMT的運作與效果將會被描述。
在這實施例中，由於該化合物半導體層積層結構之第二緩衝層而產生在該Si基材上的翹曲是藉實驗來被研究調查。在這情況中，具體地，為了定量地了解僅藉著第二緩衝層之形成來被產生的翹曲，條件是被設定以致於該翹曲不在該第二緩衝層未以Si摻雜時(處於未摻雜狀態)被產生。實驗結果是被描繪在圖5中。圖5是為在該化合物半導體層積層結構是被形成在該Si基材上之情況中之剖面形狀的側寫。如在該圖式中所示，當該第二緩衝層是未被摻雜的情況是被視為翹曲的基礎時(無翹曲被產生的情況)，發 現的是當該第二緩衝層以Si摻雜時，一向上凸翹曲是被產生。在這情況中，被確認的是當被摻雜至第二緩衝層內的Si濃度被增加時，在一向上凸狀態的翹曲是被增加。這現象指出當被摻雜至該第二緩衝層內的Si濃度是被設定為高時，作用如一主動層(電子傳輸層)之GaN的厚度會是被進一步增加。
如配合圖2之部份(a)和(b)所述，當一個厚GaN層是在一個由AlN形成的緩衝層介於它與一Si基材之間之下形成在該Si基材上時，一向下凸翹曲被產生。在這實施例中，由於以Si摻雜的第二緩衝層是被形成，一向上凸翹曲是被產生。這向上凸翹曲補償該向下凸翹曲，而結果，一Si基材與一化合物半導體層積層結構，在它們中之每一者中是無翹曲被產生，是被產生。這樣的原因相信是由於缺陷是藉由Si的摻雜是介入AlGaN，形成在該AlGaN到該AlGaN之來自GaN的應力是被部份地減少，而結果，因熱收縮而起的向下凸翹曲是被抑制。
在這實施例中，由於該不貴且能夠具有大直徑的Si基材1(或者SiC基材等等)是被使用作為供晶體生長用的基材，製造成本被降低。此外，為了得到一個具有小數目之缺陷的高品質主動層，在沒有考慮翹曲與破裂在該Si基材1與該化合物半導體層積層結構2中的產生之下，在介電崩潰配受電壓上的改進是可以藉由進一步增加作用為電子傳輸層2b之GaN的厚度來被實現，而在品質上的改進也可以藉由減低該錯位密度來被實現。
如上所述，根據這實施例，除了在製造成本上的降低之外，該品質是藉由增加該電子傳輸層的厚度來被改進，而一種能夠藉簡單結構來最佳地抑制翹曲與破裂之產生的高可靠AlGaN/GaN HEMT是可以被實現。
第二實施例
於此後，一第二實施例的AlGaN/GaN HEMT將會被描述。在這實施例中，雖然如同在該第一實施例中一樣的一種AlGaN/GaN HEMT是被揭露，一化合物半導體層積層結構的第二緩衝層是稍微與該第一實施例的不同。
圖6A和6B是為連續地描繪該第二實施例之用於製造AlGaN/GaN HEMT之方法之主要步驟的示意橫截面圖。此外，與在第一實施例中之那些一樣之相同的結構元件等等是由與以上所述之那些一樣的相同標號標示，而且其之詳細描述是被省略。
在這實施例中，如同在該第一實施例的情況中一樣，在圖3A中所示的Si基材1是被使用作為供晶體生長用的基材，而如同在圖6A中所示，在該Si基材1上，一個包括數個化合物半導體層的化合物半導體層積層結構11是被形成作為一積層。
該化合物半導體層積層結構11是由一緩衝層12、該作用為一主動層的電子傳輸層2b、該電子供應層2c、與該蓋層2d形成。在該電子傳輸層2b與該電子供應層2c之間，例如，一個由AlGaN形成的薄間隙子層也是可以被形成。
在這實施例中，該緩衝層12包括該第一緩衝層 2a1和一形成在它上面的第二緩衝層13。
該第一緩衝層2a1是由一不含有雜質的化合物半導體形成。該第二緩衝層13是由一含有雜質，像是一n-型雜質(Si等等)般，的化合物半導體形成。作為要被含有的雜質，取代該n-型雜質，一種p-型雜質，像是Fe、Mg、或者C般，也是可以被使用。為了儘可能匹配相鄰層的晶格常數，該第二緩衝層13的化合物半導體是被設計俾具有一個比第一緩衝層2a1之晶格常數大且比電子傳輸層2b之晶格常數小的晶格常數。當該第一緩衝層2a1是由，例如，AlN形成時，且當該電子傳輸層2b是由，例如，GaN形成時，該第二緩衝層13是可以由，例如，含有以上所述之雜質的AlGaN形成。
在該第二緩衝層13中，雜質濃度是被調制俾可從一Si基材側向一電子傳輸層2b側逐漸地減低。該雜質濃度之調制的特定範例是被描繪在圖7中。該第二緩衝層13的Si濃度是以一逐步的形式(在圖7中的實線)或者以一連續的形式(在圖7中的虛線)從該Si基材1側向該電子傳輸層2b側減低。
在作用為第二緩衝層的AlGaN中，當剩餘在其之表面層的Si濃度是過高時，Si是擴散至位在該第二緩衝層上的電子傳輸層2b內，而結果，在某些情況中電晶體特性會被降級。在這實施例中，由於在要被摻雜之Si的濃度是如以上所述被調制之時該第二緩衝層13是被形成，摻雜之該第二緩衝層13內之Si到該電子傳輸層2b的擴散是被儘可能 抑制，而因此，在電晶體特性上的降級會被減少。當藉著Si摻雜在AlGaN中的載體作動速率是被視為1時，為了控制在電子傳輸層2b之GaN中的殘餘載體濃度在大約1013原子/cm3，該Si濃度是被調制因此在第二緩衝層13之表面層中之Si的摻雜濃度是被設定為大約1x1013原子/cm3。
為了形成該第二緩衝層13，在由於濃度調制而以Si摻雜之時AlGaN是被長成在該第一緩衝層2a1上。
作為一原料氣體，一種含有一TMAl氣體、一TMGa氣體、與一NH3氣體的混合氣體是被使用。該NH3氣體的流速是被設定為大約100ccm到10LM。該生長壓力是被設定為大約50至300Torr，而該生長溫度是被設定為大約1,000℃到1,200℃。例如，一種含有Si的SiH4氣體是在該SiH4的流速是以一逐步之形式或者一連續之形式逐漸被減低之時被加入到以上所述的原料氣體作為一n-型雜質，因此AlGaN是以Si摻雜。長成之AlGaN的Si濃度在最下層部份是設定為約1x1016到1x1018原子/cm3，且較佳為約1x1017原子/cm3，而在最上層部份是設定為約1x1013原子/cm3。
在該化合物半導體層積層結構11被形成之後，與在圖3C至4B中所示之那些相似的步驟是被連續地執行。在那些步驟之後得到的狀態是被描繪在圖6B中。隨後，透過一背端製程，像是各種導線形成步驟般，這實施例的AlGaN/GaN HEMT是被形成。
如上所述，根據這實施例，除了在製造成本上的降低之外，品質是藉由增加電子傳輸層的厚度來被改進， 而一種能夠藉著簡單結構來最佳地抑制翹曲與破裂之產生的高可靠AlGaN/GaN HEMT是可以被實現。
第三實施例
於此後，一第三實施例的AlGaN/GaN HEMT將會被描述。在這實施例中，雖然如在該第一實施例中的一種AlGaN/GaN HEMT是被揭露，一化合物半導體層積層結構的第二緩衝層是與該第一實施例的稍微不同。
圖8A和8B是為連續地描繪該第三實施例之用於製造AlGaN/GaN HEMT之方法之主要步驟的示意橫截面圖。此外，與在該第一實施例中之那些相同的結構元件等等是由與以上所述之那些相同的標號標示，而且其之詳細描述是被省略。
在這實施例中，如同在該第一實施例的情況中一樣，在圖3A中所示的Si基材1是被使用作為一供晶體生長用的基材，而如在圖8A中所示，在該Si基材1上，一個包括數個化合物半導體層的化合物半導體層積層結構21是被形成作為一積層。
該化合物半導體層積層結構21是由一緩衝層22、該作用為一主動層的電子傳輸層2b、該電子供應層2c、與該蓋層2d形成。在該電子傳輸層2b與該電子供應層2c之間，例如，一個由AlGaN形成的薄間隙子層也是可以被形成。
在這實施例中，該緩衝層22包括該第一緩衝層2a1和一形成在它上面的第二緩衝層23。
該第一緩衝層2a1是由一不含有雜質的化合物半 導體形成。該第二緩衝層23是由一含有除了一n-型(施體)雜質之外，像是Si般，之雜質，一p-型(受體)雜質，像是Fe般，的化合物半導體形成。作為要被含有的雜質，取代使用Fe，例如，Mg或者C也是可以被使用，或者Fe、Mg、與C中的至少兩種或者它們全部也是可以被使用。為了儘可能匹配相鄰層的晶格常數，該第二緩衝層23的化合物半導體是被設計俾具有一個比第一緩衝層2a1之晶格常數大且比電子傳輸層2b之晶格常數小的晶格常數。當該第一緩衝層2a1是由，例如，AlN形成時，且當該電子傳輸層2b是由，例如，GaN形成時，該第二緩衝層23是可以由，例如，含有以上所述之雜質的AlGaN形成。
在作用為該第二緩衝層的AlGaN中，當用作n-型雜質的Si被摻雜時，殘餘載體被產生，而且藉著一通過該第二緩衝層的洩漏電流，電晶體特性在某些情況中是會被降級。在這實施例中，除了像是Si般的n-型雜質之外，由於像是Fe般的p-型雜質是被摻雜，源自Si的載體是為此被補償，因此洩漏電流的產生是被抑制。此外，藉Fe形成在氮化物層(在這實施例中，AlGaN)中的受體位階(acceptor level)距價帶(valance band)是深的，像是1eV或更多，而因此，載體藉Fe本身的產生是可以被忽視。再者，在Fe具有一與Si之離子半徑比較起來接近Ga之離子半徑之離子半徑的情況中，摻雜對於翹曲之產生的影響是小的。
Si的摻雜濃度是大約1x1016到1x1018原子/cm3而且最好是大約1x1017原子/cm3。如同在Si的情況中一樣，Fe 的摻雜濃度是大約1x1016到1x1018原子/cm3而且最好是大約1x1017原子/cm3。如同在Si的情況中一樣，當該Fe濃度是受控制在以上所述的範圍內時，由Fe之過度摻雜所引起之在電子傳輸層2b之結晶度上的降級(在錯位密度上的增加)是可以被抑制。
為了形成該第二緩衝層23，在由於濃度調制而以Si摻雜之時AlGaN是被長成在該第一緩衝層2a1上。
作為一原料氣體，一種含有一TMAl氣體、一TMGa氣體、與一NH3氣體的混合氣體是被使用。該NH3氣體的流速是被設定為大約100ccm到10LM。該生長壓力是被設定為大約50至300Torr，而該生長溫度是被設定為大約1,000℃到1,200℃。藉由使用，例如，一種含有Si作為n-型雜質的SiH4氣體以及，例如，含有Fe作為p-型雜質的二茂鐵(Cp2Fe)，AlGaN是藉由上述兩種氣體以預定流速至該原料氣體的加入來以Si和Fe摻雜。
在該化合物半導體層積層結構21被形成之後，與在圖3C至4B中所示之那些相似的步驟是被連續地執行。在那些步驟之後得到的狀態是被描繪在圖8B中。
隨後，透過一背端製程，像是各種導線形成步驟般，這實施例的AlGaN/GaN HEMT是被形成。
如上所述，根據這實施例，除了在製造成本上的降低之外，品質是藉由增加電子傳輸層的厚度來被改進，而一種能夠藉著簡單結構來最佳地抑制翹曲與破裂之產生的高可靠AlGaN/GaN HEMT是可以被實現。
此外，在這實施例中，p-型雜質被進一步摻雜至該第一實施例之第二緩衝層的情況是被舉例說明，本申請案不被限定為這實施例。
例如，該第二實施例的第二緩衝層，即，該被調制因此像是Si般之n-型雜質之濃度是從該Si基材1側向該電子傳輸層2b逐漸地減低的第二緩衝層是可以被進一步以一p-型雜質摻雜。在這情況中，如同該Si濃度，該第二緩衝層的Fe濃度是被調制因此像是Fe般的p-型雜質是從該Si基材1側向該電子傳輸層2b側逐漸地減低。特別地，這p-型雜質濃度是以一逐步的形式或者一連續的形式從該Si基材1側向該電子傳輸層2b側減低。
如上所述，根據這實施例，除了在製造成本上的降低之外，品質是藉由增加電子傳輸層的厚度來被改進，而一種能夠藉著簡單結構來最佳地抑制翹曲與破裂之產生的高可靠AlGaN/GaN HEMT是可以被實現。
第四實施例
於此後，一第四實施例的AlGaN/GaN HEMT將會被描述。在這實施例中，雖然如在第一實施例中一樣的AlGaN/GaN HEMT是被揭示，一化合物半導體層積層結構的第二緩衝層是稍微與該第一實施例的不同。
圖9A和9B是為連續地描繪該第四實施例之用於製造AlGaN/GaN HEMT之方法之主要步驟的示意橫截面圖。此外，與在該第一實施例中之那些相同的結構元件等等是由與以上所述之那些相同的標號標示，而且其之詳細描述 是被省略。
在這實施例中，如同在該第一實施例的情況中一樣，在圖3A中所示的Si基材1是被使用作為一供晶體生長用的基材，而且如在圖9A中所示，在該Si基材1上，作為一個包括數個化合物半導體層的積層，一化合物半導體層積層結構31是被形成。
該化合物半導體層積層結構31是由一緩衝層32、作用為一主動層的該電子傳輸層2b、該電子供應層2c、與該蓋層2d形成。在該電子傳輸層2b與該電子供應層2c之間，例如，一個由AlGaN形成的薄間隙子層也是可以被形成。
在這實施例中，該緩衝層32包括該第一緩衝層2a1、形成在它上面的該第二緩衝層2a2、及一第三緩衝層33。
該第一緩衝層2a1是由一不含有雜質的化合物半導體形成。該第二緩衝層2a2是由一含有像是n-型雜質(Si等等)般之雜質的化合物半導體形成。作為要被含有的雜質，像是Fe、Mg、或C般的p-型雜質是可以被使用取代該n-型雜質。為了儘可能匹配相鄰層的晶格常數，該第二緩衝層2a2的化合物半導體是被設計具有一個比該第一緩衝層2a1之晶格常數大且比該電子傳輸層2b之晶格常數小的晶格常數。當該第一緩衝層2a1是由，例如，AlN形成時，且當該電子傳輸層2b是由，例如，GaN形成時，該第二緩衝層2a2可以是由，例如，含有以上所述之雜質的AlGaN形成。
該第三緩衝層33是被形成作為該緩衝層32的最 上層、不含有雜質、而且具有與該電子傳輸層2b之成分相同的成分，即，在這實施例中是由GaN形成，而且其之橫向生長(lateral overgrowth)的速率與該電子傳輸層2b之GaN的比較起來是高的。
當該電子傳輸層2b是由於該雜質濃度而被形成在作用為該第二緩衝層之被摻雜有像是Si般之雜質的AlGaN正上方時，在高密度處的線錯位(threading dislocations)是被導入作用為該電子傳輸層2b的GaN。因此，在電晶體特性上的降級在某些情況中是會不利地發生。在這實施例中，於該第二緩衝層2a2上，即，在該第二緩衝層2a2與該電子傳輸層2b之間，i-GaN是，例如，在一低壓力條件與一低V/III比率條件下被長成，因此該第三緩衝層33是被形成。在該第三緩衝層33中，由於上述的生長條件，GaN的橫向生長與電子傳輸層2b的橫向生長比較起來是被加強，而因此，從第二緩衝層2a2傳送來的一些錯位是可以被抑制。
為了形成該第三緩衝層33，i-GaN是在一個低壓力條件與一個低V/III比率條件下被長成在該第二緩衝層2a2上，例如，俾具有一個大約100至400nm的厚度。
作為一原料氣體，一個含有一TMGa氣體與一NH3氣體的混合氣體是被使用。該NH3氣體的流速是被設定為大約100ccm到10ML。生長壓力是被設定為大約5到40kPa，V/III比率是被設定為大約100到1,000，而生長溫度是被設定為大約1,000℃到1,200℃。
在該化合物半導體層積層結構31被形成之後，與在圖3C至4B中所示之那些相同的步驟是被連續地執行。在那些步驟之後得到的狀態是被描繪在圖9B中。
隨後，透過一背端製程，像是各種導線形成步驟般，這實施例的AlGaN/GaN HEMT是被形成。
如上所述，根據這實施例，除了在製造成本上的降低之外，品質是藉由增加電子傳輸層的厚度來被改進，而一種能夠藉著簡單結構來最佳地抑制翹曲與破裂之產生的高可靠AlGaN/GaN HEMT是可以被實現。
此外，在這實施例中，雖然除了第一實施例之第一和第二緩衝層之外，該第三緩衝層是被形成作為該最上層的情況是被舉例說明，本申請案不被限定為這實施例。
例如，在該第二實施例的第二緩衝層上，即，在該被調制因此像是Si般之n-型雜質是從該Si基材1側向該電子傳輸層2b側逐漸地減低的第二緩衝層上，一具有以上所述之結構的第三緩衝層是可以被進一步形成。
此外，在該第三實施例的第二緩衝層上，即，在該至其內除了該像是Si般之n-型雜質之外像是Fe般之p-型雜質是被摻雜的第二緩衝層上，一個具有以上所述之結構的第三緩衝層是可以被進一步形成。
此外，在該第二與第三實施例的第二緩衝層上，一個具有以上所述之結構的第三緩衝層是可以被進一步形成。在這情況中，於該第二緩衝層中，一n-型雜質，像是Si般，是被調制俾可從該Si基材1側向該電子傳輸層2b側逐 漸地減低，而且除了該像是Si般的n-型雜質之外，一p-型雜質，像是Fe般，是被摻雜。
第五實施例
在這實施例中，一個使用從該第一至第四實施例選擇出來之AlGaN/GaN HEMT的電源裝置將會被描述。
圖10是為一描繪一第五實施例之電源裝置之示意結構的電路圖。
這實施例的電源裝置包括一高-電壓初級電路41、一低-電壓次級電路42、與一置於它們之間的變壓器43。
該初級電路41包括一交流電源44、一所謂的橋式整流器電路45、及數個(在這實施例中為四個)切換元件46a,46b,46c和46d。此外，該橋式整流器電路45具有一切換元件46e。
該次級電路42包括數個(在這實施例中為三個)切換元件47a,47b和47c。
在這實施例中，該初級電路41的切換元件46a,46b,46c,46d和46e是各由從該第一至第四實施例選擇出來之一AlGaN/GaN HEMT形成。另一方面，該次級電路42的切換元件47a,47b和47c是各由一般使用矽的MIS FET形成。
在這實施例中，一種除了在製造成本上之降低之外，品質是藉由增加電子傳輸層之厚度來被改進，且翹曲與破裂之產生是藉著簡單結構來被最佳地抑制的高可靠AlGaN/GaN HEMT是被應用到一高電壓電路。據此，一種 高可靠與高功率電源電路是被實現。
第六實施例
在這實施例中，一種使用從該第一至第四實施例選擇出來之一AlGaN/GaN HEMT的高頻放大器將會被描述。
圖11是為一描繪一第六實施例之高頻放大器之示意結構的電路圖。
這實施例的高頻放大器包括一數位預失真電路51、混合器52a和52b、與一功率放大器53。
該數位預失真電路51補償一輸入訊號的非線性失真。該混合器52a把一交流訊號與業已補償非線性失真的輸入訊號混合。該功率放大器53把該已與該交流訊號混合一起的輸入訊號放大並且包括一個從該第一至第四實施例選擇出來的AlGaN/GaN HEMT。此外，如在圖11中所示，該結構是被形成以致於，例如，藉由改變一開關，在輸出側的一訊號是藉由該混合器52b來與一交流訊號混合而然後是被傳送到該數位預失真電路51。
在這實施例中，一種除了在製造成本上之降低之外，品質是藉由增加電子傳輸層之厚度來被改進，且翹曲與破裂之產生是藉著簡單結構來被最佳地抑制的高可靠AlGaN/GaN HEMT是被應用到一高頻放大器。據此，一種具有高耐受電壓的高可靠高頻放大器是被實現。
其他實施例
在該第一至第六實施例中，作為該化合物半導體裝置，該AlGaN/GaN HEMT業已被舉例說明。作為該化合物半導 體裝置，本申請案也可被應用到除了該AlGaN/GaN HEMT之外的下列HEMTs。
另一HEMT範例1
在這範例中，作為該化合物半導體裝置，一InAlN/GaN HEMT將會被描述。
InAlN與GaN是為藉由調整它們之成分而能夠使得在它們之間之晶格常數上之差異變小的化合物半導體。在這情況中，於該第一至第六實施例中，該第一緩衝層是由AlN形成、該第二緩衝層是由摻雜有像是Si般之雜質的AlGaN形成、該第三緩衝層是由i-GaN形成、該電子傳輸層是由i-GaN形成、該電子供應層是由n-InAlN形成、而該蓋層是由n-GaN形成。此外，由於壓電極化在這情況中是難以被產生，該二維電子氣主要是藉InAlN的自發性極化來被產生。
根據這範例，如同上述的AlGaN/GaN HEMT一樣，除了在製造成本上的降低之外，品質是藉由增加電子傳輸層的厚度來被改進，而一種能夠藉著簡單結構來最佳地抑制翹曲與破裂之產生的高可靠InAlN/GaN HEMT是可以被實現。
另一HEMT範例2
在這範例中，作為該化合物半導體裝置，一InAlGaN/GaN HEMT將會被描述。
GaN與InAlGaN是為化合物半導體，而後者與前者比較起來是可以藉由調整其之成分來減低晶格常數。在 這情況中，於該第一至第六實施例中，該第一緩衝層是由AlN形成、該第二緩衝層是由摻雜有像是Si般之雜質的AlGaN形成、該第三緩衝層是由i-GaN形成、該電子傳輸層是由i-GaN形成、該電子供應層是由n-InAlGaN形成、而該蓋層是由n-GaN形成。
根據這範例，如同上述的AlGaN/GaN HEMT一樣，除了在製造成本上的降低之外，品質是藉由增加電子傳輸層的厚度來被改進，而一種能夠藉著簡單結構來最佳地抑制翹曲與破裂之產生的高可靠InAlN/GaN HEMT是可以被實現。
另一HEMT範例3
在這範例中，作為該化合物半導體裝置，一AlxGa1-xN/AlyGa1-yN HEMT將會被描述。
在這範例的AlGaN/AlGaN HEMT中，與電子供應層之AlxGa1-xN之Al成分比率比較起來，該電子傳輸層是由具有低Al成分比率的AlyGa1-yN形成(y<x)。特別地，雖然該電子供應層之AlGaN的Al成分比率是大約30%或較低(x0.3)，該電子傳輸層之AlGaN的Al成分比率是被設定為大約20%或較低(y0.2，且y<x)，其是比該電子供應層的低。在這情況中，在該第一至第六實施例中，該第一緩衝層是由AlN形成、該第二緩衝層是由摻雜有像是Si般之雜質的AlGaN形成、該第三緩衝層是由i-AlGaN形成、而該蓋層是由n-GaN形成。
根據這範例，如同上述的AlGaN/GaN HEMT一樣， 除了在製造成本上的降低之外，品質是藉由增加電子傳輸層的厚度來被改進，而一種能夠藉著簡單結構來最佳地抑制翹曲與破裂之產生的高可靠AlxGa1-xN/AlyGa1-yN HEMT是可以被實現。

Claims (15)

  1. 一種化合物半導體裝置，包含：一基材；及一形成在該基材之上的化合物半導體層積層結構，該化合物半導體層積層結構包括一含有雜質的緩衝層，及一形成在該緩衝層之上的主動層。
  2. 如請求項1之化合物半導體裝置，其中該緩衝層包括一個不含有雜質的第一緩衝層，及一個形成在該第一緩衝層之上且含有雜質的第二緩衝層。
  3. 如請求項2之化合物半導體裝置，其中該第二緩衝層具有一比該第一緩衝層之晶格常數大且比該主動層之晶格常數小的晶格常數。
  4. 如請求項1之化合物半導體裝置，其中，該雜質包括n-型雜質、p-型雜質、或者其等之任何組合。
  5. 如請求項1之化合物半導體裝置，其中在該緩衝層中，該雜質的濃度是從基材側朝向主動層側逐漸地減低。
  6. 如請求項1之化合物半導體裝置，其中該緩衝層包括一第三緩衝層在最上面部份，且 該第三緩衝層具有與該主動層之成分相同的成分，且相較於該主動層的側向成長比率而具有一高側向成長比率，並且不含有雜質。
  7. 一種用於製造化合物半導體裝置之方法，包含：形成一化合物半導體層積層結構在一基材之上，該化合物半導體層積層結構包括一含有雜質的緩衝層，及一形成在該緩衝層之上的主動層。
  8. 如請求項7之用於製造化合物半導體裝置之方法，其中，該緩衝層包括一個不含有雜質的第一緩衝層，及一個形成在該第一緩衝層之上且含有雜質的第二緩衝層。
  9. 如請求項8之用於製造化合物半導體裝置之方法，其中該第二緩衝層具有一比該第一緩衝層之晶格常數大且比該主動層之晶格常數小的晶格常數。
  10. 如請求項7之用於製造化合物半導體裝置之方法，其中其中，該雜質包括n-型雜質、p-型雜質、或者其等之任何組合。
  11. 如請求項7之用於製造化合物半導體裝置之方法，其中在該緩衝層中，該雜質的濃度是從基材側朝向主動層側逐漸地減低。
  12. 如請求項7之用於製造化合物半導體裝置之方法，其中該緩衝層包括一第三緩衝層在最上面部份，且 該第三緩衝層具有與該主動層之成分相同的成分，且相較於該主動層的側向成長比率而具有一高側向成長比率，並且不含有雜質。
  13. 如請求項12之用於製造化合物半導體裝置之方法，其中該第三緩衝層是在相較於主動層之壓力與V/III比率之條件而為低壓力與低V/III比率之條件下所形成者。
  14. 一種電源裝置，包含：一高電壓電路，包括一電晶體，包括一基材；和一形成在該基材之上的化合物半導體層積層結構，該化合物半導體層積層結構包括一含有雜質的緩衝層，和一形成在該緩衝層之上的主動層；一低電壓電路；及一形成在該高電壓電路與該低電壓電路之間的變壓器。
  15. 一種高頻放大器，其放大及發送一輸入高頻電壓，該放大器包含：一電晶體，包括一基材；和一形成在該基材之上的化合物半導體層積層結構，該化合物半導體層積層結構包括一含有雜質的緩衝層，和 一形成在該緩衝層之上的主動層。
TW103107206A 2013-03-29 2014-03-04 化合物半導體裝置及其製造方法 TWI580050B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013073401A JP6392498B2 (ja) 2013-03-29 2013-03-29 化合物半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
TW201442241A true TW201442241A (zh) 2014-11-01
TWI580050B TWI580050B (zh) 2017-04-21

Family

ID=51599663

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103107206A TWI580050B (zh) 2013-03-29 2014-03-04 化合物半導體裝置及其製造方法

Country Status (4)

Country Link
US (1) US9312341B2 (zh)
JP (1) JP6392498B2 (zh)
CN (1) CN104078500B (zh)
TW (1) TWI580050B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015176936A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置
US10529561B2 (en) * 2015-12-28 2020-01-07 Texas Instruments Incorporated Method of fabricating non-etch gas cooled epitaxial stack for group IIIA-N devices
JP6696244B2 (ja) * 2016-03-16 2020-05-20 住友電気工業株式会社 高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法
JP6708960B2 (ja) * 2016-06-22 2020-06-10 住友電気工業株式会社 窒化物半導体装置及び窒化物半導体装置の製造方法
JP7007548B2 (ja) * 2017-05-16 2022-01-24 富士通株式会社 化合物半導体装置及びその製造方法
US11973135B2 (en) 2018-02-06 2024-04-30 Nissan Motor Co., Ltd. Semiconductor device
TWI732593B (zh) * 2020-06-15 2021-07-01 世界先進積體電路股份有限公司 半導體結構及具有半導體結構的高電子遷移率電晶體裝置
US11387356B2 (en) 2020-07-31 2022-07-12 Vanguard International Semiconductor Corporation Semiconductor structure and high-electron mobility transistor device having the same
JPWO2022219861A1 (zh) * 2021-04-15 2022-10-20

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100616543B1 (ko) 2004-04-28 2006-08-29 삼성전기주식회사 실리콘기판 상에 질화물 단결정성장방법, 이를 이용한질화물 반도체 발광소자 및 그 제조방법
JP4140606B2 (ja) * 2005-01-11 2008-08-27 ソニー株式会社 ＧａＮ系半導体発光素子の製造方法
US7226850B2 (en) * 2005-05-19 2007-06-05 Raytheon Company Gallium nitride high electron mobility transistor structure
US7485512B2 (en) * 2005-06-08 2009-02-03 Cree, Inc. Method of manufacturing an adaptive AIGaN buffer layer
JP2007067077A (ja) 2005-08-30 2007-03-15 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子およびその製造方法
JP5064824B2 (ja) * 2006-02-20 2012-10-31 古河電気工業株式会社 半導体素子
JP2009231561A (ja) * 2008-03-24 2009-10-08 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体結晶薄膜およびその作製方法、半導体装置およびその製造方法
US8742459B2 (en) * 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
JP5543866B2 (ja) * 2010-07-16 2014-07-09 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板
JP2012033575A (ja) * 2010-07-28 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置
JP2012033708A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP5672868B2 (ja) * 2010-08-31 2015-02-18 富士通株式会社 化合物半導体装置及びその製造方法
JP5781292B2 (ja) * 2010-11-16 2015-09-16 ローム株式会社 窒化物半導体素子および窒化物半導体パッケージ
JP2012174705A (ja) * 2011-02-17 2012-09-10 Sharp Corp 窒化物半導体デバイス用エピタキシャルウエハとその製造方法
JP5919626B2 (ja) * 2011-02-25 2016-05-18 富士通株式会社 化合物半導体装置及びその製造方法
JP5624940B2 (ja) * 2011-05-17 2014-11-12 古河電気工業株式会社 半導体素子及びその製造方法
JP5784441B2 (ja) * 2011-09-28 2015-09-24 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
JP6392498B2 (ja) 2018-09-19
CN104078500A (zh) 2014-10-01
CN104078500B (zh) 2017-10-13
TWI580050B (zh) 2017-04-21
US9312341B2 (en) 2016-04-12
US20140291725A1 (en) 2014-10-02
JP2014197645A (ja) 2014-10-16

Similar Documents

Publication Publication Date Title
TWI580050B (zh) 化合物半導體裝置及其製造方法
JP4530171B2 (ja) 半導体装置
CN103545361B (zh) 化合物半导体器件及其制造方法、电源装置和高频放大器
KR101418187B1 (ko) 화합물 반도체 장치 및 그 제조 방법
TWI485850B (zh) 化合物半導體裝置及其製造方法
JP5895666B2 (ja) 化合物半導体装置及びその製造方法
KR101365302B1 (ko) 화합물 반도체 장치 및 그 제조 방법
JPWO2004066393A1 (ja) 半導体装置及びその製造方法
TW201513342A (zh) 半導體裝置及其製造方法
CN111406306B (zh) 半导体装置的制造方法、半导体装置
TW201413961A (zh) 化合物半導體裝置及其製造方法
TW201303967A (zh) 化合物半導體裝置及其製造方法
JP2015070064A (ja) 半導体装置及び半導体装置の製造方法
JP6993562B2 (ja) 化合物半導体装置及びその製造方法
JP6604036B2 (ja) 化合物半導体装置及びその製造方法
TWI565060B (zh) 帶有以氮化半導體製成之緩衝層的半導體裝置
US10847642B2 (en) Compound semiconductor device and fabrication method
JP6687831B2 (ja) 化合物半導体装置及びその製造方法
JP6233476B2 (ja) 化合物半導体装置
JP2019004118A (ja) 窒化物半導体エピタキシャル基板および半導体装置
JP6486510B2 (ja) 窒化物半導体積層物及び窒化物半導体装置
WO2015037288A1 (ja) 高電子移動度トランジスタ及びその製造方法