JP2014179641A - Ｓｏｉ基板の作製方法 - Google Patents

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Abstract

【課題】結晶欠陥が存在する単結晶半導体基板を用いたとしても単結晶半導体層の結晶欠
陥が低減されたＳＯＩ基板の作製方法を提供することを目的の一とする。
【解決手段】単結晶半導体基板上にエピタキシャル成長法を用いて欠陥が極めて少ない単
結晶半導体層を形成した後に、熱酸化処理により単結晶半導体基板に酸化膜を形成し、酸
化膜を介して単結晶半導体基板にイオンを導入する。イオンを導入した単結晶半導体基板
と半導体基板を貼り合わせ、熱処理により分離した後に、半導体基板上に設けられた単結
晶半導体層に平坦化処理を行う。
【選択図】図１

Description

本発明は、絶縁膜上に形成された半導体層を有するＳＯＩ基板の作製方法及び半導体装置
の作製方法に関する。
近年、バルク状のシリコンウエハに代わり、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）基板を使った集積回路が開発されている。絶縁膜上に形成された薄いシリコン
ウエハの特長を生かすことで、集積回路中のトランジスタの半導体層を完全に分離して形
成することができ、またトランジスタを完全空乏型とすることができるため、高集積、高
速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。
ＳＯＩ基板として、ＳＩＭＯＸ基板、貼り合わせ基板が知られている。例えば、ＳＩＭＯ
Ｘ基板は、シリコンウエハに酸素イオンを注入し、１３００℃以上で熱処理して埋め込み
酸化膜（ＢＯＸ）を形成することにより、基板表面にシリコンウエハを形成してＳＯＩ構
造を得ている。
貼り合わせ基板は、酸化膜を介して２枚のシリコンウエハ（ベース基板及びボンド基板）
を貼り合わせ、一方のシリコンウエハ（ボンド基板）を裏面（貼り合わせた面ではない面
）から薄膜化することにより、シリコンウエハを形成してＳＯＩ構造を得ている。研削や
研磨では均一なシリコンウエハを形成することが難しいため、スマートカット（登録商標
）と呼ばれる水素イオン注入を利用する技術が提案されている（例えば、特許文献１）。
このＳＯＩ基板の作製方法の概要を説明すると、イオンインプランテーション法によりシ
リコンウエハに水素イオンを注入することによって、シリコンウエハ表面から所定の深さ
に脆化領域を形成する。次に、ベース基板となる別のシリコンウエハを酸化して酸化シリ
コン膜を形成する。その後、水素イオンを注入したシリコンウエハとベース基板となるシ
リコンウエハの酸化シリコン膜とを接着させて、２枚の単結晶シリコン基板を貼り合わせ
る。そして、加熱処理によって、イオン注入層においてシリコンウエハを分離（劈開）さ
せることで、ベース基板となるシリコンウエハに薄い単結晶シリコン層が貼りつけられた
基板が形成される。
イオンインプランテーション法は、真空中で試料に注入したい粒子をイオン化し、電界に
より加速して、試料に注入する方法である。イオン注入法を用いたイオン注入装置は、イ
オン源、質量分離部、加速部、ビーム操作部（静電スキャン）、注入室（エンドステーシ
ョン）、及び真空排気装置から構成される。また、イオンビームの断面は不均一であるた
め、試料面上での均一性を得るために、イオンビームを電気的に走査する。
また、ＳＯＩ基板を用いた半導体装置の一例として、スマートカットを利用して耐熱性の
高い基板を支持基板とし用いる半導体装置の作製方法を開示されている（特許文献２参照
）。特許文献２にも、イオン注入法を用いて水素を注入することが開示されている。
特開平５−２１１１２８号公報 特開２０００−０１２８６４号公報
一般に上記のようなＳＯＩ基板の作製には、チョクラルスキー法（ＣＺ法）により製造さ
れたシリコンウエハが用いられる。このＣＺ法によって作製されたシリコンウエハには、
結晶成長時に導入された結晶欠陥が存在している。このような結晶欠陥は、ウエハの加工
時、ＳＯＩ基板の製造時及び半導体装置製造の過程で様々な結晶欠陥を発生させる原因と
なっている。
したがって、このような結晶欠陥を有するシリコンウエハを用いてＳＯＩ基板を作製する
と、結晶性の高いＳＯＩ基板を得ることが難しいという問題がある。また、ＳＯＩ基板に
結晶欠陥が存在すると、半導体装置の特性に大きな影響を与えることになる。
また、単結晶シリコン層が分離された後のシリコンウエハを再利用することができるが、
シリコンウエハ中や表面は結晶欠陥や分離によるダメージが残存しており、結晶性が損な
われているため、結晶性の高いＳＯＩ基板を得ることが難しくなる。
そこで、本発明の一態様は結晶欠陥が存在する単結晶半導体基板を用いたとしても単結晶
半導体層の結晶欠陥が低減されたＳＯＩ基板の作製方法を提供することを目的の一とする
。また、このようなＳＯＩ基板を用いた優れた電気特性を有する半導体装置の作製方法を
提供することを目的の一とする。
本発明の一態様に係るＳＯＩ基板の作製方法は、単結晶半導体基板上にエピタキシャル成
長法を用いて欠陥が極めて少ない単結晶半導体層を形成した後に、熱酸化処理により単結
晶半導体基板に酸化膜を形成し、酸化膜を介して単結晶半導体基板にイオンを導入する。
イオンを導入した単結晶半導体基板と半導体基板を貼り合わせ、熱処理により分離した後
に、半導体基板上に設けられた単結晶半導体層に平坦化処理を行う。以下に、本発明の一
態様に具体的な構成について説明する。
本発明の一態様に係るＳＯＩ基板の作製方法の一は、エピタキシャル成長法により、単結
晶半導体基板上に単結晶半導体層を形成し、単結晶半導体層が形成された単結晶半導体基
板に熱酸化処理を行うことにより、単結晶半導体基板の表面に酸化膜を形成し、酸化膜を
介して単結晶半導体層が形成された側から、単結晶半導体層にイオンを照射することによ
り、単結晶半導体層の表面から所定の深さの領域に脆化領域を形成し、酸化膜を介して単
結晶半導体層が形成された面と半導体基板の一方の面とが向かい合うように接着させ、熱
処理を行うことにより、脆化領域において分割することにより、分割された単結晶半導体
層が接着された半導体基板と単結晶半導体基板とに分離し、半導体基板に接着された単結
晶半導体層に対して平坦化処理を行うことを特徴としている。
本明細書において、「単結晶」とは、結晶面又は結晶軸が揃っている結晶であり、それを
構成している原子又は分子が空間的に規則正しい配列になっているものをいう。もっとも
、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの
配列の乱れがある格子欠陥を含むもの、意図的又は非意図的に格子歪みを有するものも含
まれる。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
また、本明細書において表示装置とは、液晶表示装置や発光装置含む。液晶表示装置は液
晶素子を含み、発光装置は、発光素子を含む。発光素子は、電流又は電圧によって輝度が
抑制される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍ
ｉｎｅｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。
本発明の一態様は、単結晶半導体層に発生する結晶欠陥が低減されたＳＯＩ基板を製造す
ることができる。本発明の一態様は、このようなＳＯＩ基板を用いて、優れた電気特性を
有する半導体装置を製造することができる。
ＳＯＩ基板の作製方法の一例を示す図。 ＳＯＩ基板の構成の一例を示す図。 ＳＯＩ基板の構成の一例を示す図。 ＳＯＩ基板の構成の一例を示す図。 水素イオン種のエネルギーダイアグラムについて示す図である。 イオンの質量分析結果を示す図である。 イオンの質量分析結果を示す図である。 加速電圧を８０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値及び計算値）を示す図である。 加速電圧を８０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図である。 加速電圧を６０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図である。 加速電圧を４０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図である。 フィッティングパラメータの比（水素原子比及び水素イオン種比）をまとめた図である。 ＳＯＩ基板の作製方法の一例を示す図。 トランジスタの作製方法の一例について説明する断面図である。 トランジスタの作製方法の一例について説明する断面図である。 トランジスタの作製方法の一例について説明する断面図である。 トランジスタの作製方法の一例について説明する平面図である。 マイクロプロセッサの構成の一例を示すブロック図。 ＲＦＣＰＵの構成の一例を示すブロック図。 （Ａ）エレクトロルミネセンス表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図２０（Ａ）の断面図。 ＳＯＩ基板を用いた電子機器の一例を示す図。 ＳＯＩ基板を用いた電子機器の一例を示す図。
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態
様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形
態及び詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態
の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図
において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの
説明は省略する。
（実施の形態１）
本実施の形態では、ＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。具体
的には、単結晶半導体基板上にエピタキシャル成長法を用いて欠陥が極めて少ない単結晶
半導体層を用いてＳＯＩ基板を形成する方法について説明する。
まず、単結晶半導体基板１０１を準備し、該単結晶半導体基板１０１を硫酸過水（ＳＰＭ
）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）などを適宜使
って洗浄する。単結晶半導体基板１０１は、市販の単結晶半導体基板を用いることができ
、例えば、単結晶のシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等
の化合物半導体基板が挙げられる。市販のシリコン基板としては、直径５インチ（１２５
ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（
３００ｍｍ）、直径１８インチ（４５０ｍｍ）サイズの円形のものが代表的である。なお
、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。以
下の説明では、単結晶半導体基板１０１として、単結晶シリコン基板を用いる場合につい
て説明する。
次いで、エピタキシャル成長法により、単結晶半導体基板１０１上に単結晶半導体層１０
２を形成する（図１（Ａ））。
エピタキシャル成長法とは、単結晶半導体基板上に、基板の結晶軸と結晶軸の揃った単結
晶半導体層を成長させる技術である。特に、本実施の形態で示すように単結晶半導体基板
とエピタキシャル成長によって形成される層とが同一元素となる場合、ホモエピタキシャ
ル成長という。また、ホモエピタキシャル成長では、単結晶半導体基板上に単結晶半導体
基板と同じ格子定数を持つ結晶を成長させるため、もっとも結晶欠陥の少ない良質な層を
得ることができる。
エピタキシャル成長法は、その成長法により気相、液相、固相に分類され、いずれの成長
法も用いることができる。例えば、気相成長は、分子線エピタキシャル成長（ＭＢＥ：Ｍ
ｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）などの物理的気相成長法（Ｐｈｙｓｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）と、化学的気相成長法（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）がある。本実施の形態においては、気相エピタキシ
ャル法のうちの化学的気相成長法によって、単結晶半導体層１０２を形成する例を示す。
化学的気相成長法は、原料を気相成長状態で結晶成長させる領域まで運び、そこで結晶を
成長させる方法である。つまり、原料がキャリアガスによって単結晶半導体基板１０１上
に運ばれ、単結晶半導体基板１０１上に単結晶半導体層１０２として形成される。
本実施の形態では、例えば、化学的気相成長法により単結晶シリコン層を形成する場合に
は、シランガスを原料とし、１０００℃以上の温度条件でエピタキシャル成長をすること
が好ましい。また、単結晶シリコン基板に窒素を添加した基板を用いることにより、欠陥
を一層低減した単結晶シリコン層を形成することができる。
単結晶半導体層１０２の膜厚は、少なくとも５０ｎｍ以上、好ましくは２００ｎｍ以上と
する。単結晶半導体層１０２の膜厚が５０ｎｍよりも薄い場合には、後の熱酸化工程や分
離工程において単結晶半導体層１０２が実質的に失われてしまうからである。
なお、単結晶半導体基板１０１上に、自然酸化膜（例えば酸化シリコン膜）等が形成され
ている場合や、不純物が存在している場合は、良質な単結晶半導体層１０２の形成が阻害
されるおそれがある。よって、単結晶半導体層１０２を形成する前に、予め除去しておく
ことが好ましい。
このようにして、エピタキシャル成長法により、単結晶半導体基板１０１上に単結晶半導
体層１０２を形成することにより、欠陥の少ない層を形成することができ、後の工程にお
いて欠陥の増加を抑制することができる。
また、エピタキシャル成長により形成された単結晶半導体層１０２の表面に凹凸がある場
合には、単結晶半導体層１０２表面に対して平坦化処理（例えば、化学的機械研磨）を行
うことが好ましい。単結晶半導体層１０２の平坦性を向上させることにより、後に形成す
る酸化膜１０３を平坦に形成することができる。また、単結晶半導体層１０２が所望の平
坦性を有している場合には、平坦化処理は省略しても構わない。なお、化学機械研磨（Ｃ
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）とは、ア
ルカリ性溶液と研磨砥粒を混合させたスラリーを用いて化学的、かつ、機械的に研磨して
表面を平坦化する処理である。
次いで、単結晶半導体層１０２が形成された単結晶半導体基板１０１に熱酸化処理を行う
ことにより、該単結晶半導体基板１０１の表面に酸化膜１０３を形成する（図１（Ｂ））
。熱酸化処理としては、酸化性雰囲気中にハロゲンを添加した酸化を行うことが好ましい
。酸化性雰囲気中にハロゲンを添加するためのガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢ
ｒ、Ｃｌ２、ＤＣＥ（Ｄｉｃｈｌｏｒｏｅｔｈｙｌｅｎｅ）、ＣｌＦ３、ＢＣｌ３、Ｆ２
、Ｂｒ２などから選ばれた一種又は複数種を用いることができる。
本実施の形態では、酸素に対し塩化水素（ＨＣｌ）を０．５〜１０体積％（好ましくは３
体積％）の割合で含む雰囲気中で、９００℃〜１１５０℃の温度（代表的には１０００℃
）で熱酸化処理を行うと良い。処理時間は０．１〜６時間、好ましくは０．５〜１時間と
すればよい。形成される酸化膜１０３の膜厚としては、１０ｎｍ〜１０００ｎｍ（好まし
くは、５０ｎｍ〜３００ｎｍ）、例えば２００ｎｍの厚さとする。また、トランス−１，
２−ジクロロエチレンを用いる場合は、トランス−１，２−ジクロロエチレンは熱分解す
る温度が低いため、熱酸化処理の温度を低温で行いたい場合に有効となる。なお、トラン
ス−１，２−ジクロロエチレンにかえて、シス−１，２−ジクロロエチレン、１，１−ジ
クロロエチレンや、これらの中から二種類以上のガスの混合ガスを用いてもよい。
このような温度範囲で熱酸化処理を行うことにより、単結晶半導体基板１０１及び単結晶
半導体層１０２中に存在する金属などの不純物を除去することができる。すなわち、単結
晶半導体基板１０１及び単結晶半導体層１０２中に金属などの不純物が存在したとしても
、ハロゲンの作用により金属などの不純物が揮発性の塩化物となって気相中へ離脱され、
単結晶半導体基板１０１及び単結晶半導体層１０２から除去される。単結晶半導体基板１
０１の表面を化学的機械研磨処理したものに対して有効である。
また、ハロゲンを添加して熱酸化処理を行うことにより形成される酸化膜１０３中にはハ
ロゲンが含まれている。ハロゲンの濃度が、１×１０１６／ｃｍ３〜５×１０２１／ｃｍ
３の範囲で含まれることにより、金属などの不純物を捕獲して単結晶半導体基板１０１の
汚染を防止するブロッキング層としての機能を発現させることができる。また、熱酸化処
理に含まれるハロゲンにより単結晶半導体基板１０１の表面の未結合手が終端されるため
、酸化膜１０３と単結晶半導体基板１０１との界面の局在準位密度を低減させることがで
きる。
本実施の形態では、塩素原子を含有する酸化膜１０３の形成方法として、塩化水素やジク
ロロエチレンを含有させた酸化性雰囲気中で熱酸化処理を行う場合を示したが、これに限
られない。例えば、単結晶半導体基板１０１に酸化性雰囲気で熱酸化処理を行い、単結晶
半導体基板１０１表面に酸化膜１０３（例えば、ＳｉＯｘ）を形成した後（図１（Ｂ）参
照）、イオンドーピング装置又はイオン注入装置を用いて、電界で加速された塩素イオン
を添加することにより酸化膜１０３中に塩素原子を含有させてもよい。他にも、表面を塩
化水素（ＨＣｌ）溶液で処理した後に酸化性雰囲気中で熱酸化処理を行ってもよい。
次いで、酸化膜１０３を介して単結晶半導体層１０２が形成された側から、単結晶半導体
層１０２にイオンを照射することにより、単結晶半導体層１０２の表面から所定の深さの
領域に脆化領域１０４を形成する（図１（Ｃ））。
単結晶半導体層１０２にイオンを照射して脆化領域１０４を形成するには、イオンドーピ
ング装置を用いて行うことができる。イオンドーピング装置は、ソースガスを励起しプラ
ズマを生成し、プラズマ中からイオンを引き出し、イオンを質量分離せずに被処理物に導
入する。イオンドーピング装置を用いることにより、単結晶半導体基板１０１に対して均
一なドーピングを行うことができる。なお、質量分離装置を備えているイオンドーピング
装置では、質量分離をしてイオン注入を行うことができる。
イオンドーピング法を用いる場合、イオンの添加の際に用いるソースガスとしては、水素
ガス、希ガス等があるが、本実施の形態では水素ガスを用いることが好ましい。ソースガ
スとして水素ガスを用いた場合、生成されるイオンは、Ｈ＋、Ｈ２ ＋及びＨ３ ＋であるが
、Ｈ３ ＋が最も多く導入されることが好ましい。Ｈ３ ＋は、Ｈ＋、Ｈ２ ＋よりも導入効率
が良く、導入時間の短縮を図ることができる。また、後の工程において脆化領域１０４に
亀裂が生じやすくなる。
脆化領域１０４が形成される深さは、イオンの加速エネルギーと入射角によって調節する
ことができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平
均侵入深さとほぼ同じ深さの領域に脆化領域１０４が形成される。イオンを導入する深さ
で、後の工程において単結晶半導体基板１０１から分離される単結晶半導体層の厚さが決
定される。
脆化領域１０４が形成される深さは単結晶半導体層１０２の表面から１０ｎｍ以上５００
ｎｍ以下であり、好ましい深さの範囲は、５０ｎｍ以上２００ｎｍ以下である。また、脆
化領域１０４は、単結晶半導体層１０２中に形成することが好ましい。単結晶半導体基板
１０１に脆化領域１０４を形成しようとすると、単結晶半導体基板１０１の結晶成長時に
導入された結晶欠陥や、ウエハの加工時に形成された結晶欠陥に起因して、結晶欠陥が増
加するからである。エピタキシャル成長法により形成された結晶欠陥の少ない単結晶半導
体層１０２中に脆化領域１０４を形成することによって、結晶欠陥の増加を抑制すること
ができる。
イオンドーピング法を用いる場合、イオンドーピング装置は質量分離を行わずイオンを導
入するため、水素イオンの他に金属イオンも同時に単結晶半導体層１０２へ導入される場
合がある。金属イオンは質量数が大きいので、イオンが導入される側の最表面に多く分布
する。本実施の形態では単結晶半導体基板１０１の表面に酸化膜１０３が形成されている
。この酸化膜１０３の膜厚を金属イオンの導入される深さよりも厚く形成することで、当
該金属の分布を酸化膜１０３中に止めておくことができる。酸化膜１０３にハロゲンを含
ませることにより、重金属など単結晶半導体層１０２に悪影響を与える不純物をゲッタリ
ングする作用がある。それにより酸化膜１０３中に捕集した当該不純物を固定して単結晶
半導体層１０２の汚染を防ぐことができる。
次いで、単結晶半導体基板１０１と貼り合わせるための半導体基板１１１を準備する。半
導体基板１１１は、単結晶半導体基板１０１として用いる基板と同様の基板を用いること
ができる。さらには、多結晶半導体基板、太陽電池の製造に用いられる太陽電池級シリコ
ン基板（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ ｇｒａｄｅ Ｓｉｌｉｃｏｎ、例えばＳｉ純度が９
９．９９９９％のもの）等も用いることができる。本明細書に示す多結晶半導体基板とは
、多結晶シリコン基板に加え、多結晶化合物半導体基板も含み、さらには微量にゲルマニ
ウムを含む多結晶シリコン基板、微量にボロンを含む多結晶シリコン基板を指すものとす
る。
次いで、酸化膜１０３と半導体基板１１１の一方の面とが向かい合うようにボンディング
（接着）する（図１（Ｄ））。酸化膜１０３と半導体基板１１１とを密着させることによ
り、ファン・デル・ワールス力で基板同士が引き合う。そして、基板の表面にできたＳｉ
−ＯＨ同士が水素結合で接着する。低温（例えば、１５０℃〜２００℃）の熱処理により
脱水縮合反応が起こり、水分子が離脱してシリコン原子間に酸素原子を介した結合（Ｓｉ
−Ｏ−Ｓｉ）となる。さらに高温で熱処理（例えば６００℃）を行うことにより、酸素が
拡散し界面はＳｉ同士が結合し、単結晶半導体基板１０１と半導体基板１１１との接着が
より強固なものとなる。本実施の形態において、単結晶半導体基板１０１と半導体基板１
１１とを接着させるための絶縁膜として、熱酸化処理により得られる酸化膜１０３を用い
ている。熱酸化処理により得られる酸化膜１０３は平滑性を有しているため、単結晶半導
体基板１０１と半導体基板１１１との接着を良好に行うことができる。
また、半導体基板１１１と酸化膜１０３との接合を良好に行うために、接合面を活性化し
ておいてもよい。例えば、接合する面の一方又は双方に原子ビーム若しくはイオンビーム
を照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性
ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、
プラズマ照射若しくはラジカル処理を行うことで接合面を活性化することもできる。この
よう活性化処理により、４００℃以下の温度であっても単結晶半導体基板と半導体基板と
の接合をすることが容易となる。
さらに、単結晶半導体基板１０１と半導体基板１１１を接着させる前に、単結晶半導体基
板１０１上に形成された酸化膜１０３及び半導体基板１１１の表面処理を行うことが好ま
しい。表面処理としては、オゾン処理（例えば、オゾン水洗浄）、又はメガソニック洗浄
及びオゾン水洗浄を行うことができる。また、オゾン水洗浄とフッ酸による洗浄を複数回
繰り返し行ってもよい。このような表面処理を行うことにより、酸化膜１０３及び半導体
基板１１１の表面の有機物等のゴミを除去し、酸化膜１０３の表面を親水性にすることが
できる。
単結晶半導体基板１０１と半導体基板１１１とを貼り合わせた後は、加熱処理と加圧処理
の一方又は両方を行うことが好ましい。加熱処理や加圧処理を行うことにより単結晶半導
体基板１０１と半導体基板１１１との接着強度を向上させることが可能である。加熱処理
は、脆化領域１０４に添加した元素又は分子が析出しない温度とし、その加熱温度は３５
０℃以下が好ましい。言い換えれば、この加熱温度は脆化領域１０４からガスが抜けない
温度である。加圧処理は、接着面に対して垂直な方向に圧力が加わるように行い、単結晶
半導体基板１０１及び半導体基板１１１の耐圧性を考慮して行う。
次いで、熱処理を行うことにより、単結晶半導体層１０２を前記脆化領域１０４において
分割して、単結晶半導体層１１２が接着された前記半導体基板１１１と単結晶半導体基板
１０５とに分離する（図１（Ｅ））。ここでの加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置、ハロゲンランプ若しくは赤外線ランプで加熱するＬＲ
ＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができ
る。この加熱処理で、単結晶半導体層１１２が貼りつけられた半導体基板１１１の温度が
５５０℃以上６５０℃以下の範囲に上昇させることが好ましい。
本実施の形態では、抵抗加熱を有する縦型炉を用いた加熱処理を行う。単結晶半導体基板
１０１が貼りつけられた半導体基板１１１を縦型炉のボートに載置する。ボートを縦型炉
のチャンバーに搬入する。単結晶半導体基板１０１の酸化を抑制するため、まずチャンバ
ー内を排気して真空状態とする。真空度は、５×１０−３Ｐａ程度とする。真空状態にし
た後、窒素をチャンバー内に供給して、チャンバー内を大気圧の窒素雰囲気にする。この
間、温度を２００℃に上昇させる。
チャンバー内の大気圧を窒素雰囲気にした後、温度２００℃で２時間加熱する。その後、
１時間かけて４００℃に温度上昇させる。加熱温度４００℃の状態が安定したら、１時間
かけて６００℃に温度上昇させる。加熱温度６００℃の状態が安定したら、６００℃で２
時間加熱処理する。その後、１時間かけて４００℃まで下げ、１０分〜３０分間後に、チ
ャンバー内からボートを搬出する。大気雰囲気下で、ボート上の単結晶半導体基板１０１
、及び単結晶半導体基板１０１が貼りつけられた半導体基板１１１を冷却する。
上記の抵抗加熱炉を用いた加熱処理は、単結晶半導体基板１０１と半導体基板１１１との
結合力を強化するための加熱処理と、脆化領域１０４に分離を生じさせる加熱処理が連続
して行われる。この２つの加熱処理を異なる装置で行う場合は、例えば、抵抗加熱炉にお
いて、処理温度２００℃、処理時間２時間の加熱処理を行った後、貼り合わされた半導体
基板１１１と単結晶半導体基板１０１を炉から搬出する。次いで、ＲＴＡ装置で、処理温
度６００℃以上７００℃以下、処理時間１分以上３０分以下の加熱処理を行い、単結晶半
導体基板１０１を脆化領域１０４で分割させる。
このように、熱処理を行い脆化領域１０４において分割（劈開）することにより、半導体
基板１１１上に、酸化膜１０３を介して単結晶半導体層１１２を設けることができる（図
１（Ｅ））。また、単結晶半導体層１１２を分離した単結晶半導体基板１０５を再利用す
ることで、作製に係るコストを削減することが可能である。図１（Ｅ）に示す熱処理工程
は、加熱温度が７００℃以下と比較的低温であるため、単結晶半導体基板１０１への熱に
よるダメージを抑制することができ、単結晶半導体基板１０１を再利用する場合に有効で
ある。
なお、上記工程によって得られた単結晶半導体層１１２に対して平坦化処理を行うことが
好ましい。平坦化処理としては、単結晶半導体層１１２に対して平坦性を向上させる処理
、結晶性を回復させる処理のいずれか一又は複数を組み合わせて行うことが好ましい（図
１（Ｆ））。半導体基板１１１に接着された単結晶半導体層１１２中及び表面には、脆化
領域１０４の形成及び脆化領域１０４による分離によって、結晶欠陥が形成されている。
平坦性を向上させる処理を行うことにより、単結晶半導体層１１２表面の結晶欠陥を低減
することができる。また、平坦化処理を行うことにより、単結晶半導体層を薄膜化させる
ことができる。結晶性を回復させる処理を行うことにより、単結晶半導体層１１２中の結
晶欠陥を消滅させ、単結晶半導体層１１２の歪みの緩和をすることができる。
平坦性を向上させるための処理としては、ＣＭＰ、エッチング処理のいずれか一または複
数の方法を組み合わせて行うことができる。エッチング処理には、ドライエッチング処理
、またはウェットエッチング処理を用いることができる。ドライエッチング処理では、エ
ッチングガスとして、塩化硼素、塩化珪素または四塩化炭素などの塩化物ガス、塩素ガス
、弗化硫黄、弗化窒素などの弗化物ガス、酸素ガスなどを用いることができる。ウェット
エッチング処理では、エッチング液として、例えば、水酸化テトラメチルアンモニウム（
ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、略称；ＴＭＡＨ）溶液
等を用いることができる。また、結晶性を回復させる処理としては、５００℃〜７００℃
の加熱処理を行う。５００℃〜７００℃の加熱処理は、ＲＴＡ装置、抵抗加熱炉、マイク
ロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ装置、ＬＲＴＡ装置を用
いることができる。
本実施の形態では、例えば、ＣＭＰを行うことにより単結晶半導体層１１２表面の平坦性
を向上させた後、ＣＭＰで用いるスラリーなどを洗浄し、その後５００℃〜７００℃の加
熱処理を行うことにより結晶性を回復させる。または、先に５００℃〜７００℃の加熱処
理を行うことにより結晶性を回復させた後、ＣＭＰを行うこともできる。
さらに、単結晶半導体層１１２の膜厚を薄くするために、エッチング処理、熱酸化処理、
又はＣＭＰ処理を行ってもよい。単結晶半導体層１１２の膜厚を薄くするために、例えば
、エッチング処理を用いる場合、ドライエッチング処理又はウェットエッチング処理の一
方または双方を組み合わせたエッチング処理を適用すればよい。例えば、単結晶半導体層
１１２がシリコン材料からなる層である場合、ドライエッチング処理として、ＳＦ６とＯ
２をプロセスガスに用いて、単結晶半導体層１１２の膜厚を薄くすることができる。
単結晶半導体層１１２の膜厚は、単結晶半導体層１１２から形成される素子の特性に合わ
せて決めることができる。半導体基板１１１に接着された単結晶半導体層１１２の表面に
薄いゲート絶縁層を段差被覆性良く形成するには、単結晶半導体層１１２の膜厚を５０ｎ
ｍ以下とすることが好ましく、その厚さは、５ｎｍ以上５０ｎｍ以下とすればよい。
以上の工程により、半導体基板１１１上に酸化膜１０３を介して単結晶半導体層１１２が
設けられたＳＯＩ基板１１３を作製することができる。すなわち、エピタキシャル成長法
を用いて単結晶半導体層を形成することにより、単結晶半導体基板に起因する結晶欠陥が
低減される。これにより、後の工程（例えば、イオン導入の工程や、加熱分離の工程など
）における欠陥の増加を抑制することができる。また、ハロゲンを添加した雰囲気での熱
酸化により、単結晶半導体層の不純物を除去し、また、不純物を酸化膜中に固定すること
ができる。さらに平坦化処理を行うことによって、イオンの導入に起因して発生した結晶
欠陥を減少させることができる。その結果、結晶性に優れたＳＯＩ基板を作製することが
できる。
また、本実施の形態は図１に示した構成に限られず、例えば図２乃至図４に示す構成とし
てもよい。図２に、半導体基板１１１上に絶縁膜１０６と酸化膜１０３を介して単結晶半
導体層１１２を設けた構成を示す。絶縁膜１０６は、半導体基板１１１上に、酸化珪素、
酸化窒化珪素、窒化珪素、窒化酸化珪素等の酸化性を有する材料を用いて形成する。絶縁
膜１０６は、上記の材料を用いた単数の膜を用いたものであっても、複数の膜を積層して
用いたものであってもよい。
例えば、酸化珪素を絶縁膜１０６として用いる場合、絶縁膜１０６はシランと酸素、ＴＥ
ＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、
常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。絶縁
膜１０６の膜厚は、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）の厚さ
とすることができる。この場合、絶縁膜１０６の表面を酸素プラズマ処理で緻密化しても
よい。また、窒化珪素を絶縁膜１０６として用いる場合、シランとアンモニアの混合ガス
を用い、プラズマＣＶＤ法等の気相成長法によって形成することができる。また、窒化酸
化珪素膜を絶縁膜１０６として用いる場合、シランとアンモニアの混合ガス、又はシラン
と酸化窒素の混合ガスを用いてプラズマＣＶＤ等の気相成長法によって形成することがで
きる。
また絶縁膜１０６として、有機シランガスを用いて化学気相成長法により作製される酸化
珪素を用いていても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ
（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラ
メチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（
ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（Ｏ
Ｃ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリ
コン含有化合物を用いることができる。
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の
数が多い物質とし、また、窒化酸化物とは、その組成として、酸素原子より窒素原子の数
が多い物質とする。なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の
含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ
Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦ
Ｓ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合
に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜
３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シ
リコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及
びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜
５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものを
いう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原
子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものと
する。
表面に単結晶半導体層１０２及び酸化膜１０３が設けられ、単結晶半導体層１０２の表面
から所定の深さの領域に脆化領域１０４が形成された単結晶半導体基板１０１（図１（Ａ
）乃至（Ｃ）参照）と半導体基板１１１とを絶縁膜１０６及び酸化膜１０３を介して接着
する。次に、熱処理を行い脆化領域１０４において分割することにより、半導体基板１１
１上に絶縁膜１０６及び酸化膜１０３を介して単結晶半導体層１１２を形成することがで
きる。なお、該単結晶半導体層１１２に対して平坦化処理を行ってもよい。これらの方法
は、図１（Ｅ）、（Ｆ）において示した方法を用いればよいため、詳しい説明を省略する
。
以上により、図２に示すＳＯＩ基板を作製することができる。なお、絶縁膜１０６を半導
体基板１１１側に設ける例を示したが、本発明の一態様はこれに限定されず、単結晶半導
体基板１０１側に設けることもできる。その場合は、単結晶半導体基板１０１の表面に形
成されている酸化膜１０３上に形成することができる。
熱酸化処理により得られる酸化膜は平滑性を有しているため、該酸化膜上に絶縁膜１０６
を形成した場合は、絶縁膜１０６の平滑性も向上させることができる。よって、単結晶半
導体基板と半導体基板との接着を良好に行うことができる。また、半導体基板１１１側に
絶縁膜１０６を形成した場合は、半導体基板１１１の表面に凹凸があったとしても、平坦
化する膜として機能させることができる。よって、単結晶半導体基板と半導体基板との接
着を良好に行うことができる。
図３に、半導体基板１１１上に酸化膜１１４と酸化膜１０３を介して単結晶半導体層１１
２を設けた構成を示す。酸化膜１１４は、酸化膜１０３と同様にして、半導体基板１１１
に熱酸化処理を行うことにより形成することができる。熱酸化処理はドライ酸化で行って
も良いが、酸化性雰囲気中にハロゲンを添加した酸化を行うことが好ましい。酸化性雰囲
気中にハロゲンを添加するためのガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、
ＤＣＥ（Ｄｉｃｈｌｏｒｏｅｔｈｙｌｅｎｅ）、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２など
から選ばれた一種又は複数種を用いることができる。形成される酸化膜１１４の膜厚とし
ては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）とする。また、ジク
ロロエチレンとしてトランス−１，２−ジクロロエチレンを用いる場合は、トランス１，
２ジクロロエチレンは熱分解する温度が低いため、熱酸化処理の温度を低温で行いたい場
合に有効となる。なお、トランス−１，２−ジクロロエチレンにかえて、シス−１，２−
ジクロロエチレン、１，１−ジクロロエチレンや、これらの中から二種類以上のガスの混
合ガスを用いてもよい。
このようにして半導体基板１１１の表面に形成された酸化膜１１４は、酸化性雰囲気に含
まれるハロゲンの作用により、酸化膜１１４中に金属などの不純物がゲッタリングされ、
半導体基板１１１中の金属などの不純物の濃度が低下するか又は除去される。さらに熱酸
化処理による酸化膜１０３の形成に従い、単結晶半導体基板１０１の結晶性の改善が行わ
れる。単結晶半導体基板１０１の表面を化学的機械研磨処理したものに対して有効である
。
表面に単結晶半導体層１０２及び酸化膜１０３が設けられ、単結晶半導体層１０２の表面
から所定の深さの領域に脆化領域１０４が形成された単結晶半導体基板１０１（図１（Ａ
）乃至（Ｃ）参照）と、半導体基板１１１とを酸化膜１１４及び酸化膜１０３を介して接
着する。次に、熱処理を行い脆化領域１０４において分割することにより、半導体基板１
１１上に酸化膜１１４及び酸化膜１０３を介して単結晶半導体層１１２を形成することが
できる。なお、該単結晶半導体層１１２に対して平坦化処理を行ってもよい。これらの方
法は、図１（Ｅ）、（Ｆ）において示した方法を用いればよいため、詳しい説明を省略す
る。以上により、図３に示すＳＯＩ基板を作製することができる。
単結晶半導体基板１０１及び半導体基板１１１の表面に熱酸化処理による酸化膜を形成す
ることによって、半導体基板１１１から単結晶半導体層１１２へ不純物が拡散し、単結晶
半導体層１１２が汚染することを防ぐブロッキング層として機能する。また、熱酸化処理
により得られる酸化膜は平滑性を有しているため、単結晶半導体基板と半導体基板との接
着を良好に行うことができる。
図４に、半導体基板１１１上に酸化膜１１４、絶縁膜１０６及び酸化膜１０３を介して単
結晶半導体層１１２を設けた構成を示す。酸化膜１１４及び絶縁膜１０６は、上記に示し
た方法で形成することができる。なお、絶縁膜１０６は、単結晶半導体基板１０１及び半
導体基板１１１のどちらか一方又は両方に設けることができる。
表面に単結晶半導体層１０２及び酸化膜１０３が設けられ、単結晶半導体層１０２の表面
から所定の深さの領域に脆化領域１０４が形成された単結晶半導体基板１０１（図１（Ａ
）乃至（Ｃ）参照）と、半導体基板１１１とを酸化膜１１４、絶縁膜１０６、及び酸化膜
１０３を介して接着する。次に、熱処理を行い脆化領域１０４において分割することによ
り、半導体基板１１１上に酸化膜１１４、絶縁膜１０６、及び酸化膜１０３を介して単結
晶半導体層１１２を形成することができる。なお、該単結晶半導体層１１２に対して平坦
化処理を行ってもよい。これらの方法は、図１（Ｅ）、（Ｆ）において示した方法を用い
ればよいため、詳しい説明を省略する。以上により、図４に示すＳＯＩ基板を作製するこ
とができる。
単結晶半導体基板１０１及び半導体基板１１１の表面に熱酸化処理による酸化膜を形成し
、さらに絶縁膜１０６を形成することによって、半導体基板１１１から単結晶半導体層１
１２へ不純物が拡散し、単結晶半導体層１１２が汚染することを防ぐブロッキング層とし
て機能する。また、熱酸化処理により得られる酸化膜は平滑性を有しているため、該酸化
膜上に絶縁膜１０６を形成することによって、絶縁膜１０６の平滑性も向上させることが
できる。よって、単結晶半導体基板と半導体基板との接着を良好に行うことができる。
本実施の形態では、塩素原子を含有する酸化膜１１４の形成方法として、塩化水素やジク
ロロエチレンを含有させた酸化性雰囲気中で熱酸化処理を行う場合を示したが、これに限
られない。例えば、半導体基板１１１に酸化性雰囲気で熱酸化処理を行い、半導体基板１
１１表面に酸化膜１１４（例えば、ＳｉＯｘ）を形成した後、イオンドーピング装置又は
イオン注入装置を用いて、電界で加速された塩素イオンを添加することにより酸化膜１１
４中に塩素原子を含有させてもよい。他にも、表面を塩化水素（ＨＣｌ）溶液で処理した
後に酸化性雰囲気中で熱酸化処理を行ってもよい。
本実施の形態は、他の実施の形態と自由に組み合わせて行うことができる。
以下において、本発明の特徴の一であるイオンの照射方法について考察する。
本実施の形態では、水素（Ｈ）に由来するイオン（以下「水素イオン種」と呼ぶ）を単結
晶半導体基板に対して照射している。より具体的には、水素ガス又は水素を組成に含むガ
スを原材料として用い、水素プラズマを発生させ、該水素プラズマ中の水素イオン種を単
結晶半導体基板に対して照射している。
（水素プラズマ中のイオン）
上記のような水素プラズマ中には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋といった水素イオン種が存在す
る。ここで、各水素イオン種の反応過程（生成過程、消滅過程）について、以下に反応式
を列挙する。
ｅ＋Ｈ→ｅ＋Ｈ＋＋ｅ ・・・・・（１）
ｅ＋Ｈ２→ｅ＋Ｈ２ ＋＋ｅ ・・・・・（２）
ｅ＋Ｈ２→ｅ＋（Ｈ２）＊→ｅ＋Ｈ＋Ｈ ・・・・・（３）
ｅ＋Ｈ２ ＋→ｅ＋（Ｈ２ ＋）＊→ｅ＋Ｈ＋＋Ｈ ・・・・・（４）
Ｈ２ ＋＋Ｈ２→Ｈ３ ＋＋Ｈ ・・・・・（５）
Ｈ２ ＋＋Ｈ２→Ｈ＋＋Ｈ＋Ｈ２ ・・・・・（６）
ｅ＋Ｈ３ ＋→ｅ＋Ｈ＋＋Ｈ＋Ｈ ・・・・・（７）
ｅ＋Ｈ３ ＋→Ｈ２＋Ｈ ・・・・・（８）
ｅ＋Ｈ３ ＋→Ｈ＋Ｈ＋Ｈ ・・・・・（９）
図５に、上記の反応の一部を模式的に表したエネルギーダイアグラムを示す。なお、図５
に示すエネルギーダイアグラムは模式図に過ぎず、反応に係るエネルギーの関係を厳密に
規定するものではない点に留意されたい。
（Ｈ３ ＋の生成過程）
上記のように、Ｈ３ ＋は、主として反応式（５）により表される反応過程により生成され
る。一方で、反応式（５）と競合する反応として、反応式（６）により表される反応過程
が存在する。Ｈ３ ＋が増加するためには、少なくとも、反応式（５）の反応が、反応式（
６）の反応より多く起こる必要がある（なお、Ｈ３ ＋が減少する反応としては他にも（７
）、（８）、（９）が存在するため、（５）の反応が（６）の反応より多いからといって
、必ずしもＨ３ ＋が増加するとは限らない。）。反対に、反応式（５）の反応が、反応式
（６）の反応より少ない場合には、プラズマ中におけるＨ３ ＋の割合は減少する。
上記反応式における右辺（最右辺）の生成物の増加量は、反応式の左辺（最左辺）で示す
原料の密度や、その反応に係る速度係数などに依存している。ここで、Ｈ２ ＋の運動エネ
ルギーが約１１ｅＶより小さい場合には（５）の反応が主要となり（すなわち、反応式（
５）に係る速度係数が、反応式（６）に係る速度係数と比較して十分に大きくなり）、Ｈ
２ ＋の運動エネルギーが約１１ｅＶより大きい場合には（６）の反応が主要となることが
実験的に確認されている。
荷電粒子は電場から力を受けて運動エネルギーを得る。該運動エネルギーは、電場による
ポテンシャルエネルギーの減少量に対応している。例えば、ある荷電粒子が他の粒子と衝
突するまでの間に得る運動エネルギーは、その間に通過した電位差分のポテンシャルエネ
ルギーに等しい。つまり、電場中において、他の粒子と衝突することなく長い距離を移動
できる状況では、そうではない状況と比較して、荷電粒子の運動エネルギー（の平均）は
大きくなる傾向にある。このような、荷電粒子に係る運動エネルギーの増大傾向は、粒子
の平均自由行程が大きい状況、すなわち、圧力が低い状況で生じ得る。
また、平均自由行程が小さくとも、その間に大きな運動エネルギーを得ることができる状
況であれば、荷電粒子の運動エネルギーは大きくなる。すなわち、平均自由行程が小さく
とも、電位差が大きい状況であれば、荷電粒子の持つ運動エネルギーは大きくなると言え
る。
これをＨ２ ＋に適用してみる。プラズマの生成に係るチャンバー内のように電場の存在を
前提とすれば、該チャンバー内の圧力が低い状況ではＨ２ ＋の運動エネルギーは大きくな
り、該チャンバー内の圧力が高い状況ではＨ２ ＋の運動エネルギーは小さくなる。つまり
、チャンバー内の圧力が低い状況では（６）の反応が主要となるため、Ｈ３ ＋は減少する
傾向となり、チャンバー内の圧力が高い状況では（５）の反応が主要となるため、Ｈ３ ＋
は増加する傾向となる。また、プラズマ生成領域における電場（又は電界）が強い状況、
すなわち、ある二点間の電位差が大きい状況ではＨ２ ＋の運動エネルギーは大きくなり、
反対の状況では、Ｈ２ ＋の運動エネルギーは小さくなる。つまり、電場が強い状況では（
６）の反応が主要となるためＨ３ ＋は減少する傾向となり、電場が弱い状況では（５）の
反応が主要となるため、Ｈ３ ＋は増加する傾向となる。
（イオン源による差異）
ここで、イオン種の割合（特にＨ３ ＋の割合）が異なる例を示す。図６は、１００％水素
ガス（イオン源の圧力：４．７×１０−２Ｐａ）から生成されるイオンの質量分析結果を
示すグラフである。なお、上記質量分析は、イオン源から引き出されたイオンを測定する
ことにより行った。横軸はイオンの質量である。スペクトル中、質量１、２、３のピーク
は、それぞれ、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋に対応する。縦軸は、スペクトルの強度であり、イ
オンの数に対応する。図６では、質量が異なるイオンの数量を、質量３のイオンを１００
とした場合の相対比で表している。図６から、上記イオン源により生成されるイオンの割
合は、Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度となることが分かる。なお、このような割
合のイオンは、プラズマを生成するプラズマソース部（イオン源）と、当該プラズマから
イオンビームを引き出すための引出電極などから構成されるイオンドーピング装置によっ
ても得ることが出来る。
図７は、図６とは異なるイオン源を用いた場合であって、イオン源の圧力がおおよそ３×
１０−３Ｐａの時に、ＰＨ３から生成したイオンの質量分析結果を示すグラフである。上
記質量分析結果は、水素イオン種に着目したものである。また、質量分析は、イオン源か
ら引き出されたイオンを測定することにより行った。図６と同様、横軸はイオンの質量を
示し、質量１、２、３のピークは、それぞれＨ＋、Ｈ２ ＋、Ｈ３ ＋に対応する。縦軸はイ
オンの数量に対応するスペクトルの強度である。図７から、プラズマ中のイオンの割合は
Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝３７：５６：７程度であることが分かる。なお、図７はソースガ
スがＰＨ３の場合のデータであるが、ソースガスとして１００％水素ガスを用いたときも
、水素イオン種の割合は同程度になる。
図７のデータを得たイオン源の場合には、Ｈ＋、Ｈ２ ＋及びＨ３ ＋のうち、Ｈ３ ＋が７％
程度しか生成されていない。他方、図６のデータを得たイオン源の場合には、Ｈ３ ＋の割
合を５０％以上（上記の条件では８０％程度）とすることが可能である。これは、上記考
察において明らかになったチャンバー内の圧力及び電場に起因するものと考えられる。
（Ｈ３ ＋の照射メカニズム）
図６のような複数のイオン種を含むプラズマを生成し、生成されたイオン種を質量分離し
ないで単結晶半導体基板に照射する場合、単結晶半導体基板の表面には、Ｈ＋、Ｈ２ ＋、
Ｈ３ ＋の各イオンが照射される。イオンの照射からイオン導入領域形成にかけてのメカニ
ズムを再現するために、以下の５種類のモデルを考える。
１．照射されるイオン種がＨ＋で、照射後もＨ＋（Ｈ）である場合
２．照射されるイオン種がＨ２ ＋で、照射後もＨ２ ＋（Ｈ２）のままである場合
３．照射されるイオン種がＨ２ ＋で、照射後に２個のＨ（Ｈ＋）に分裂する場合
４．照射されるイオン種がＨ３ ＋で、照射後もＨ３ ＋（Ｈ３）のままである場合
５．照射されるイオン種がＨ３ ＋で、照射後に３個のＨ（Ｈ＋）に分裂する場合。
（シミュレーション結果と実測値との比較）
上記のモデルを基にして、水素イオン種をＳｉ基板に照射する場合のシミュレーションを
行った。シミュレーション用のソフトウェアとしては、ＳＲＩＭ（ｔｈｅ Ｓｔｏｐｐｉ
ｎｇ ａｎｄ Ｒａｎｇｅ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ：モンテカルロ法によ
るイオン導入過程のシミュレーションソフトウェア、ＴＲＩＭ（ｔｈｅ Ｔｒａｎｓｐｏ
ｒｔ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ）の改良版）を用いている。なお、計算の関
係上、モデル２ではＨ２ ＋を質量２倍のＨ＋に置き換えて計算した。また、モデル４では
Ｈ３ ＋を質量３倍のＨ＋に置き換えて計算した。さらに、モデル３ではＨ２ ＋を運動エネ
ルギー１／２のＨ＋に置き換え、モデル５ではＨ３ ＋を運動エネルギー１／３のＨ＋に置
き換えて計算を行った。
なお、ＳＲＩＭは非晶質構造を対象とするソフトウェアではあるが、高エネルギー、高ド
ーズの条件で水素イオン種を照射する場合には、ＳＲＩＭを適用可能である。水素イオン
種とＳｉ原子の衝突により、Ｓｉ基板の結晶構造が非単結晶構造に変化するためである。
図８に、モデル１乃至モデル５を用いて水素イオン種を照射した場合（Ｈ換算で１０万個
照射時）の計算結果を示す。また、図６の水素イオン種を照射したＳｉ基板中の水素濃度
（ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）のデ
ータ）をあわせて示す。モデル１乃至モデル５を用いて行った計算の結果については、縦
軸を水素原子の数で表しており（右軸）、ＳＩＭＳデータについては、縦軸を水素原子の
密度で表している（左軸）。横軸はＳｉ基板表面からの深さである。実測値であるＳＩＭ
Ｓデータと、計算結果とを比較した場合、モデル２及びモデル４は明らかにＳＩＭＳデー
タのピークから外れており、また、ＳＩＭＳデータ中にはモデル３に対応するピークも見
られない。このことから、モデル２乃至モデル４の寄与は、相対的に小さいことが分かる
。イオンの運動エネルギーがｋｅＶ程度であるのに対して、Ｈ−Ｈの結合エネルギーは数
ｅＶ程度に過ぎないことを考えれば、モデル２及びモデル４の寄与が小さいのは、Ｓｉ元
素との衝突により、大部分のＨ２ ＋やＨ３ ＋が、Ｈ＋やＨに分離しているためと思われる
。
以上より、モデル２乃至モデル４については、以下では考慮しない。図９乃至図１１に、
モデル１及びモデル５を用いて水素イオン種を照射した場合（Ｈ換算で１０万個照射時）
の計算結果を示す。また、図６の水素イオン種を照射したＳｉ基板中の水素濃度（ＳＩＭ
Ｓデータ）及び、上記シミュレーション結果をＳＩＭＳデータにフィッティングさせたも
の（以下フィッティング関数と呼ぶ）を合わせて示す。ここで、図９は加速電圧を８０ｋ
Ｖとした場合を示し、図１０は加速電圧を６０ｋＶとした場合を示し、図１１は加速電圧
を４０ｋＶとした場合を示している。なお、モデル１及びモデル５を用いて行った計算の
結果については、縦軸を水素原子の数で表しており（右軸）、ＳＩＭＳデータ及びフィッ
ティング関数については、縦軸を水素原子の密度で表している（左軸）。横軸はＳｉ基板
表面からの深さである。
フィッティング関数はモデル１及びモデル５を考慮して以下の計算式により求めることと
した。なお、計算式中、Ｘ、Ｙはフィッティングに係るパラメータであり、Ｖは体積であ
る。
［フィッティング関数］
＝Ｘ／Ｖ×［モデル１のデータ］＋Ｙ／Ｖ×［モデル５のデータ］
現実に照射されるイオン種の割合（Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度）を考えれば
Ｈ２ ＋の寄与（すなわち、モデル３）についても考慮すべきであるが、以下に示す理由に
より、ここでは除外して考えた。
・モデル３に示される照射過程により導入される水素は、モデル５の照射過程と比較して
僅かであるため、除外して考えても大きな影響はない（ＳＩＭＳデータにおいても、ピー
クが現れていない）。
・モデル５とピーク位置の近いモデル３は、モデル５において生じるチャネリング（結晶
の格子構造に起因する元素の移動）により隠れてしまう可能性が高い。すなわち、モデル
３のフィッティングパラメータを見積もるのは困難である。これは、本シミュレーション
が非晶質Ｓｉを前提としており、結晶性に起因する影響を考慮していないことによるもの
である。
図１２に、上記のフィッティングパラメータをまとめる。いずれの加速電圧においても、
導入されるＨの数の比は、［モデル１］：［モデル５］＝１：４２〜１：４５程度（モデ
ル１におけるＨの数を１とした場合、モデル５におけるＨの数は４２以上４５以下程度）
であり、照射されるイオン種の数の比は、［Ｈ＋（モデル１）］：［Ｈ３ ＋（モデル５）
］＝１：１４〜１：１５程度（モデル１におけるＨ＋の数を１とした場合、モデル５にお
けるＨ３ ＋の数は１４以上１５以下程度）である。モデル３を考慮していないことや非晶
質Ｓｉと仮定して計算していることなどを考えれば、実際の照射に係るイオン種の比（Ｈ
＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度）に近い値が得られていると言える。
（Ｈ３ ＋を用いる効果）
図６に示すようなＨ３ ＋の割合を高めた水素イオン種を基板に照射することで、Ｈ３ ＋に
起因する複数のメリットを享受することができる。例えば、Ｈ３ ＋はＨ＋やＨなどに分離
して基板内に導入されるため、主にＨ＋やＨ２ ＋を照射する場合と比較して、イオンの導
入効率を向上させることができる。これにより、半導体基板の生産性向上を図ることがで
きる。また、同様に、Ｈ３ ＋が分離した後のＨ＋やＨの運動エネルギーは小さくなる傾向
にあるから、薄い半導体層の製造に向いている。
なお、本明細書では、Ｈ３ ＋を効率的に照射するために、図６に示すような水素イオン種
を照射可能なイオンドーピング装置を用いる方法について説明している。イオンドーピン
グ装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用い
てＨ３ ＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上など
の顕著な効果を得ることができる。一方で、Ｈ３ ＋の照射を第一に考えるのであれば、イ
オンドーピング装置を用いることに限定して解釈する必要はない。
（実施の形態２）
本実施の形態では、上記実施の形態と異なるＳＯＩ基板の作製方法に関して図面を参照し
て説明する。具体的には、角（端部）に丸みを帯びている（エッジロールオフ（ＥＲＯ）
を有する）単結晶半導体基板を用いる場合について説明する。また、単結晶半導体基板を
繰り返し利用する（再利用）する場合に関して図面を参照して説明する。なお、本実施の
形態において、上記実施の形態と同様の部分には同じ符号を付し、詳しい説明を省略する
。
まず、表面に酸化膜１０３が設けられ、表面から所定の深さの領域に脆化領域１０４が形
成された単結晶半導体基板１０１（ここでは、単結晶シリコン基板）を準備する（図１３
（Ａ）参照）。図１３（Ａ）については、上述した図１（Ａ）乃至（Ｃ）において示した
方法を用いればよいため、詳しい説明を省略する。
本実施の形態では、図１３（Ａ）に示すように、単結晶半導体基板１０１の角（端部）は
丸みを帯びているため、当該端部の表面に酸化膜１０３が形成される。
次いで、半導体基板１１１を準備し（図１３（Ｂ））、単結晶半導体基板１０１上に形成
された単結晶半導体層１０２と半導体基板１１１の一方の面とが向かい合うように、酸化
膜１０３を介してボンディング（接着）する（図１３（Ｃ））。
次いで、加熱処理を行い脆化領域１０４にて分離することにより、半導体基板１１１上に
酸化膜１０３を介して単結晶半導体層１１２を形成する（図１３（Ｄ））。
以上の工程により、半導体基板１１１上に酸化膜１０３を介して単結晶半導体層１１２を
形成することができる（図１３（Ｅ））。なお、単結晶半導体層１１２の表面に凹凸があ
る場合には、当該ＳＯＩ基板を用いてデバイスを形成する前に表面の平坦化処理を行うこ
とが好ましい。平坦化処理は、上記図１（Ｆ）で示したように平坦性を向上させる処理、
結晶性を回復させる処理のいずれか一又は複数の方法を組み合わせて行うことができる。
平坦化処理を行うことにより、単結晶半導体層１１２中及び表面の結晶欠陥を低減し、単
結晶半導体層の結晶性を回復させることができる。
図１３（Ａ）乃至図１３（Ｅ）については、上述した実施の形態１において示した方法を
用いれば良いため、詳しい説明を省略する。
次いで、分離された単結晶半導体基板１０５を繰り返し利用する工程（半導体基板再生処
理）について説明する。
分離された単結晶半導体基板１０５は、エッジロールオフの影響により、単結晶半導体基
板１０５の端部において半導体基板１１１との貼り合わせが十分に行われない場合がある
。その結果、端部において単結晶半導体基板１０５は脆化領域１０４にて分離されず、酸
化膜１０３等が残存する場合がある（図１３（Ｆ））。
そこで、単結晶半導体基板１０５の端部における残渣部１０７を除去する（図１３（Ｇ）
）。残渣部１０７は、ウェットエッチング処理を行うことにより除去することができる。
具体的には、フッ化水素酸とフッ化アンモニウムと界面活性剤を含む混合溶液（例えば、
ステラケミファ社製、商品名：ＬＡＬ５００）をエッチャントとして用いてウェットエッ
チングを行う。
また、水素イオンが導入された脆化領域１０４は、ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ
Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ、テトラメチルアンモニウムヒドロキシド）に
代表される有機アルカリ性水溶液を用いてウェットエッチングすることにより、除去する
ことができる。このような処理を行うことにより、単結晶半導体基板１０５の端部におけ
る残渣物による段差が緩和される。
次いで、単結晶半導体基板１０５に熱酸化処理を行うことにより、単結晶半導体基板１０
５の表面に酸化膜１０８を形成し（図１３（Ｈ））、その後当該酸化膜１０８を除去する
。
熱酸化処理としては、酸化性雰囲気中にハロゲンを添加した酸化を行うことが好ましい。
酸化性雰囲気中にハロゲンを添加するためのガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ
、Ｃｌ２、ＤＣＥ（Ｄｉｃｈｌｏｒｏｅｔｈｙｌｅｎｅ）、ＣｌＦ３、ＢＣｌ３、Ｆ２、
Ｂｒ２などから選ばれた一種又は複数種を用いることができる。本実施の形態では、酸素
に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、９
００℃〜１１５０℃の温度（代表的には１０００℃）で熱酸化処理を行うと良い。処理時
間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜１０８
の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは、５０ｎｍ〜３００ｎｍ）、例え
ば２００ｎｍの厚さとする。
このような温度範囲で熱酸化処理を行うことにより、単結晶半導体基板１０１中に存在す
る金属などの不純物を除去することができる。すなわち、単結晶半導体基板１０１中にＳ
ＯＩ基板作成時に導入された金属などの不純物が存在していたとしても、ハロゲンの作用
により金属などの不純物が揮発性の塩化物となって気相中へ離脱され、単結晶半導体基板
１０１から除去される。熱酸化処理は、図１（Ｂ）において示した方法を適用することが
できるため、詳しい説明を省略する。
酸化膜１０８を除去した後に、単結晶半導体基板に対して平坦化処理を行う（図１３（Ｉ
））。平坦化処理としては、単結晶半導体基板１０５に対して平坦性を向上させる処理、
結晶性を回復させる処理のいずれか一又は複数を組み合わせて行うことが好ましい。平坦
性を向上させる処理を行うことにより、単結晶半導体層１１２表面の結晶欠陥を低減する
ことができる。また、結晶性を回復させる処理を行うことにより、単結晶半導体層１１２
中の結晶欠陥を消滅させ、単結晶半導体層１１２の歪みの緩和をすることができる。
平坦性を向上させるための処理としては、ＣＭＰ、エッチング処理のいずれか一または複
数の方法を組み合わせて行うことができる。エッチング処理には、ドライエッチング処理
、またはウェットエッチング処理を用いることができる。ドライエッチング処理では、エ
ッチングガスとして、塩化硼素、塩化珪素または四塩化炭素などの塩化物ガス、塩素ガス
、弗化硫黄、弗化窒素などの弗化物ガス、酸素ガスなどを用いることができる。ウェット
エッチング処理では、エッチング液として、例えば、水酸化テトラメチルアンモニウム（
ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、略称；ＴＭＡＨ）溶液
等を用いることができる。また、結晶性を回復させる処理としては、５００℃〜７００℃
の加熱処理を行う。５００℃〜７００℃の加熱処理は、ＲＴＡ装置、抵抗加熱炉、マイク
ロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ装置、ＬＲＴＡ装置を用
いることができる。
以上の工程により、結晶欠陥が低減され、結晶性の高い単結晶半導体基板１０５を得るこ
とができる。再生処理が行われた単結晶半導体基板１０５を用いてＳＯＩ基板を作製する
場合には、図１（Ａ）の工程から作製することができる。
このような再生処理を行うことにより、単結晶半導体基板１０５を用いてＳＯＩ基板を作
製した場合であっても、結晶欠陥が低減されたＳＯＩ基板を作製することができる。また
、単結晶半導体基板の再生処理工程により単結晶半導体基板を繰り返し利用することによ
って、低コスト化を図ることができる。
本実施の形態は、他の実施の形態と自由に組み合わせて行うことができる。
（実施の形態３）
本実施の形態では、実施の形態１又は実施の形態２で作製したＳＯＩ基板を用いた半導体
装置の作製方法について説明する。ここでは、半導体装置としてＣＭＯＳ構造を作製する
一例を、図１４を用いて説明する。なお、本実施の形態において、上記実施の形態と同様
の部分には同じ符号を付し、詳しい説明を省略する。
実施の形態１によれば、ＳＯＩ基板の単結晶半導体層１１２の厚さを１００ｎｍ又はそれ
以下とすることができる。単結晶半導体層１１２の厚さを１００ｎｍ又はそれ以下とする
と、トランジスタのチャネル形成領域の空乏層の最大深さより薄くなり、顕著なトランジ
スタの電気特性をもたらす。トランジスタのチャネル領域が十分に空乏層化されることに
より良好なＳ値、しきい値電圧などを得ることができる。さらに、例えば、ｎチャネル型
トランジスタとｐチャネル型トランジスタを相補的に組み合わせることによってＣＭＯＳ
構造を作製した場合、速いスイッチング速度を得ることができる。
まず、実施の形態１に従ってＳＯＩ基板を得た後、単結晶半導体層１１２上に素子分離絶
縁層を形成するためのマスクとなる保護層２０６を形成する。この段階の工程断面図が図
１４（Ａ）に相当する。保護層２０６は酸化シリコン膜や窒化シリコン膜などを用いる。
なお、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物
を単結晶半導体層１１２に添加しておくことが好ましい。例えば、ｐ型不純物として硼素
を５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されていてもよい。
次いで、保護層２０６をマスクとしてエッチングを行い、露呈している単結晶半導体層１
１２及びその下方の酸化膜１０３の一部を除去する。次いで、ＴＥＯＳを用いて酸化シリ
コン膜を化学気相成長法で堆積する。この酸化シリコン膜は、単結晶半導体層１１２が埋
め込まれるように厚く堆積する。次いで、単結晶半導体層１１２に重なる酸化シリコン膜
を研磨により除去した後、保護層２０６を除去して、素子分離絶縁層２０７を残存させる
。この段階の工程断面図が図１４（Ｂ）に相当する。
次いで、第１の絶縁膜を形成し、第１の絶縁膜上に導電材料を含むポリシリコン膜を有す
るゲート電極２０９を形成し、ゲート電極をマスクとして第１の絶縁膜をエッチングして
ゲート絶縁層２０８を形成する。ゲート絶縁層２０８は、ＰＥＣＶＤ法又はスパッタリン
グ法等を用いて得られる酸化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アル
ミニウム又は酸化タンタルを含む膜の単層、又はこれらの積層である。ゲート絶縁層２０
８は、ＰＥＣＶＤ法を行うことにより単結晶半導体層１１２の表面を覆って薄い膜厚、例
えば２０ｎｍの膜厚で形成することができる。また、高密度プラズマ処理により単結晶半
導体層１１２の表面を酸化又は窒化することで形成してもよい。高密度プラズマ処理は、
例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素
などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波により行うことで
、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマ
で生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジ
カルを含む場合もある）によって、単結晶半導体層１１２の表面を酸化又は窒化すること
により、１〜５０ｎｍ、望ましくは５〜３０ｎｍの絶縁膜が単結晶半導体層１１２に接す
るように形成される。実施の形態１に示すように、平坦化処理を行うことにより、単結晶
半導体層の表面が十分に平坦化されるため、厚さ２０ｎｍの絶縁膜をゲート絶縁層２０８
として用いても、十分なゲート耐圧を得ることができる。この段階の工程断面図が図１４
（Ｃ）に相当する。
次いで、ゲート電極２０９を覆う第２の絶縁膜２１０を形成し、ｎＦＥＴ（Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）となる領域にＡｓなどをドーピングして
浅い接合深さの第１不純物領域２１１を形成し、ｐＦＥＴとなる領域にＢなどをドーピン
グして浅い接合深さの第２の不純物領域２１２を形成する。さらに、サイドウォール絶縁
層２１３、２１４を形成する。ｐＦＥＴとなる領域のサイドウォール絶縁層２１４は、ｎ
ＦＦＴとなる領域のサイドウォール絶縁層２１３よりも幅を広くする。この段階の工程断
面図が図１４（Ｃ）に相当する。
次いで、第２の絶縁膜２１０を部分的にエッチングしてゲート電極２０９の上面と、第１
不純物領域２１１及び第２不純物領域２１２とを露出させる。次いで、ｎＦＥＴとなる領
域にＡｓなどをドーピングして深い接合深さの第３不純物領域２１５を形成し、ｐＦＥＴ
なる領域にＢなどをドーピングして深い接合深さの第４不純物領域２１６を形成する。次
いで、活性化のための熱処理（８００℃〜１１００℃）を行う。次いで、シリサイドを形
成するための金属膜としてコバルト膜を成膜する。次いで、ＲＴＡなどの熱処理（５００
℃、１分）を行い、コバルト膜に接する部分のシリコンをシリサイド化させる。その後、
コバルト膜を選択的に除去することにより、シリサイド２１７、２１８、２１９を形成す
る。次いで、シリサイド化の熱処理よりも高い温度で熱処理を行い、シリサイド部分の低
抵抗化を図る。この段階の工程断面図が図１４（Ｄ）に相当する。
次いで、層間絶縁膜２２０を形成し、深い接合深さの第３不純物領域２１５や深い接合深
さの第４不純物領域２１６に達するコンタクトプラグ２２１を形成する。こうして半導体
基板１１１に接合された単結晶半導体層１１２を用いてｎＦＥＴ２２２とｐＦＥＴ２２３
とが作製できる。この段階の工程断面図が図１４（Ｅ）に相当する。
これらのｎＦＥＴ２２２とｐＦＥＴ２２３を相補的に組み合わせることによってＣＭＯＳ
構造を構成することができる。
このようにして、本発明の一態様に係るＳＯＩ基板を用いてトランジスタを作製すること
ができる。本発明の一態様に係るＳＯＩ基板の単結晶半導体層は、結晶欠陥がほとんどな
く、その表面が平坦化され、さらにその厚さを５０ｎｍ以下と薄膜化されている。このこ
とにより、ＳＯＩ基板に低い駆動電圧、高い電界効果移動度、小さいサブスレッショルド
値など、すぐれた特性を備えたトランジスタを作製することができる。さらに、同一基板
上に特性のばらつきの少ない、高性能な複数のトランジスタを基板上に形成することが可
能である。すなわち、本発明の一態様に係るＳＯＩ基板を用いることによって、しきい値
電圧や移動度などトランジスタ特性として重要な特性値の不均一性が抑制され、また高性
能化が可能になる。なお、本実施の形態においては、半導体基板１１１上に、酸化膜１０
３、及び単結晶半導体層１１２が順に設けられた構造のＳＯＩ基板を用いて説明している
が、本発明はこれに限定して解釈されるものではない。
（実施の形態４）
本実施の形態では、実施の形態３と異なる高性能及び高信頼性な半導体素子を有する半導
体装置を、歩留まりよく作製することを目的とした半導体装置の作製方法の一例について
説明する。なお、本実施の形態に示す半導体装置の作製方法では、半導体層と配線との接
続に係る開口が自己整合的に形成されることを特徴としている。なお、本実施の形態にお
いて、上記実施の形態と同様の部分には同じ符号を付し、詳しい説明を省略する。
はじめに、実施の形態１などに示した方法を用いて作製したＳＯＩ基板を用意する（図示
せず）。本実施の形態においては、半導体基板１１１上に、酸化膜１１４、酸化膜１０３
及び単結晶半導体層１１２が順に設けられた構造のＳＯＩ基板を用いて説明する。そして
、該半導体基板における半導体層を島状にパターニングして島状半導体層６０６を形成し
た後、ゲート絶縁層として機能する絶縁層６０８、及びゲート電極（又は配線）として機
能する導電層を順に形成する。本実施の形態では、ゲート電極として機能する導電層を二
層構造で形成するが、本発明はこれに限定されるものではない。ここで、絶縁層６０８は
、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素などの材料を用いて、ＣＶＤ法やス
パッタリング法などにより形成することができる。絶縁層６０８の厚さは５ｎｍ以上１０
０ｎｍ以下程度とすれば良い。また、導電層は、タンタル（Ｔａ）、タングステン（Ｗ）
、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（
Ｃｒ）、ニオブ（Ｎｂ）等の材料を用いて、ＣＶＤ法やスパッタリング法などにより形成
することができる。導電層の厚さは、１００ｎｍ以上５００ｎｍ以下程度となるようにす
れば良い。なお、本実施の形態では、絶縁層６０８を酸化珪素（厚さ２０ｎｍ）にて形成
し、導電層（下層）を窒化タンタル（厚さ５０ｎｍ）にて形成し、導電層（上層）をタン
グステン（厚さ２００ｎｍ）にて形成する場合について説明する。
なお、上記の半導体層には、トランジスタの閾値電圧を制御するために、硼素、アルミニ
ウム、ガリウムなどのｐ型を付与する不純物や、リン、砒素などのｎ型を付与する不純物
を添加しても良い。例えば、ｐ型を付与する不純物として硼素を添加する場合、５×１０
１６ｃｍ−３以上１×１０１７ｃｍ−３以下の濃度で添加すれば良い。また、半導体層に
対して水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０
℃、２時間程度行う。
次に、上記のゲート電極として機能する導電層をパターニングする。なお、本実施の形態
における薄膜トランジスタの製造方法では、上記の導電層に対して少なくとも二度のパタ
ーニングを行うが、ここでは、そのうちの一度目のパターニングを行う。これにより、最
終的に形成されるゲート電極より一回り大きい導電層６１０、及び導電層６１２が形成さ
れる。ここで、「一回り大きい」とは、二度目のパターニング工程において用いられるゲ
ート電極形成用のレジストマスクを、導電層６１０、及び導電層６１２の位置に合わせて
形成できる程度の大きさをいうものとする。なお、上記二度のパターニングは、導電層の
島状半導体層６０６と重なる領域に対して行えば良いものであり、導電層全面に対して二
度のパターニングを行う必要はない。
その後、上記の絶縁層６０８、導電層６１０、及び導電層６１２を覆うように、絶縁層６
１４を形成する（図１５（Ａ）、図１７（Ａ）参照）。ここで、絶縁層６１４は、酸化珪
素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムなどの
材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。絶縁層６
１４の厚さは０．５μｍ以上２μｍ以下程度とすることが好ましい。本実施の形態では、
一例として、絶縁層６１４を酸化珪素（厚さ１μｍ）にて形成する場合について説明する
。なお、本実施の形態においては、半導体基板１１１上に、酸化膜１１４、酸化膜１０３
、及び半導体層が順に設けられた構造のＳＯＩ基板を用いて説明しているが、本発明はこ
れに限定して解釈されるものではない。
なお、図１５（Ａ）は、平面図である図１７（Ａ）のＰ−Ｑにおける断面に対応する図で
ある。同様に、図１５（Ｂ）と図１７（Ｂ）が対応し、図１５（Ｄ）と図１７（Ｃ）が対
応し、図１６（Ｃ）と図１７（Ｄ）が対応する。図１７に示す平面図では、簡単のため、
対応する断面図における一部の構成要素を省略している。
次に、上記の絶縁層６１４上に、パターニング工程において用いるゲート電極形成用のレ
ジストマスク６１６を形成する。該パターニング工程は、上記導電層に対する二度のパタ
ーニングのうち、二度目のパターニング工程に当たるものである。レジストマスク６１６
は、感光性物質であるレジスト材料を塗布した後、パターンを露光することで形成できる
。レジストマスク６１６の形成後には、該レジストマスク６１６を用いて、導電層６１０
、導電層６１２、及び絶縁層６１４をパターニングする。具体的には絶縁層６１４を選択
的にエッチングして絶縁層６２２を形成した後、導電層６１０、及び導電層６１２を選択
的にエッチングしてゲート電極として機能する導電層６１８、導電層６２０を形成する（
図１５（Ｂ）、図１７（Ｂ）参照）。ここで、絶縁層６１４を選択的にエッチングする際
には、ゲート絶縁層として機能する絶縁層６０８の一部も同時にエッチングされる。
次に、レジストマスク６１６を除去した後、島状半導体層６０６、絶縁層６０８、導電層
６１８、導電層６２０、絶縁層６２２などを覆うように、絶縁層６２４を形成する。絶縁
層６２４は後のサイドウォール形成時のバリア層として機能する。絶縁層６２４は、酸化
珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸
化タンタルなどの材料を用いて形成することができるが、バリア層として機能させるため
には、後のサイドウォールに用いられる材料とエッチング時の選択比が取れる材料を用い
て形成することが好ましいと言える。絶縁層６２４の厚さは１０ｎｍ以上２００ｎｍ以下
程度とすれば良い。本実施の形態では、絶縁層６２４を、窒化珪素（厚さ５０ｎｍ）を用
いて形成することとする。
絶縁層６２４の形成後には、導電層６１８、導電層６２０、絶縁層６２２等をマスクとし
て、一導電型を付与する不純物元素を島状半導体層６０６に添加する。本実施の形態では
、島状半導体層６０６にｎ型を付与する不純物元素（例えばリンや砒素）を添加する。該
不純物の添加により、島状半導体層６０６に不純物領域６２６が形成される（図１５（Ｃ
）参照）。なお、本実施の形態においては、絶縁層６２４を形成した後に、ｎ型を付与す
る不純物元素を添加する構成としたが、本発明はこれに限られない。例えば、レジストマ
スクを除去した後、又は除去する前に上記の不純物元素を添加し、その後、絶縁層６２４
を形成する構成としてもよい。また、添加する不純物元素を、ｐ型を付与する不純物元素
とすることもできる。
次に、サイドウォール６２８を形成する（図１５（Ｄ）、図１７（Ｃ）参照）。サイドウ
ォール６２８は、絶縁層６２４を覆うように絶縁層を形成し、該絶縁層に対して垂直方向
を主体とした異方性エッチングを適用することで形成することができる。上記異方性エッ
チングにより、絶縁層が選択的にエッチングされることになるためである。絶縁層は、酸
化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、
酸化タンタルなどの材料を用いて、ＣＶＤ法やスパッタリング法などにより形成すること
ができる。また、有機材料を含む膜を、スピンコートなどにより形成しても良い。本実施
の形態においては、絶縁層の材料として酸化珪素を用いることとする。すなわち、サイド
ウォール６２８は酸化珪素により形成される。また、上記エッチングガスとしては、例え
ば、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６２８
を形成する工程はこれらに限定されない。
次に、絶縁層６２２、サイドウォール６２８などをマスクとして、島状半導体層６０６に
一導電型を付与する不純物元素を添加する。なお、島状半導体層６０６には、先の工程で
添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。つまり、本実
施の形態においては、ｎ型を付与する不純物元素を添加することになる。
上記不純物元素の添加により、島状半導体層６０６に、チャネル形成領域６３０と、低濃
度不純物領域６３２と、高濃度不純物領域６３４が形成される。低濃度不純物領域６３２
はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能し、高濃度不純物
領域６３４はソース又はドレインとして機能する。
次に、絶縁層６２４をエッチングして、高濃度不純物領域に達する開口（コンタクトホー
ル）を形成する（図１６（Ａ）参照）。本実施の形態においては、酸化珪素を用いて絶縁
層６２２、及びサイドウォール６２８を形成し、窒化珪素を用いて絶縁層６２４を形成し
ているため、絶縁層６２４を選択的にエッチングして開口を形成することができる。
上記高濃度不純物領域に達する開口を形成した後、絶縁層６１４を選択的にエッチングす
ることにより、開口６３６を形成する（図１６（Ｂ）参照）。開口６３６は、高濃度不純
物領域に達する開口と比較して大きく形成されることになる。これは、開口６３６は、プ
ロセスルールやデザインルールに従ってその最小線幅が決まるのに対して、高濃度不純物
領域に達する開口は、自己整合的に形成されることでより微細化されるためである。
その後、上記高濃度不純物領域に達する開口及び開口６３６を介して、島状半導体層６０
６の高濃度不純物領域６３４及び導電層６２０に接する導電層を形成する。該導電層は、
ＣＶＤ法やスパッタリング法等により形成することができる。材料としては、アルミニウ
ム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍ
ｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガ
ン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。ま
た、上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良
い。また、上記導電層は、単層構造としても良いし、積層構造としても良い。本実施の形
態においては、チタンとアルミニウムとチタンとの三層構造とする場合を示す。
上記導電層を選択的にエッチングすることにより、ソース電極又はドレイン電極（ソース
配線又はドレイン配線）として機能する導電層６３８、導電層６４０及び導電層６４２、
導電層６２０と接続されて配線として機能する導電層６４４、導電層６４６及び導電層６
４８を形成する（図１６（Ｃ）、図１７（Ｄ）参照）。以上の工程により、島状半導体層
６０６と、ソース電極又はドレイン電極として機能する導電層との接続を自己整合的に形
成した薄膜トランジスタが完成する。
このようにして、本発明の一態様に係るＳＯＩ基板を用いてトランジスタを作製すること
ができる。本発明の一態様に係るＳＯＩ基板の単結晶半導体層は、結晶欠陥がほとんどな
く、ゲート電極層との界面準位密度が低減された単結晶半導体層であり、その表面が平坦
化され、さらにその厚さを５０ｎｍ以下と薄膜化されている。このことより、ＳＯＩ基板
に、低い駆動電圧、高い電界効果移動度、小さいサブスレッショルド値など、優れた特性
を備えたトランジスタを作製することができる。さらに、同一基板上に特性のばらつきの
少ない、高性能な複数のトランジスタを基板上に形成することが可能である。すなわち、
本発明の一態様に係るＳＯＩ基板を用いることによって、しきい値電圧や移動度などトラ
ンジスタ特性として重要な特性値の不均一性が抑制され、また高性能化が可能になる。な
お、本実施の形態においては、半導体基板１１１上に、酸化膜１１４、酸化膜１０３、及
び単結晶半導体層１１２が順に設けられた構造のＳＯＩ基板を用いて説明しているが、本
発明はこれに限定して解釈されるものではない。
また、本実施の形態において示した方法により、ソース電極又はドレイン電極の接続関係
を自己整合的に形成することができるため、トランジスタの構造を微細化することができ
る。つまり、半導体素子の集積度を向上することができるようになる。また、チャネル長
や低濃度不純物領域の長さを自己整合的に規定することができるため、微細化において問
題となるチャネルの抵抗のばらつきを抑制することができる。すなわち、特性の優れたト
ランジスタを提供することができる。
従って、本発明の一態様に係るＳＯＩ基板を用いてトランジスタなど各種の半導体素子を
形成することで、高付加価値の半導体装置を作製することができる。
（実施の形態５）
実施の形態３及び実施の形態４を参照してトランジスタの作製方法を説明したが、トラン
ジスタの他、容量、抵抗などトランジスタと共に各種の半導体素子を形成することで、高
付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の
具体的な態様を説明する。なお、本実施の形態において、上記実施の形態と同様の部分に
は同じ符号を付し、詳しい説明を省略する。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図１８はマイク
ロプロセッサ５００の構成例を示すブロック図である。
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）
、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５０
４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉ
ｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部
５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂ
ｕｓ Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有
している。
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命
令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部
５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部
５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デ
コードされた命令に基づき様々な制御を行う。
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また
、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入
出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は
、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制
御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に
応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回
路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレ
ジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング
制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成す
る内部クロック生成部を備えている。図１８に示すように、内部クロック信号ＣＬＫ２は
他の回路に入力される。
このようなマイクロプロセッサ５００は、結晶欠陥が低減され、結晶方位が一定の単結晶
半導体層１１２によって集積回路が形成されているので、処理速度の高速化のみならず、
低消費電力化を図ることができる。
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を
説明する。図１９は、このような半導体装置の構成例を示すブロック図である。図１９に
示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュー
タ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
図１９に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１
３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流
回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９
と、変調回路５２０を有している。デジタル回路部５１３は、ＲＦインターフェース５２
１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４
、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７
を有している。
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共
振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５
２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサ
ーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１
１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み
込むこともできる。
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。
例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振
回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周
波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、
変調回路５２０は、送信するデータを変調する回路である。
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信
信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）
方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の
共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電
流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成して
いる。電源電圧の監視は電源管理回路５３０が行っている。
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後
、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンド
は制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記
憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、
中央処理ユニット５２５への演算命令などが含まれている。
中央処理ユニット５２５は、インターフェース５２４を介して読み出し専用メモリ５２７
、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。インターフェー
ス５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２
７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信
号を生成する機能を有している。
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティ
ングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採
用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的
に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式で
は、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処
理ユニット５２５が処理する方式を適用できる。
このようなＲＦＣＰＵは、結晶欠陥が低減され、結晶方位が一定の単結晶半導体層１１２
によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図
ることができる。それにより、電力を供給する容量部５２９を小型化しても長時間の動作
が保証される。
（実施の形態６）
本実施の形態では、本発明の一態様に係るＳＯＩ基板を用いたエレクトロルミネセンス表
示装置（以下、ＥＬ表示装置という）について図２０を参照して説明する。図２０（Ａ）
はＥＬ表示装置の画素の平面図であり、図２０（Ｂ）は、Ｊ−Ｋ切断線による図２０（Ａ
）の断面図である。図２０では、上面射出型（トップエミッション型）の構成とした場合
を示し、図中に示す矢印の方向に光を放出する構成としている。
図２０（Ａ）に示すように、画素は、選択用トランジスタ４０１、表示制御用トランジス
タ４０２、走査線４０５、信号線４０６、及び電流供給線４０７、画素電極４０８を含む
。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ
構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８であ
る。
選択用トランジスタ４０１が有する単結晶半導体層４０３、表示制御用トランジスタ４０
２が有する単結晶半導体層４０４は、本発明の一態様に係る半導体基板１１１の有する単
結晶半導体層１１２から形成された層であり、金属などの不純物が除去され、結晶欠陥の
低減がなされたものである。
また、単結晶半導体層４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース
領域およびドレイン領域が形成されている。単結晶半導体層４０４は、表示制御用トラン
ジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極ま
たはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１０として形成されてい
る。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１０と電気的に接続さ
れ、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極
４１３として形成され、他方は、電流供給線４０７に含まれている。
表示制御用トランジスタ４０２はｐチャネル型のＦＥＴである。図２０（Ｂ）に示すよう
に、単結晶半導体層４０４には、チャネル形成領域４５１、およびｐ型の不純物領域４５
２が形成されている。なお、ＳＯＩ基板は、実施の形態１及び実施の形態２で作製したＳ
ＯＩ基板が用いられている。
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成さ
れている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１３などが
形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている
画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲
まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電
極４３０が形成されている。補強板として対向基板４２４が設けられており、対向基板４
２４は樹脂層４２５により半導体基板１１１に固定されている。
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧で
その輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタ
の特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを
補正する補正回路が必要になる。しかし、本発明の一態様に係るＳＯＩ基板の作製方法に
より作製されたＳＯＩ基板は結晶欠陥がほとんどないため、同一基板上に特性のばらつき
の少ない、高性能な複数のトランジスタを基板上に形成することが可能である。従って、
本発明の一態様に係るＳＯＩ基板を用いてＥＬ表示装置を作製することで、選択用トラン
ジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきが低減さ
れるため、電流駆動方式を採用することができる。
（実施の形態７）
本発明の一態様に係るＳＯＩ基板を用いてトランジスタ等の半導体装置を作製し、この半
導体装置を用いてさまざまな電子機器を完成することができる。本発明の一態様に係るＳ
ＯＩ基板に設けられた単結晶半導体層は不純物濃度が低減されているため、活性層として
用いることで、リーク電流が低減し、電気的特性が向上した半導体素子を製造することが
できる。また、当該単結晶半導体層は結晶欠陥が低減されているため、ゲート絶縁層との
界面において、局在準位密度を低減させることが可能となる。さらに、単結晶半導体層が
高い平坦性を有するため、単結晶半導体層上に、薄く、且つ高い絶縁耐圧を有するゲート
絶縁層を形成することができ、作製される半導体素子の移動度の向上、Ｓ値の向上または
短チャネル効果抑制を実現することができる。すなわち、本発明の一態様に係るＳＯＩ基
板を用いることで、電流駆動能力が高く、かつ信頼性の高い半導体素子を作製することが
可能になる。その結果、最終製品としての電子機器をスループット良く、良好な品質で作
製することができる。この半導体素子を用いて、さまざまな半導体装置を作製することが
できる。本実施の形態では、図面を用いて具体的な例を説明する。なお、本実施の形態に
おいて、上記実施の形態と同様の部分には同じ符号を付し、詳しい説明を省略する。
図２１（Ａ）は表示装置であり、筐体９０１、支持台９０２、表示部９０３、スピーカ部
９０４、ビデオ入力端子９０５などを含む。この表示装置は、他の実施の形態で示した作
製方法により形成したトランジスタを駆動ＩＣや表示部９０３などに用いることにより作
製される。なお、表示装置には液晶表示装置、発光表示装置などがあり、用途別にはコン
ピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。具
体的には、ディスプレイ、ヘッドマウントディスプレイ、反射型プロジェクターなどを挙
げることができる。
図２１（Ｂ）はコンピュータであり、筐体９１１、表示部９１２、キーボード９１３、外
部接続ポート９１４、ポインティングデバイス９１５などを含む。本発明の一態様を用い
て作製されたトランジスタは、表示部９１２の画素部だけではなく、表示用の駆動ＩＣ、
本体内部のＣＰＵ、メモリなどの半導体装置にも適用が可能である。
また、図２１（Ｃ）は携帯電話であり、携帯用の情報処理端末の１つの代表例である。こ
の携帯電話は筐体９２１、表示部９２２、操作キー９２３などを含む。本発明の一態様を
用いて作製されたトランジスタは表示部９２２の画素部やセンサ部９２４だけではなく、
表示用の駆動ＩＣ、メモリ、音声処理回路などに用いることができる。センサ部９２４は
光センサ素子を有しており、センサ部９２４で得られる照度に合わせて表示部９２２の輝
度コントロールを行うことや、センサ部９２４で得られる照度に合わせて操作キー９２３
の照明を抑えることによって、携帯電話の消費電力を抑えることができる。
上記の携帯電話を初めとして、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓ
ｔａｎｔｓ、情報携帯端末）、デジタルカメラ、小型ゲーム機、携帯型の音響再生装置な
どの電子機器に、本発明の一態様を用いて形成した半導体装置を用いることもできる。例
えば、ＣＰＵ、メモリ、センサなどの機能回路を形成することや、これらの電子機器の画
素部や、表示用の駆動ＩＣにも適用することが可能である。
また、図２１（Ｄ）、（Ｅ）はデジタルカメラである。なお、図２１（Ｅ）は、図２１（
Ｄ）の裏側を示す図である。このデジタルカメラは、筐体９３１、表示部９３２、レンズ
９３３、操作キー９３４、シャッターボタン９３５などを有する。本発明の一態様を用い
て作製されたトランジスタは、表示部９３２の画素部、表示部９３２を駆動する駆動ＩＣ
、メモリなどに用いることができる。
図２１（Ｆ）はデジタルビデオカメラである。このデジタルビデオカメラは、本体９４１
、表示部９４２、筐体９４３、外部接続ポート９４４、リモコン受信部９４５、受像部９
４６、バッテリー９４７、音声入力部９４８、操作キー９４９、接眼部９５０などを有す
る。本発明の一態様を用いて作製されたトランジスタは、表示部９４２の画素部、表示部
９４２を制御する駆動ＩＣ、メモリ、デジタル入力処理装置などに用いることができる。
この他にも、ナビゲーションシステム、音響再生装置、記録媒体を備えた画像再生装置な
どに用いることが可能である。これらの表示部の画素部や、表示部を制御する駆動ＩＣ、
メモリ、デジタル入力処理装置、センサ部などの用途に、本発明の一態様を用いて作製さ
れたトランジスタを用いることができる。
また、図２２は、本発明の一態様を適用した携帯電話の別の一例であり、図２２（Ａ）が
正面図、図２２（Ｂ）が背面図、図２２（Ｃ）が２つの筐体をスライドさせたときの正面
図である。携帯電話７００は、携帯電話と携帯情報端末の双方の機能を備えており、コン
ピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンであ
る。
携帯電話７００は、筐体７０１及び筐体７０２で構成されている。筐体７０１においては
、表示部７０３、スピーカ７０４、マイクロフォン７０５、操作キー７０６、ポインティ
ングデバイス７０７、カメラ用レンズ７０８、外部接続端子７０９及びイヤホン端子７１
０等を備え、筐体７０２においては、キーボード７１１、外部メモリスロット７１２、裏
面カメラ７１３、ライト７１４等により構成されている。また、アンテナは筐体７０１に
内蔵されている。本発明の一態様を用いて作製された半導体素子は、表示部７０３の画素
部、表示部７０３を駆動する駆動ＩＣ、メモリ、音声処理回路などに用いることができる
。また、表示部７０３に、図２０で説明したＥＬ表示装置を適用することで、表示むらが
少なく画質の優れた表示部とすることができる。
また、携帯電話７００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等
を内蔵していてもよい。
重なり合った筐体７０１と筐体７０２（図２２（Ａ）に示す。）は、スライドさせること
が可能であり、スライドさせることで図２２（Ｃ）のように展開する。表示部７０３とカ
メラ用レンズ７０８を同一の面に備えているため、テレビ電話としての使用が可能である
。また、表示部７０３をファインダーとして用いることで、裏面カメラ７１３及びライト
７１４で静止画及び動画の撮影が可能である。
スピーカ７０４及びマイクロフォン７０５を用いることで、携帯電話７００は、音声記録
装置（録音装置）又は音声再生装置として使用することができる。また、操作キー７０６
により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面
のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能で
ある。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボー
ド７１１を用いると便利である。更に、重なり合った筐体７０１と筐体７０２（図２２（
Ａ））をスライドさせることで、図２２（Ｃ）のように展開させることができる。携帯情
報端末として使用する場合には、キーボード７１１及びポインティングデバイス７０７を
用いて、円滑な操作が可能である。外部接続端子７０９はＡＣアダプタ及びＵＳＢケーブ
ル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通
信が可能である。また、外部メモリスロット７１２に記録媒体を挿入し、より大量のデー
タ保存及び移動が可能になる。
筐体７０２の裏面（図２２（Ｂ））には、裏面カメラ７１３及びライト７１４を備え、表
示部７０３をファインダーとして静止画及び動画の撮影が可能である。
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機
能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
以上のように、本発明の一態様により作製された半導体装置の適用範囲は極めて広く、本
発明の一態様に係るＳＯＩ基板を材料として、あらゆる分野の電子機器に用いることがで
きる。
１０１ 単結晶半導体基板
１０２ 単結晶半導体層
１０３ 酸化膜
１０４ 脆化領域
１０５ 単結晶半導体基板
１０６ 絶縁膜
１０７ 残渣部
１０８ 酸化膜
１１１ 半導体基板
１１２ 単結晶半導体層
１１３ ＳＯＩ基板
１１４ 酸化膜
２０６ 保護層
２０７ 素子分離絶縁層
２０８ ゲート絶縁層
２０９ ゲート電極
２１０ 絶縁膜
２１１ 不純物領域
２１２ 不純物領域
２１３ サイドウォール絶縁層
２１４ サイドウォール絶縁層
２１５ 不純物領域
２１６ 不純物領域
２１７ シリサイド
２２０ 層間絶縁膜
２２１ コンタクトプラグ
２２２ ｎＦＥＴ
２２３ ｐＦＥＴ
４０１ 選択用トランジスタ
４０２ 表示制御用トランジスタ
４０３ 単結晶半導体層
４０４ 単結晶半導体層
４０５ 走査線
４０６ 信号線
４０７ 電流供給線
４０８ 画素電極
４１０ 電極
４１１ 電極
４１２ ゲート電極
４１３ 電極
４２７ 層間絶縁膜
４２８ 隔壁層
４２９ ＥＬ層
４３０ 対向電極
４３１ 対向基板
４３２ 樹脂層
４５１ チャネル形成領域
４５２ 高濃度不純物領域
５００ マイクロプロセッサ
５０１ 演算回路
５０２ 演算回路制御部
５０３ 命令解析部
５０４ 制御部
５０５ タイミング制御部
５０６ レジスタ
５０７ レジスタ制御部
５０８ バスインターフェース
５０９ 専用メモリ
５１０ メモリインターフェース
５１１ ＲＦＣＰＵ
５１２ アナログ回路部
５１３ デジタル回路部
５１４ 共振回路
５１５ 整流回路
５１６ 定電圧回路
５１７ リセット回路
５１８ 発振回路
５１９ 復調回路
５２０ 変調回路
５２１ ＲＦインターフェース
５２２ 制御レジスタ
５２３ クロックコントローラ
５２４ インターフェース
５２５ 中央処理ユニット
５２６ ランダムアクセスメモリ
５２７ 専用メモリ
５２８ アンテナ
５２９ 容量部
５３０ 電源管理回路
６０６ 島状半導体層
６０８ 絶縁層
６１０ 導電層
６１２ 導電層
６１４ 絶縁層
６１６ レジストマスク
６１８ 導電層
６２０ 導電層
６２２ 絶縁層
６２４ 絶縁層
６２６ 不純物領域
６２８ サイドウォール
６３０ チャネル形成領域
６３２ 低濃度不純物領域
６３４ 高濃度不純物領域
６３６ 開口
６３８ 導電層
６４０ 導電層
６４２ 導電層
６４４ 導電層
６４６ 導電層
６４８ 導電層
７００ 携帯電話
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ スピーカ
７０５ マイクロフォン
７０６ 操作キー
７０７ ポインティングデバイス
７０８ カメラ用レンズ
７０９ 外部接続端子
７１０ イヤホン端子
７１１ キーボード
７１２ 外部メモリスロット
７１３ 裏面カメラ
７１４ ライト
９０１ 筐体
９０２ 支持台
９０３ 表示部
９０４ スピーカ部
９０５ ビデオ入力端子
９１１ 筐体
９１２ 表示部
９１３ キーボード
９１４ 外部接続ポート
９１５ ポインティングデバイス
９２１ 筐体
９２２ 表示部
９２３ 操作キー
９２４ センサ部
９３１ 筐体
９３２ 表示部
９３３ レンズ
９３４ 操作キー
９３５ シャッターボタン
９４１ 本体
９４２ 表示部
９４３ 筐体
９４４ 外部接続ポート
９４５ リモコン受信部
９４６ 受像部
９４７ バッテリー
９４８ 音声入力部
９４９ 操作キー
９５０ 接眼部

Claims (3)

  1. エピタキシャル成長法により、単結晶半導体基板上に単結晶半導体層を形成し、
    前記単結晶半導体層に塩化水素を含む雰囲気で第１の熱酸化処理を行い、前記単結晶半導体層の表面に、塩素を含む第１の酸化膜を形成し、
    前記第１の酸化膜を介して前記単結晶半導体層にイオンを照射して、前記単結晶半導体層中に脆化領域を形成し、
    半導体基板にトランス−１，２−ジクロロエチレンを含む雰囲気で第２の熱酸化処理を行い、前記半導体基板の表面に、塩素を含む第２の酸化膜を形成し、
    前記第１の酸化膜及び前記第２の酸化膜を介して前記単結晶半導体層と前記半導体基板とを接着し、
    熱処理を行い、前記脆化領域において前記単結晶半導体層を分割することにより、分割された単結晶半導体層を前記第１の酸化膜及び前記第２の酸化膜を介して前記半導体基板上に設け、
    前記半導体基板上の前記分割された単結晶半導体層に対して平坦化処理を行うことを特徴とするＳＯＩ基板の作製方法。
  2. 請求項１において、
    前記イオンは、Ｈ＋、Ｈ２ ＋、及びＨ３ ＋を有し、Ｈ３ ＋がＨ＋及びＨ２ ＋よりも多く含まれていることを特徴とするＳＯＩ基板の作製方法。
  3. 請求項１または２において、
    前記平坦化処理として化学的機械研磨を行った後に、熱処理を行うことを特徴とするＳＯＩ基板の作製方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200026836A (ko) * 2017-07-14 2020-03-11 썬에디슨 세미컨덕터 리미티드 반도체 온 절연체 구조의 제조 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
EP2282332B1 (en) * 2009-08-04 2012-06-27 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate
JP5755931B2 (ja) 2010-04-28 2015-07-29 株式会社半導体エネルギー研究所 半導体膜の作製方法、電極の作製方法、２次電池の作製方法、および太陽電池の作製方法
US8962454B2 (en) * 2010-11-04 2015-02-24 Tokyo Electron Limited Method of depositing dielectric films using microwave plasma
JP5799740B2 (ja) * 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法
MX2016002284A (es) * 2013-08-29 2016-06-10 Univ Leland Stanford Junior Metodo de propagacion de grietas controlada para escision de material utilizando fuerzas electromagneticas.
WO2016203340A1 (ja) * 2015-06-19 2016-12-22 株式会社半導体エネルギー研究所 表示装置の作製方法、表示装置、電子機器、プロジェクター、及びヘッドマウントディスプレイ
US10002800B2 (en) * 2016-05-13 2018-06-19 International Business Machines Corporation Prevention of charging damage in full-depletion devices
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254532A (ja) * 1988-08-17 1990-02-23 Sony Corp Ｓｏｉ基板の製造方法
JPH06267938A (ja) * 1993-03-11 1994-09-22 Matsushita Electron Corp シリコン酸化膜の形成方法
JPH10200080A (ja) * 1996-11-15 1998-07-31 Canon Inc 半導体部材の製造方法
JP2000030996A (ja) * 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP2000036583A (ja) * 1998-05-15 2000-02-02 Canon Inc 半導体基板、半導体薄膜の作製方法および多層構造体
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP2008159811A (ja) * 2006-12-22 2008-07-10 Siltronic Ag Ｓｏｉウェーハの製造方法ならびにｓｏｉウェーハ
JP2009260312A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP2009539254A (ja) * 2006-05-31 2009-11-12 コーニング インコーポレイテッド イオンシャワーを用いるｓｏｉ構造の作成

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3085184B2 (ja) 1996-03-22 2000-09-04 住友金属工業株式会社 Ｓｏｉ基板及びその製造方法
US6287900B1 (en) * 1996-08-13 2001-09-11 Semiconductor Energy Laboratory Co., Ltd Semiconductor device with catalyst addition and removal
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JP3516200B2 (ja) * 1997-12-25 2004-04-05 三菱住友シリコン株式会社 シリコン単結晶およびエピタキシャルウェーハ
JP3989122B2 (ja) * 1998-08-07 2007-10-10 シルトロニック・ジャパン株式会社 シリコン半導体基板の製造方法
WO1999057344A1 (fr) * 1998-05-01 1999-11-11 Nippon Steel Corporation Plaquette de semi-conducteur en silicium et son procede de fabrication
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2000082679A (ja) * 1998-07-08 2000-03-21 Canon Inc 半導体基板とその作製方法
JP3921823B2 (ja) 1998-07-15 2007-05-30 信越半導体株式会社 Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP4379943B2 (ja) 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
FR2797714B1 (fr) * 1999-08-20 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
EP1143045B1 (en) 1999-10-15 2012-03-21 Shin-Etsu Handotai Co., Ltd. Silicon single crystal wafer for epitaxial wafer, epitaxial wafer and methods for producing the same and evaluating the same
JP2002368001A (ja) * 2001-06-07 2002-12-20 Denso Corp 半導体装置及びその製造方法
AU2002360825A1 (en) * 2002-05-31 2003-12-19 Advanced Micro Devices, Inc. Diffusion barrier layer in semiconductor substrates to reduce copper contamination from the back side
DE10224160A1 (de) * 2002-05-31 2003-12-18 Advanced Micro Devices Inc Eine Diffusionsbarrierenschicht in Halbleitersubstraten zur Reduzierung der Kupferkontamination von der Rückseite her
JP4289837B2 (ja) * 2002-07-15 2009-07-01 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びｓｏｉウエハの製造方法
US7129123B2 (en) * 2002-08-27 2006-10-31 Shin-Etsu Handotai Co., Ltd. SOI wafer and a method for producing an SOI wafer
JP2004193515A (ja) * 2002-12-13 2004-07-08 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法
JP2004247610A (ja) * 2003-02-14 2004-09-02 Canon Inc 基板の製造方法
US20040192067A1 (en) * 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
EP1519409B1 (en) * 2003-09-26 2008-08-20 S.O.I. Tec Silicon on Insulator Technologies S.A. A method of fabrication of a substrate for an epitaxial growth
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
JP2005340348A (ja) * 2004-05-25 2005-12-08 Sumco Corp Ｓｉｍｏｘ基板の製造方法及び該方法により得られるｓｉｍｏｘ基板
JP4617820B2 (ja) * 2004-10-20 2011-01-26 信越半導体株式会社 半導体ウェーハの製造方法
US7737053B2 (en) * 2004-11-18 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method of the same
US7608521B2 (en) * 2006-05-31 2009-10-27 Corning Incorporated Producing SOI structure using high-purity ion shower
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
JP2008079557A (ja) 2006-09-28 2008-04-10 Shiono Koryo Kk （−）−４β，１０α−アロマデンドランジオールを含有する呈味改善剤
US7755113B2 (en) * 2007-03-16 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor display device, and manufacturing method of semiconductor device
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
EP2140480A4 (en) * 2007-04-20 2015-04-22 Semiconductor Energy Lab METHOD FOR PRODUCING AN SOI SUBSTRATE AND SEMICONDUCTOR ARRANGEMENT
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작방법
CN101669193B (zh) * 2007-04-27 2012-02-15 株式会社半导体能源研究所 Soi衬底及其制造方法和半导体器件
EP1993127B1 (en) * 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
US7772054B2 (en) * 2007-06-15 2010-08-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20090117708A1 (en) * 2007-11-01 2009-05-07 Sumco Corporation Method for manufacturing soi substrate
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254532A (ja) * 1988-08-17 1990-02-23 Sony Corp Ｓｏｉ基板の製造方法
JPH06267938A (ja) * 1993-03-11 1994-09-22 Matsushita Electron Corp シリコン酸化膜の形成方法
JPH10200080A (ja) * 1996-11-15 1998-07-31 Canon Inc 半導体部材の製造方法
JP2000036583A (ja) * 1998-05-15 2000-02-02 Canon Inc 半導体基板、半導体薄膜の作製方法および多層構造体
JP2000030996A (ja) * 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP2009539254A (ja) * 2006-05-31 2009-11-12 コーニング インコーポレイテッド イオンシャワーを用いるｓｏｉ構造の作成
JP2008159811A (ja) * 2006-12-22 2008-07-10 Siltronic Ag Ｓｏｉウェーハの製造方法ならびにｓｏｉウェーハ
JP2009260312A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200026836A (ko) * 2017-07-14 2020-03-11 썬에디슨 세미컨덕터 리미티드 반도체 온 절연체 구조의 제조 방법
KR102390772B1 (ko) 2017-07-14 2022-04-25 썬에디슨 세미컨덕터 리미티드 반도체 온 절연체 구조의 제조 방법

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