JP2014159052A - チップ部品およびその製造方法 - Google Patents
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Abstract
【解決手段】チップ抵抗器1の製造に際して、チップ抵抗器1(基板2)の裏面2Bを研磨することによって鏡面加工した後、サンドブラスト装置300から複数のチップ抵抗器1の裏面2Bに向けて、砥粒301を吹き付ける。この砥粒301の衝突により、複数のチップ抵抗器1の裏面2Bを一括して粗面化する。
【選択図】図13B
Description
しかしながら、裏面が鏡面状態のチップ部品は、たとえばテーピング機や実装機等に搭載された画像認識システムにおいて、その鏡面がハレーションを起こし、誤認識が発生し易いという不具合がある。
本発明の他の目的は、抗折強度の場所依存性を低減でき、かつ画像認識システムにおける認識精度を向上できるチップ部品を簡単に製造できるチップ部品の製造方法を提供することである。
本発明の他の目的は、実装基板との接着強度を向上でき、さらに実装形状を安定化できるチップ部品を簡単に製造できるチップ部品の製造方法を提供することである。
本発明の他の目的は、本発明のチップ部品を備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供することである。
この方法によれば、基板の裏面が一旦鏡面加工されるので、たとえ基板が裏面研削されていても、基板面内における抗折強度の場所依存性を低減できる。さらに鏡面加工後、基板の裏面を粗面化することによって、基板の裏面の光反射率を変えることができる。これにより、基板の裏面でのハレーションの発生を防止できるので、画像認識システムでの認識精度を向上できる。しかも、このような粗面(非鏡面)を、裏面エッチングという簡単な手法によって形成できる。
この方法によれば、基板の裏面に押し付けた砥石を高速回転することによって当該裏面を削り取っていく裏面研削とは異なり、基板の裏面から離れた位置から当該裏面に対して砥粒を吹き付けるサンドブラストを採用することによって、基板面内を均等に粗面化できる。これにより、粗面化の際に、基板に加工ひずみ(結晶欠陥)が発生することを防止できる。
この方法によれば、砥粒が混ざった空気(混合気)を基板の裏面に吹き付ける手法なので、たとえば砥粒が混ざった液体(スラリー)を吹き付ける場合と異なり、粗面化される裏面とは反対側の表面への影響が少なくて済む。
また、前記乾式サンドブラストの砥粒として、請求項6に記載の発明のように、番手が#100〜#10000の砥粒を用いることが好ましい。また、乾式サンドブラストにおいて、請求項7に記載の発明のように、0.01MPa〜0.1MPaの吐出圧力で砥粒を吐出することが好ましい。
この方法によれば、基板の裏面全体を一様に粗面化するので、当該裏面を選択的にマスクする必要がなく、より効率的である。
前記チップ部品の製造方法は、請求項9に記載の発明のように、前記鏡面加工工程に先立って行われ、前記基板の前記表面側から溝を形成することによって、前記複数のチップ部品用の領域をチップ部品1つ1つに対応する領域に区画する工程と、前記基板を前記裏面側から前記溝の底部まで研削および/または研磨することによって、各前記チップ部品に分割する工程とを含んでいてもよい。
この方法によれば、基板の研削および/または研磨によって複数のチップ部品が分割されても、それらがばらばらにならないように、支持テープ上に留めておくことができる。これにより、複数のチップ部品に対して一括して粗面化処理できる。また、最終的に各チップ部品に分割する処理を研磨によって行えば、この研磨によって裏面の鏡面化加工工程を同時に行うことができる。
請求項12に記載の発明は、前記電極を形成する工程は、前記電極材料を無電解めっきによって成長させる工程を含む、請求項11に記載のチップ部品の製造方法である。
前記チップ部品の製造方法は、請求項13に記載の発明のように、各前記チップ部品用の領域に前記基板の前記表面に配線膜を形成する工程をさらに含み、前記溝を形成する工程は、前記各基板の前記縁部と前記配線膜との間に間隔が空くように溝を形成する工程を含み、前記電極を形成する工程は、前記配線膜から前記電極材料をめっき成長させる工程を含んでいてもよい。
この方法によれば、配線膜から基板の縁部までめっき成長の妨げになるものが無いので、配線膜から当該縁部まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。
この方法によれば、基板における全てのチップ部品用の領域の境界領域に一度に溝を形成できるので、チップ部品の製造にかかる時間の短縮を図ることができる。
請求項16に記載の発明は、基板と、前記基板の表面の縁部を覆うように、当該表面および前記基板の側面に一体的に形成された電極と、前記電極と前記基板との間に介在された絶縁膜とを含み、前記基板の裏面が粗面化されている、チップ部品である。
また、基板の表面に加えて側面にも電極が形成されているので、チップ部品を実装基板に半田付けする際の接着面積を拡大できる。その結果、電極に対する半田の吸着量を増やすことができるので、接着強度を向上できる。また、半田が基板の表面から側面に回り込むように吸着するので、実装状態において、基板の表面および側面の二方向からチップ部品を保持できる。そのため、チップ部品の実装形状を安定化できる。
請求項17に記載の発明は、前記基板の前記裏面全体が一様に粗面化されている、請求項16に記載のチップ部品である。
請求項18に記載の発明は、前記基板は平面視において矩形状であり、前記電極は、前記基板の三方の前記縁部を覆うように形成されている、請求項16または17に記載のチップ部品である。
この構成によれば、実装状態において、チップ部品を基板の側面の三方向から保持できるので、チップ部品の実装形状を一層安定化できる。
この構成によれば、外部接続するための電極から配線膜が独立しているので、基板の表面に形成される素子パターンに合わせた配線設計を行うことができる。
この構成によれば、電極と配線膜との接合面積を増やすことができるので、接触抵抗を減らすことができる。
請求項23に記載の発明は、前記電極が、Ni層と、Au層とを含み、前記Au層が最表面に露出している、請求項16〜22のいずれか一項に記載のチップ部品である。
請求項24に記載の発明は、前記電極が、前記Ni層と前記Au層との間に介装されたPd層をさらに含む、請求項23に記載のチップ部品である。
この構成によれば、Au層を薄くすることによってAu層に貫通孔(ピンホール)ができてしまっても、Ni層とAu層との間に介装されたPd層が当該貫通孔を塞いでいるので、当該貫通孔からNi層が外部に露出されて酸化することを防止できる。
この場合、前記チップ部品は、請求項26に記載の発明のように、複数の前記抵抗体と、前記基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含むことが好ましい。
また、前記チップ部品は、請求項27に記載の発明のように、前記電極が互いに間隔を空けて2つ設けられている場合、前記基板上に形成され前記2つの電極の間に接続されたキャパシタ素子を含むチップコンデンサであってもよい。
このチップ部品(チップコンデンサ)によれば、一つまたは複数のヒューズを選択して切断することによって、複数種類の容量値に、容易にかつ速やかに対応できる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現できる。
この構成によれば、実装基板との接着強度を向上させることができ、さらに実装形状を安定化できるチップ部品を備える回路アセンブリを提供できる。
この構成によれば、電極に対する半田の吸着量を増やすことができるので、接着強度を向上できる。また、半田が電極の表面部分から側面部分に回り込むように吸着しているので、基板の表面および側面の二方向からチップ部品を保持できる。そのため、チップ部品の実装形状を安定化できる。
この構成によれば、実装基板との接着強度を向上させることができ、さらに実装形状を安定化できるチップ部品を備える電子部品を提供できる。
図1Aは、本発明の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。図1Bは、チップ抵抗器の模式的な底面図である。
このチップ抵抗器1は、微小なチップ部品であり、図1Aに示すように、直方体形状をなしている。チップ抵抗器1の平面形状は、直交する二辺(長辺81、短辺82)がそれぞれ0.4mm以下、0.2mm以下の矩形である。好ましくは、チップ抵抗器1の寸法に関し、長さL(長辺81の長さ)が約0.3mmであり、幅W(短辺82の長さ)が約0.15mmであり、厚さTが約0.1mmである。
チップ抵抗器1は、チップ抵抗器1の本体を構成する基板2と、外部接続電極となる第1接続電極3および第2接続電極4と、第1接続電極3および第2接続電極4によって外部接続される素子5とを主に備えている。
側面2Cは、素子形成面2Aおよび裏面2Bにおける長手方向一方側(図1Aにおける左手前側)の短辺82間に架設されていて、側面2Dは、素子形成面2Aおよび裏面2Bにおける長手方向他方側(図1Aにおける右奥側)の短辺82間に架設されている。側面2Cおよび側面2Dは、当該長手方向における基板2の両端面である。側面2Eは、素子形成面2Aおよび裏面2Bにおける短手方向一方側(図1Aにおける左奥側)の長辺81間に架設されていて、側面2Fは、素子形成面2Aおよび裏面2Bにおける短手方向他方側(図1Aにおける右手前側)の長辺81間に架設されている。側面2Eおよび側面2Fは、当該短手方向における基板2の両端面である。側面2Cおよび側面2Dのそれぞれは、側面2Eおよび側面2Fのそれぞれと交差(詳しくは、直交)している。そのため、素子形成面2A〜側面2Fにおいて隣り合うもの同士が直角を成している。
図1Cに示すように、チップ抵抗器1は、実装基板9に実装される。この状態におけるチップ抵抗器1および実装基板9は、回路アセンブリ100を構成している。図1Cにおける実装基板9の上面は、実装面9Aである。実装面9Aには、実装基板9の内部回路(図示せず)に接続された一対(2つ)のランド88が形成されている。各ランド88は、たとえば、Cuからなる。各ランド88の表面には、半田13が当該表面から突出するように設けられている。
図1Dは、実装基板に実装された状態のチップ抵抗器を素子形成面側から見た模式的な平面図である。次に、図1Cおよび図1Dを参照して、チップ抵抗器1の実装形状を説明する。
図2は、チップ抵抗器の平面図であり、第1接続電極、第2接続電極および素子の配置関係ならびに素子の平面視の構成(レイアウトパターン)を示す図である。
図2を参照して、素子5は、抵抗回路網となっている。具体的に、素子5は、行方向(基板2の長手方向)に沿って配列された8個の抵抗体Rと、列方向(基板2の幅方向)に沿って配列された44個の抵抗体Rとで構成された合計352個の抵抗体Rを有している。これらの抵抗体Rは、素子5の抵抗回路網を構成する複数の素子要素である。
図3A、図3Bおよび図3Cを参照して、抵抗体Rの構成について説明をする。
絶縁膜20は、SiO2(酸化シリコン)からなる。絶縁膜20は、基板2の素子形成面2Aの全域を覆っている。絶縁膜20の厚さは、約10000Åである。
この構成の抵抗体膜ライン21Aおよび配線膜22の電気的特徴を回路記号で示すと、図4の通りである。すなわち、図4(a)に示すように、所定間隔Rの領域の抵抗体膜ライン21A部分が、それぞれ、一定の抵抗値rを有する1つの抵抗体Rを形成している。
また、隣接する抵抗体膜ライン21A同士は抵抗体膜21および配線膜22で接続されているから、図3Aに示す素子5の抵抗回路網は、図4(c)に示す(前述した抵抗体Rの単位抵抗からなる)抵抗回路を構成している。このように、抵抗体膜21および配線膜22は、抵抗体Rや抵抗回路(つまり素子5)を構成している。そして、各抵抗体Rは、抵抗体膜ライン21A(抵抗体膜21)と、抵抗体膜ライン21A上にライン方向に一定間隔をあけて積層された複数の配線膜22とを含み、配線膜22が積層されていない一定間隔R部分の抵抗体膜ライン21Aが、1個の抵抗体Rを構成している。抵抗体Rを構成している部分における抵抗体膜ライン21Aは、その形状および大きさが全て等しい。よって、基板2上にマトリックス状に配列された多数個の抵抗体Rは、等しい抵抗値を有している。
図5(a)は、図2に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図5(b)は、図5(a)のB−Bに沿う断面構造を示す図である。
また、ヒューズFは、導体膜Dと同一のレイヤーを用いる場合のみを説明したが、導体膜Dでは、その上に更に別の導体膜を積層するようにし、導体膜D全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズFの上に導体膜を積層しなければ、ヒューズFの溶断性が悪くなることはない。
図6を参照して、素子5は、基準抵抗回路R8と、抵抗回路R64、2つの抵抗回路R32、抵抗回路R16、抵抗回路R8、抵抗回路R4、抵抗回路R2、抵抗回路R1、抵抗回路R/2、抵抗回路R/4、抵抗回路R/8、抵抗回路R/16、抵抗回路R/32とを第1接続電極3からこの順番で直列接続することによって構成されている。基準抵抗回路R8および抵抗回路R64〜R2のそれぞれは、自身の末尾の数(R64の場合には「64」)と同数の抵抗体Rを直列接続することで構成されている。抵抗回路R1は、1つの抵抗体Rで構成されている。抵抗回路R/2〜R/32のそれぞれは、自身の末尾の数(R/32の場合には「32」)と同数の抵抗体Rを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図7および図8においても同じである。
図6に示すように全てのヒューズFが溶断されていない状態では、素子5は、第1接続電極3および第2接続電極4間に設けられた8個の抵抗体Rの直列接続からなる基準抵抗回路R8の抵抗回路を構成している。たとえば、1個の抵抗体Rの抵抗値rをr=8Ωとすれば、8r=64Ωの抵抗回路(基準抵抗回路R8)によって第1接続電極3および第2接続電極4が接続されたチップ抵抗器1が構成されている。
図6に示すように基準抵抗回路R8および抵抗回路R64〜抵抗回路R/32を直列接続して素子5を構成する代わりに、図7に示すように素子5を構成してもかまわない。詳しくは、第1接続電極3および第2接続電極4の間で、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路によって素子5を構成してもよい。
図8に示す素子5の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズFが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズFで短絡状態とされている。したがって、ヒューズFを溶断すると、その溶断されるヒューズFで短絡されていた抵抗回路が、素子5に電気的に組み込まれることになる。
かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数MΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまりチップ抵抗器1では、一つまたは複数のヒューズFを選択して切断することによって、複数種類の抵抗値に、容易にかつ速やかに対応できる。換言すれば、抵抗値の異なる複数の抵抗体Rを組み合わせることによって、様々な抵抗値のチップ抵抗器1を共通の設計で実現できる。
図9は、チップ抵抗器の模式的な断面図である。
次に、図9を参照して、チップ抵抗器1についてさらに詳しく説明する。なお、説明の便宜上、図9では、前述した素子5については簡略化して示していると共に、基板2以外の各要素にはハッチングを付している。
パッシベーション膜23は、たとえばSiN(窒化シリコン)からなり、その厚さは、1000Å〜5000Å(ここでは、約3000Å)である。パッシベーション膜23は、素子形成面2Aおよび側面2C〜2Fのそれぞれにおけるほぼ全域に亘って設けられている。素子形成面2A上のパッシベーション膜23は、抵抗体膜21および抵抗体膜21上の各配線膜22(つまり、素子5)を表面(図9の上側)から被覆していて、素子5における各抵抗体Rの上面を覆っている。そのため、パッシベーション膜23は、前述したトリミング対象領域Xにおける配線膜22も覆っている(図5(b)参照)。また、パッシベーション膜23は、素子5(配線膜22および抵抗体膜21)に接しており、抵抗体膜21以外の領域では絶縁膜20にも接している。これにより、素子形成面2A上のパッシベーション膜23は、素子形成面2A全域を覆って素子5および絶縁膜20を保護する保護膜として機能している。また、素子形成面2Aでは、パッシベーション膜23によって、抵抗体R間における配線膜22以外での短絡(隣り合う抵抗体膜ライン21A間における短絡)が防止されている。
樹脂膜24は、素子形成面2A上のパッシベーション膜23の表面(パッシベーション膜23に被覆された抵抗体膜21および配線膜22も含む)の全域を被覆している。
樹脂膜24には、配線膜22における第1接続電極3および第2接続電極4の側面部分に対向する周縁部を露出させる切欠部25が1つずつ形成されている。各切欠部25は、樹脂膜24およびパッシベーション膜23を、それぞれの厚さ方向において連続して貫通している。そのため、切欠部25は、樹脂膜24だけでなくパッシベーション膜23にも形成されている。これにより、各配線膜22は、素子5に近い内側の周縁部のみが樹脂膜24によって選択的に覆われており、その他の、基板2の周縁部85に沿う周縁部が切欠部25を介して選択的に露出している。配線膜22において各切欠部25から露出された表面は、外部接続用のパッド領域22Aとなっている。また、切欠部25から露出する配線膜22は、素子形成面2Aにおいて基板2の周縁部85から内方へ所定の間隔(たとえば、3μm〜6μm)離れて配置されている。また、切欠部25の側面には、チップ抵抗器1の一方の短辺82から他方の短辺82へ向かって、絶縁膜26が全体的に形成されている。
まず、図10Aに示すように、基板2の元となる基板30を用意する。この場合、基板30の表面30Aは、基板2の素子形成面2Aであり、基板30の裏面30Bは、基板2の裏面2Bである。
各半製品50において、絶縁膜45に2つの開口28を形成した後に、抵抗測定装置(図示せず)のプローブ70を各開口28のパッド領域22Aに接触させて、素子5の全体の抵抗値を検出する。そして、絶縁膜45越しにレーザ光(図示せず)を任意のヒューズF(図2参照)に照射することによって、前述したトリミング対象領域Xの配線膜22をレーザ光でトリミングして、当該ヒューズFを溶断する。このようにして、必要な抵抗値となるようにヒューズFを溶断(トリミング)することによって、前述したように、半製品50(換言すれば、チップ抵抗器1)全体の抵抗値を調整できる。このとき、絶縁膜45が素子5を覆うカバー膜となっているので、溶断の際に生じた破片などが素子5に付着して短絡が生じることを防止できる。また、絶縁膜45がヒューズF(抵抗体膜21)を覆っていることから、レーザ光のエネルギーをヒューズFに蓄えてヒューズFを確実に溶断できる。その後、必要に応じて、CVD法によって絶縁膜45上にSiNを形成し、絶縁膜45を厚くする。最終的な絶縁膜45(図10Cに示された状態)は、1000Å〜5000Å(ここでは、約3000Å)の厚さを有している。このとき、絶縁膜45の一部は、各開口28に入り込んで開口28を塞いでいる。
次に、図10Eに示すように、基板30の表面30Aの全域に亘ってレジストパターン41を形成する。レジストパターン41には、開口42が形成されている。
図11を参照して、レジストパターン41の開口42は、多数のチップ抵抗器1(換言すれば、前述したチップ部品領域Y)を行列状(格子状でもある)に配置した場合において平面視で隣り合うチップ抵抗器1の輪郭の間の領域(図11においてハッチングを付した部分であり、換言すれば、境界領域Z)に一致(対応)している。そのため、開口42の全体形状は、互いに直交する直線部分42Aおよび42Bを複数有する格子状になっている。
図10Eを参照して、レジストパターン41をマスクとするプラズマエッチングによって、基板30を選択的に除去する。これにより、隣り合う素子5(チップ部品領域Y)の間の境界領域Zにおける配線膜22から間隔を空けた位置で基板30の材料が除去される。その結果、平面視においてレジストパターン41の開口42と一致する位置(境界領域Z)には、基板30の表面30Aから基板30の厚さ途中まで到達する所定深さの溝44が形成される。溝44は、互いに対向する1対の側壁44Aと、当該1対の側壁44Aの下端(基板30の裏面30B側の端)の間を結ぶ底壁44Bとによって区画されている。基板30の表面30Aを基準とした溝44の深さは約100μmであり、溝44の幅(対向する側壁44Aの間隔)は約20μmであって、深さ方向全域に渡って一定である。
次に、図10Gに示すように、絶縁膜47を選択的にエッチングする。具体的には、絶縁膜47における表面30Aに平行な部分を選択的にエッチングする。これにより、配線膜22のパッド領域22Aが露出すると共に、溝44においては、底壁44B上の絶縁膜47が除去される。
詳しくは、図12を参照して、まず、パッド領域22Aの表面が浄化されることで、当該表面の有機物(炭素のしみ等のスマットや油脂性の汚れも含む)が除去(脱脂)される(ステップS1)。次に、当該表面の酸化膜が除去される(ステップS2)。次に、当該表面においてジンケート処理が実施されて、当該表面における(配線膜22の)AlがZnに置換される(ステップS3)。次に、当該表面上のZnが硝酸等で剥離されて、パッド領域22Aでは、新しいAlが露出される(ステップS4)。
次に、Ni層33を別のめっき液に浸けることによって、当該Ni層33の表面にPdめっきが施される。これにより、めっき液中のPdが化学的に還元析出されて、当該Ni層33の表面にPd層34が形成される(ステップS6)。
以上のように、第1接続電極3および第2接続電極4を無電解めっきによって形成するので、電極材料であるNi,PdおよびAlを絶縁膜47上にも良好にめっき成長させることができる。また、第1接続電極3および第2接続電極4を電解めっきによって形成する場合に比べて、第1接続電極3および第2接続電極4についての形成工程の工程数(たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等)を削減してチップ抵抗器1の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第1接続電極3および第2接続電極4についての形成位置にずれが生じないので、第1接続電極3および第2接続電極4の形成位置精度を向上して歩留まりを向上できる。
このように第1接続電極3および第2接続電極4が形成されてから、第1接続電極3および第2接続電極4間での通電検査が行われた後に、基板30が裏面30Bから研削される。
図13Aでは、個片化された複数のチップ抵抗器1が引き続き支持テープ71にくっついている状態を示している。
この状態で、図13Bに示すように、サンドブラスト装置300から複数のチップ抵抗器1(基板2)の裏面2Bに向けて、砥粒301を吹き付ける。この砥粒301の衝突により、複数のチップ抵抗器1の裏面2Bが一括して粗面化される。この際、複数のチップ抵抗器1が支持テープにくっついているので、チップ抵抗器1がばらばらにならず、複数のチップ抵抗器1に対して一括して簡単に粗面化処理できる。
サンドブラスト装置300としては、たとえば、サクション式サンドブラスト装置または直圧式サンドブラスト装置を適用できる。また、サンドブラストの方式としては、砥粒301が混ざった空気(混合気)をチップ抵抗器1の裏面2Bに噴射する乾式サンドブラストを採用することが好ましい。すなわち、たとえば砥粒が混ざった液体(スラリー)を噴射する湿式サンドブラストでは、図13Bに破線で示すように、当該スラリーが裏面2Bへの衝突後に、チップ抵抗器1の側方を介して表面2A側に回り込んで第1接続電極3および第2接続電極4に接触し、これらの電極3,4を溶解させるおそれがある。しかし、乾式サンドブラストであれば、粗面化される裏面2Bとは反対側の表面2Aへの影響が少なくて済む。
次に、図13Cに示すように、各チップ抵抗器1の基板2の裏面2Bに対して、熱発泡シート73を貼着する。熱発泡シート73は、シート状のシート本体74と、シート本体74内に練り込まれた多数の発泡粒子75とを含んでいる。
図14A〜図14Cに示す別の方法によって、各チップ抵抗器1を回収することもできる。
図14Aでは、図13Aと同様に、個片化された複数のチップ抵抗器1が引き続き支持テープ71にくっついている状態を示している。この状態で、図14Bに示すように、各チップ抵抗器1の基板2の裏面2Bに転写テープ77を貼着する。転写テープ77は、支持テープ71の粘着面72よりも強い粘着力を有する。そこで、図14Cに示すように、各チップ抵抗器1に転写テープ77を貼着した後に、支持テープ71を各チップ抵抗器1から引き剥がす。この際、前述したように、粘着面72の粘着性を低下させるために支持テープ71に紫外線(図14Bの点線矢印参照)を照射してもよい。
図15は、本発明の他の実施形態に係るチップコンデンサの平面図である。図16は、図15の切断面線XVI−XVIから見た断面図である。図17は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
ヒューズ領域113Dは、基板2上において、パッド領域113Cの一つの長辺(基板2の周縁に対して内方側の長辺)に沿って配置されている。ヒューズ領域113Dは、パッド領域113Cの前記一つの長辺に沿って配列された複数のヒューズユニット107を含む。
ヒューズF1〜F9が全て接続されているときは、チップコンデンサ101の容量値は、キャパシタ要素C1〜C9の容量値の総和に等しい。複数のヒューズF1〜F9から選択した1つまたは2つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサ101の容量値が減少する。
C1=0.03125pF
C2=0.0625pF
C3=0.125pF
C4=0.25pF
C5=0.5pF
C6=1pF
C7=2pF
C8=4pF
C9=4pF
この場合、0.03125pFの最小合わせ込み精度でチップコンデンサ101の容量を微調整できる。また、ヒューズF1〜F9から切断すべきヒューズを適切に選択することで、10pF〜18pFの間の任意の容量値のチップコンデンサ101を提供できる。
図15を参照して、基板2は、たとえば平面視において0.3mm×0.15mm、0.4mm×0.2mmなどの矩形形状(好ましくは、0.4mm×0.2mm以下の大きさ)を有していてもよい。キャパシタ配置領域105は、概ね、基板2の短辺の長さに相当する一辺を有する正方形領域となる。基板2の厚さは、150μm程度であってもよい。図16を参照して、基板2は、たとえば、裏面側(キャパシタ要素C1〜C9が形成されていない表面)からの研削または研磨によって薄型化された基板であってもよい。基板2の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
下部電極膜111は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜111は、スパッタ法によって形成できる。上部電極膜113も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜113は、スパッタ法によって形成できる。上部電極膜113のキャパシタ電極領域113Aを電極膜部分131〜139に分割し、さらに、ヒューズ領域113Dを複数のヒューズユニット107に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。
パッシベーション膜23は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマCVD法によって形成できる。その膜厚は、8000Å程度とされてもよい。樹脂膜24は、前述の通り、ポリイミド膜その他の樹脂膜で構成できる。
チップコンデンサ101において素子5(キャパシタ素子)を形成する場合には、まず、前述した基板30(基板2)の表面に、熱酸化法および/またはCVD法によって、酸化膜(たとえば酸化シリコン膜)からなる絶縁膜20が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜111が絶縁膜20の表面全域に形成される。下部電極膜111の膜厚は8000Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜111の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることによって、図15等に示したパターンの下部電極膜111が得られる。下部電極膜111のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。
この状態から、ヒューズユニット107を溶断するためのレーザトリミングが行われる(図10B参照)。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニット107にレーザ光を当てて、そのヒューズユニット107の幅狭部107C(図15参照)が溶断される。これにより、対応するキャパシタ要素がパッド領域113Cから切り離される。ヒューズユニット107にレーザ光を当てるとき、カバー膜である絶縁膜45の働きによって、ヒューズユニット107の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニット107が溶断する。これにより、チップコンデンサ101の容量値を確実に目的の容量値とすることができる。
以上、本発明のチップ部品(チップ抵抗器1やチップコンデンサ101)について説明してきたが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、チップ抵抗器1の場合、複数の抵抗回路が公比r(0<r、r≠1)=2の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は2以外の数であってもよい。また、チップコンデンサ101の場合にも、キャパシタ要素が公比r(0<r、r≠1)=2の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は2以外の数であってもよい。
また、チップコンデンサ101では、上部電極膜113だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜111だけが複数の電極膜部分に分割されていたり、上部電極膜113および下部電極膜111が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサ101では、上部電極膜113および下部電極膜111を有する1層のキャパシタ構造が形成されているが、上部電極膜113上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。
また、本発明を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板2上に形成された素子5は、複数のインダクタ要素(素子要素)を含んだインダクタ素子を含み、第1接続電極3および第2接続電極4の間に接続されている。素子5は、前述した多層基板の多層配線中に設けられ、配線膜22によって形成されている。また、チップインダクタでは、基板2上に、前述した複数のヒューズFが設けられていて、各インダクタ要素が、第1接続電極3および第2接続電極4に対して、ヒューズFを介して切り離し可能に接続されている。
また、本発明を、チップダイオードに適用した場合、当該チップダイオードにおいて前述した基板2上に形成された素子5は、複数のダイオード要素(素子要素)を含んだダイオード回路網(ダイオード素子)を含む。ダイオード素子は基板2に形成されている。このチップダイオードでは、一つまたは複数のヒューズFを選択して切断することによって、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現できる。
また、前述した第1接続電極3および第2接続電極4において、Ni層33とAu層35との間に介装されていたPd層34を省略することもできる。Ni層33とAu層35との接着性が良好なので、Au層35に前述したピンホールができないのであれば、Pd層34を省略しても構わない。
ワンセグTV受信IC213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信IC213の近傍には、複数のチップインダクタ221と、複数のチップ抵抗器222とが配置されている。ワンセグTV受信IC213、チップインダクタ221およびチップ抵抗器222は、ワンセグ放送受信回路223を構成している。チップインダクタ221およびチップ抵抗器222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路223に高精度な回路定数を与える。
FMチューナIC215は、その近傍において実装基板9に実装された複数のチップ抵抗器224および複数のチップインダクタ225と共に、FM放送受信回路226を構成している。チップ抵抗器224およびチップインダクタ225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路226に高精度な回路定数を与える。
フラッシュメモリ217は、オペレーティングシステムプログラム、スマートフォン201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
電源IC219の近くには、複数のチップキャパシタ230および複数のチップダイオード231が実装基板9の実装面に実装されている。電源IC219は、チップキャパシタ230およびチップダイオード231と共に、電源回路232を構成している。
また、スマートフォン201の位置情報が必要とされるときには、マイクロコンピュータ218は、GPS受信IC214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
フラッシュメモリ217は、通信によって取得したデータの記憶や、マイクロコンピュータ218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ218は、必要に応じて、フラッシュメモリ217に対してデータを書き込み、またフラッシュメモリ217からデータを読み出す。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 基板
2A 素子形成面
2B 裏面
2C 側面
2D 側面
2E 側面
2F 側面
3 第1接続電極
4 第2接続電極
5 素子
9 実装基板
9A 実装面
13 半田
21 抵抗体膜
22 配線膜
23 パッシベーション膜
24 樹脂膜
27 引き出し部
33 Ni層
34 Pd層
35 Au層
45 絶縁膜
46 樹脂膜
47 絶縁膜
56 抵抗
85 周縁部
88 ランド
100 回路アセンブリ
101 チップコンデンサ
221 チップインダクタ
222 チップ抵抗器
224 チップ抵抗器
225 チップインダクタ
227 チップコンデンサ
228 チップダイオード
230 チップコンデンサ
231 チップダイオード
233 チップ抵抗器
234 チップコンデンサ
235 チップインダクタ
300 サンドブラスト装置
301 砥粒
C1〜C9 キャパシタ要素
F(F1〜F9) ヒューズ
R 抵抗体
Claims (31)
- 複数のチップ部品用の領域が設定された基板の裏面を研磨することによって鏡面加工する工程と、
前記鏡面加工後、前記基板の前記裏面をエッチングすることによって粗面化する工程とを含む、チップ部品の製造方法。 - 前記粗面化工程は、前記基板の前記裏面をサンドブラストによって処理する工程を含む、請求項1に記載のチップ部品の製造方法。
- 前記サンドブラストは、乾式サンドブラストである、請求項2に記載のチップ部品の製造方法。
- 前記乾式サンドブラストによる粗面化処理は、サクション式サンドブラスト装置または直圧式サンドブラスト装置を用いて行われる、請求項3に記載のチップ部品の製造方法。
- 前記乾式サンドブラストの砥粒として、アルミナ系砥粒または炭化シリコン系砥粒を用いる、請求項3または4に記載のチップ部品の製造方法。
- 前記乾式サンドブラストの砥粒として、番手が#100〜#10000の砥粒を用いる、請求項3〜5のいずれか一項に記載のチップ部品の製造方法。
- 0.01MPa〜0.1MPaの吐出圧力で砥粒を吐出する、請求項3〜6のいずれか一項に記載のチップ部品の製造方法。
- 前記粗面化工程では、前記基板の前記裏面全体を一様に粗面化する、請求項1〜7のいずれか一項に記載のチップ部品の製造方法。
- 前記鏡面加工工程に先立って行われ、
前記基板の前記表面側から溝を形成することによって、前記複数のチップ部品用の領域をチップ部品1つ1つに対応する領域に区画する工程と、
前記基板を前記裏面側から前記溝の底部まで研削および/または研磨することによって、各前記チップ部品に分割する工程とを含む、請求項1〜8のいずれか一項に記載のチップ部品の製造方法。 - 前記溝の形成後、各前記チップ部品用の領域を一括して覆うように、前記基板の前記表面側に支持テープを貼着する工程をさらに含む、請求項9に記載のチップ部品の製造方法。
- 前記溝の側面に絶縁膜を形成することによって、各前記チップ部品用の領域に対応する各前記基板の側面に当該絶縁膜を形成する工程と、
前記各基板の前記表面からその縁部を介して前記溝の前記側面に沿って前記絶縁膜上に電極材料をめっき成長させることによって、前記各基板の前記表面の前記縁部を覆うように、当該表面および前記側面に電極を一体的に形成する工程とを含む、請求項9または10に記載のチップ部品の製造方法。 - 前記電極を形成する工程は、前記電極材料を無電解めっきによって成長させる工程を含む、請求項11に記載のチップ部品の製造方法。
- 各前記チップ部品用の領域に前記基板の前記表面に配線膜を形成する工程をさらに含み、
前記溝を形成する工程は、前記各基板の前記縁部と前記配線膜との間に間隔が空くように溝を形成する工程を含み、
前記電極を形成する工程は、前記配線膜から前記電極材料をめっき成長させる工程を含む、請求項11または12に記載のチップ部品の製造方法。 - 前記溝の形成前に前記配線膜を覆う樹脂膜を形成する工程と、
前記溝を形成すべき領域に対向する前記配線膜の周縁部が露出するように、前記樹脂膜を選択的に除去する工程とをさらに含む、請求項13に記載のチップ部品の製造方法。 - 前記溝の形成が、エッチングによって行われる、請求項9〜14のいずれか一項に記載のチップ部品の製造方法。
- 基板と、
前記基板の表面の縁部を覆うように、当該表面および前記基板の側面に一体的に形成された電極と、
前記電極と前記基板との間に介在された絶縁膜とを含み、
前記基板の裏面が粗面化されている、チップ部品。 - 前記基板の前記裏面全体が一様に粗面化されている、請求項16に記載のチップ部品。
- 前記基板は平面視において矩形状であり、
前記電極は、前記基板の三方の前記縁部を覆うように形成されている、請求項16または17に記載のチップ部品。 - 前記基板の前記表面において前記縁部から間隔を空けて形成され、前記電極が電気的に接続された配線膜をさらに含む、請求項16〜18のいずれか一項に記載のチップ部品。
- 前記配線膜は、前記電極に覆われた前記基板の前記縁部に対向する周縁部が選択的に露出しており、当該露出部分を除く周縁部が樹脂膜で選択的に覆われている、請求項19に記載のチップ部品。
- 前記電極は、前記樹脂膜の表面から突出するように形成されている、請求項20に記載のチップ部品。
- 前記電極は、前記樹脂膜の前記表面に沿って横方向に引き出され、当該表面を選択的に覆う引き出し部を含む、請求項21に記載のチップ部品。
- 前記電極が、Ni層と、Au層とを含み、前記Au層が最表面に露出している、請求項16〜22のいずれか一項に記載のチップ部品。
- 前記電極が、前記Ni層と前記Au層との間に介装されたPd層をさらに含む、請求項23に記載のチップ部品。
- 前記電極が互いに間隔を空けて2つ設けられており、
前記チップ部品は、前記基板上に形成され前記2つの電極間に接続された抵抗体を含むチップ抵抗器である、請求項16〜24のいずれか一項に記載のチップ部品。 - 複数の前記抵抗体と、前記基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、請求項25に記載のチップ部品。
- 前記電極が互いに間隔を空けて2つ設けられており、
前記チップ部品は、前記基板上に形成され前記2つの電極の間に接続されたキャパシタ素子を含むチップコンデンサである、請求項16〜24のいずれか一項に記載のチップ部品。 - 前記キャパシタ素子を構成する複数のキャパシタ要素と、前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、請求項27に記載のチップ部品。
- 請求項16〜28のいずれか一項に記載のチップ部品と、
前記基板の前記表面に対向する実装面に、前記電極に半田接合されたランドを有する実装基板とを含む、回路アセンブリ。 - 前記実装面の法線方向から見たときに、前記半田が前記電極の表面部分および側面部分を覆うように形成されている、請求項29に記載の回路アセンブリ。
- 請求項29または30に記載の回路アセンブリと、
前記回路アセンブリを収容した筐体とを含む、電子機器。
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