JP2014086493A - 半導体ウェハ及び半導体装置の製造方法 - Google Patents

半導体ウェハ及び半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体チップの識別を容易化し得る半導体ウェハ及び半導体装置の製造方法を提供する。
【解決手段】複数のショット領域１２にパターンがそれぞれ転写された半導体ウェハ１０であって、複数のショット領域の各々には、チップ領域１４ａ、１４ｂが複数ずつ形成され、複数のショット領域の各々の複数のチップ領域のうちの第１のチップ領域１４ａには、第１の態様で繰り返し配列された複数の第１のダミーパターン７６ｃが形成されており、複数のショット領域の各々の複数のチップ領域のうちの第２のチップ領域１４ｂには、第１の態様と異なる第２の態様で繰り返し配列された複数の第２のダミーパターン７６ｄが形成されている。
【選択図】図２

Description

本発明は、半導体ウェハ及び半導体装置の製造方法に関する。
半導体ウェハには、複数の半導体チップが形成される。
半導体ウェハに形成された複数の半導体チップに対しては、半導体チップを個片化する前の段階で試験が行われる。かかる試験は、一次試験（ＰＴ：Primary Test）と称される。
一次試験においては、まず、第１番目に試験を行う半導体チップであるスタートチップ（基準チップ）の決定が行われる。そして、スタートチップを起点として、複数の半導体チップに対して順次試験が行われる。
一次試験が行われた後には、スクライブラインに沿って半導体ウェハがダイシングされ、半導体チップが個片化される。
個片化された半導体チップは順次搬送されることとなるが、個片化された半導体チップを搬送する際には、一次試験の際のスタートチップを検出することが重要である。一次試験の際のスタートチップを検出することにより、各半導体チップと試験結果とを対応させることが可能となるためである。
特開２００８−５３４７４号公報 特開２００５−１３６１３５号公報 特開２００８−１０２３６０号公報 特開平９−３０６９１０号公報
しかしながら、半導体ウェハが大口径化し、且つ、チップサイズが縮小するのに伴い、半導体ウェハに形成される半導体チップの数が多くなり、スタートチップを把握するのが困難となる傾向がある。
本発明の目的は、半導体チップの識別を容易化し得る半導体ウェハ及び半導体装置の製造方法を提供することにある。
実施形態の一観点によれば、複数のショット領域にパターンがそれぞれ転写された半導体ウェハであって、前記複数のショット領域の各々には、チップ領域が複数ずつ形成され、前記複数のショット領域の各々の複数の前記チップ領域のうちの第１のチップ領域には、第１の態様で繰り返し配列された複数の第１のダミーパターンが形成されており、前記複数のショット領域の各々の前記複数のチップ領域のうちの第２のチップ領域には、前記第１の態様と異なる第２の態様で繰り返し配列された複数の第２のダミーパターンが形成されていることを特徴とする半導体ウェハが提供される。
実施形態の他の観点によれば、複数のパターン領域を有するレチクルであって、前記複数のパターン領域のうちの第１のパターン領域には、第１の態様で繰り返し配列された複数の第１のダミーパターンが形成されており、前記複数のパターン領域のうちの第２のパターン領域には、前記第１の態様と異なる第２の態様で繰り返し配列された複数の第２のダミーパターンが形成されているレチクルを用いて、半導体ウェハ上の複数のショット領域の各々に順次露光を行う工程を有することを特徴とする半導体装置の製造方法が提供される。
開示の半導体ウェハ及び半導体装置の製造方法によれば、第１のチップ領域に繰り返し配列された第１のダミーパターンの配列の態様と、第２のチップ領域に繰り返し配列された第２のダミーパターンの配列の態様とが、互いに異なっている。このため、第１のチップ領域と第２のチップ領域とを外観観察により容易に識別することが可能である。
図１は、半導体ウェハ、ショット領域及びチップ領域の関係を概念的に示す平面図である。 図２は、図１の一部を拡大して示した図である。 図３は、第１実施形態による半導体装置を示す断面図である。 図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図９は、第１実施形態による半導体装置の製造方法において用いられるレチクルを示す平面図である。 図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図１５は、第１実施形態の変形例（その１）による半導体ウェハの一部を拡大して示す平面図である。 図１６は、第１実施形態の変形例（その２）による半導体ウェハの一部を拡大して示す平面図である。 図１７は、第１実施形態の変形例（その３）による半導体ウェハの一部を拡大して示す平面図である。 図１８は、第２実施形態による半導体ウェハの一部を示す平面図である。 図１９は、第２実施形態による半導体装置の製造方法において用いられるレチクルを示す平面図である。
［第１実施形態］
第１実施形態による半導体ウェハ及び半導体装置の製造方法を図１乃至図１４を用いて説明する。
（半導体ウェハ）
まず、本実施形態による半導体ウェハについて図１乃至図３を用いて説明する。
図１は、半導体ウェハ、ショット領域及びチップ領域の関係を概念的に示す平面図である。
図１に示すように、半導体ウェハ１０に対し、複数のショット領域（露光ショット領域）１２が位置する。図１において、ショット領域１２は、太い実線を用いて示されている。ショット領域１２は、レチクルを用いた１ショットの露光の際に一括して露光される領域である。
図２は、図１の一部を拡大して示した図である。
図２において、ショット領域１２は、破線を用いて示されている。
ショット領域１２には、複数のチップ領域（半導体チップ領域、半導体チップ形成領域、半導体チップ）１４ａ、１４ｂが設けられている。ここでは、例えば、４行３列の１２個のチップ領域１４ａ、１４ｂが設けられている。チップ領域１４ａは、通常の半導体チップ（通常チップ）となるものである。一方、チップ領域１４ｂは、目印の半導体チップ（目印チップ）として機能し得るものである。目印のチップ領域（目印チップ領域、目印チップ形成領域、半導体チップ、目印チップ）１４ｂは、各々のショット領域１２内に例えば１つずつ設けられる。ここでは、目印のチップ領域１４ｂを、各々のショット領域１２に対して１つずつ設ける場合を例に説明する。目印チップ領域１４ｂ以外のチップ領域１４ａは、通常のチップ領域（通常チップ領域、通常チップ形成領域、通常チップ）である。チップ領域１４ａ、１４ｂのサイズは、例えば１ｍｍ×１ｍｍ〜５ｍｍ×５ｍｍ程度である。ここでは、チップ領域１４ａ、１４ｂのサイズを、例えば３ｍｍ×３ｍｍ程度とする。
各々のチップ領域１４ａ、１４ｂは、スクライブライン（スクライブライン領域）ＳＬによって確定されている。図１において、スクライブラインＳＬは、細い実線を用いて示されている。図２においては、スクライブラインＳＬは、一点鎖線を用いて示されている。
なお、半導体ウェハ１０の各々のチップ領域１４ａ、１４ｂに半導体チップが形成された後には、スクライブラインＳＬに沿って切断が行われ、半導体チップ１４ａ、１４ｂが個片化されることとなる。
また、目印となる半導体チップ１４ｂは、目印として用いられるのみならず、通常の製品としても用い得る。
図３は、本実施形態による半導体装置を示す断面図である。図３における紙面左側は、通常の半導体チップが形成される領域１４ａ、即ち、通常チップ領域１４ａの一部を示している。図３における紙面右側は、目印となる半導体チップが形成される領域１４ｂ、即ち、目印チップ領域１４ｂの一部を示している。図３に示す通常チップ領域１４ａのうちの紙面左側は、電極パッドが形成される領域２ａを示しており、図３に示す通常チップ領域１４ａのうちの紙面右側は、デバイスパターンが形成される領域４ａを示している。また、図３に示す目印チップ領域１４ｂのうちの紙面左側は、電極パッドが形成される領域２ｂを示しており、図３に示す目印チップ領域１４ｂのうちの紙面右側は、デバイスパターンが形成される領域４ｂを示している。
半導体ウェハ１０には、素子領域１６を確定する素子分離領域１８が形成されている。
素子領域１６には、トランジスタ２０等が形成されている。トランジスタ２０は、ゲート絶縁膜２２を介して半導体ウェハ１０上に形成されたゲート電極２４と、ゲート電極２４の両側における素子領域１６内に形成されたソース／ドレイン拡散層２６とを有している。
トランジスタ２０等が形成された半導体ウェハ１０上には、例えば二酸化シリコンの層間絶縁膜２８が形成されている。層間絶縁膜２８には、トランジスタ２０のソース／ドレイン拡散層２６に接続された導体プラグ３０が埋め込まれている。
層間絶縁膜２８上には、例えばＳｉＣ（ＳｉＯＣ）の絶縁膜（エッチングストッパ膜）３０が形成されている。絶縁膜３１上には、例えば二酸化シリコンの絶縁膜３２が形成されている。絶縁膜３１と絶縁膜３２とにより層間絶縁膜３４が形成されている。
層間絶縁膜３４には、例えばダマシン法により、例えばＣｕにより形成された配線（第１金属配線層）３６が埋め込まれている。なお、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）用のＣｕのダミーパターン（図示せず）も層間絶縁膜３４に埋め込まれている。ＣＭＰ用のダミーパターンは、ウェハ面内における研磨速度の均一化を図るためのものである。
層間絶縁膜３４上には、例えばＳｉＣ（ＳｉＯＣ）の絶縁膜（Ｃｕ拡散防止膜）３８が形成されている。絶縁膜３８上には、例えば二酸化シリコンの絶縁膜４０が形成されている。絶縁膜３８と絶縁膜４０とにより層間絶縁膜４２が形成されている。
層間絶縁膜４２には、例えばデュアルダマシン法により、例えばＣｕにより形成された配線（第２金属配線層）４４及び導体プラグ４６が埋め込まれている。導体プラグ４６は、配線３６に接続されている。なお、層間絶縁膜４２には、ＣＭＰ用のＣｕのダミーパターン（図示せず）も埋め込まれている。
層間絶縁膜４２上には、例えばＳｉＣ（ＳｉＯＣ）の絶縁膜（Ｃｕ拡散防止膜）４８が形成されている。絶縁膜４８上には、例えば二酸化シリコンの絶縁膜５０が形成されている。絶縁膜４８と絶縁膜５０とにより層間絶縁膜５２が形成されている。
層間絶縁膜５２には、例えばデュアルダマシン法により、例えばＣｕにより形成された配線（第３金属配線層）５４及び導体プラグ５６が埋め込まれている。導体プラグ５６は、配線４４に接続されている。なお、層間絶縁膜５２には、ＣＭＰ用のＣｕのダミーパターン（図示せず）も埋め込まれている。
層間絶縁膜５２上には、例えばＳｉＣ（ＳｉＯＣ）の絶縁膜（Ｃｕ拡散防止膜）５８が形成されている。絶縁膜５８上には、例えば二酸化シリコンの絶縁膜６０が形成されている。絶縁膜５８と絶縁膜６０とにより層間絶縁膜６２が形成されている。
層間絶縁膜５２には、例えばデュアルダマシン法により、例えばＣｕにより形成された配線（第４金属配線層）６４及び導体プラグ６６が埋め込まれている。導体プラグ６６は、配線５４に接続されている。なお、層間絶縁膜６２には、ＣＭＰ用のＣｕのダミーパターン（図示せず）も埋め込まれている。
層間絶縁膜６２上には、例えばＳｉＣ（ＳｉＯＣ）の絶縁膜（Ｃｕ拡散防止膜）６８が形成されている。絶縁膜６８上には、例えば二酸化シリコンの絶縁膜７０が形成されている。絶縁膜６８と絶縁膜７０とにより層間絶縁膜７２が形成されている。
層間絶縁膜７２には、例えばタングステンの導体プラグ７４が埋め込まれている。導体プラグ７４は、配線６４に接続されている。
層間絶縁膜７２上には、配線（デバイスパターン、配線パターン）７６ａが形成されている。配線７６ａは、複数層に亘って形成された配線層（多層配線構造）のうちの最上層の金属配線層である。また、層間絶縁膜７２上には、電極パッド（ボンディングパッド）７６ｂも形成されている。電極パッド７６ｂは、外部に接続するためのものである。電極パッド７６ｂには、例えばボンディングワイヤ（図示せず）等が接続される。また、電極パッド７６ｂ上に、半田バンプ（図示せず）等を形成してもよい。また、層間絶縁膜７２上には、ダミーパターン７６ｃ、７６ｄも形成されている。通常の半導体チップが形成される領域１４ａにおいては、ダミーパターン７６ｃが形成されている。目印の半導体チップが形成される領域１４ｂにおいては、ダミーパターン７６ｄが形成されている。配線７６ａ、電極パッド７６ｂ及びダミーパターン７６ｃ、７６ｄは、同一の導電膜をパターニングすることにより形成されている。配線７６ａ、電極パッド７６ｂ及びダミーパターン７６ｃ、７６ｄの材料としては、例えばアルミニウム等が用いられている。ダミーパターン７６ｃ、７６ｄは、ウェハ面内におけるエッチング速度の均一化を図り、デバイスパターン７６ａの寸法不良や倒れ等が生じるのを防止する役割を果たす。
図２の紙面左下の図は、通常チップ領域１４ａのうちの丸印で囲まれた部分を拡大して示した図である。
図２の紙面右下の図は、目印チップ領域１４ｂのうちの丸印で囲まれた部分を拡大して示した図である。
図２から分かるように、通常チップ領域１４ａ内に形成されているダミーパターン７６ｃと目印チップ領域１４ｂ内に形成されているダミーパターン７６ｄとは、形状や配列の態様等が互いに異なっている。
通常チップ領域１４ａにおいては、例えば、複数の正方形のダミーパターン７６ｃが配列されている。かかるダミーパターン７６ｃは、スクライブラインＳＬの長手方向に沿って縦横に配列されている。通常チップ領域１４ａにおけるダミーパターン７６ｃの各辺の方向は、スクライブラインＳＬの長手方向に対して並行となっている。このようなダミーパターン７６ｃがこのような態様で複数配されているため、ダミーパターン７６ｃが存在していない領域（スペース領域）の形状（模様）は、全体として、メッシュ状となっている。換言すれば、ダミーパターン７６ｃが存在していない領域のパターン（スペースのパターン）は、スクライブラインＳＬの長手方向に沿った複数の縦方向のパターンと複数の横方向のパターンとが交差したものとなっている。
一方、目印チップ領域１４ｂにおいては、例えば、複数の菱形のダミーパターン７６ｄが配列されている。換言すれば、ダミーパターン７６ｄとして、図２に示す正方形のダミーパターン７６ｃを所定の回転角度で回転させた形状のダミーパターン７６ｄが用いられている。ここでは、かかる回転角度を、例えば４５度とする。かかるダミーパターン７６ｄは、スクライブラインＳＬの長手方向に対して斜めの方向に配列されている。ダミーパターン７６ｄの配列方向は、スクライブラインＳＬの長手方向に対して、例えば４５度の方向とする。目印チップ領域１４ｂにおけるダミーパターン７６ｄの辺の方向は、スクライブラインＳＬの長手方向に対して斜めの方向となっている。このようなダミーパターン７６ｄがこのような態様で複数配されているため、ダミーパターン７６ｄが存在していない領域（スペース領域）の形状（模様）は、全体として、斜めのメッシュ状となっている。換言すれば、ダミーパターン７６ｄが存在していない領域のパターンは、スクライブラインＳＬの長手方向に対して斜め方向に延在する複数の斜めのパターンと、当該斜めのパターンに交差するように延在する複数の斜めのパターンとが交差したものとなっている。
なお、上述したように、目印となる半導体チップ１４ｂは、通常の製品としても用いられる。このため、ダミーパターン７６ｃ、７６ｄ以外の構成要素については、目印となる半導体チップ１４ｂと通常の半導体チップ１４ａとは同構造となっている。このため、目印チップ１４ａのデバイスパターン（配線、実パターン、実配線パターン）７６ａと、通常の半導体チップ１４ａのデバイスパターン７６ａとは、形状、寸法、配置等が互いに同じとなっている。
通常チップ領域１４ａにおけるダミーパターン７６ｃの密度は、通常チップ領域１４ａのデバイスパターン７６ａをパターニングするのに適した密度とする。なお、ダミーパターンの密度とは、ダミーパターンが配される領域におけるダミーパターンの面積の占有率のことである。また、目印チップ領域１４ｂにおけるダミーパターン６５ｄの密度は、目印チップ領域１４ｂのデバイスパターン７６ａをパターニングするのに適した密度とする。デバイスパターン７６ａをパターニングするのに適した密度でダミーパターン７６ｃ、７６ｄを配置しないと、デバイスパターン７６ａの寸法不良や倒れ等が生じてしまう場合があるためである。
通常チップ領域１４ａに形成されるデバイスパターン７６ａと、目印チップ領域１４ｂに形成されるデバイスパターン７６ｂとは、形状、寸法、配置等が互いに同じとなっている。このため、通常チップ領域１４ａにおけるダミーパターン７６ｃの密度と、目印チップ領域１４ｂにおけるダミーパターン７６ｄの密度とは、同等に設定することが好ましい。
通常チップ領域１４ａにおけるダミーパターン７６ａの密度は、例えば４４．４％程度とする。目印チップ領域１４ｂにおけるダミーパターン７６ｂの密度も、例えば４４．４％程度とする。
このように、本実施形態では、通常チップ１４ａに繰り返し配列されたダミーパターン７６ｃの配列の態様と目印チップ１４ｂに繰り返し配列されたダミーパターン７６ｄの配列の態様とが互いに異なっている。換言すれば、通常チップ領域１４ａに繰り返し配列されたダミーパターン７６ｃにより全体として形成される模様と、目印チップ領域１４ｂに繰り返し配列されたダミーパターン７６ｄにより全体として形成される模様とが、互いに異なっている。更に換言すれば、通常チップ領域１４ａに配列されたダミーパターン７６ｃのパターン群により全体として形成される模様（パターン、干渉縞パターン）と、目印チップ領域１４ｂに配列されたダミーパターン７６ｄのパターン群により全体として形成される模様とが、互いに異なっている。更に換言すれば、通常チップ領域１４ａに配列されたダミーパターン７６ｃ間のスペースにより全体として形成される模様と、目印チップ領域１４ｂに配列されたダミーパターン７６ｄ間のスペースにより全体として形成される模様とが、互いに異なっている。このため、本実施形態によれば、半導体チップ１４ａ、１４ｂを観察すると、通常チップ１４ａの外観と目印チップ１４ｂの外観とが異なって見える。具体的には、ある角度から見ると、通常チップ１４ａの輝度と目印チップ１４ｂの輝度とが異なって見える。また、通常チップ１４ａに繰り返し配列されたダミーパターン７６ｃにより全体として形成される模様（パターン、干渉縞パターン）と、目印チップ１４ｂに繰り返し配列されたダミーパターン７６ｄにより全体として形成される模様（パターン、干渉縞パターン）とが、異なって見える。従って、本実施形態によれば、通常チップ１４ａと目印チップ１４ｂとを外観観察により容易に識別することが可能である。従って、本実施形態によれば、目印となる半導体チップ１４ｂを容易に特定することが可能である。
配線７６ａ、電極パッド７６ｂ及びダミーパターン７６ｂが形成された層間絶縁膜７２上には、シリコン酸化膜７８とシリコン窒化膜８０とが形成されている。シリコン酸化膜７８とシリコン窒化膜８０とにより保護膜８２が形成されている。保護膜８２には、電極パッド７６ｂに達する開口部８４が形成されている。
保護膜８２上には、例えばポリイミドの保護膜８６が形成されている。保護膜８６には、電極パッド７６ｂに達する開口部８８が形成されている。
こうして、本実施形態による半導体ウェハ１０が形成されている。
このように、本実施形態によれば、通常チップ１４ａに繰り返し配列されたダミーパターン７６ｃの配列の態様と、目印チップ１４ｂに繰り返し配列されたダミーパターン７６ｄの配列の態様とが、互いに異なっている。このため、本実施形態によれば、通常チップ１４ａと目印チップ１４ｂとを外観観察により容易に識別することが可能である。しかも、本実施形態によれば、ダミーパターン７６ｃ、７６ｄ以外の構成要素は、通常チップ１４ａと目印チップ１４ｂとで相違しない。このため、通常チップ１４ａのみならず、目印チップ１４をも製品として用いることができる。しかも、目印チップ１４ｂが、目印チップ１４ｂに隣接する通常チップ１４ａに悪影響を及ぼすことはない。従って、本実施形態によれば、高い収率で半導体チップ（半導体装置）を得ることができ、半導体装置の低コスト化に寄与することができる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図４乃至図１４を用いて説明する。図４乃至図８並びに図１０乃至図１４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域１６を確定する素子分離領域１８を半導体ウェハ１０に形成する。
次に、全面に、例えば熱酸化法により、例えば膜厚９ｎｍ程度の二酸化シリコンのゲート絶縁膜２２を形成する。
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、膜厚１２０ｎｍ程度のポリシリコン膜を形成する。
次に、全面に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングすることにより、ポリシリコンのゲート電極２４を形成する。
次に、ゲート電極２４をマスクとし、例えばイオン注入法により、素子領域１６にドーパント不純物を導入することにより、低濃度拡散領域（図示せず）を形成する。
次に、全面に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍ程度の二酸化シリコン又は窒化シリコンの絶縁膜を形成する。
次に、かかる絶縁膜を異方性エッチングすることにより、ゲート電極２４の側壁部分にサイドウォール絶縁膜２５を形成する。
次に、サイドウォール絶縁膜２５が形成されたゲート電極２４をマスクとし、例えばイオン注入法により、素子領域１６にドーパント不純物を導入することにより、高濃度拡散領域（図示せず）を形成する。低濃度拡散領域と高濃度拡散領域とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２６が形成される（図４（ａ）参照）。
次に、全面に、例えばＣＶＤ法により、例えば膜厚１μｍ程度の二酸化シリコンの層間絶縁膜２８を形成する。
次に、フォトリソグラフィ技術を用い、トランジスタ２０のソース／ドレイン拡散層２６に達するコンタクトホール２９を形成する。
次に、全面に、例えばスパッタリング法により、例えばＴｉＮのバリアメタル（図示せず）を形成する。
次に、全面に、例えばＣＶＤ法により、例えばタングステンの導電膜を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜２８の表面が露出するまで導電膜及びバリアメタルを研磨する。これにより、タングステンの導体プラグ３０がコンタクトホール２９内に埋め込まれる（図４（ｂ）参照）。
次に、全面に、例えばプラズマＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により、例えば膜厚１００ｎｍ程度のＳｉＣ（ＳｉＯＣ）の絶縁膜（エッチングストッパ膜）３１を形成する。
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１．２μｍ程度の二酸化シリコンの絶縁膜３２を形成する。絶縁膜３１と絶縁膜３２とにより層間絶縁膜３４が形成される。
次に、例えばダマシン法により、例えばＣｕの配線（第１金属配線層）３６を層間絶縁膜３４に埋め込む。即ち、まず、フォトリソグラフィ技術を用い、配線３６を埋め込むための溝を層間絶縁膜３４に形成する。次に、例えばスパッタリング法により、例えばＴｉＮのバリアメタル（図示せず）を形成する。次に、例えばスパッタリング法により、Ｃｕのシード層（図示せず）を形成する。次に、例えば電解めっき法により、Ｃｕ膜を形成する。次に、例えばＣＭＰ法により、層間絶縁膜３４の表面が露出するまでＣｕ膜、シード層及びバリアメタルを研磨する。こうして、ダマシン法により、Ｃｕの配線（第１金属配線層）３６が層間絶縁膜３４に埋め込まれる。なお、ＣＭＰ用のＣｕのダミーパターン（図示せず）も層間絶縁膜３４に埋め込まれる（図４（ｃ）参照）。
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍ程度のＳｉＣ（ＳｉＯＣ）の絶縁膜（Ｃｕ拡散防止膜）３８を形成する。
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１．２μｍ程度の二酸化シリコンの絶縁膜４０を形成する。絶縁膜３８と絶縁膜４０とにより層間絶縁膜４２が形成される。
次に、例えばデュアルダマシン法により、Ｃｕの配線（第２金属配線層）４４及び導体プラグ４６を層間絶縁膜４２に埋め込む。即ち、まず、フォトリソグラフィ技術を用い、配線４４を埋め込むための溝と導体プラグ４６を埋め込むためのコンタクトホールとを、層間絶縁膜４２に形成する。次に、例えばスパッタリング法により、例えばＴｉ、ＴｉＮ等のバリアメタル（図示せず）を形成する。次に、例えばスパッタリング法により、Ｃｕのシード層（図示せず）を形成する。次に、例えば電解めっき法により、Ｃｕ膜を形成する。次に、例えばＣＭＰ法により、層間絶縁膜４２の表面が露出するまでＣｕ膜、シード層及びバリアメタルを研磨する。こうして、デュアルダマシン法により、Ｃｕの配線（第２金属配線層）４４及び導体プラグ４６が層間絶縁膜４２に埋め込まれる。導体プラグ４６は、配線３６に接続される（図５（ａ）参照）。なお、層間絶縁膜４２には、ＣＭＰ用のＣｕのダミーパターン（図示せず）も埋め込まれる。
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍ程度のＳｉＣ（ＳｉＯＣ）の絶縁膜（Ｃｕ拡散防止膜）４８を形成する。
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１．２μｍ程度の二酸化シリコンの絶縁膜５０が形成されている。絶縁膜４８と絶縁膜５０とにより層間絶縁膜５２が形成される。
次に、例えばデュアルダマシン法により、Ｃｕの配線（第３金属配線層）５４及び導体プラグ５６を層間絶縁膜５２に埋め込む。配線５４及び導体プラグ５６を層間絶縁膜５２に埋め込む方法は、配線４４及び導体プラグ４６を層間絶縁膜４２に埋め込む上述した方法と同様である。導体プラグ５６は、配線４４に接続される。なお、層間絶縁膜５２には、ＣＭＰ用のＣｕのダミーパターン（図示せず）も埋め込まれる。
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍ程度のＳｉＣ（ＳｉＯＣ）の絶縁膜（Ｃｕ拡散防止膜）５８を形成する。
次に、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１．２μｍ程度の二酸化シリコンの絶縁膜６０を形成する。絶縁膜５８と絶縁膜６０とにより層間絶縁膜６２が形成される。
次に、例えばデュアルダマシン法により、Ｃｕの配線（第４金属配線層）６４及び導体プラグ６６を層間絶縁膜６２に埋め込む。配線６４及び導体プラグ６６を層間絶縁膜６２に埋め込む方法は、配線４４及び導体プラグ４６を層間絶縁膜４２に埋め込む上述した方法と同様である。導体プラグ６６は、配線５４に接続される（図５（ｂ）参照）。なお、層間絶縁膜６２には、ＣＭＰ用のＣｕのダミーパターン（図示せず）も埋め込まれる。
次に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍ程度のＳｉＣ（ＳｉＯＣ）の絶縁膜（Ｃｕ拡散防止膜）６８を形成する。
次に、例えばプラズマＣＶＤ法により、例えば膜厚１．２μｍ程度の二酸化シリコンの絶縁膜７０を形成する。絶縁膜６８と絶縁膜７０とにより層間絶縁膜７２が形成される。
次に、フォトリソグラフィ技術を用い、配線６４に達するコンタクトホール７３を層間絶縁膜７２に形成する。
次に、全面に、例えばスパッタリング法により、例えばＴｉ、ＴｉＮ等のバリアメタル（図示せず）を形成する。
次に、全面に、例えばＣＶＤ法により、例えばタングステンの導電膜を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜７２の表面が露出するまで導電膜及びバリアメタルを研磨する。これにより、タングステンの導体プラグ７４がコンタクトホール７３内に埋め込まれる（図６参照）。
次に、図７に示すように、全面に、例えばスパッタリング法により、例えば膜厚３００ｎｍ程度のアルミニウムの導電膜７６を形成する。
次に、図８に示すように、全面に、例えばスピンコート法により、フォトレジスト膜９０を形成する。
次に、図９に示すようなレチクル９２を用いて、フォトレジスト膜９０に対して露光を行う（図１０参照）。
図９は、本実施形態による半導体装置の製造方法において用いられるレチクルを示す平面図である。
図９に示すように、レチクル９２には、通常チップ用のパターン領域９４ａと目印チップ用のパターン領域９４ｂが形成されている。通常チップ用のパターン領域９４ａは、半導体ウェハ１０の通常チップ領域１４ａにパターンを転写するためのものである。目印チップ用のパターン領域９４ｂは、半導体ウェハ１０の目印チップ領域１４ｂにパターンを転写するためのものである。
図９の紙面左下の図は、通常チップ用のパターン領域９４ａのうちの丸印で囲まれた部分を拡大して示したものである。
図９の紙面右下の図は、目印チップ用のパターン領域９４ｂのうちの丸印で囲まれた部分を拡大して示したものである。
通常チップ用のパターン領域９４ａに形成されたデバイスパターン９６ａやダミーパターン９６ｃ等は、半導体ウェハ１０の通常チップ領域１４ａに形成されるデバイスパターン７６ａやダミーパターン７６ｃに対応するように形成されている。
目印チップ用のパターン領域９４ｂに形成されたデバイスパターン９６ａやダミーパターン９６ｄ等は、半導体ウェハ１０の目印チップ領域１４ｂに形成されるデバイスパターン７６ａやダミーパターン７６ｄに対応するように形成されている。
このようなレチクル９２を用いて、フォトレジスト膜９０に対してパターンの露光が行われる。レチクル９２を用いたパターンの露光は、図１に示すショット領域１２毎に順次行われる。
こうして、レチクル９２を用いた露光が、全てのショット領域１２に対して行われる。
次に、露光されたフォトレジスト膜９０を現像する（図１１参照）。これにより、フォトレジスト膜９０が、デバイスパターン７６ａの平面形状にパターニングされる。また、フォトレジスト膜９０が、デバイスパターン７６ｂの平面形状にパターニングされる。また、フォトレジスト膜９０が、ダミーパターン７６ｃ、７６ｄの平面形状にパターニングされる。
次に、フォトレジスト膜９０をマスクとして、導電膜７６をエッチングする。これにより、デバイスパターン７６ａ、電極パッド７６ｂ及びダミーパターン７６ｃ、７６ｄが形成される（図１２参照）。
なお、通常チップ領域１４ａにおけるダミーパターン７６ｃの密度（占有率）は、通常チップ領域１４ａのデバイスパターン７６ａをパターニングするのに適した密度とする。また、目印チップ領域１４ｂにおけるダミーパターン６５ｄの密度は、目印チップ領域１４ｂのデバイスパターン７６ａをパターニングするのに適した密度とする。従って、適度な密度のダミーパターン７６ｃ、７６ｄを形成しつつ、デバイスパターン７６ａを形成するため、デバイスパターン７６ａの寸法不良や倒れ等が生じるのを防止することができる。
次に、例えばアッシングにより、フォトレジスト膜９０を剥離する（図１３参照）。
次に、全面に、例えばＣＶＤ法により、例えば膜厚２００〜３００ｎｍ程度のシリコン酸化膜７８を形成する。
次に、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍ程度のシリコン窒化膜８０を形成する。シリコン酸化膜７８とシリコン窒化膜８０とにより保護膜８２が形成される。
次に、フォトリソグラフィ技術を用い、電極パッド７６ｂに達する開口部８４を保護膜８２に形成する。
次に、全面に、例えばスピンコート法により、例えば感光性ポリイミドの保護膜８６を形成する。
次に、フォトリソグラフィ技術を用い、電極パッド７６ｂに達する開口部８８を保護膜８６に形成する。
こうして、本実施形態による半導体ウェハが形成される。即ち、通常チップ領域１４ａに通常の半導体チップ（半導体装置）が形成され、目印チップ領域１４ｂに目印となり得る半導体チップ（半導体装置）が形成された半導体ウェハ１０が得られる（図１４参照）。
こうして得られた半導体ウェハ１０に対しては、以下のようにして検査が行われる。
まず、検査装置の載置台（図示せず）上に、半導体ウェハ１０を載置する。
次に、検査装置のチップ位置認識用のカメラ（図示せず）を用いて、目印となる半導体チップ１４ｂを特定する。例えば、１つめのショット領域１２内に位置する目印チップ１４ｂを、目印とすることができる。上述したように、外観観察により通常チップ１４ａと目印チップ１４ｂとを容易に判別することが可能であるため、目印チップ１４ｂを容易に特定することができる。
そして、目印チップ１４ｂを目印として、最初に検査が行われる半導体チップ１４ａ、１４ｂを決定する。
そして、半導体ウェハ１０に形成されている複数の半導体チップ１４ａ、１４ｂに対して順次検査が行われる。検査結果は、各々の半導体チップ１４ａ、１４ｂに付される通し番号に関連づけられて、検査装置の記憶部（図示せず）に記憶される。
こうして、半導体ウェハ１０に形成された複数の半導体チップ１４ａ、１４ｂに対しての検査が完了する。
検査が完了した後には、以下のようにして、半導体チップ１４ａ、１４ｂが個片化される。
まず、図示しないシート上に半導体ウェハ１０を載置する。かかるシートとしては、例えば熱剥離シート等が用いられる。
次に、ダイサー（切断装置）を用い、スクライブラインＳＬに沿って、ダイシングを行う。これにより、半導体チップ１４ａ、１４ｂが個片化され、複数の半導体チップ（半導体装置）が得られる。
次に、チップ位置認識用のカメラ（図示せず）を用いて、目印とした半導体チップ１４ｂの位置を把握する。上述したように、外観観察により通常チップ１４ａと目印チップ１４ｂとを容易に判別することが可能であるため、目印として決定した半導体チップ１４ｂの位置を容易に把握することができる。
次に、目印とした半導体チップ１４ｂの位置に基づいて、最初に検査が行われた半導体チップ１４ａ、１４ｂの位置を把握する。
次に、個片化された半導体チップ１４ａ、１４ｂを、予め付した通し番号順にピックアップし、順次搬送を行う。半導体チップ１４ａ、１４ｂのピックアップは、例えば、チップ吸着ツール（図示せず）等を用いて行うことができる。
半導体チップ１４ａ、１４ｂの通し番号と検査結果とが関連づけられているため、不良の半導体チップ１４ａ、１４ｂを除外し、検査に合格した半導体チップ１４ａ、１４ｂを製品として用いることができる。
（変形例（その１））
次に、本実施形態による半導体ウェハの変形例（その１）について図１５を用いて説明する。図１５は、本変形例による半導体ウェハの一部を拡大して示す平面図である。
図１５に示すように、本変形例では、目印チップ１４ｂにおいて繰り返し配列されているダミーパターン７６ｅの平面形状が、例えば十字形となっている。これらのダミーパターン７６ｅは、スクライブラインＳＬの長手方向に対して、斜めに徐々にずらして配置されている。
なお、通常チップ１４ａにおいては、図１乃至図３を用いて上述した半導体ウェハ１０の通常チップ１４ａと同様に、例えば正方形のダミーパターン７６ｃが縦横に配列されている。
通常チップ１４ａにおけるダミーパターン７６ｃの密度は、例えば４４．４％程度とする。目印チップ１４ｂにおけるダミーパターン７６ｅの密度は、例えば４３．５％程度とする。即ち、通常チップ１４ａにおけるダミーパターン７６ｃの密度と、目印チップ１４ｂにおけるダミーパターン７６ｅの密度とは、同等となっている。
このように、目印チップ１４ｂに用いられるダミーパターン７６ｅの平面形状が、例えば十字形であってもよい。
本変形例においても、通常チップ１４ａにおけるダミーパターン７６ｃの形状や配列の態様と目印チップ１４ｂにおけるダミーパターン７６ｅの形状や配列の態様とが互いに異なっている。このため、本変形例によっても、通常チップ１４ａと目印チップ１４ｂとを外観観察により容易に識別することが可能である。
（変形例（その２））
次に、本実施形態による半導体ウェハの変形例（その２）について図１６を用いて説明する。図１６は、本変形例による半導体ウェハの一部を拡大して示す平面図である。
図１６に示すように、本変形例では、目印チップ１４ｂにおいて繰り返し配列されているダミーパターン７６ｆの平面形状が、例えば長方形となっている。ダミーパターン７６ｆの長手方向は、例えば、図１６における紙面左右方向となっている。ダミーパターン７６ｆは、スクライブラインＳＬの長手方向に対して、斜めに徐々にずらして配置されている。
なお、通常チップ１４ａにおいては、図１乃至図３を用いて上述した半導体ウェハ１０の通常チップ１４ａと同様に、例えば正方形のダミーパターン７６ｃが縦横に配列されている。
通常チップ１４ａにおけるダミーパターン７６ｃの密度は、例えば４４．４％程度とする。目印チップ１４ｂにおけるダミーパターン７６ｆの密度は、例えば４５．５％程度とする。即ち、通常チップ１４ａにおけるダミーパターン７６ｃの密度と、目印チップ１４ｂにおけるダミーパターン７６ｆの密度とは、同等となっている。
このように、目印チップ１４ｂに用いられるダミーパターン７６ｆが、例えば長方形であってもよい。
本変形例においても、通常チップ１４ａにおけるダミーパターン７６ｃの形状や配列の態様と、目印チップ１４ｂにおけるダミーパターン７６ｆの形状や配列の態様とが互いに異なっている。このため、本変形例によっても、通常チップ１４ａと目印チップ１４ｂとを外観観察により容易に識別することが可能である。
（変形例（その３））
次に、本実施形態による半導体ウェハの変形例（その３）について図１７を用いて説明する。図１７は、本変形例による半導体ウェハの一部を拡大して示す平面図である。
図１７に示すように、本変形例では、目印チップ１４ｂにおいて繰り返し配列されているダミーパターン７６ｇの平面形状が、例えば長方形となっている。ダミーパターン７６ｇの長手方向は、例えば、図１７における紙面上下方向とする。ダミーパターン７６ｇは、スクライブラインＳＬの長手方向に対して、斜めに徐々にずらして配置されている。
また、本変形例では、ダミーパターン７６ｇが配される領域であるダミーパターン配置領域（ダミーパターン挿入領域）を囲うように、ダミーパターン７６ｈによる縁取りが為されている。かかるダミーパターン７６ｈの平面形状は、例えば長方形となっている。ダミーパターン７６ｈの長手方向は、例えば図１７における紙面左右方向とする。
なお、通常チップ１４ａにおいてには、図１乃至図３を用いて上述した半導体ウェハ１０の通常チップ１４ａと同様に、例えば正方形のダミーパターン７６ｃが縦横に配されている。
このように、ダミーパターン７６ｇが配されるダミーパターン配置領域を囲うようにダミーパターン７６ｈによる縁取りが施されていてもよい。かかる縁取りを施すと、外観観察による通常チップ１４ａと目印チップ１４ｂとの識別がより容易になる場合がある。
［第２実施形態］
第２実施形態による半導体ウェハ及び半導体装置の製造方法を図１８及び図１９を用いて説明する。図１乃至図１７に示す第１実施形態による半導体ウェハ及び半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体ウェハは、補助目印チップ１４ｃと補助目印チップ１４ｄとがショット領域１２の中央部において交差するように配列されており、これらが交差する箇所であるショット領域１２の中央部に目印チップ１２ｄが位置しているものである。
図１８は、本実施形態による半導体ウェハの一部を示す図である。
図１８において、ショット領域１２は、破線を用いて示されている。
ショット領域１２には、複数のチップ領域１４ａ〜１４ｄが設けられている。ここでは、例えば、５行５列の２５個のチップ領域１４ａ〜１４ｄが設けられている。チップ領域１４ａは、通常の半導体チップ（通常チップ）となるものである。チップ領域１４ｂは、目印の半導体チップ（目印チップ）として機能し得るものである。チップ領域（補助目印チップ）１４ｃとチップ領域（補助目印チップ）１４ｄは、目印チップ１４ｂを見つけやすくするための補助的なものである。
補助目印チップ１４ｃは、ショット領域１２の対角線に沿って配される。但し、ショット領域１２の中央部には、補助目印チップ１４ｃを配さない。
補助目印チップ１４ｄは、補助目印チップ１４ｃを結ぶ対角線に交差するように、ショット領域１２の対角線に沿って配される。但し、ショット領域１２の中央部には、補助目印チップ１４ｄを配さない。
ショット領域１２の中央部には、目印チップ１４ｂが配される。
このように、各々のショット領域１２には、目印チップ領域１４ｂを中心として、複数の補助目印チップ領域１４ｃが第１の方向に配列されており、複数の補助目印チップ領域１４ｄが第１の方向に交差する第２の方向に配列されている。
目印チップ領域１４ｂ及び補助目印チップ１４ｃ、１４ｄ以外のチップ領域１４ａは、通常のチップ領域である。
チップ領域１４ａ〜１４ｄのサイズは、例えば１ｍｍ×１ｍｍ〜５ｍｍ×５ｍｍ程度である。ここでは、チップ領域１４ａ〜１４ｄのサイズを、例えば３ｍｍ×３ｍｍ程度とする。
半導体ウェハ１０の各々のチップ領域１４ａ〜１４ｄに半導体チップが形成された後には、スクライブラインＳＬに沿って切断が行われ、半導体チップ１４ａ〜１４ｄが個片化されることとなる。
また、目印チップ１４ｂは、目印として用いられるのみならず、通常の製品としても用い得る。
また、補助目印チップ１４ｃ、１４ｄは、補助目印として用いられるのみならず、通常の製品としても用い得る。
図１８の紙面左上の図は、通常のチップ領域（通常チップ領域）１４ａのうちの丸印で囲まれた部分を拡大して示した図である。
図１８の紙面右上の図は、目印となるチップ領域（目印チップ領域）１４ｂのうちの丸印で囲まれた部分を拡大して示した図である。
図１８の紙面左下の図は、補助目印となるチップ領域（補助目印チップ領域）１４ｃのうちの丸印で囲まれた部分を拡大して示した図である。
図１８の紙面左下の図は、補助目印となるチップ領域（補助目印チップ領域）１４ｄのうちの丸印で囲まれた部分を拡大して示した図である。
通常チップ領域１４ａ内に形成されるデバイスパターン７６ａやダミーパターン７６ｃは、第１実施形態における半導体ウェハ１０の通常チップ領域１４ａのデバイスパターン７６ａやダミーパターン７６ｃと同様である。
また、目印チップ領域１４ｂ内に形成されるデバイスパターン７６ａやダミーパターン７６ｄは、第１実施形態における半導体ウェハ１０の目印チップ領域１４ｂのデバイスパターン７６ａやダミーパターン７６ｄと同様である。
補助目印チップ領域１４ｃ内に形成されるデバイスパターン７６ａやダミーパターン７６ｇ、７６ｈは、図１７を用いて上述した半導体ウェハ１０の目印チップ領域１４ｂのデバイスパターン７６ａやダミーパターン７６ｇ、７６ｈと同様である。
補助目印チップ領域１４ｄにおいて繰り返し配列されているダミーパターン７６ｉの平面形状は、図１８に示すように、例えば長方形となっている。ダミーパターン７６ｉの長手方向は、例えば、図１８における紙面上下方向とする。ダミーパターン７６ｉは、スクライブラインＳＬの長手方向に対して、斜めに徐々にずらして配置されている。斜めに徐々にずらして配列されたダミーパターン７６ｉの配列方向と、斜めに徐々にずらして配列されたダミーパターン７６ｇの配列方向とは、交差している。
補助目印チップ領域１４ｄ内に配された縁取り用のダミーパターン７６ｈは、図１７を用いて上述した半導体ウェハ１０の目印チップ領域１４ｂの縁取り用のダミーパターン７６ｈと同様である。
図１８から分かるように、通常チップ領域１４ａ内に形成されているダミーパターン７６ｃと目印チップ領域１４ｂ内や補助目印チップ１４ｃ、１４ｄ内に形成されているダミーパターン７６ｄ、７６ｇ、７６ｈとは、形状や配列の態様等が互いに異なっている。このため、本実施形態によれば、半導体チップ１４ａ〜１４ｄを観察すると、通常チップ１４ａの外観と目印チップ１４ｂとが異なって見える。また、通常チップ１４ａの外観と補助目印チップ１４ｃの外観とが異なって見える。また、通常チップ１４ａの外観と補助目印チップ１４ｄの外観とが異なって見える。このため、目印チップ１４と補助目印チップ１４ｃ、１４ｄとにより形成される配列が、全体としてＸ型に見える。従って、Ｘ型の配列の中央部に位置している目印チップ１４の位置を容易に把握することができる。従って、本実施形態によれば、目印となる半導体チップ１４ｂをより容易に特定することが可能となる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１９を用いて説明する。図１９は、本実施形態による半導体装置の製造方法において用いられるレチクルを示す平面図である。
まず、半導体ウェハ１０に素子分離領域１８を形成する工程からフォトレジスト膜９０を形成する工程までは、図４乃至図８を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
次に、図１９に示すようなレチクル９２ａを用いて、フォトレジスト膜９０に対して露光を行う（図１０参照）。
図１９は、レチクルの一例を示す平面図である。
図１９に示すように、レチクル９２ａには、通常チップ用のパターン領域９４ａと目印チップ用のパターン領域９４ｂと補助目印チップ用のパターン領域９４ｃ、９４ｄとが形成されている。
通常チップ用のパターン領域９４ａは、半導体ウェハ１０の通常チップ領域１４ａにパターンを転写するためのものである。
目印チップ用のパターン領域９４ｂは、半導体ウェハ１０の目印チップ領域１４ｂにパターンを転写するためのものである。目印チップ用のパターン領域９４ｂは、レチクル９２ａの中心部に配されている。
補助目印チップ用のパターン領域９４ｃ、９４ｄは、半導体ウェハ１０の補助目印チップ領域１４ｃ、１４ｄにパターンをそれぞれ転写するためのものである。
レチクル９２ａには、目印チップ用のパターン領域１４ｂを中心として、複数の補助目印チップ用のパターン領域９４ｃが第１の方向に配列されており、複数の補助目印チップ用のパターン領域９４ｄが第１の方向に交差する第２の方向に配列されている。
図１９の紙面左上の図は、通常チップ用のパターン領域９４ａのうちの丸印で囲まれた部分を拡大して示したものである。
図１９の紙面右上の図は、目印チップ用のパターン領域９４ｂのうちの丸印で囲まれた部分を拡大して示したものである。
図１９の紙面左下の図は、補助目印チップ用のパターン領域９４ｃのうちの丸印で囲まれた部分を拡大して示したものである。
図１９の紙面右下の図は、補助目印チップ用のパターン領域９４ｄのうちの丸印で囲まれた部分を拡大して示したものである。
通常チップ用のパターン領域９４ａに形成されたデバイスパターン９６ａやダミーパターン９６ｃ等は、半導体ウェハ１０の通常チップ領域１４ａに形成されるデバイスパターン７６ａやダミーパターン７６ｃに対応するように形成されている。
目印チップ用のパターン領域９４ｂに形成されたデバイスパターン９６ａやダミーパターン９６ｄ等は、半導体ウェハ１０の目印チップ領域１４ｂに形成されるデバイスパターン７６ａやダミーパターン７６ｄに対応するように形成されている。
補助目印チップ用のパターン領域９４ｃのデバイスパターン９６ａやダミーパターン９６ｇ、９６ｈは、半導体ウェハ１０の補助目印チップ領域１４ｃに形成されるデバイスパターン７６ａやダミーパターン７６ｇ、７６ｈに対応するように形成されている。
補助目印チップ用のパターン領域９４ｄのデバイスパターン９６ａやダミーパターン９６ｈ、９６ｉは、半導体ウェハ１０の補助目印チップ領域１４ｄに形成されるデバイスパターン７６ａやダミーパターン７６ｈ、７６ｉに対応するように形成されている。
このようなレチクル９２ａを用いて、フォトレジスト膜９０に対してパターンの露光が行われる。レチクル９２ａを用いたパターンの露光は、ショット領域１２毎に順次行われる。
こうして、レチクル９２ａを用いた露光が、全てのショット領域１２に対して行われる。
この後の半導体装置の製造方法は、図１１乃至図１４を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
こうして、本実施形態による半導体装置が製造される。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、第１実施形態では、１つのショット領域１２に含まれるチップ領域１４ａ、１４ｂの数が１２個である場合を例に説明したが、これに限定されるものではなく、適宜設定し得る。
また、第２実施形態では、１つのショット領域１２に含まれるチップ領域１４ａ〜１４ｄの数が２５個である場合を例に説明したが、これに限定されるものではなく、適宜設定し得る。
上記実施形態に関し、更に以下の付記を開示する。
（付記１）
複数のショット領域にパターンがそれぞれ転写された半導体ウェハであって、
前記複数のショット領域の各々には、チップ領域が複数ずつ形成され、
前記複数のショット領域の各々の複数の前記チップ領域のうちの第１のチップ領域には、第１の態様で繰り返し配列された複数の第１のダミーパターンが形成されており、
前記複数のショット領域の各々の前記複数のチップ領域のうちの第２のチップ領域には、前記第１の態様と異なる第２の態様で繰り返し配列された複数の第２のダミーパターンが形成されている
ことを特徴とする半導体ウェハ。
（付記２）
付記１記載の半導体ウェハにおいて、
前記第１のダミーパターンの形状と前記第２のダミーパターンの形状とは、互いに異なっている
ことを特徴とする半導体ウェハ。
（付記３）
付記１又は２記載の半導体ウェハにおいて、
前記第１のダミーパターンの配列方向と前記第２のダミーパターンの配列方向とは、互いに異なっている
ことを特徴とする半導体ウェハ。
（付記４）
付記１乃至３のいずれかに記載の半導体ウェハにおいて、
前記第１のダミーパターン及び前記第２のダミーパターンは、複数の金属配線層のうちの最上層の金属配線層に形成されている
ことを特徴とする半導体ウェハ。
（付記５）
付記１乃至４のいずれかに記載の半導体ウェハにおいて、
前記第２のチップ領域は、前記複数のショット領域の各々に１つずつ設けられており、
前記第２のチップ領域以外の前記複数の半導体チップは、いずれも前記第１のチップ領域である
ことを特徴とする半導体ウェハ。
（付記６）
付記１乃至４のいずれかに記載の半導体ウェハにおいて、
前記第２のチップ領域は、各々の前記ショット領域における中央部に位置しており、
各々の前記ショット領域では、前記第２のチップ領域を中心として、複数の第３のチップ領域が第１の方向に配列されており、複数の第４のチップ領域が前記第１の方向に交差する第２の方向に配列されており、
各々の前記第３のチップ領域には、前記第１の態様と異なる第３の態様で繰り返し配列された複数の第３のダミーパターンが形成されており、
各々の前記第４のチップ領域には、前記第１の態様と異なる第４の態様で繰り返し配列された複数の第４のダミーパターンが形成されている
ことを特徴とする半導体ウェハ。
（付記７）
複数のパターン領域を有するレチクルであって、前記複数のパターン領域のうちの第１のパターン領域には、第１の態様で繰り返し配列された複数の第１のダミーパターンが形成されており、前記複数のパターン領域のうちの第２のパターン領域には、前記第１の態様と異なる第２の態様で繰り返し配列された複数の第２のダミーパターンが形成されているレチクルを用いて、半導体ウェハ上の複数のショット領域の各々に順次露光を行う工程を有する
ことを特徴とする半導体装置の製造方法。
（付記８）
付記７記載の半導体装置の製造方法において、
前記露光を行う工程の前に、前記半導体ウェハ上に導電膜を形成する工程と；前記導電膜上にフォトレジスト膜を形成する工程とを更に有し、
前記露光を行う工程では、前記フォトレジスト膜に対して露光を行い、
前記露光を行う工程の後に、前記フォトレジスト膜を現像する工程と；前記フォトレジスト膜をマスクとして導電膜をエッチングする工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記９）
付記７又は８記載の半導体装置の製造方法において、
前記第１のダミーパターンの形状と前記第２のダミーパターンの形状とは、互いに異なっている
ことを特徴とする半導体装置の製造方法。
（付記１０）
付記７乃至９のいずれかに記載の半導体装置の製造方法において、
前記第１のダミーパターンの配列方向と前記第２のダミーパターンの配列方向とは、互いに異なっている
ことを特徴とする半導体装置の製造方法。
（付記１１）
付記７乃至１０のいずれかに記載の半導体装置の製造方法において、
前記第１のダミーパターン及び前記第２のダミーパターンは、複数の金属配線層のうちの最上層の金属配線層に形成される
ことを特徴とする半導体装置の製造方法。
（付記１２）
付記７乃至１１のいずれかに記載の半導体装置の製造方法において、
前記第２のパターン領域の数は、１つであり、
前記第２のパターン領域以外の前記複数のパターン領域は、いずれも前記第１のパターン領域である
ことを特徴とする半導体装置の製造方法。
（付記１３）
付記７乃至１１のいずれかに記載の半導体装置の製造方法において、
前記第２のパターン領域は、前記レチクルの中央部に位置しており、
前記第２のパターン領域を中心として、複数の第３のパターン領域が第１の方向に配列されており、複数の第４のパターン領域が前記第１の方向と交差する第２の方向に配列されており、
各々の前記第３のパターン領域には、前記第１の態様と異なる第３の態様で繰り返し配列された複数の第３のダミーパターンが形成されており、
各々の前記第４のパターン領域には、前記第１の態様と異なる第４の態様で繰り返し配列された複数の第４のダミーパターンが形成されている
ことを特徴とする半導体装置の製造方法。
２ａ、２ｂ…電極パッドが形成される領域
４ａ、４ｂ…デバイスパターンが形成される領域
１０…半導体ウェハ
１２…ショット領域
１４ａ…通常チップ領域
１４ｂ…目印チップ領域
１４ｃ、１４ｄ…補助目印チップ領域
１６…素子領域
１８…素子分離領域
２０…トランジスタ
２２…ゲート絶縁膜
２４…ゲート電極
２５…サイドウォール絶縁膜
２６…ソース／ドレイン拡散層
２８…層間絶縁膜
２９…コンタクトホール
３０…導体プラグ
３１…絶縁膜
３２…絶縁膜
３４…層間絶縁膜
３６…配線
３８…絶縁膜
４０…絶縁膜
４２…層間絶縁膜
４４…配線
４６…導体プラグ
４８…絶縁膜
５０…絶縁膜
５２…層間絶縁膜
５４…配線
５６…導体プラグ
５８…絶縁膜
６０…絶縁膜
６２…層間絶縁膜
６４…配線
６６…導体プラグ
６８…絶縁膜
７０…絶縁膜
７２…層間絶縁膜
７３…コンタクトホール
７４…導体プラグ
７６…導電膜
７６ａ…デバイスパターン
７６ｂ…電極パッド
７６ｃ〜７６ｉ…ダミーパターン
７８…シリコン酸化膜
８０…シリコン窒化膜
８２…保護膜
８４…開口部
８６…保護膜
８８…開口部
９０…フォトレジスト膜
９２、９２ａ…レチクル
９４ａ…通常チップ用のパターン領域
９４ｂ…目印チップ用のパターン領域
９６ａ…デバイスパターン
９６ｃ、９６ｄ…ダミーパターン
ＳＬ…スクライブライン

Claims (8)

  1. 複数のショット領域にパターンがそれぞれ転写された半導体ウェハであって、
    前記複数のショット領域の各々には、チップ領域が複数ずつ形成され、
    前記複数のショット領域の各々の複数の前記チップ領域のうちの第１のチップ領域には、第１の態様で繰り返し配列された複数の第１のダミーパターンが形成されており、
    前記複数のショット領域の各々の前記複数のチップ領域のうちの第２のチップ領域には、前記第１の態様と異なる第２の態様で繰り返し配列された複数の第２のダミーパターンが形成されている
    ことを特徴とする半導体ウェハ。
  2. 請求項１記載の半導体ウェハにおいて、
    前記第１のダミーパターンの形状と前記第２のダミーパターンの形状とは、互いに異なっている
    ことを特徴とする半導体ウェハ。
  3. 請求項１又は２記載の半導体ウェハにおいて、
    前記第１のダミーパターンの配列方向と前記第２のダミーパターンの配列方向とは、互いに異なっている
    ことを特徴とする半導体ウェハ。
  4. 請求項１乃至３のいずれか１項に記載の半導体ウェハにおいて、
    前記第１のダミーパターン及び前記第２のダミーパターンは、複数の金属配線層のうちの最上層の金属配線層に形成されている
    ことを特徴とする半導体ウェハ。
  5. 請求項１乃至４のいずれか１項に記載の半導体ウェハにおいて、
    前記第２のチップ領域は、前記複数のショット領域の各々に１つずつ設けられており、
    前記第２のチップ領域以外の前記複数の半導体チップは、いずれも前記第１のチップ領域である
    ことを特徴とする半導体ウェハ。
  6. 請求項１乃至４のいずれか１項に記載の半導体ウェハにおいて、
    前記第２のチップ領域は、各々の前記ショット領域における中央部に位置しており、
    各々の前記ショット領域では、前記第２のチップ領域を中心として、複数の第３のチップ領域が第１の方向に配列されており、複数の第４のチップ領域が前記第１の方向に交差する第２の方向に配列されており、
    各々の前記第３のチップ領域には、前記第１の態様と異なる第３の態様で繰り返し配列された複数の第３のダミーパターンが形成されており、
    各々の前記第４のチップ領域には、前記第１の態様と異なる第４の態様で繰り返し配列された複数の第４のダミーパターンが形成されている
    ことを特徴とする半導体ウェハ。
  7. 複数のパターン領域を有するレチクルであって、前記複数のパターン領域のうちの第１のパターン領域には、第１の態様で繰り返し配列された複数の第１のダミーパターンが形成されており、前記複数のパターン領域のうちの第２のパターン領域には、前記第１の態様と異なる第２の態様で繰り返し配列された複数の第２のダミーパターンが形成されているレチクルを用いて、半導体ウェハ上の複数のショット領域の各々に順次露光を行う工程を有する
    ことを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記露光を行う工程の前に、前記半導体ウェハ上に導電膜を形成する工程と；前記導電膜上にフォトレジスト膜を形成する工程とを更に有し、
    前記露光を行う工程では、前記フォトレジスト膜に対して露光を行い、
    前記露光を行う工程の後に、前記フォトレジスト膜を現像する工程と；前記フォトレジスト膜をマスクとして導電膜をエッチングする工程とを有する
    ことを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107924848A (zh) * 2015-08-06 2018-04-17 欧司朗光电半导体有限公司 用于在载体上布置多个半导体结构元件的方法和具有多个半导体结构元件的载体

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6798318B2 (ja) * 2017-01-05 2020-12-09 富士通株式会社 設計支援装置、設計支援方法、および設計支援プログラム
US10242951B1 (en) 2017-11-30 2019-03-26 International Business Machines Corporation Optical electronic-chip identification writer using dummy C4 bumps
JP6368845B1 (ja) * 2017-12-05 2018-08-01 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス
KR20210028398A (ko) * 2019-09-04 2021-03-12 삼성전자주식회사 재배선 패턴을 가지는 집적회로 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183642A (ja) * 2003-12-19 2005-07-07 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2007073725A (ja) * 2005-09-07 2007-03-22 Matsushita Electric Ind Co Ltd 半導体装置
JP2008192809A (ja) * 2007-02-05 2008-08-21 Matsushita Electric Ind Co Ltd 半導体基板の検査方法
JP2009081243A (ja) * 2007-09-26 2009-04-16 Panasonic Corp 半導体装置の製造方法
JP2009111060A (ja) * 2007-10-29 2009-05-21 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306910A (ja) 1996-05-14 1997-11-28 Fujitsu Ltd 半導体装置
US6486066B2 (en) * 2001-02-02 2002-11-26 Matrix Semiconductor, Inc. Method of generating integrated circuit feature layout for improved chemical mechanical polishing
JP2005136135A (ja) 2003-10-30 2005-05-26 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
US7629689B2 (en) * 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
US20070048668A1 (en) * 2005-08-25 2007-03-01 International Business Machines Corporation Wafer edge patterning in semiconductor structure fabrication
US7732897B2 (en) * 2006-06-15 2010-06-08 Taiwan Semiconductor Manufacturing Co., Ltd Methods of die sawing and structures formed thereby
JP2008053474A (ja) 2006-08-24 2008-03-06 Sharp Corp ウェハ及びそれを用いた半導体装置の製造方法
JP5175066B2 (ja) * 2006-09-15 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置
JP5023653B2 (ja) 2006-10-19 2012-09-12 富士通セミコンダクター株式会社 露光用マスク、電子装置の製造方法、及び露光用マスクの検査方法
JP2008135496A (ja) * 2006-11-28 2008-06-12 Matsushita Electric Ind Co Ltd 半導体装置
JP5363034B2 (ja) * 2008-06-09 2013-12-11 ラピスセミコンダクタ株式会社 半導体基板、及びその製造方法
TWI437731B (zh) * 2009-03-06 2014-05-11 Advanced Optoelectronic Tech 一種具有提升光取出率之半導體光電元件及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183642A (ja) * 2003-12-19 2005-07-07 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2007073725A (ja) * 2005-09-07 2007-03-22 Matsushita Electric Ind Co Ltd 半導体装置
JP2008192809A (ja) * 2007-02-05 2008-08-21 Matsushita Electric Ind Co Ltd 半導体基板の検査方法
JP2009081243A (ja) * 2007-09-26 2009-04-16 Panasonic Corp 半導体装置の製造方法
JP2009111060A (ja) * 2007-10-29 2009-05-21 Renesas Technology Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107924848A (zh) * 2015-08-06 2018-04-17 欧司朗光电半导体有限公司 用于在载体上布置多个半导体结构元件的方法和具有多个半导体结构元件的载体
CN107924848B (zh) * 2015-08-06 2021-12-21 欧司朗光电半导体有限公司 用于在载体上布置多个半导体结构元件的方法和具有多个半导体结构元件的载体

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