JP2014063778A - 半導体装置の製造方法、半導体装置および成形部材 - Google Patents
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Abstract
【解決手段】成形部材(60)は、半導体装置(50)の、リードフレーム(2)の本体部分と半導体チップ(1)とを被覆する封止部を成形するための成形部材であって、上金型(6)と下金型(7)とを備える。上金型(6)および下金型(7)は、前記本体部分に伸びる固定ピン(9)を備え、固定ピン(9)の先端は、前記本体部分と接しない。
【選択図】図1
Description
まず、本発明の実施の一形態について図1に基づいて説明すれば、以下のとおりである。図1は本実施形態に係る半導体装置の製造方法を説明するための断面図である。
図1を用いて、本発明の一実施形態に係る製造方法で製造される半導体装置50の構成を説明する。まず、図1に示すように、半導体装置50は、半導体チップ1とリードフレーム2とを備えている。リードフレーム2上に、半導体チップ1が搭載されており、半導体チップ1とリードフレーム2とは、ボンディングワイヤ4により、互いに電気的に接続されている。半導体チップ1の材質は特に限定されるものではなく、どのような種類であってもよい。半導体チップ1は、例えば、シリコンから構成される。
図1を用いて、半導体チップ1とリードフレーム2の本体部分とを封止部によって被覆するための成形部材60について説明する。図1に示すように、成形部材60は、上金型6(第1金型)と下金型7(第2金型)とを備えている。上金型6の成形面と下金型7の成形面との間には、封止材注入領域(封止材注入空間)5が形成される。
本発明の他の実施形態について、図2に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
図2は本実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態では、成形部材60aを用いて半導体装置50の半導体チップ1およびリードフレーム2の本体部分とを被覆する封止部を成形する。成形部材60aの上金型6および下金型7は、尖端形状を有する固定ピン9aを備えている。すなわち、本実施形態は、固定ピン9aが尖端形状を有する点で実施形態1と異なる。
本発明の他の実施形態について、図3に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態1および2にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
図3は本実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態では、成形部材60bを用いて半導体装置50の半導体チップ1およびリードフレーム2の本体部分とを被覆する封止部を成形する。成形部材60bの上金型6は、先端が平坦な固定ピン9を備えているのに対し、成形部材60bの下金型7は、尖端形状を有する固定ピン9bを備えている。すなわち、本実施形態は、上金型6および下金型7が、異なる形状の固定ピンを備える点で、実施形態1と相違している。
本発明の他の実施形態について、図4に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記いずれかの実施形態にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
図4の(a)〜(c)は、本実施形態に係る半導体装置50の製造方法を説明するための断面図である。図4の(a)に示す形態では、成形部材60cを用いて半導体装置50の半導体チップ1およびリードフレーム2の本体部分とを被覆する封止部を成形する。成形部材60cの上金型6は、先端がリードフレーム2と接触しない固定ピン9を備えているのに対し、成形部材60cの下金型7は、先端がリードフレーム2と接触する固定ピン9cを備えている。
本発明の他の実施形態について、図5に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記いずれかの実施形態にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
図5の(a)〜(c)は、本実施形態に係る半導体装置50の製造方法を説明するための断面図である。より詳細には、図5の(a)に示す形態では、成形部材60fを用いて半導体装置50の半導体チップ1およびリードフレーム2の本体部分とを被覆する封止部を成形する。成形部材60fの上金型6は、固定ピン9を備えているのに対し、成形部材60fの下金型7は固定ピン等を備えていない。
本発明の他の実施形態について、図6および図7に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記いずれかの実施形態にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
図6は本実施形態に係る半導体装置50の製造方法を説明するための断面図である。本実施形態は、固定ピン9とリードフレーム2との間に予め非導電物質10を接着させておき、固定ピン9は上記非導電物質10を介してリードフレーム2と接触している点で、実施形態1と異なる。
本発明の一態様に係る半導体装置の製造方法は、少なくとも1つのリードフレームと、前記リードフレーム上に搭載され、前記リードフレームと電気的に接続された半導体チップと、前記リードフレームのリード端子を除く本体部分と前記半導体チップとを被覆する封止部とを備えた半導体装置の製造方法であって、第1金型の成形面と第2金型の成形面との間の封止材注入領域に、前記本体部分と前記半導体チップとを配置する配置工程と、前記封止材注入領域に封止材を充填して、前記封止部を成形する封止工程とを具備し、前記第1金型および前記第2金型の少なくとも一方の金型は、前記封止材注入領域に前記本体部分と前記半導体チップとが配置された状態において、当該金型の成形面から前記本体部分に伸びる固定ピンを備え、前記固定ピンの先端は、前記本体部分と接していないことを特徴とする。
2 リードフレーム
3 接着層
4 ボンディングワイヤ
5 封止材注入領域
6 上金型
6a 上金型
7 下金型
7a 下金型
9 固定ピン
9a 固定ピン
9b 固定ピン
9c 固定ピン
9c 接触固定ピン
9d 固定ピン
10 非導電物質
11 封止材注入口
15 封止部
19 貫通孔
50 半導体装置
60 成形部材
60a 成形部材
60b 成形部材
60c 成形部材
60d 成形部材
60e 成形部材
60f 成形部材
60g 成形部材
60h 成形部材
Claims (14)
- 少なくとも1つのリードフレームと、
前記リードフレーム上に搭載され、前記リードフレームと電気的に接続された半導体チップと、
前記リードフレームのリード端子を除く本体部分と前記半導体チップとを被覆する封止部とを備えた半導体装置の製造方法であって、
第1金型の成形面と第2金型の成形面との間の封止材注入領域に、前記本体部分と前記半導体チップとを配置する配置工程と、
前記封止材注入領域に封止材を充填して、前記封止部を成形する封止工程とを具備し、
前記第1金型および前記第2金型の少なくとも一方の金型は、前記封止材注入領域に前記本体部分と前記半導体チップとが配置された状態において、当該金型の成形面から前記本体部分に伸びる固定ピンを備え、
前記固定ピンの先端は、前記本体部分と接していないことを特徴とする半導体装置の製造方法。 - 前記固定ピンは、尖端形状を有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1金型および前記第2金型は、いずれも上記固定ピンを備え、
前記第1金型の固定ピンの形状は、前記第2金型の固定ピンの形状と異なることを特徴とする請求項1または2に記載の半導体装置の製造方法。 - 前記第1金型および前記第2金型の一方の金型のみが、上記固定ピンを備えることを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記第1金型および前記第2金型のうち、上記固定ピンを備えていない金型は、前記封止材注入領域に前記本体部分と前記半導体チップとが配置された状態において、当該金型の成形面から前記本体部分に伸び、その先端が当該本体部分に接触している接触固定ピンを備えることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記封止工程の前に、前記本体部分の前記固定ピンの先端と対向する領域に、非導電物質を設ける非導電物質設置工程をさらに具備することを特徴とする請求項1から5までのいずれか1項に記載の半導体装置の製造方法。
- 少なくとも1つのリードフレームと、
前記リードフレーム上に搭載され、前記リードフレームと電気的に接続された半導体チップと、
前記リードフレームのリード端子を除く本体部分と前記半導体チップとを被覆する封止部とを備えた半導体装置の製造方法であって、
第1金型の成形面と第2金型の成形面との間の封止材注入領域に、前記本体部分と前記半導体チップとを配置する配置工程と、
前記封止材注入領域に封止材を充填して、前記封止部を成形する封止工程とを具備し、
前記第1金型および前記第2金型の一方の金型は、前記封止材注入領域に前記本体部分と前記半導体チップとが配置された状態において、当該金型の成形面から前記本体部分に伸び、その先端が当該本体部分に接触している接触固定ピンを備えることを特徴とする半導体装置の製造方法。 - 少なくとも1つのリードフレームと、
前記リードフレーム上に搭載され、前記リードフレームと電気的に接続された半導体チップと、
前記リードフレームのリード端子を除く本体部分と前記半導体チップとを被覆する封止部とを備えた半導体装置であって、
前記本体部分の一部の上に設けられた非導電物質をさらに備え、
前記封止部には、前記非導電物質まで達する貫通孔が形成されていることを特徴とする半導体装置。 - 少なくとも1つのリードフレームと、前記リードフレーム上に搭載され、前記リードフレームと電気的に接続された半導体チップとを備える半導体装置の、前記リードフレームのリード端子を除く本体部分と前記半導体チップとを被覆する封止部を成形するための成形部材であって、
第1金型と第2金型とを備え、
第1金型の成形面と第2金型の成形面との間の封止材注入領域に、前記本体部分と前記半導体チップとが配置された状態で、封止材が注入されることにより、前記封止部が成形され、
第1金型と第2金型の少なくとも一方の金型は、前記封止材注入領域に前記本体部分と前記半導体チップとが配置された状態において、当該金型の成形面から前記本体部分に伸びる固定ピンを備え、
前記固定ピンの先端は、前記封止材注入領域に前記本体部分と前記半導体チップとが配置された状態において、前記本体部分と接しないことを特徴とする成形部材。 - 前記固定ピンは、尖端形状を有することを特徴とする請求項9に記載の成形部材。
- 前記第1金型および前記第2金型は、いずれも上記固定ピンを備え、
前記第1金型の固定ピンの形状は、前記第2金型の固定ピンの形状と異なることを特徴とする請求項9または10に記載の成形部材。 - 前記第1金型および前記第2金型の一方の金型のみが、上記固定ピンを備えることを特徴とする請求項9または10に記載の成形部材。
- 前記第1金型および前記第2金型のうち、上記固定ピンを備えていない金型は、前記封止材注入領域に前記本体部分と前記半導体チップとが配置された状態において、当該金型の成形面から前記本体部分に伸び、その先端が当該本体部分に接触している接触固定ピンを備えることを特徴とする請求項12に記載の成形部材。
- 少なくとも1つのリードフレームと、前記リードフレーム上に搭載され、前記リードフレームと電気的に接続された半導体チップとを備える半導体装置の、前記リードフレームのリード端子を除く本体部分と前記半導体チップとを被覆する封止部を成形するための成形部材であって、
第1金型と第2金型とを備え、
第1金型の成形面と第2金型の成形面との間の封止材注入領域に、前記本体部分と前記半導体チップとが配置された状態で、封止材が注入されることにより、前記封止部が成形され、
第1金型と第2金型の少なくとも一方の金型は、前記封止材注入領域に前記本体部分と前記半導体チップとが配置された状態において、当該金型の成形面から前記本体部分に伸び、その先端が当該本体部分に接触している接触固定ピンを備えることを特徴とする成形部材。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59189660A (ja) * | 1983-04-13 | 1984-10-27 | Nec Corp | 絶縁型半導体装置 |
US5044912A (en) * | 1989-12-11 | 1991-09-03 | Motorola, Inc. | Mold assembly having positioning means |
JPH047848A (ja) * | 1990-04-25 | 1992-01-13 | Sony Corp | 樹脂封止型半導体装置の製造方法とそれに用いるリードフレーム |
JPH0653362A (ja) * | 1992-07-31 | 1994-02-25 | Sony Corp | 半導体装置及びその製造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59189660A (ja) * | 1983-04-13 | 1984-10-27 | Nec Corp | 絶縁型半導体装置 |
US5044912A (en) * | 1989-12-11 | 1991-09-03 | Motorola, Inc. | Mold assembly having positioning means |
JPH047848A (ja) * | 1990-04-25 | 1992-01-13 | Sony Corp | 樹脂封止型半導体装置の製造方法とそれに用いるリードフレーム |
JPH0653362A (ja) * | 1992-07-31 | 1994-02-25 | Sony Corp | 半導体装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016082065A (ja) * | 2014-10-16 | 2016-05-16 | 新電元工業株式会社 | 半導体装置の製造方法、半導体装置、金型およびリードフレーム |
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