JP2014060306A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の品質の向上を図る。
【解決手段】半導体チップ1が搭載されたテープ基板2と、半導体チップ1の周囲に配置された複数のランドパッド2eと、半導体チップ1の電極パッド1cとランドパッド2eとを電気的に接続する複数のワイヤ7と、テープ基板2の下面2bに設けられた複数の端子部5とを有している。半導体チップ1はダイボンド材6を介してテープ基板2の上面2aに固定されており、テープ基板2のランドパッド2eと半導体チップ1との間の第1領域2fの表面粗さの局部山頂の平均間隔は、テープ基板2のランドパッド2eと第1領域2fとの間の第2領域2gの表面粗さの局部山頂の平均間隔よりも小さくなっている。
【選択図】図1

Description

本発明は、半導体装置の製造技術に関し、例えば基板のリードにワイヤボンディングが行われる半導体装置に適用して有効な技術に関するものである。
基板タイプの半導体装置において、基板のダイパッドの周囲に接着剤流れ防止手段としてザグリ溝が形成された構造が、例えば特開平7−45641号公報(特許文献1)に開示されている。
また、半導体チップまたはその他の電子部品素子がプリント配線板に固定される構造において、ダイパッド部と、電子部品素子を電気的に接続するボンディングパット部との間に溝部をレーザ加工により設けた構造が、例えば特開2002−50642号公報(特許文献2)に開示されている。
また、リードフレームタイプの半導体装置において、ペレット(半導体チップ)が半田層を介して接続されるヘッダに、段差と半田流れ止め用の小溝を設けた構造が、例えば特開平6−37122号公報(特許文献3)に開示されている。
特開平7−45641号公報 特開2002−50642号公報 特開平6−37122号公報
配線基板上に半導体チップが搭載された半導体装置(半導体パッケージ)において、その組み立てのダイボンディング工程では、ダイボンド材を配線基板のチップ搭載領域に塗布し、さらにそのダイボンド材上に半導体チップを載せた後、ダイボンド材を熱処理(キュアベーク)して硬化させる。
この熱処理の際、ダイボンド材が一旦低粘化して、高分子成分と低分子成分とに分離し、その後、低分子成分が飛び散る、所謂ブリードと呼ばれる現象が起きる。このブリード現象が配線基板上で起きると、ダイボンド材中の主に低分子成分が、基板上に滲み出す。ここで、ダイボンド材の近傍にワイヤボンディング用のランドパッド(ランド、電極、リード)が形成されている場合、滲み出したダイボンド材の低分子成分がランドパッド表面に付着し、ランドパッドが汚染される。その結果、ワイヤボンディング工程で、ランドパッド表面にワイヤをボンディングする際、ランドパッドが汚染されていることにより、ワイヤが接続できなかったり、接続されてもランドパッドから容易に剥がれてしまったりするようなボンディング不良が発生する虞がある。
特に、基板タイプの半導体装置のうち、例えばIC(Integrated Circuit)カード等に代表される半導体装置は、その高さの制約等から、配線基板として薄膜のテープ基板が多く用いられ、その組み立ても一貫のフープラインで行われる場合が多い。しかしながら、フープラインによる組み立てでは、搬送トラブル等が発生した際、ワーク(製品)がキュア炉内で停滞することがあり、この時、上記ブリード現象が発生する場合が多い。
また、ICカード等の半導体装置では、その外形サイズが規格化されているので、自由に外形サイズを変更することができない制約がある。そのため、大きな半導体チップをテープ基板上に搭載した時にチップ下に塗布されたダイボンド材がチップ周囲に配置されたランドパッドに接近して、上記ブリードがランドパッドに掛かる確率も高くなり、前述のボンディング不良が発生する確率も高くなる。
なお、上記特許文献1および2は、ダイボンド材そのものがワイヤボンディング用のランドパッドに流れ出して付着することを抑制するものであり、ブリードが滲み出してランドパッドに掛かることを抑制するものではない。つまり、上記特許文献1および2に開示されている技術を用いても、ブリードの滲み出しによるボンディング不良を解決することはできない。
本願において開示される実施の形態の目的は、半導体装置の品質を向上させることができる技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置の製造方法は、配線基板の主面上に接着材を介して半導体チップを搭載する工程と、接着材を常温よりも高い温度下で硬化させる工程とを有し、配線基板のランドパッドと半導体チップとの間の第1領域の表面粗さの局部山頂の平均間隔を、配線基板のランドパッドと第1領域との間の第2領域の表面粗さの局部山頂の平均間隔よりも小さくするというものである。
一実施の形態によれば、例えば、半導体装置の品質の向上を図ることができる。
実施の形態の半導体装置の構造の一例を示す断面図である。 図1の半導体装置の裏面側の外部端子の配列の一例を示す裏面図である。 図1の半導体装置で用いられるテープ基板の構造の一例を示す断面図である。 図1の半導体装置のテープ基板の第1領域とランドパッドの関係の一例を示す部分平面図と、A−A断面図と、B−B断面図である。 図1の半導体装置のテープ基板における第1領域の表面粗さの定義を示す概念図である。 図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第1変形例を示す部分平面図と、A−A断面図と、B−B断面図である。 図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第2変形例を示す部分平面図と、A−A断面図と、B−B断面図である。 図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第3変形例を示す部分平面図と、A−A断面図と、B−B断面図である。 図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第4変形例を示す部分平面図と、A−A断面図と、B−B断面図である。 図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第5変形例を示す部分平面図およびA−A断面図である。 図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第6変形例を示す部分平面図およびA−A断面図である。 図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第7変形例を示す部分平面図およびA−A断面図である。 図1の半導体装置の組み立て手順の一例を示すフロー図である。 図1の半導体装置の組み立てにおける主要工程の一例を示すプロセスフロー図である。 図14の主要工程における基板準備状態の一例を示す拡大平面図および部分平面図である。 図14の主要工程におけるペースト塗布状態の一例を示す拡大平面図および部分平面図である。 図14の主要工程におけるダイボンディング状態の一例を示す拡大平面図および部分平面図である。 図17のダイボンディング後のベーク工程で用いられる熱処理装置の一例を示す概念図である。 図18のベーク工程で行われる熱処理の一例を示す概念図である。 図14の主要工程におけるワイヤボンディング状態の一例を示す拡大平面図および部分平面図である。 図14の主要工程における樹脂封止後の構造の一例を示す部分平面図である。 実施の形態の半導体装置の組み立ての効果のメカニズムを示す概念図である。 比較例のブリードによる侵食状態を示す概念図である。 実施の形態の第8変形例の半導体装置の構造を示す断面図である。 実施の形態の第9変形例の半導体装置の構造を示す断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Aからなる」、「Aよりなる」、「Aを有する」、「Aを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
(実施の形態)
図1は実施の形態の半導体装置の構造の一例を示す断面図、図2は図1の半導体装置の裏面側の外部端子の配列の一例を示す裏面図、図3は図1の半導体装置で用いられるテープ基板の構造の一例を示す断面図である。さらに、図4は図1の半導体装置のテープ基板の第1領域とランドパッドの関係の一例を示す部分平面図と、A−A断面図と、B−B断面図、図5は図1の半導体装置のテープ基板における第1領域の表面粗さの定義を示す概念図である。
図1および図2に示す本実施の形態の半導体装置は、後述する図19に示す多連テープ基板3を用いて組み立てられる基板タイプの半導体パッケージであり、本実施の形態では、上記半導体装置の一例として、テープ基板2上に半導体チップ1が搭載された樹脂封止型のCOT(Chip On Tape) 8を取り上げ、このCOT8の構造とその製造方法について説明する。
最初にCOT8の構造について説明する。図1に示すように半導体集積回路が形成された半導体チップ1と、半導体チップ1の周囲に配置された複数のランドパッド2eと、半導体チップ1とランドパッド2eとを電気的に接続する複数のワイヤ(金属ワイヤ)7と、テープ基板2の下面2bに設けられた複数の外部端子である端子部5とを有している。なお、端子部5はここでは薄い金膜で形成されている。
また、図4に示すように、半導体チップ1の表面1aは、実質的に四角形状であって、表面1aは第1辺1dとこの第1辺1dと交差(直交)する第2辺1fを備えており、第1辺1dは第1方向1eに伸びているとともに、第2辺1fは、第1方向1eと交差する第2方向1gに伸びている。
また、テープ基板2のランドパッド2eは、平面視において、図10に示すように第1方向1eに沿って、かつ半導体チップ1の第1辺1dと対向するように配置されている。
これにより、図1に示すように半導体チップ1の表面1aに形成された複数の電極パッド(パッド)1cと、これらに対応する複数のランドパッド2eと、が複数のワイヤ(金属ワイヤ)7によってそれぞれ電気的に接続されている。なお、ワイヤ7は、例えば金(Au)ワイヤや銅(Cu)ワイヤ等である。
さらに、COT8では、ダイボンド材(接着材)6を介して半導体チップ1がテープ基板2の上面(第1主面)2aに固定されている。つまり、半導体チップ1の裏面1bは、テープ基板2の上面2aにダイボンド材6を介して接合されている。なお、ダイボンド材6は、例えばエポキシ樹脂を主成分とする材料から構成されており、大きく低分子成分と高分子成分に大別できる。
また、テープ基板2の上面2a側において、半導体チップ1と複数のワイヤ7とが、封止用樹脂等から成る封止体4によって封止されている。
さらに、テープ基板2の下面2bには、図2に示すように、外部端子となる複数の端子部5が形成されている。なお、ここでは図2に示すように、図1に示すテープ基板2の下面2bに8つの端子部5が設けられている。すなわち、テープ基板2は、上面2aと反対側の下面2bとを有しており、この下面2bに複数の外部端子である端子部5が配置されている。なお、図3に示すように、端子部5のテープ基板2の上面2aと同一方向を向いた面の一部がランドパッド2eとなっている。これにより、複数の外部端子である端子部5と複数のランドパッド2eとが、それぞれ電気的に接続されていることになる。
ここで、テープ基板2は、図3に示すように、ガラスエポキシ樹脂等からなる基材2mと、接着材2nを介して基材2mの下面2bに貼り付けられた端子部5とから成り、可撓性を有している。なお、端子部5は、例えば銅(Cu)箔にニッケル(Ni)−金(Au)めっきを施したものである。
また、COT8では、図4に示すように、テープ基板2のランドパッド2eと半導体チップ1との間に第1領域2fが設けられており(P3>0)、さらに、ランドパッド2eと第1領域2fとの間に第2領域2gを有している。図4の構造では、第1領域2fは、例えばレジスト膜2iであり、第2領域2gは、その表面が、例えば基材2mのガラスエポキシ樹脂等の絶縁膜である。
その際、第1領域2fの第1方向1eにおける長さP2は、ランドパッド2eの第1方向1eにおける長さP1よりも長く形成されている(P2>P1)。また、第1領域2fの表面の高さは、第2領域2gの表面の高さより高くなるように形成されている。
なお、第1領域2fは、少なくともランドパッド2eと半導体チップ1との間の領域に形成されていればよく、このランドパッド2eと半導体チップ1との間の領域からさらに長く延びてランドパッド2eや半導体チップ1を囲むように延在していてもよい。
また、本実施の形態のCOT8では、平面視におけるテープ基板2のランドパッド2eと半導体チップ1との間の第1領域2fの表面粗さの局部山頂の平均間隔は、テープ基板2のランドパッド2eと第1領域2fとの間の第2領域2gの表面粗さの局部山頂の平均間隔よりも小さくしていることが特徴である。
ここで、局部山頂の平均間隔Sについて説明する。局部山頂の平均間隔Sは、図5に示すように、粗さ曲線Bから、その平均線の方向に基準長さLだけ抜き取り、隣り合う局部山頂間に対応する平均線の長さを求め、数式Aに基づいてこれらの多数の局部山頂間の平均値をミリメートル(mm)で表したものである。
すなわち、ある一定の長さの中に凹凸がどれぐらい入っているのかと、隣り合う凸(または凹)の距離を測ってそれらの平均値を求めるものであり、表面粗さの細かさを表すことが可能である。その際、数値が小さい方が表面粗さは細かいということになる。
つまり、COT8のテープ基板2では、半導体チップ1近傍の第1領域2fの方が、ランドパッド2e近傍の第2領域2gより局部山頂の平均間隔の数値が小さく、表面粗さが細かくなっている。言い換えると、局部山頂の平均間隔の数値Sが小さければ、表面粗さにおける凸(または凹)間の距離が短い(小さい)ことを意味し、したがって、ダイボンド材6から発生するブリード20(滲み出し、後述する図22参照)は小さい(狭い・距離が短い)隙間を進行することになり、毛細管現象と同様に進行が促進される。
以上のように、第2領域2gより第1領域2fの表面粗さの局部山頂の平均間隔を小さくすることにより、COT8の組み立ての、例えばダイボンド後の硬化ベーク(キュアベーク、熱処理)工程等で、ダイボンド材であるダイボンド材6からブリード(滲み出し)20が発生した際に、積極的に第1領域2fに沿ってブリード20を進行(浸透・拡散)させることができる。その結果、ブリード20がランドパッド2eに進行(浸透)することを防止することができる。
加えて、本実施の形態では、第1方向1eにおいて、ランドパッド2eより第1領域2fの長さを長くしている。このようにすることで、ブリード20が第1領域2f上に飛び散り(付着し)、ブリード20が第1領域2f上を進行(浸透)して行ったときに、第2方向1gの線上に配置されているランドパッド2eから離れる第1方向1eに進行(浸透)して行くので、ブリード20がランドパッド2eに付着することをより確実に防止することができる。その結果、ワイヤボンディング用のランドパッド2eにブリード20が掛かること(ブリード20がランドパッド2eに侵食すること)が低減するので、ワイヤボンディング工程でランドパッド2eにワイヤを安定してボンディングすることができる。
なお、本実施の形態で説明している「ブリード(ブリード現象)」は、所謂「ダイボンド材(接着材)6の流れ出し」とは発生メカニズムが異なる。その理由について説明する。
「ブリード(ブリード現象)」とは課題説明の部分で上述した通り、ダイボンド材6を硬化ベークする際、ダイボンド材6が一旦低粘化(粘度が低下)して、高分子成分と低分子成分とに分離し、その後、低分子成分が飛び散る現象である。そして、例えば一般的なエポキシ樹脂を主成分とするダイボンド材6には、「溶剤タイプ」と「無溶剤タイプ」の2種類に大別できる。
「溶剤タイプ」は、ダイボンド材6を硬化ベークした際、その「溶剤(低分子成分)」そのものが硬化反応により飛散し、ブリード現象として現れる。また、「無溶剤タイプ」は、字の如く「溶剤を含まない」ものであり、溶剤を含まない代わりに「反応性希釈剤」という低分子成分を含む。この無溶剤タイプは、ダイボンド材6の硬化ベーク時に、反応性希釈剤が飛散し、ブリード現象を発生させる。つまり、「溶剤タイプ」にしても「無溶剤タイプ」にしても、「低分子成分」を含むことになる訳だが、ダイボンド材6において、この「低分子成分」は重要な役割を果たす成分である。
ダイボンド材6は、半導体チップ1と基材(配線基板・リードフレーム等)とを接合させる接着材である。そして、良好な接着を得るためには、ダイボンド材6は半導体チップ(例えばSi)1と基材(エポキシ樹脂・Cu等の金属)とに対して、良好な「濡れ性」を確保しなければならない。ダイボンド材6が良好な「濡れ性」を確保するためには、粘度を下げることが必要となり、その粘度を下げる点において、低分子成分を増やすことは有効なのである。しかしながら、低分子成分を増やすとブリードは発生し易くなることから、ダイボンド材の「濡れ性向上」と「ブリードの発生率」とは相反する事象であるとも言える。
そして、前述した「ダイボンド材6の流れ出し」は、「ダイボンド材6の量の過多」に伴う現象であって、流れ出しを防ごうとする場合は、ダイボンド材6の量を減らせば(最適化すれば)よい課題である。しかしながら、「ブリード」は上述したように、ダイボンド材中に含まれる低分子成分の量(比率)に依存する課題なので、単純にダイボンド材6の量を減らすことでは解決できない。さらに、ダイボンド材6のランドパッド2eへの流れ出しを防ぐために、例えば配線基板上にダム(凸部)を設けたり、溝(凹部)を設けたりする方法も考えられるが、ブリードはそれらをも越えてランドパッド表面に浸透しようとするので、課題解決が困難なのである。
本実施の形態では、これまでいくつかの特徴を説明してきたが、説明した特徴の内の主なものは、これらブリード特有の課題を解決するものである。
次に、図6〜図12に示す変形例について説明する。
図6は図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第1変形例を示す部分平面図と、A−A断面図と、B−B断面図、図7は図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第2変形例を示す部分平面図と、A−A断面図と、B−B断面図である。また、図8は図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第3変形例を示す部分平面図と、A−A断面図と、B−B断面図、図9は図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第4変形例を示す部分平面図と、A−A断面図と、B−B断面図である。また、図10は図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第5変形例を示す部分平面図およびA−A断面図、図11は図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第6変形例を示す部分平面図およびA−A断面図、図12は図1の半導体装置のテープ基板の第1領域とランドパッドの関係の第7変形例を示す部分平面図およびA−A断面図である。
図6に示す第1変形例は、第1領域2fが平面視で枠状に形成されており、ワイヤボンディング用のランドパッド2eの周囲を全て囲むように配置されているものである(C1>0、C2>0)。
なお、第1領域2fは、第1部分2fa、第2部分2fb、第3部分2fc、および第4部分2fdを含んでいる。平面視において、第1部分2faは、ランドパッド2eと半導体チップ1との間に配置され、かつ第1方向1eに沿って延びている。また、第2部分2fbは、ランドパッド2eを基準とすると、半導体チップ1が配置された位置とは反対側の位置に第1部分2faに対向して配置されている。その結果、ランドパッド2eは、第1部分2faと第2部分2fbとの間に配置されている。さらに、第3部分2fcは、第1部分2faと第2部分2fbとの間に配置され、第2方向1gに沿って延びている。さらに、第3部分2fcは、その一端が第1部分2faに接続されると共に、その他端が第2部分2fbに接続されている。さらに、第4部分2fdは、第1部分2faと第2部分2fbとの間に配置され、第2方向1gに沿って延びている。また、第4部分2fdは、ランドパッド2eを第3部分2fcとで挟むように、第3部分2fcに対向して配置されている。さらに、第4部分2fdは、その一端が第1部分2faに接続されると共に、その他端が第2部分2fbに接続されている。これにより、第1部分2fa、第2部分2fb、第3部分2fc、および第4部分2fdとから成る第1領域2fは、平面視で枠状に形成されている。
このように第1領域2fでランドパッド2eの周囲を全て囲むことにより、第1領域2fの長さがさらに長くなり、ブリード20が第1領域2f上で浸透する距離が長くなる(拡散する面積が大きくなる)ので、ブリード20がランドパッド2eに付着(浸透)することをさらに低減することができる。
また、図7の第2変形例は、図6の第1変形例の第1領域2fの一部が配置されていない形状となっている。すなわち、平面視において、第1領域2fにおける半導体チップ1とは遠い側の一部が配置されていない形状となっている。具体的に説明すると、図6の第2部分2fbが配置されていない形状である。さらに、第3部分2fcと第4部分2fdの長さが、第1変形例の場合よりも短くなり、且つ2つの第3部分2fcの長さが異なっている(D2>D1、D3>D1、D3>D2)。このようにすることにより、第1変形例の場合に比べて、第2部分2fbが配置されないので、第2部分2fbが配置された領域が不要となり、その領域分、半導体装置の外形を小さくすることができる。さらに、ここでは、第3部分2fcの長さが第4部分2fdの長さよりも短い。そのため、ランドパッド2eから配線を引き出す必要がある際、その引き出した配線を、第3部分2fcの長さを短くした部分から引き出すとよい。そうすることで、引き出した配線が大きく迂回することを防止することができる。
また、図8に示す第3変形例においても、図7と略同様に、図6の第1変形例の第1領域2fの一部が無い形状となっている。すなわち、平面視において、第1領域2fにおける半導体チップ1とは遠い側の一部が無い形状となっている。具体的に説明すると、図6の第2部分2fbが配置されていない形状となっている。また、第3部分2fcと第4部分2fdの長さは等しい。このようにすることで、第3部分2fcと第4部分2fdの長さは、第1変形例の時と同様に短くなっていないので、第2変形例の場合に比べて、ブリード20がランドパッド2eに付着(浸透)することをより確実に防止することができる。なお、ランドパッド2eから配線を引き出す必要がある際は、第2部分2fbが配置されていた領域から引き出すとよい。
また、図9に示す第4変形例は、図6の第1変形例における第1領域2fの第2部分2fbの一部が途切れた形状である。具体的には、平面視において、第2部分2fbの一部が途切れて、第2部分2fbが分割された形状となっている。さらに、別の表現で言うと、枠状の第1領域2fの第2部分2fbの一部が開口した形状となっている(E>0)。このようにすることで、第3変形例の場合に比べて第2部分2fbの一部が残っているので、第3変形例よりもブリード20がランドパッド2eに付着(浸透)することをより確実に防止することができる。本第4変形例は、引き出し配線がある場合、その引き出し配線の線幅が第3変形例の時よりも細い場合に有効である。
図7、図8および図9のそれぞれの変形例においても、図4の構造と同様の効果を得ることができるが、第1領域2fの長さはなるべく長い方がブリード(図22参照)20が進行、拡散する距離も長くなるため、好ましい。すなわち、図6の第1変形例のように第1領域2fを枠状に繋げた場合が、ブリード20が進行、拡散する距離(濡れ広がりの面積)を最も長く(大きく)することができるため、最も効果的である。
次に、図10に示す第5変形例は、第1領域2fが平面視で枠状に形成され、これにより、半導体チップ1の周囲を囲むように配置されているものである。この場合、図6の第1変形例によるランドパッド2eを第1領域2fで囲む場合よりも、半導体チップ1の方を第1領域2fで囲むので、ランドパッド2eが複数配列されている場合、各ランドパッド2eの配列ピッチが広く(大きく)なること抑制することができる。そのため、ランドパッド2eの数が多く、配列ピッチを狭くする(狭ピッチ化)する際に有効である。
図11に示す第6変形例は、第1領域2fが平面視で枠状に形成されているとともに、第1領域2fの表面にAuめっき2hを施すものである。
第1領域2fの表面をAuめっき2h等の金属膜とすることにより、その表面粗さの局部山頂の平均間隔は、一般的なレジスト膜(ソルダーレジスト膜)である第2領域2gの表面粗さの局部山頂の平均間隔よりも小さくなるので、ダイボンド材6の低分子成分(ブリード20)は、第1領域2fの表面を進行(浸透)し易くなる。その結果、ランドパッド2eへブリード20が進行(浸透)して付着することを防止できる。さらに、第1領域2fの表面がAuめっき膜であることにより、ダイボンド材6がAuめっき膜とは接着(結合)することはない。このことは、ブリード20を第1領域2fの表面で進行(浸透)させる上で有効である。
さらに、枠状にしたことでブリード20が進行、拡散する距離も長くすることができ、ブリード20がランドパッド2eに付着しないようにする確率をさらに高めることができる。また、第1領域2fへのAuめっき2hを施す加工は、基板の製造工程の中のランドパッド2eにAuめっきを行う工程内で同時に行えるため、基板製造工程数の増加に伴う基板コストの上昇もない。
また、図12に示す第7変形例は、第1領域2fの表面の高さを、第2領域2gの表面(チップ搭載面)の高さより低くするものである(F>0)。すなわち、テープ基板2の基材2mに溝部2rを形成して、この溝部2rに第1領域2fを形成するものであり、かつその表面をAuめっき2hとしている。
このように第1領域2fを溝部2rに形成することにより、第1領域2fの表面高さが低くなっているため、溝部2rの側面(内壁)もブリード20を拡散させる部分(領域)として使えるようになる。このことは、第1領域2fの面積を広くすることを意味し、平面方向に広げる場合に比べて、半導体装置が大きくなることを防止することができる。つまり、半導体装置を小型化する上で有効である。さらに、第1領域2fの表面にAuめっき2hが施されていることで、溝部2r内でブリード20は進行し、上(チップ搭載面)にブリード20が這い上がることもなくすことができる。
また、溝部2rになっていることで、万が一ダイボンド材6の塗布量が多過ぎて流れ出したとしても、溝部2rでダイボンド材6の流れ出しを止めることもできる。言い換えると、本第7変形例は上述した「ブリード」の課題と「ダイボンド材6の流れ出し」の課題の両方を解決することができる。
次に、本実施の形態の半導体装置(COT8)の組み立てについて説明する。
図13は図1の半導体装置の組み立て手順の一例を示すフロー図、図14は図1の半導体装置の組み立てにおける主要工程の一例を示すプロセスフロー図、図15は図14の主要工程における基板準備状態の一例を示す拡大平面図および部分平面図、図16は図14の主要工程におけるペースト塗布状態の一例を示す拡大平面図および部分平面図である。また、図17は図14の主要工程におけるダイボンディング状態の一例を示す拡大平面図および部分平面図、図18は図17のダイボンディング後のベーク工程で用いられる熱処理装置の一例を示す概念図、図19は図18のベーク工程で行われる熱処理の一例を示す概念図である。さらに、図20は図14の主要工程におけるワイヤボンディング状態の一例を示す拡大平面図および部分平面図、図21は図14の主要工程における樹脂封止後の構造の一例を示す部分平面図、図22は実施の形態の半導体装置の組み立ての効果のメカニズムを示す概念図、図23は比較例のブリードによる侵食状態を示す概念図である。
まず、図13のステップS1のウエハ搬入(受け入れ)を行う。ここでは、複数のチップ形成領域が形成された半導体ウエハ(図示せず)を搬入して準備し、その後、ステップS2のバックグラインドによって、上記半導体ウエハの裏面を所望の厚さまで研摩する。
さらに、ステップS3に示すダイシングテープ貼り付けを行う。すなわち、上記半導体ウエハの裏面にダイシングテープを貼り、その後、ステップS4のダイシングによって個片化し、良品の半導体チップ1を取得する。
その後、ステップS5に示すダイボンディングを行う。まず、図14のステップS5−1に示す基板準備を行う。ここでは、図15の拡大図および平面図に示す複数のランドパターン2cが形成された上面2aを有する多連テープ基板(配線基板)3を準備する。
また、多連テープ基板3には、複数のデバイス領域2dが形成されており、さらに各デバイス領域2dには複数のランドパターン2cと、図15の拡大図に示す複数のランドパッド2eのそれぞれを囲む複数の第1パターン(第1領域2fを含む)2jおよびチップ搭載領域2qを囲む第2パターン(第1領域2fを含む)2kとが形成されている。
つまり、本実施の形態の半導体装置の組み立てでは、多連テープ基板3の各デバイス領域2dにおいて、図6の各ランドパッド2eのそれぞれを囲むパターン(第1領域2fを含む第1パターン2j)と、図11の半導体チップ1を囲むパターン(第1領域2fを含む第2パターン2k)とを組み合わせたパターンが形成されている場合を一例として説明する。
すなわち、第1パターン2jおよび第2パターン2kは、両者とも第1領域2fであり、例えばそれぞれの表面に図11に示すようなAuめっき2hが施されている。さらに、第1領域2fである第1パターン2jと第2パターン2kのそれぞれの表面粗さの局部山頂の平均間隔は、各ランドパッド2eと第1領域2fとの間の絶縁膜からなる第2領域2g(図4参照)の表面粗さの局部山頂の平均間隔よりも小さくなっている。
なお、図15の拡大図に示す多連テープ基板3の幅方向の両端には搬送ガイド用の複数のスプロケットホール2pが等間隔で形成されている。さらに、多連テープ基板3は、図14のステップS5−1および図3に示すように、ガラスエポキシ樹脂等からなる基材2mと、接着材2nを介して基材2mの下面2bに貼り付けられた端子部5とから成り、可撓性を有している。なお、端子部5は、例えば銅(Cu)箔にニッケル(Ni)−金(Au)めっきを施したものである。
その後、図14のステップS5−2および図16の拡大図と平面図に示すペースト塗布を行う。すなわち、各デバイス領域2dのチップ搭載領域2qにダイボンディング用のダイボンド材(接着材)6を塗布する。例えば、シリンジ9から多点塗布式でダイボンド材6を各デバイス領域2dのチップ搭載領域2qに滴下して塗布する。
なお、塗布する際のダイボンド材(接着材)6はペースト状であり、低分子成分と高分子成分を有しており、例えばエポキシ樹脂を主成分とする材料から成る。
その後、図14のステップS5−3および図17の拡大図と平面図に示すチップ搭載(ダイボンディング)を行う。すなわち、多連テープ基板3の図16に示す各チップ搭載領域2qに、接着材であるダイボンド材6を介して半導体チップ1を搭載する。
チップ搭載完了後、図13のステップS6のキュアベークを行う。すなわち、ダイボンド材6を常温よりも高い温度下で硬化させる。ここでは、図18に示す熱処理装置10のベーク炉10a内に、図19に示すように多連テープ基板3を通して熱処理(硬化処理)を行う。
なお、キュアベーク処理では、例えば、エポキシ系樹脂の接着材の硬化が始まる温度は、100℃〜150℃である。ここで、熱板上にワーク(多連テープ基板3)を置いた場合やベーク炉10aに入れた場合等、室温より温度が高くなれば、徐々に接着材は粘度が下がっていく。例えば、エポキシ系樹脂の接着材では、温度が常温から40℃,50℃・・・と徐々に上昇していくと、接着材の粘度も徐々に低下していき、40℃〜50℃付近で最も粘度が下がる。この粘度が下がった状態は、図22のブリード(滲み出し)20が起こり易い状態である。
本実施の形態のテープ基板2(多連テープ基板3)では、キュアベークでブリード20が発生し易い状態となった際に、図17に示すランドパッド2eと半導体チップ1の間の第1領域2f(第1パターン2j,第2パターン2k)の表面粗さの局部山頂の平均間隔が小さい(細かい)ことにより、毛細管現象を積極的に引き起こさせて、ブリード20を第1領域2fに沿って積極的に進行させることができる。
これにより、半導体チップ1に近接するワイヤボンディング用のランドパッド2eにブリード20が掛からない(付着しない)ようにすることができる(ブリード20をランドパッド2eに侵食させないようにすることができる)。
なお、温度が100℃付近に到達すると接着材の硬化反応が始まる。つまり、粘度が上がって硬化が始まり、その結果、濡れ広がり難くなる。
また、常温(室温)であってもブリード20は表面張力や毛細管現象と同じメカニズムであるため、長い時間をかければブリード(滲み出し)20は発生する。例えば、図19に示すベーク炉10aに入れる際に、ベーク炉10aの手前で待機する(図19のQ部)場合、待機時間が長くなると、ブリード(滲み出し)20が引き起こされる可能性が高くなる。
しかしながら、本実施の形態のテープ基板2(多連テープ基板3)では、ランドパッド2eと半導体チップ1との間の第1領域2f(第1パターン2j,第2パターン2k)の表面粗さの局部山頂の平均間隔が小さい(細かい)ことにより、毛細管現象(表面張力)を引き起こさせてブリード20を第1領域2fに沿って積極的に進行させることができる。
これにより、半導体チップ1に近接するワイヤボンディング用のランドパッド2eにブリード20を浸透させないようにすることができる。
キュアベーク完了後、図13のステップS7、図14のステップS7および図20の拡大図、平面図に示すようにワイヤボンディングを行う。すなわち、半導体チップ1の表面1a上に配置された複数の電極パッド1cと、複数のランドパターン2cのうちの複数のランドパッド2eとをそれぞれ複数のワイヤ7により電気的に接続する。複数のワイヤ7は、例えば金線や銅線である。
その後、図13のステップS8に示す品質検査を行う。ここでは、ワイヤボンディングによって形成された複数のワイヤ7の接続状態等を検査する。
その後、図13のステップS9、図14のステップS9および図21に示す樹脂封止を行う。ここでは、多連テープ基板3の一部、図1に示す半導体チップ1および複数のワイヤ7を封止体4により封止する。
樹脂封止完了後、図13のステップS10の品質検査を行う。ここでは、封止体4の品質検査を行う。
その後、ステップS11のベークを行い、その後、ステップS12の裏面外観検査を行う。ここでは、裏面の端子部5の外観検査を行う。
その後、ステップS13のマークを行う。ここでは、封止体4の表面にレーザ等でマーキングを行う。
その後、ステップS14の表面外観検査を行う。ここでは、封止体4の表面の外観検査を行う。
その後、ステップS15に示す電気的特性検査(電気的特性選別)、ステップS16に示す出荷検査を行って、ステップS17の梱包を行い、梱包後、出荷となる。
ここで、ブリード20の発生メカニズムと本実施の形態の対策について詳しく説明する。
図23の比較例に示すように、ブリード(ブリーディング)20は、図16のダイボンド材(ダイボンド材)6の高分子成分と低分子成分のうち、低分子成分が高分子成分と分離した状態で滲み出す現象であり、毛細管現象により濡れ広がる特性を備えている。さらに、ダイボンド材6では、硬化反応開始前にキュア工程の熱が付与されることによりブリード20の濡れ広がりが促進される。
したがって、ダイボンド材として塗布されたペースト状の接着材等が過多になって流れ出すものとは全く異なるものである。つまり、ペースト状の接着材等が過多になって流れ出すものであれば、溝や土手等を形成することでその流出を阻止可能であるが、ブリード20は、滲み出す現象であるため、接着材そのものの量が過多であるか否かには関係せず、したがって、溝や土手を形成することでブリード20の進行を阻止するのは困難である。
なお、ブリード20が進行し易いか否かは、ブリード20が滲みる部材の表面粗さや、滲みる部材との結合力の度合いが関係している。
そこで、本実施の形態で採用されるテープ基板2では、図4に示すように、ワイヤボンディング用のランドパッド2eと半導体チップ1の間の第1領域2fの表面粗さと、ランドパッド2eと第1領域2fの間の第2領域2gの表面粗さとで、第1領域2fの局部山頂の平均間隔が、第2領域2gの局部山頂の平均間隔より小さくなっている。
これは、表面の局部山頂の平均間隔を小さくすることにより、表面に細かいピッチで、かつ小さな凹部(もしくは凸部)が多数形成され、この凹部を毛細管現象によって積極的に進行させるものである。その際、図22の一例に示すように、第1領域2fを少なくとも半導体チップ1とランドパッド2eの間に形成するとともに、さらにそこから延ばしてランドパッド2eに掛からないようにブリード20が進行するような経路に第1領域2fを形成し、その結果、上記経路(第1領域2f)にブリード20を積極的に進行させてランドパッド2e上には掛からないようにするものである。
なお、ダイボンド材6に含まれる低分子成分がブリーディングしきれば、それ以上ブリード20が発生することはない。したがって、各ランドパッド2eや半導体チップ1を囲むように第1領域2fの距離を延ばして長く形成することで、ブリード20を第1領域2f内に収めることが可能になる。
また、ブリード20との結合力の観点からは、ダイボンド材6が樹脂の場合、樹脂と馴染まない材料(例えば、金属)を選択することでブリード20をより進行させることができる。すなわち、樹脂と結合しにくい材料を選択して第1領域2fの表面に配置することが好ましく、例えば図11に示すように、第1領域2fの表面にAuめっき2hを形成することが好ましい。ただし、第1領域2fの表面にレジスト膜2i等の絶縁膜を形成してもよい。
また、上記とは別にブリード20そのものの発生を抑える観点として、ダイボンド材6の粘度を調整することが有効である。ダイボンド材6では、その粘度が高いと半導体チップ1の裏面1bへの濡れ広がりが悪くなる。したがって、粘度を調整するために低分子成分を入れる。ところが低分子成分の量を増やすと粘度が低くなりブリード20が発生しやすくなる。そこで、ダイボンド材6には溶剤や反応性希釈剤等を入れて粘度を調整し、その結果、ダイボンド材6のダイボンド時の濡れ広がりを確保している。
このように本実施の形態では、テープ基板2においてそのランドパッド2eと半導体チップ1との間の第1領域2fの表面粗さの局部山頂の平均間隔が、ランドパッド2eと第1領域2fとの間の第2領域2gの表面粗さの局部山頂の平均間隔よりも小さいことにより、第1領域2fは第2領域2gに比べて表面に細かいピッチで、かつ多数の凹凸が形成されている。
その結果、熱処理により半導体チップ1のダイボンド材6から低分子成分がブリーディング(滲み出し)しても、第1領域2fの表面粗さの凹凸が細かいため、毛細管現象によりブリード20を第1領域2fに沿って積極的に進行させることができる。
これにより、半導体チップ1に近接するワイヤボンディング用のランドパッド2eにブリード20が掛からないようにすることができる(ブリード20をランドパッド2eに侵食させないようにすることができる)。
したがって、ワイヤボンディングにおけるボンディング不良の発生を低減化または防止することができ、半導体装置(COT8)の品質の向上化を図ることができる。
次に、本実施の形態の他の変形例について説明する。
図24は実施の形態の第8変形例の半導体装置の構造を示す断面図、図25は実施の形態の第9変形例の半導体装置の構造を示す断面図である。
図24の第8変形例は、テープ基板2の第1領域2fをテープ基板2のチップ搭載面(上面2a)より下がった位置として凹状(溝部2r)に形成したものである。このように第1領域2fを凹状(溝部2r)にすることで、ブリード20が滲み出す際の速度を抑えることができる。
この時、図24のA部に示すように第1領域2fの表面を絶縁性のレジスト膜2iとしてもよく、さらにB部に示すように端子部5の上面側を利用してもよい。端子部5は、Cu箔+(Ni−Au)めっきであるため、樹脂との結合力が弱く、ブリード20の進行を促進させることができる。
また、図25の第9変形例は、本実施の形態の配線基板をリジット基板(柔軟性の少ない絶縁性基材を用いた基板)に適用した例である。すなわち、本実施の形態の配線基板は、テープ基板2に限定されるものではなく、固いリジット基板に適用することも可能であり、図25は、リジット基板であるパッケージ基板13上に半導体チップ1がダイボンド材6を介して搭載され、かつパッケージ基板13の裏面側に外部端子として複数の半田ボール12が設けられたBGA(Ball Grid Array)11である。BGA11においても、パッケージ基板13の上面2a側の複数のランドパッド2eと下面2b側の複数の半田ボール12とは、それぞれ電気的に接続されている。
つまり、本実施の形態の半導体装置は、図25に示すようなパッケージ基板(配線基板、リジット基板)13を有したBGA11であってもよく、あるいはLGA(Land Grid Array)等であってもよい。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態では、ダイボンド材である接着材(ダイボンド材6)がエポキシ樹脂を主成分とする材料の場合を取り上げて説明したが、上記接着材は、エポキシ系接着材に限定されるものではなく、アクリル系接着材、またはポリイミド系接着材等であってもよい。ブリード現象が発生する接着材であれば、上記実施の形態で説明した主な特徴は適用可能である。
1 半導体チップ
1a 表面
1b 裏面
1c 電極パッド(パッド)
1d 第1辺
1e 第1方向
1f 第2辺
1g 第2方向
2 テープ基板(配線基板)
2a 上面(第1主面)
2b 下面(第2主面)
2c ランドパターン
2d デバイス領域
2e ランドパッド
2f 第1領域
2fa 第1部分
2fb 第2部分
2fc 第3部分
2fd 第4部分
2g 第2領域
2h Auめっき
2i レジスト膜
2j 第1パターン
2k 第2パターン
2m 基材
2n 接着材
2p スプロケットホール
2q チップ搭載領域
2r 溝部
3 多連テープ基板
4 封止体
5 端子部(外部端子)
6 ダイボンド材(接着材)
7 ワイヤ(金属ワイヤ)
8 COT(半導体装置)
9 シリンジ
10 熱処理装置
10a ベーク炉
11 BGA(半導体装置)
12 半田ボール(外部端子)
13 パッケージ基板(配線基板)
20 ブリード

Claims (14)

  1. (a)複数のランドパターンが形成された第1主面を有する配線基板を準備する工程と、
    (b)前記配線基板の前記第1主面上に接着材を介して半導体チップを搭載する工程と、
    (c)前記接着材を常温よりも高い温度下で硬化させる工程と、
    (d)前記半導体チップの表面上に配置された複数のパッドと前記複数のランドパターンのうちの複数のランドパッドとをそれぞれ複数の金属ワイヤにより電気的に接続する工程と、
    (e)前記配線基板の一部、前記半導体チップ、および前記複数の金属ワイヤを封止体により封止する工程と、を有し、
    平面視において、前記配線基板の前記ランドパッドと前記半導体チップとの間の第1領域の表面粗さの局部山頂の平均間隔は、前記配線基板の前記ランドパッドと前記第1領域
    との間の第2領域の表面粗さの局部山頂の平均間隔よりも小さい半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法において、
    前記半導体チップの前記表面は、実質的に四角形状であって、前記表面の第1辺は第1方向に伸びており、
    前記配線基板の前記ランドパッドは、平面視において、前記第1方向に沿って前記半導体チップの前記第1辺と対向するように配置され、
    前記第1領域の前記第1方向における長さは、前記ランドパッドの前記第1方向における長さよりも長い半導体装置の製造方法。
  3. 請求項2に記載の半導体装置の製造方法において、
    前記第1領域は、平面視において、前記ランドパッドの周囲の一部を囲むように配置されている半導体装置の製造方法。
  4. 請求項3に記載の半導体装置の製造方法において、
    前記第1領域は、平面視において、前記ランドパッドの周囲を全て囲むように配置されている半導体装置の製造方法。
  5. 請求項2に記載の半導体装置の製造方法において、
    前記第1領域は、平面視において、前記半導体チップの周囲を囲むように配置されている半導体装置の製造方法。
  6. 請求項1に記載の半導体装置の製造方法において、
    前記第1領域の表面は、Auめっきが形成されている半導体装置の製造方法。
  7. 請求項6に記載の半導体装置の製造方法において、
    前記第2領域の表面は、絶縁膜が形成されている半導体装置の製造方法。
  8. 請求項1に記載の半導体装置の製造方法において、
    前記第1領域の表面の高さは、前記第2領域の表面の高さよりも高い半導体装置の製造方法。
  9. 請求項1に記載の半導体装置の製造方法において、
    前記第1領域の表面の高さは、前記第2領域の表面の高さよりも低い半導体装置の製造方法。
  10. 請求項1に記載の半導体装置の製造方法において、
    前記接着材は、エポキシ樹脂を主成分とする半導体装置の製造方法。
  11. 請求項1に記載の半導体装置の製造方法において、
    前記配線基板は、前記第1主面とは反対側であって、複数の外部端子が配置された第2主面を有し、
    前記複数の外部端子と前記複数のランドパッドとはそれぞれ電気的に接続されている半導体装置の製造方法。
  12. 請求項1に記載の半導体装置の製造方法において、
    前記第1領域は、平面視において、前記ランドパッドの周囲を囲むように形成された第1パターンの一部である半導体装置の製造方法。
  13. 請求項1に記載の半導体装置の製造方法において、
    前記第1領域は、平面視において、前記半導体チップの周囲を囲むように形成された第2パターンの一部である半導体装置の製造方法。
  14. 請求項1に記載の半導体装置の製造方法において、
    前記接着材は、低分子成分を有している半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6076675B2 (ja) 2011-10-31 2017-02-08 ローム株式会社 半導体装置
CN104779224B (zh) * 2015-04-15 2017-07-28 苏州聚达晟芯微电子有限公司 一种功率器件的qfn封装结构

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5863140A (ja) * 1981-10-12 1983-04-14 Nec Corp 薄膜集積回路
JPH04107931A (ja) * 1990-08-29 1992-04-09 Fujitsu Ltd 半導体装置
JPH0521633A (ja) * 1991-07-12 1993-01-29 Matsushita Electric Ind Co Ltd 基 板
JPH06342817A (ja) * 1993-06-02 1994-12-13 Seiko Epson Corp 半導体装置
JP2001024310A (ja) * 1999-07-05 2001-01-26 Nippon Circuit Kogyo Kk プリント基板の製造方法
JP2003092374A (ja) * 2001-09-18 2003-03-28 Hitachi Ltd 半導体装置およびその製造方法
US20050046023A1 (en) * 2003-08-28 2005-03-03 Renesas Technology Corp. Semiconductor device
JP2007287927A (ja) * 2006-04-17 2007-11-01 Matsushita Electric Ind Co Ltd Ic部品実装方法とダイボンディング装置及び電子部品
JP2009064995A (ja) * 2007-09-07 2009-03-26 Sharp Corp 半導体パッケージおよび電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637122A (ja) 1992-07-15 1994-02-10 Hitachi Ltd 半導体装置
JPH0745641A (ja) 1993-07-30 1995-02-14 Matsushita Electric Works Ltd 半導体装置の実装方法
JP2002050642A (ja) 2000-07-31 2002-02-15 Hitachi Aic Inc プリント配線板の製造方法
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
US7598119B2 (en) * 2007-03-12 2009-10-06 Texas Instruments Incorporated System and method for inhibiting and containing resin bleed-out from adhesive materials used in assembly of semiconductor devices
US7687890B2 (en) * 2007-03-29 2010-03-30 Intel Corporation Controlling substrate surface properties via colloidal coatings

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5863140A (ja) * 1981-10-12 1983-04-14 Nec Corp 薄膜集積回路
JPH04107931A (ja) * 1990-08-29 1992-04-09 Fujitsu Ltd 半導体装置
JPH0521633A (ja) * 1991-07-12 1993-01-29 Matsushita Electric Ind Co Ltd 基 板
JPH06342817A (ja) * 1993-06-02 1994-12-13 Seiko Epson Corp 半導体装置
JP2001024310A (ja) * 1999-07-05 2001-01-26 Nippon Circuit Kogyo Kk プリント基板の製造方法
JP2003092374A (ja) * 2001-09-18 2003-03-28 Hitachi Ltd 半導体装置およびその製造方法
US20050046023A1 (en) * 2003-08-28 2005-03-03 Renesas Technology Corp. Semiconductor device
JP2005072515A (ja) * 2003-08-28 2005-03-17 Renesas Technology Corp 半導体装置
JP2007287927A (ja) * 2006-04-17 2007-11-01 Matsushita Electric Ind Co Ltd Ic部品実装方法とダイボンディング装置及び電子部品
JP2009064995A (ja) * 2007-09-07 2009-03-26 Sharp Corp 半導体パッケージおよび電子機器

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