(第一実施形態)
図1は本発明の第一実施形態に係る遅延素子を示すブロック図であり、図1[1]は遅延素子の概要を示し、図1[2]は遅延素子の詳細を示す。以下、この図面に基づき説明する。
本実施形態の遅延素子10は、入力信号Viに遅延量τdを加えて出力信号Voとする遅延発生部11と、遅延τdを制御する遅延制御部12とを備えている。遅延制御部12は、遅延量τdを調節する第一の制御信号としての制御信号S1を出力する遅延調節回路13と、温度による特性変化を補償する第二の制御信号としての制御信号S2を出力する温度補償回路14とを有し、制御信号S1と制御信号S2とを合成して得た第三の制御信号としての制御信号S3を遅延発生部11へ出力することにより遅延量τdを制御する。遅延制御部12は、遅延調節回路13と温度補償回路14とを直列に接続することにより、制御信号S3を得ている。なお、制御信号S0は、所望の遅延量τdに対応し、図示しない他の回路から遅延調節回路13へ出力される。
つまり、遅延を制御する遅延制御部12は、遅延調節回路13と温度補償回路14とが直列に接続された構成になっている。図1[1]に示すように、遅延素子10は、図の左側からの入力信号Viと右側の出力信号Voとの間に、一定の遅延量τdを発生させる。図1[2]を参照すると、遅延素子10は、遅延発生部11に加えて、遅延調節回路13及び温度補償回路14とから成る遅延制御部12を有する。遅延調節回路13と温度補償回路14とは互いに直列に接続される。図1[2]では、制御信号S3が遅延調節回路13から遅延発生部11へ出力されている。しかし、制御信号S3は、温度補償回路14から出力するようにしてもよいし、遅延調節回路13と温度補償回路14との接続部から出力するようにしてもよい。
遅延調節回路13と温度補償回路14とを直列に接続することにより、互いの機能を合成することが可能となる。すなわち、遅延量τdを調節する機能と、温度特性を補償する機能とを、合成した制御信号S3を生成することができる。
特に、遅延調節回路13と温度補償回路14を構成する主要部が電圧−電流変換素子である場合、電圧で調節が可能な遅延素子10を構成することができる。電圧−電流変換素子は、入力した電圧に応じた電流を出力する。本実施形態では、遅延調節回路13と温度補償回路14が直列に接続されるため、各電圧−電流変換素子の一方が他方の影響を受け合うので、各電圧−電流変換素子から出力される電流が変化する。例えば、遅延調節回路13内の電圧−電流変換素子の印加電圧が一定の状態で、温度補償回路14内の電圧−電流変換素子の印加電圧が変化した場合、温度補償回路14内の電圧−電流変換素子から出力される電流が変化するとともに、直列に接続された遅延調節回路13内の電圧−電流変換素子から出力される電流も変化する。このようにして、遅延調節回路13と温度補償回路14との効果を合成することが可能となる。そして、その合成された効果、ここでは、電圧−電流変換素子からの出力電流は、制御信号S3として直接又は間接的に遅延発生部11に加えられ、遅延量τdが調節される。
例えば、遅延調節回路13と温度補償回路14との主要部を電圧−電流変換素子とし、出力される電流を電流−電圧変換し電圧バイアスとして遅延発生部11に印加することが可能である。この構成を実現する遅延制御部12の一例を、図2に示す。
図2は、本実施形態における遅延制御部の第一例を示す回路図である。以下、図1及び図2に基づき説明する。
遅延制御部12は、遅延調節回路13及び温度補償回路14を有する。本例では、電圧−電流変換素子をNMOSトランジスタで構成している。遅延調節回路13は、電圧−電流変換素子としてNMOSトランジスタ2fを含む回路13’と、カレントミラー回路13''とを有する。温度補償回路14は、電圧−電流変換素子としてNMOSトランジスタ2gを含む。これらのNMOSトランジスタ2f,2gは、直列に接続され、ここから出力される電流は、PMOSトランジスタ1f,1gで構成されるカレントミラー回路13''に入力される。このカレントミラー回路13''では、NMOSトランジスタ2f,2gから生成される電流に基づく電流がPMOSトランジスタ1gを流れる。このとき、PMOSトランジスタ1f,1gのゲート電圧は、PMOSトランジスタ1fとNMOSトランジスタ2fとの間の電圧である。この電圧は、PMOSトランジスタ1f及びNMOSトランジスタ2f,2gで決定される。すなわち、この接続により、電流−電圧変換が実行される。PMOSトランジスタ1f,1gのゲート電圧は、遅延発生部11の制御用に制御信号S3として出力される。
また、PMOSトランジスタ1gと直列に、本例の主要部以外の他の回路40が接続されている。バイアスB1は、例えば制御信号S0に相当する。バイアスB2は、現在の温度に対応する信号であり、例えば温度補償回路14内の図示しない温度センサから出力される。
本実施形態によれば、遅延発生部11内に外部から調節可能な部位を一箇所しか持たない構成においても、遅延調節と温度補償を実現できる。一方、遅延発生部11内に外部から調節可能な部位を複数持つ構成では、通常の遅延調節と温度補償に一箇所の調節可能部位を用いるだけで済むため、残りの調節可能な部位は遅延の微妙な調節に用いる等の別の用途での使用が可能となる。
本実施形態の遅延発生部11としては、さまざまなものが利用可能である。以下、遅延発生部11のいくつかの例を、図を用いて説明する。
図3は、本実施形態における遅延発生部の第一例を示す回路図である。以下、この図面に基づき説明する。以下、図1及び図3に基づき説明する。
本例の遅延発生部11aは、カレント・スターブド・インバータ(Current-Starved Inverter)と呼ばれる回路である。遅延発生部11aは、入力と出力との間に接続されたPMOSトランジスタ1a及びNMOSトランジスタ2aがインバータ3を構成している。このインバータ3と高圧側電源(図ではVddである。)及び低圧側電源(図ではグランドである。グランド以外の電位でも良い。)との間に、それぞれPMOSトランジスタ1b及びNMOSトランジスタ2bが接続される。換言すると、PMOSトランジスタ1bは、PMOSトランジスタ1aと高圧側電源との間に接続され、NMOSトランジスタ2bはNMOSトランジスタ2aと低圧側電源との間に接続される。
PMOSトランジスタ1bのゲート電極にはバイアスB11が印加され、NMOSトランジスタ2bのゲート電極にはバイアスB12が印加される。これらのバイアスB11,B12を調整することによって、PMOSトランジスタ1b及びNMOSトランジスタ2bのドレイン−ソース間抵抗が調節され、PMOSトランジスタ1a及びNMOSトランジスタ2aに流れる電流も変化する。この結果、バイアスB11,B12によって、遅延発生部11aの遅延量を調節することができる。すなわち、バイアスB11,B12の両方又は片方によって、ドレイン−ソース間抵抗を大きくすると、インバータ3に流れる電流が減少し、遅延発生部11aの遅延量τdが増大する。逆に、ドレイン−ソース間抵抗を小さくすると、インバータ3に流れる電流が増大し、遅延発生部11の遅延量τdが減少する。
本実施形態では、遅延調節回路13と温度補償回路14との直列接続によって生じる調節バイアスすなわち制御信号S3を、バイアスB11又はバイアスB12に入力する。これにより、遅延調節と温度補償が可能となる。なお、カレント・スターブド・インバータ単体は、PMOSトランジスタ1b又はNMOSトランジスタ2bのどちらか一方が存在していればよい。すなわち、3つのトランジスタで構成することも可能である。
図4は、本実施形態における遅延発生部の第二例を示す回路図である。以下、この図面に基づき説明する。以下、図4を中心に説明する。
本例の遅延発生部11bは、カレント・スターブド・インバータに付加容量4aを追加している。すなわち、遅延発生部11bは、図3の遅延発生部11aの出力部分に付加容量4aを追加した形となっている。付加容量4aの付加によって、容量への充放電電流が増大するため、遅延量τdは増大する。遅延発生部11bによれば、図3の遅延発生部11aに比べて、遅延時間が長い遅延素子を構成することができる。すなわち、遅延発生部11bを用いて電圧制御発振器を構成した場合、図3の遅延発生部11aを用いた場合に比べて、発振周波数が低い電圧制御発振器を構成することができる。また、発振周波数の基準値の制御を付加容量4aの容量値によって制御できる。
図5は、本実施形態における遅延発生部の第三例を示す回路図である。図6は、図5の遅延発生部のミラー効果を示す回路図である。以下、図5及び図6を中心に説明する。
本例の遅延発生部11cは、カレント・スターブド・インバータに付加容量4bを追加している。すなわち、遅延発生部11cは、図3の遅延発生部11aの入力と出力と間に付加容量4bを追加した形となっている。遅延発生部11cが図4の遅延発生部11bと大きく異なる点は、付加容量4bがミラー容量化されている点である。
図6は、そのミラー効果を説明するために、付加容量4bをミラー容量で表記したものである。付加容量4bの代替のミラー容量として、入力と低圧側電源との間の入力ミラー容量4cが接続され、出力と低圧側電源との間の出力ミラー容量4dが接続される。ここで、図4の付加容量4aの容量値をCとし、付加容量4bの容量値も同じくCとし、インバータ3のゲインをAとする。この場合、入力ミラー容量4cの容量値は(1+|A|)・Cとなり、出力ミラー容量4dの容量値は(1+1/|A|)・Cとなり、ともに元の容量値Cより大きい。
ゲインAは、カレント・スターブド・インバータ内の各トランジスタの相互コンダクタンス及びドレインコンダクタンスで決定される。これらのコンダクタンスは、電圧条件によって変化する。特に、容量に充電される状態では、相互コンダクタンスが大きいことにより、ゲイン|A|が10程度の値となるので、入力ミラー容量4cが極めて大きくなる。ドレインコンダクタンスが大きくなる動作条件では、ゲイン|A|が極めて小さくなるので、出力ミラー容量4dが極めて大きくなる。このように、電圧条件によって各ミラー容量の容量値が変化するが、両方の容量値を合わせると(2+|A|+1/|A|)・Cとなる。この容量値は、図4の付加容量4aよりも必ず2倍以上となる。なお、入力ミラー容量4cは前の段の出力容量として付加されるため、ある一段に着目した場合、入力ミラー容量4cと出力ミラー容量4dとの合計容量が出力への付加容量となる。
この結果、図4の付加容量4aと同じ容量値を実現する場合、本例では二分の一以下の付加容量4bを設ければよいので、レイアウト面積を大きく縮小できる。このように、本例の遅延発生部11cは、図4の遅延発生部11bに比べて、レイアウト面積の点で有利である。また、本例の遅延発生部11cによれば、図4の遅延発生部11bと同様、図3の遅延発生部11aに比べて遅延時間が長い遅延素子を構成することができる。すなわち、遅延発生部11cを用いて電圧制御発振器を構成した場合、図3の遅延発生部11aを用いた場合に比べて、発振周波数が低い電圧制御発振器を構成することができる。また、発振周波数の基準値の制御を、付加容量4bの容量値によって制御できる。
図7は、本実施形態における遅延発生部の第四例を示す回路図である。以下、図7を中心に説明する。
本例の遅延発生部11dは、トランジスタのソースとドレインを短絡したトランジスタ容量5bを付加容量として用いたインバータである。この構成では、PMOSトランジスタ1aとNMOSトランジスタ2aとからなるインバータ3の出力に、調節用トランジスタ5aのドレインが接続され、その調節用トランジスタ5aのソースと低圧側電源との間にトランジスタ容量5bが接続されている。トランジスタ容量5bのゲートが調節用トランジスタ5aのソースに接続され、トランジスタ容量5aのソースとドレインは短絡され低圧側電源に接続される。
この遅延発生部11dでは、調節用トランジスタ5aのゲートに印加するバイアスB30で調節用トランジスタ5aのドレイン−ソース抵抗を調節する。これにより、調節用トランジスタ5aのドレイン−ソース抵抗の抵抗値とトランジスタ容量5bの容量値とで決まる時定数が変化する。このように、バイアスB30により調節用トランジスタ5aによる付加抵抗値とトランジスタ容量5bによる付加容量値との積から成る時定数を調節でき、遅延素子10全体の遅延量τdも調節できる。なお、調節用トランジスタ5aとトランジスタ容量5bとはPMOSトランジスタで形成してもよく、その場合、トランジスタ容量5bのドレインとソースは高圧側電源に接続される。
遅延発生部11dによれば、図4の遅延発生部11bや図5の遅延発生部11cと異なり、容量を専用の素子として構成する必要が無い。そのため、トランジスタのみを素子として考慮することによって、基本的な設計及び作製を全て行うことができる。したがって、プロセス開発及び作製が容易である。
図8は、本実施形態における遅延発生部の第五例を示す回路図である。以下、図8を中心に説明する。
本例の遅延発生部11eは、差動入力による素子であり、例えば、差動入力対と抵抗性の負荷と電流源とから構成される。NMOSトランジスタ2c,2dは、互いのソースが接続され、差動入力対を構成している。NMOSトランジスタ2c,2dのドレインには、各々PMOSトランジスタ1c,1dが接続されている。これらのPMOSトランジスタ1c,1dは、線形領域(三極管領域)で動作させることにより、抵抗性負荷として使用される。また、NMOSトランジスタ2eは電流源の役割を果たす。
遅延発生部11eの二つの入力端子にプラス入力及びマイナス入力が入力されると、二つの出力端子にプラス出力及びマイナス出力が出力される。遅延発生部11eでの遅延量τdは、抵抗性負荷として使用されるPMOSトランジスタ1c,1dへ印加するバイアスB12、又は電流源として使用されるNMOSトランジスタ2eへ印加するバイアスB11によって調節される。なお、PMOSトランジスタとNMOSトランジスタとを入れ替えた構成としても良く、また、差動入力対を有する構成であれば、他の構成としてもよい。
遅延発生部11eによれば、上記第一例から第四例までの構成と異なり、差動信号を利用するため、信号の振幅が小さくなる。そのため、消費電力を小さくすることができる。また、差動信号を利用するため、グランド等の電源線と信号線との間のノイズの影響が少なくなり、ノイズによる遅延時間の変化を抑止することができる。そのため、遅延発生部11eを利用した電圧制御発振器は、発振周波数の安定性が高い。
図9は、本実施形態における遅延発生部の第六例を示す回路図である。以下、図9を中心に説明する。
本例の遅延発生部11fは、二つのトランジスタから構成される素子である。すなわち、遅延発生部11fは、例えば、信号伝達線の間に挿入されるPMOSトランジスタ1aと、信号伝達線と低圧側電源との間に挿入されるNMOSトランジスタ2aとから成る。各々のトランジスタのゲートに印加するバイアス(バイアスB11及びバイアスB12)を調節することにより、遅延量τdを制御することが可能である。
低圧側電源と高圧側電源との間の振幅分変化する信号を遅延発生部11fに入力したとき、遅延発生部11fの出力は低圧側電源と高圧側電源との間の振幅より小さくなることがある。この場合は、出力に続いて、PMOSトランジスタとNMOSトランジスタで構成されるインバータ等を接続し、振幅が低圧側電源と高圧側電源との間の振幅まで回復するようにしてもよい。なお、他の構成として、信号伝達線の間に挿入されるNMOSトランジスタと信号伝達線と高圧側電源との間に挿入されるPMOSトランジスタとから構成しても良い。
遅延発生部11fによれば、上記第一例から第五例までの構成に比べて、使用する素子数が極めて少ない遅延素子を実現できる。したがって、レイアウト面積の縮小が可能であり、更には、素子数減少による作製不良の減少により低コスト化が可能である。
(第二実施形態)
図10は本発明の第二実施形態に係る遅延素子を示すブロック図であり、図10[1]は遅延素子の概要を示し、図10[2]は遅延素子の詳細を示す。以下、この図面に基づき説明する。
本実施形態の遅延素子20は、入力信号Viに遅延量τdを加えて出力信号Voとする遅延発生部11と、遅延τdを制御する遅延制御部22とを備えている。遅延制御部22は、遅延量τdを調節する第一の制御信号としての制御信号S1を出力する遅延調節回路13と、温度による特性変化を補償する第二の制御信号としての制御信号S2を出力する温度補償回路14とを有し、制御信号S1と制御信号S2とを合成して得た第三の制御信号としての制御信号S3を遅延発生部11へ出力することにより遅延量τdを制御する。遅延制御部22は、遅延調節回路13と温度補償回路14とを合成回路23を介して並列に接続することにより、制御信号S3を得ている。なお、制御信号S0は、所望の遅延量τdに対応し、図示しない他の回路から遅延調節回路13へ出力される。
遅延発生部11、遅延調節回路13及び温度補償回路14は、第一実施形態と同様の構成である。したがって、本実施形態でも、図3乃至図9に例示した構成を、遅延発生部11として使うことができる。
つまり、遅延を制御する遅延制御部22は、遅延調節回路13と温度補償回路14とを並列の関係に合成回路23に接続することによって構成される。以下に、詳しく説明する。
本実施形態の遅延素子20は、図1の遅延素子10と同様の遅延発生部11に加えて、遅延調節回路13及び温度補償回路14を含む遅延制御部22と、合成回路23とから成る。遅延調節回路13と温度補償回路14とは、互いに並列の関係に配置され、合成回路23に接続される。合成回路23から、遅延発生部11へ遅延制御信号としての制御信号S3が出力される。
遅延調節回路13と温度補償回路14とを並列に配置し、これらを合成回路23に接続することにより、互いの機能を合成することが可能となる。すなわち、遅延を調節する機能と、温度特性を補償する機能とを、合成した制御信号S3を生成することができる。
特に、遅延調節回路13及び温度補償回路14を構成する主要部が電圧−電流変換素子の場合、電圧で調節が可能な遅延素子20を構成することができる。電圧−電流変換素子は、入力した電圧に応じた電流を出力する。本実施形態では、遅延調節回路13と温度補償回路14とが並列に合成回路23に接続されるため、一方の電圧−電流変換素子が他方の電圧−電流変換素子の影響を受けることなく電流を出力し、これらの電流が合成回路23で合成される。
例えば、遅延調節回路13内の電圧−電流変換素子への印加電圧が一定の状態で、温度補償回路14内の電圧−電流変換素子への印加電圧が変化した場合、温度補償回路14内の電圧−電流変換素子から出力される電流が変化するが、並列に接続された遅延調節回路13内の電圧−電流変換素子から出力される電流は変化せず、これらの二つの電流が合成回路23で合成される。このようにして、遅延調節回路13及び温度補償回路14の効果を合成することが可能となる。その合成された効果、ここでは、電圧−電流変換素子からの出力電流は、制御信号S3として直接又は間接的に遅延発生部11に加えられ、遅延素子20の遅延量τdが調節される。
例えば、遅延調節回路13及び温度補償回路14を構成する主要部が電圧−電流変換素子を含み、合成回路23から出力される電流を電流−電圧変換し電圧バイアスとして遅延発生部11に印加することが可能である。そのような構成の遅延制御部22及び合成回路23の一例を次の図11に示す。
図11は、本実施形態における遅延制御部及び合成回路の第一例を示す回路図である。以下、図10及び図11に基づき説明する。
遅延制御部22は、遅延調節回路13及び温度補償回路14を有する。合成回路23は、合成部23’及び抵抗23''を有する。これらは極めて簡単な回路構成の例である。本例では、遅延調節回路13及び温度補償回路14がそれぞれNMOSトランジスタ2h,2iを含んでいる。また、合成部23’は、T字型に結線された配線で構成されている。更に、抵抗23''は、電流―電圧変換部を構成している。
本例の構成によれば、遅延調節回路13の出力電流と温度補償回路14の出力電流とが、結線による合成部23’で合成される。そして、合成された電流が、電流−電圧変換の役目を果たす抵抗23''を流れることにより、抵抗23''から出力される電圧が変化する。これにより、遅延調節回路13及び温度補償回路14で制御された電圧すなわち制御電圧S3を得ることが可能となる。制御電圧S3は、他の回路24などへ出力される。
抵抗23''の代わりに、ダイオード接続されたトランジスタやOPアンプ等に変更することも可能である。特に、合成された電流値が低電流の場合は、OPアンプを利用することが望まれる。
(第三実施形態)
図12は、本発明の第三実施形態に係る可変遅延アレイを示すブロック図である。以下、この図面に基づき説明する。
本実施形態の可変遅延アレイ30は、第一実施形態の遅延素子10が複数直列に接続されて成る。遅延素子10の代わりに、第二実施形態の遅延素子20(図10)を用いてもよい。なお、可変遅延アレイは、可変遅延線とも呼ばれる。すなわち、本発明の第三実施形態は、遅延素子10を複数直列に接続した可変遅延アレイ30である。出力側に二つ接続されたインバータ31は、波形の立ち上がり及び立ち下りを整形するために用いているものであり、必ずしも必要ではない。各遅延素子10には、全て同じ制御バイアス(すなわち図1における制御信号S0)を印加しているが、個別に制御バイアスを印加しても良い。また、制御バイアスとして、図では一つのみを記載しているが、図1における遅延調節回路13及び温度補償回路14に別々にバイアスを加えても良い。
可変遅延アレイ30は、遅延が電圧で制御される場合、電圧制御型遅延線と呼ばれることもある。制御する電圧を変えることにより、入力信号に対する出力信号の遅延量を変えることが可能である。直列に接続した複数の遅延素子10間からも出力を取り出す場合、遅延量が異なる複数の出力を得ることができる。これらの遅延量が異なる複数の出力は、制御する電圧を変えることにより、一度に遅延量を変えることができる。例えば、ある制御電圧での遅延素子10による遅延量がYの場合、遅延素子10が二つ接続された後の出力は2Yであり、遅延素子10が四つ接続された後の出力は4Yである。制御電圧を変えることで遅延素子10の遅延量がY+ΔYとなった場合、遅延素子10が二つ接続された後の出力は2×(Y+ΔY)となり、遅延素子10が四つ接続された後の出力は4×(Y+ΔY)となる。
(第四実施形態)
図13は、本発明の第四実施形態に係る可変遅延アレイを示すブロック図である。以下、この図面に基づき説明する。
本実施形態の可変遅延アレイ32は、第一実施形態の遅延素子10が複数直列に接続されて成る。ただし、各遅延素子10は、各遅延素子10間で共有化された一つの遅延制御部12を備えている。遅延制御部12は、各遅延素子10に具備された各遅延発生部11へ制御信号S3を出力することにより各遅延量を制御する。すなわち、本発明の第四実施形態は、遅延を制御可能な遅延発生部11を複数直列に接続し、かつ、遅延制御部12が遅延調節回路13と温度補償回路14とを直列に接続することによって構成された可変遅延アレイ32である。
図12の第三実施形態と同様に、出力側に二つ接続したインバータ31は、波形の立ち上がり及び立ち下りを整形するために用いているものであり、必ずしも必要ではない。制御信号S3は、遅延調節回路13及び温度補償回路14を直列接続した回路から、全ての遅延発生部11に印加される。換言すると、本実施形態は、第一実施形態における遅延発生部11のみが複数直列に接続され、遅延調節回路13及び温度補償回路14は全ての遅延発生部11に対し共通のものを利用する構成となっている。
(第五実施形態)
図14は、本発明の第五実施形態に係る可変遅延アレイを示すブロック図である。以下、この図面に基づき説明する。
本実施形態の可変遅延アレイ33は、第二実施形態の遅延素子20が複数直列に接続されて成る。ただし、各遅延素子20は、各遅延素子20間で共有化された一つの遅延制御部22を備えている。遅延制御部22は、各遅延素子20に具備された各遅延発生部11へ合成回路23を介して制御信号S3を出力することにより各遅延量を制御する。すなわち、本発明の第五実施形態は、第四実施形態と異なり、遅延を制御する遅延制御部22が遅延調節回路13と温度補償回路14とを並列に合成回路23に接続することによって構成された可変遅延アレイ33である。
図12の第三実施形態と同様に、出力側に二つ接続したインバータ31は、波形の立ち上がり及び立ち下りを整形するために用いているものであり、必ずしも必要ではない。制御信号S3は、遅延調節回路13及び温度補償回路14を並列に接続した合成回路23から、全ての遅延発生部11に印加される。換言すると、本実施形態は、第二実施形態の遅延発生部11のみが複数直列接続され、遅延調節回路13、温度補償回路14及び合成回路23は全ての遅延発生部11に対し共通のものを利用する構成となっている。
(第六実施形態)
図15は、本発明の第六実施形態に係る電圧制御発振器(VCO:Voltage Controlled Oscillator)を示すブロック図である。図16は、本発明の第六実施形態に関連する発振器を示すブロック図である。以下、これらの図面に基づき説明する。
本実施形態の電圧制御発振器35は、複数の遅延素子10のうちいずれか一つの遅延素子10の出力端子が当該遅延素子よりも前段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた第三実施形態の可変遅延アレイ30から成る。本実施形態では、複数の遅延素子10のうち最終段の遅延素子10の出力端子を初段の遅延素子10の入力端子に接続している。第一実施形態の遅延素子10の代わりに、第二実施形態の遅延素子20を用いてもよい。
換言すると、本発明の第六実施形態は、遅延素子10を複数直列に接続し、かつ、閉ループを構成した電圧制御発振器35である。図16に示すように、反転形遅延素子951を奇数個用いて閉ループを形成することにより発振器950が実現できる。この反転型遅延素子951の代わりに、遅延量を調節できる遅延素子10を用いることにより、電圧制御型発振器35を実現できる。
本実施形態では、遅延素子10を三個直列に接続し、かつ、閉ループを構成している。制御バイアスは、外部から各々の遅延素子10に供給されている。閉ループの構成に応じた周波数の信号を出力から取り出すことが可能である。出力信号の周波数は、制御バイアスによって変えることが可能である。
さて、本実施形態の閉ループ内の接続方法は、使用する遅延素子の構成、特に遅延素子内の遅延発生部の構成によって異なる。以下、幾つかの例について、図を参照して説明する。
まず、遅延発生部がインバータ等の反転素子を基本構成とする場合について説明する。すなわち、図3から図7のような遅延発生部を用いた場合である。ここでは、これらのインバータ回路を基本構成として含む遅延発生部を用いた電圧制御型遅延素子を電圧制御型反転素子と呼ぶ。図17は、本発明の第六実施形態の第一例を示す回路図である。以下、この図面に基づき説明する。
本例の電圧制御発振器35aは、遅延素子10として電圧制御型反転素子36を用いて閉ループを構成している。電圧制御型反転素子36は、遅延量を調節するためのバイアスを印加する端子を一つ備えるインバータとして表記している。電圧制御型反転素子36による閉ループでは、電圧制御型反転素子36(すなわち遅延発生部)を奇数個直列に接続し、その両端を接続することによって閉ループとする。奇数個接続された電圧制御型反転素子36は、論理的な安定状態をとることができないため、回路の構成等に応じた周波数で発振する。
次に、遅延発生部が差動入力を有する場合について説明する。すなわち、図8のような遅延発生部を用いた場合である。図18は、本発明の第六実施形態の第二例を示す回路図である。以下、この図面に基づき説明する。
本例の電圧制御発振器35bは、遅延素子10として差動入力型遅延素子37を用いて閉ループを構成している。差動入力型遅延素子37は、入力として反転(−)と非反転(+)の二入力、出力として反転(−)と非反転(+)の二出力を有する。また、差動入力型遅延素子37は、遅延量を調節する遅延制御部を有する。本例では、差動入力型遅延素子37を奇数個用いて閉ループを構成している。しかし、差動入力型遅延素子37は反転と非反転の二つの端子を有するため、最終段の反転出力を初段の非反転入力に、最終段の非反転出力を初段の反転入力に、それぞれ接続することによって、素子数が偶数個でも発振動作を実現できる。なお、本例では、出力を取り出すために、遅延量の調節機能がない差動入力型遅延素子37’を最終段に接続している。
最後に、遅延発生部が図9のように二つのトランジスタから成る場合について説明する。この場合、図17及び図18と比べると構成が若干複雑となる。図19は、本発明の第六実施形態の第三例を示す回路図である。以下、この図面に基づき説明する。
本例の電圧制御発振器35cは、図9と同様の二つのトランジスタから成る遅延発生部11fを用いて閉ループを構成している。すなわち、本例の電圧制御発振器35cは、二つのトランジスタから成る遅延発生部11fを有する遅延素子を、二つ用いている。これらの遅延発生部11fの後段に、インバータが三つずつ接続されている。これらの三つのインバータは、低い閾値のインバータ38一つと、通常の閾値のインバータ39二つとから成る。
低い閾値のインバータ38を用いることにより、信号の立ち上がりのエッジがバイアスB11やバイアスB12に大きく依存することを防ぐことが可能となる。この後段の二つの通常の閾値のインバータ39は、波形整形のため及び信号の極性を合わせるために用いられている。
このような遅延発生部11f及びインバータ38,39の構成を一単位とする。この単位を二つ用いて、電圧制御発振器35cは構成される。第一の単位の出力を第二の単位に入力し、第二の単位の出力を第一の単位に入力する。これにより、立ち上がりと立下りの両方向で遅延量を調節可能な電圧制御発振器35cを構成できる。すなわち、本例では、遅延素子単体が極めて簡単な構成となる。ただし、周辺部分に閾値の異なるインバータを配置する必要がある。
(第七実施形態)
図20は、本発明の第七実施形態に係る電圧制御発振器を示すブロック図である。以下、この図面に基づき説明する。
本実施形態の電圧制御発振器40は、複数の遅延素子10のうちいずれか一つの遅延素子10の出力端子が当該遅延素子よりも前段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた第四実施形態の可変遅延アレイ32から成る。本実施形態では、複数の遅延素子10のうち最終段の遅延素子10の出力端子を初段の遅延素子10の入力端子に接続している。
ただし、各遅延素子10は、各遅延素子10間で共有化された一つの遅延制御部12を備えている。遅延制御部12は、各遅延素子10に具備された各遅延発生部11へ制御信号S3を出力することにより各遅延量を制御する。
換言すると、本発明の第七実施形態は、遅延発生部11を有しかつ外部からの制御により遅延を制御できる遅延素子10を複数直列に接続し、かつ、これらを閉ループとした電圧制御発振器40である。そして、電圧制御発振器40は、外部から遅延を制御する遅延制御部12が遅延調節回路13と温度補償回路14とを直列に接続することによって構成され、一つの制御部分から全ての遅延素子11に制御信号S3を伝達することを特徴とする。
すなわち、複数の遅延発生部11が直列に接続され、かつ閉ループを構成している。制御バイアスである制御信号S3は、遅延調節回路13及び温度補償回路14を直列接続した回路から、全ての遅延発生部11に印加される。このように、本実施形態は、第一実施形態における遅延発生部11のみが複数直列接続されかつ閉ループを形成し、遅延調節回路13及び温度補償回路14として全ての遅延発生部11に対し共通のものを利用する構成となっている。この構成によれば、全ての遅延発生部11に対し、遅延調節回路13と温度補償回路14とを直列に接続した回路が作用する。
(第八実施形態)
図21は、本発明の第七実施形態に係る電圧制御発振器を示すブロック図である。以下、この図面に基づき説明する。
本実施形態の電圧制御発振器41は、複数の遅延素子20のうちいずれか一つの遅延素子20の出力端子が当該遅延素子よりも後段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた第五実施形態の可変遅延アレイ33から成る。本実施形態では、複数の遅延素子20のうち最終段の遅延素子20の出力端子を初段の遅延素子20の入力端子に接続している。
ただし、各遅延素子20は、各遅延素子20間で共有化された一つの遅延制御部22を備えている。遅延制御部22は、各遅延素子20に具備された各遅延発生部11へ合成回路23を介して制御信号S3を出力することにより各遅延量を制御する。
換言すると、本発明の第八実施形態の電圧制御発振器41は、第七実施形態の電圧制御発振器40(図20)と比べて、遅延調節回路13と温度補償回路14とを並列に合成回路23に接続する点が異なる。本実施形態では、複数の遅延発生部11が直列に接続され、かつ閉ループを形成している。制御バイアスである制御信号S3は、遅延調節回路13及び温度補償回路14を並列に接続した合成回路23から、全ての遅延発生部11に印加される。
このように、本実施形態は、第二実施形態における遅延発生部11のみが複数直列接続されかつ閉ループを形成し、遅延調節回路13、温度補償回路14及び合成回路23として全ての遅延発生部11に対し共通のものを利用する構成となっている。この構成によれば、全ての遅延発生部11に対し、遅延調節回路13と温度補償回路14とを並列に接続した回路が作用する。
上記各実施形態では、遅延素子10,20の代わりに遅延量補間型の遅延素子も使用可能である。図22は、各実施形態における遅延素子の他の例を示す回路図である。以下、この図面に基づき説明する。
本例の遅延量補間型の遅延素子25は、複数の第一実施形態の遅延素子10と加算器26とを備えている。本例では、一つの遅延素子10から成る遅延量が少ない経路27と、二つの遅延素子10から成る遅延量が多い経路28と、の二つの遅延経路を構成する。この遅延量が異なる二つの経路の信号を、例えば加算器26で合成し互いの遅延量を補間することによって、遅延量を細かく調節することができる。遅延素子10の遅延量は外部の制御バイアスによって調節されるため、極めて広範囲にわたって細かく遅延量を調節することができる。なお、第一実施形態の遅延素子10の代わりに、第二実施形態の遅延素子20(図10)を用いてもよい。
(第九実施形態)
本発明の第九実施形態の電圧制御発振器は、上記各実施形態における遅延調節回路及び温度補償回路の少なくとも一方に含まれるトランジスタの一部又は全部が、マルチゲート型トランジスタによって構成される。すなわち、本実施形態では、複数のゲート電極を有するマルチゲート型トランジスタを用いる。マルチゲート型トランジスタは、回路的には複数のゲートを有する複数のトランジスタが直列に接続され、かつ、各々のゲートを接続した構造とほぼ等価となっている。マルチゲート型トランジスタを用いると、ソース・ドレイン電圧が大きくなった場合でも良好な特性を得ることができる。
図23は、シングルゲートトランジスタにおけるゲート電圧とドレイン電流との関係の一例を示すグラフである。図24は、マルチゲート型トランジスタとしてのダブルゲートトランジスタにおけるゲート電圧とドレイン電流との関係の一例を示すグラフである。以下、これらの図面に基づき説明する。なお、図23及び図24ともにPMOSトランジスタの特性であり、また各々の図でドレイン電圧も変化させている。
シングルゲートトランジスタでは、ドレイン電圧が増大するにつれ、ゲート電圧とドレイン電流とがなす曲線は大きく変形している。特にゲート電圧が−5Vから−10Vの間では、同じゲート電圧に対するドレイン電流が一桁から二桁も変化している。また、屈曲状態も変化しているため、ドレイン電圧に対する特性の非線形性が増している。
一方、ダブルゲートトランジスタとすることにより、この変化が収まり、同じ条件で一桁未満の範囲での変化となる。また、屈曲状態の変化も減少するため、ドレイン電圧に対する特性の非線形性が減り線形性が増す。このように、マルチゲート型トランジスタを用いることにより、ソース・ドレイン電圧が変化したときのドレイン電流の線形性がよく、電圧制御発振器自体の制御性も向上する。
また、本発明の電圧制御発振器のバイアス印加部と閉ループ回路を接続する回路の一部又は全部を、マルチゲートトランジスタとすることもできる。バイアス印加部と閉ループ回路とを接続する回路にマルチゲートトランジスタを利用することにより、当該接続する回路の線形性が向上すると、電圧制御発振器全体の線形性が向上する。特に、当該接続する回路で電圧と電流を相互に変換する回路がマルチゲートトランジスタであると、良好な特性が得られる。
(第十実施形態)
本発明の第十実施形態の電圧制御発振器は、上記各実施形態において遅延調節回路及び温度補償回路の少なくとも一方に含まれるトランジスタの一部又は全部が、二つのトランジスタで構成された対称性負荷と呼ばれる構成となっている。対称性負荷とは、二つのトランジスタのソース同士及びドレイン同士をそれぞれ接続して並列構成とし、一方のトランジスタをダイオード接続にした構成であり、Maneatis抵抗とも呼ばれる。
図25は、二つのトランジスタで構成された対称性負荷の一例を示す回路図である。以下、この図面に基づき説明する。
本例における対称性負荷45では、二つのPMOSトランジスタ1a,1bのソース同士及びドレイン同士をそれぞれ接続して並列構成とし、PMOSトランジスタ1aをダイオード接続にした構成である。これにより、PMOSトランジスタ1b側に印加される抵抗制御バイアスを変化させると、ソース・ドレイン間の抵抗値が抵抗制御バイアスに対しほぼ線形に変化する線形性の高い特性となり、線形抵抗に近い特性が得られる。このような対称性負荷45を用いることにより、遅延調節バイアスや温度補償バイアスに対しほぼ線形に変化する抵抗を使用することになるので、制御の精度が向上し、線形性の高い特性が得られる。
(第十一実施形態)
本発明の第十一実施形態の電圧制御発振器は、上記各実施形態において遅延調節回路と温度補償回路を直列に接続し、一つの制御部分から全ての遅延素子に制御信号を伝達することを特徴とする第七実施形態において、前記制御部分に含まれるトランジスタの一部又は全部が、二つのトランジスタから成る対称性負荷と呼ばれる構成となっている。
第十一実施形態では、制御部分又は合成回路に対称性負荷を用いるために、遅延素子による閉ループに伝達される信号の線形性が向上し、発振周波数の線形性が向上する。すなわち、バイアス印加部と閉ループ回路とを接続する回路の一部又は全部は、ダイオード接続されたトランジスタとトランジスタとをソースとドレインを共通にして並列接続された構成とするために、良好な特性が得られる。
(第十二実施形態)
本発明の第十二実施形態の電圧制御発振器は、遅延調節回路と温度補償回路とを並列に合成回路に接続する第八実施形態において、前記合成回路に含まれるトランジスタの一部又は全部が、二つのトランジスタから成る対称性負荷と呼ばれる構成となっている。
第十二実施形態では、制御部分又は合成回路に対称性負荷を用いるために、遅延素子による閉ループに伝達される信号の線形性が向上し、発振周波数の線形性が向上する。すなわち、バイアス印加部と閉ループ回路とを接続する回路の一部又は全部は、ダイオード接続されたトランジスタとトランジスタとをソースとドレインを共通にして並列接続された構成とするために、良好な特性が得られる。
(第十三実施形態)
本発明の第十三実施形態は、上記第六乃至第十二実施形態のいずれかの電圧制御発振器であって、アナログ信号によって制御される電圧制御発振器である。
(第十四実施形態)
本発明の第十四実施形態は、上記第六乃至第十二実施形態のいずれかの電圧制御発振器であって、ディジタル信号によって制御される電圧制御発振器である。
(第十五実施形態)
本発明の第十五実施形態は、上記第一乃至第十四実施形態のいずれかを用いた温度特性が補償された機能回路部と、表示部と、を一体に形成した表示装置である。温度特性が補償された機能回路部には、第一乃至第十四実施形態のいずれかによる電圧制御発振器、可変遅延線、遅延素子等が含まれる。上記以外の温度特性が補償された機能回路を含んでも良い。このような温度特性が補償された機能回路部と表示部とを一体に形成することにより、温度特性が補償された表示装置を実現することができる。すなわち、機能回路部の温度特性が補償され、また、必要に応じて、その機能回路部により、表示部の温度特性を補償することができる。
このような表示装置は、極めて広い温度範囲において良好に動作する。温度センサは、表示部や機能回路部と一体に形成しても良いし、外部に設けても良い。特に、一体に設ける場合、温度センサと温度センサの出力から温度補償バイアスを出力する回路部自体とが、温度変化に強い特性であることが望まれる。又は、温度センサと温度センサの出力から温度補償バイアスを出力する回路内の構成素子との温度変化による特性変化が、自動的に温度補償バイアスを与えるような構成としても良い。
従来、機能回路部と表示部とが一体に形成された表示装置では、各種の機能回路部が動作不十分になったり動作不良になったりすることがあった。この原因の一つは、各種の機能回路部の温度が変化することに起因する。すなわち、各種の機能回路が表示部と一体に形成されるために、表示部に近い温度変化にさらされたり、各種の機能回路自体の電力消費による発熱により温度が変化したりするためである。
また、表示部と近い温度変化にさらされるということは、表示部は人の目に認識されるように配置されるため、外部の環境の温度に近い温度にさらされることを意味する。外部環境温度は、表示装置が動作保証している温度であり、ときには零下の温度であり、ときには60度以上に及ぶ。一方で、表示部にはバックライトやフロントライトのような光源を有することが多いため、その光源の発熱による温度上昇にさらされることを意味する。光源による温度上昇は、表示装置の構成によるが、数度から数十度に及ぶ。
このような温度変化に対する対策として、表示装置外部に設けた温度検出素子及び温度補償回路を用いた場合、検出される温度が機能回路部の温度と異なり、十分な温度補償が困難となっていた。本発明の第十五実施形態は、このような機能回路部と表示部とが一体に形成された表示装置の問題点を解決できる。
本発明の第十六実施形態は、第十五実施形態の表示装置を構成モジュールの一つとして用いた各種装置及びシステムである。第十五実施形態の表示装置を用いることにより、各種装置及びシステムは温度変化があっても良好に動作する。そのため、苛酷な外部環境や、装置自体の温度上昇等でも、表示が乱れない装置・システムが実現できる。このようなシステムは、通常の動作で外部クロックを必要としない。外部クロックは、通常、外部に設けた水晶発振器から供給される。水晶発振器等の外部クロック素子を用いると、コスト増となるだけでなく、通常、外部クロック素子は、装置の内部回路の周波数より高い周波数で動作しており、クロック周波数を低減する回路を必要とする。このような回路の付加は、構造を複雑とすると共に、高周波数で動作する回路であるため消費電力の増大を招く。本実施形態では、外部クロックを必要としないため、コストが低減できると共に、消費電力を低減できる。更に、システムの校正時にのみ外部クロックを接続することにより、内部の発振周波数を外部クロックにより補正することが可能であり、長期にわたり安定したシステムを実現できる。このようなシステム校正時にのみ、外部クロックを利用する構成でも、通常の動作時は、従来に比べて、低消費電力を実現できる。
以下、本発明の具体的な実施例を図面を参照して説明する。
(実施例1)
図26は、本発明の実施例1に係る電圧制御発振器を示す回路図である。図27乃至図30は、実施例1における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
本実施例は、本発明の第一実施形態(図1〜図9)、第6実施形態(図15)、第9実施形態(図24)等をより具体的に実施する例である。本実施例では、反転型遅延素子としてのカレント・スターブド・インバータすなわち図3の遅延発生部11aを利用している。そして、遅延発生部11aは、奇数個例えば31個により閉ループを形成している。図2と同様にPMOSトランジスタ1f,1gはカレントミラー回路を構成している。また、PMOSトランジスタ1f及びNMOSトランジスタ2jは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスB1は、NMOSトランジスタ2fに印加される。温度特性を補償するバイアスB2は、NMOSトランジスタ2gに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
本実施例の制御バイアス(バイアスB1)と発振周波数との関係を、図27に示す。図27によると、制御バイアスが1Vから3.5Vの間では制御バイアスの変化に対し、発振周波数が1.5MHzから7.5MHzの範囲で大きく変化している。制御バイアスが1V未満では発振が得られず、一方、制御バイアスが3.5V以上では制御バイアスを変えても発振周波数はほとんど変化しない。
図27は室温(27℃)での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス(バイアスB2)を固定したまま、温度を0℃から80℃まで20℃刻みで変化させたときの制御バイアス(バイアスB1)と発振周波数との関係を、図28に示す。図28から分かるように、温度が変わると発振周波数が大きく変化する。また、制御バイアスが小さい条件では、温度が低温側に変化すると発振が得られなくなる場合がある。このように、温度補償が行われない条件では、温度変化が大きくなると発振周波数が大きく変化し、安定した使用が困難である。
このような温度変化に対応するために、本発明では、温度補償バイアスを印加する。図28と同様に温度を0℃から80℃まで20℃刻みで変化させたときに、温度特性を補償するバイアス(バイアスB2)を使用して温度特性を補償した場合の制御バイアス(バイアスB1)と発振周波数との関係を、図29に示す。図29では、制御バイアスが2Vのときの発振周波数が、温度が変わってもほぼ一定となるような温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが図28に比べて格段に小さくなっている。
特に、制御バイアスを2Vに固定し、温度補償バイアスを用いたときと用いないときのとの温度と周波数との関係を図30に示す。図30から分かるように、温度補償バイアスがない場合には、20℃から80℃の変化で発振周波数が2倍近く変化しており、0℃では発振が得られていない。一方、温度補償バイアスが印加されると、温度が変化しても発振周波数は6MHz近辺で安定している。
(比較例1)
図31は、比較例1に係る電圧制御発振器を示す回路図である。図32及び図33は、比較例1における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
本比較例の構成は、実施例1におけるNMOSトランジスタ2g(図26)が抵抗46に置き換わっている点を除き、実施例1と同じである。本比較例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図3の遅延発生部11aを利用している。そして、遅延発生部11aは、奇数個例えば31個により閉ループを形成している。図2と同様にPMOSトランジスタ1f,1gはカレントミラー回路を構成している。また、PMOSトランジスタ1f及びNMOSトランジスタ2jは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスB1は、NMOSトランジスタ2fに印加される。また、実施例1と異なり、温度特性を補償するバイアスB2(図26)は使用されていない。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
本比較例における制御バイアスと発振周波数との関係を、図32に示す。図32によると、制御バイアスが1.5Vから4Vの間では、制御バイアスの変化に対し発振周波数がほぼ線形に変化している。この図は、室温(27℃)での結果である。
次に本比較例で、温度を0℃から80℃まで20℃刻みで変化させたときの、制御バイアスと発振周波数との関係を、図33に示す。温度が変化すると、発振周波数が大きく変化する。特に、低温では発振が得られないことが多くなる。
本比較例では、実施例1と異なり、温度補償バイアスを印加することができないため、温度が変化したときの発振周波数の変化を抑制することができない。図31に示した以外の外部回路から何らかの温度補償手段を講じることも考えられるが、その場合、実施例1に比べて回路が複雑となり、回路規模が大きくなってしまう。例えば、特許文献1のような構成と実施例1とでは、回路の複雑性が大きく異なる。
(実施例2)
図34は、本発明の実施例2に係る電圧制御発振器を示す回路図である。図35乃至図37は、実施例2における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
本実施例の構成は、実施例1におけるNMOSトランジスタ2f,2g(図26)がダブルゲートトランジスタであるNMOSトランジスタ2l,2mに置き換わっている点を除き、実施例1と同じである。本実施例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図3の遅延発生部11aを利用している。そして、遅延発生部11aは、奇数個例えば31個により閉ループを形成している。図2と同様にPMOSトランジスタ1f,1gはカレントミラー回路を構成している。また、PMOSトランジスタ1f及びNMOSトランジスタ2jは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスB1は、NMOSトランジスタ2lに印加される。温度特性を補償するバイアスB2は、NMOSトランジスタ2mに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
本実施例の制御バイアスと発振周波数との関係を、図35に示す。図35によると、制御バイアスが1.5Vから4Vの間では制御バイアスの変化に対し、発振周波数が1MHz強から7MHz弱の範囲で大きく変化している。制御バイアスが1.5V未満では発振が得られず、一方、制御バイアスが4V以上では制御バイアスを変えても発振周波数はほとんど変化しない。
図35は室温(27℃)での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス(バイアスB2)を固定したまま、温度を0℃から80℃まで20℃刻みで変化させたときの制御バイアスと発振周波数との関係を、図36に示す。図36から分かるように、温度が変わると発振周波数が大きく変化する。また、制御バイアスが小さい条件では、温度が低温側に変化すると発振が得られなくなる場合がある。このように、温度補償が行われない条件では、温度変化が大きくなると発振周波数が大きく変化し、安定した使用が困難である。
ただし、実施例1の図28に比べると、図36では温度依存性が緩和している。これは、マルチゲート型トランジスタであるダブルゲートトランジスタをバイアス印加部に使用したためである。すなわち、マルチゲート型トランジスタによるドレイン電流の線形性の向上が、温度依存による電流変化に対しても良好な結果を示す。
さて、温度変化に対応するために、本発明では、温度補償バイアスを印加する。図36と同様に温度を0℃から80℃まで20℃刻みで変化させたときに、温度特性を補償するバイアス(バイアスB2)を使用して温度特性を補償した場合における制御バイアスと発振周波数との関係を、図37に示す。図37では、制御バイアスが3.3Vのときの発振周波数が、温度が変わってもほぼ一定となるような温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが、図36に比べて格段に小さくなっている。
また、温度補償を施した実施例1の図29と温度補償を施した本実施例の図37とを比較した場合、制御バイアスが所定の値と違う値をとった場合の20度と80度での発振周波数の変化は本実施例の方が小さいことがわかる。すなわち、制御バイアスが所定の値より高い場合、実施例1では20度と80度の発振周波数が2割程度異なるのに対し、本実施例では1割程度しか異ならない。この点も、マルチゲート型トランジスタを用いたことによる効果である。発振周波数の変化が少ないため、所望の周波数に安定させる作業が容易であり、本実施例は実施例1に比べて周波数安定性が良くなる。
(実施例3)
図38は、本発明の実施例3に係る電圧制御発振器を示す回路図である。図39乃至図41は、実施例3における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
本実施例の構成は、実施例1におけるNMOSトランジスタ2f(図26)がNMOSトランジスタ2f,2f’から成る対称性負荷に置き換わっている点、及びNMOSトランジスタ2g(図26)がNMOSトランジスタ2g,2g’から成る対称性負荷に置き換わっている点を除き、実施例1と同じである。本実施例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図3の遅延発生部11aを利用している。そして、遅延発生部11aは、奇数個例えば31個により閉ループを形成している。図2と同様にPMOSトランジスタ1f,1gはカレントミラー回路を構成している。また、PMOSトランジスタ1f及びNMOSトランジスタ2jは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスB1は、NMOSトランジスタ2fに印加される。温度特性を補償するバイアスB2は、NMOSトランジスタ2gに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
本実施例では、NMOSトランジスタ2f’,2g’がダイオード接続の形で付加され、NMOSトランジスタ2f,2gとともに対称性負荷を構成している。NMOSトランジスタ2f’,2g’を付加する理由は、印加バイアスに対してほぼ線形に電流が変化する特性を得るためである。
本実施例における制御バイアスと発振周波数との関係を、図39に示す。図39によると、制御バイアスが1.5Vから4Vの間では、制御バイアスの変化に対し、発振周波数が線形に近い形で変化している。制御バイアスが1.5V未満又は4V以上では、制御バイアスを変えても発振周波数はほとんど変化しない。実施例1や実施例2と比べると、制御バイアスが小さい場合も発振が得られている点が大きく異なる。
本実施例では、実施例1等と比べて大きく異なる次のような特筆すべき点がある。第一の特筆すべき点は、制御バイアスの値に関わらず発振信号が得られる点である。すなわち、制御バイアスが小さくなっても発振が得られるため、制御バイアスの値に関わらず発振信号を得られ安定した動作が可能である。実施例1や比較例1、実施例2の方法では、制御バイアスがある値より小さくなると、発振信号が得られない。このため、なんらかの理由で制御バイアスが所望の値からずれたときに、電圧制御発振器としての機能を失ってしまう。一方、本実施例では、制御バイアスが所望の値からずれた場合でも、発振信号が得られるため電圧制御発振器としての機能を果たす。
第二の特筆すべき点は、制御バイアスの変化に対し発振周波数の変化が線形に近い点である。すなわち、制御バイアスが1.5Vから4Vの間では、発振周波数がほぼ線形に変化するため、発振周波数の外部バイアスでの制御が非常に容易である、すなわち線形に制御することが可能である。制御バイアスに対し発振周波数が複雑な変化をする場合、制御バイアスと発振周波数の関係を参照テーブル(ルックアップテーブル、LUT)等の手段で別に保持しておく必要がある。一方、本実施例のように線形に近い形で変化する場合、線形の係数が把握できていればLUT等は必要ない。
第三の特筆すべき点は、制御バイアスの変化に対する発振周波数の変化のゲインが小さい点である。すなわち、制御バイアスによる発振周波数の変化が、中心周波数(例えば6.1MHz)に対し、プラスマイナス20%弱となっている。このため、発振周波数を大きく変更しないで調節する目的で使用する場合、非常に有用である。実際、電圧制御発振器の用途として、発振周波数を10倍変化させる用途よりも、数倍以下、例えば数十パーセントから数パーセントの範囲で変化させる用途の方が多い。
図39は室温(27℃)での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス(バイアスB2)を固定したまま、温度を0℃から80℃まで20℃刻みで変化させたときの制御バイアスと発振周波数との関係を、図40に示す。図40から分かるように、温度が変わると発振周波数が2.5MHzから9.5MHzの間で大きく変化する。ただし、実施例1と異なり、制御バイアスが小さい条件でも発振が得られなくなることはない(すなわち、温度が変化しても、前記の特筆すべき点の第一点が保持される)。このように、温度補償が行われない条件では、温度変化が大きくなると、発振周波数が大きく変化し、安定した使用が困難である。
このような温度変化に対応するために、本発明では、温度特性を補償するバイアスを印加する。図40と同様に温度を0℃から80℃まで20℃刻みで変化させたときに、温度特性を補償するバイアス(バイアスB2)を使用して温度特性を補償した場合の、制御バイアスと発振周波数との関係を図41に示す。図41では、制御バイアスを3Vにしたときの発振周波数が温度が変わってもほぼ一定となるような温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが、図40に比べて格段に小さくなっている。特に、実施例1の図29と本実施例の図41とを比べると、図41では、各温度での制御バイアスに対する発振周波数の傾向でバラツキが少なくなっている。0℃で制御バイアスが小さい領域を除くと、全ての発振周波数は、4.5MHz〜7.5MHzの間にほぼ収まっている。すなわち、本実施例では、温度の変化をほとんど意識することなく利用可能な電圧制御発振器が実現されている。
(実施例4)
図42は、本発明の実施例4に係る電圧制御発振器を示す回路図である。図43乃至図46は、実施例4における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
本実施例の構成は、実施例1におけるNMOSトランジスタ2f(図26)がNMOSトランジスタ2f,2f’から成る対称性負荷に置き換わっている点、NMOSトランジスタ2g(図26)がNMOSトランジスタ2g,2g’から成る対称性負荷に置き換わっている点、及びPMOSトランジスタ1g(図26)がPMOSトランジスタ1g,1g’から成る対称性負荷に置き換わっている点を除き、実施例1と同じである。本実施例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図3の遅延発生部11aを利用している。そして、遅延発生部11aは、奇数個例えば31個により閉ループを形成している。図2と同様にPMOSトランジスタ1f,1gはカレントミラー回路を構成している。また、PMOSトランジスタ1f及びNMOSトランジスタ2jは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスB1は、NMOSトランジスタ2fに印加される。温度特性を補償するバイアスB2は、NMOSトランジスタ2gに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
本実施例では、NMOSトランジスタ2f’,2g’がダイオード接続の形で付加され、NMOSトランジスタ2f,2gとともに対称性負荷を構成し、PMOSトランジスタ1g’がダイオード接続の形で付加され、PMOSトランジスタ1gとともに対称性負荷を構成している。NMOSトランジスタ2f’,2g’及びPMOSトランジスタ1g’を付加する理由は、印加バイアスに対してほぼ線形に電流が変化する特性を得るためである。特に、PMOSトランジスタ1g’を付加すると、閉ループとバイアス印加部(NMOSトランジスタ2f,2g)との間の接続部分も線形性が改善される。
本実施例における制御バイアスと発振周波数との関係を、図43に示す。図43によると、制御バイアスが2Vから4Vの間では、制御バイアスの変化に対し、発振周波数が5.4MHzから6.8MHzの範囲でほぼ線形に変化している。制御バイアスが2V以下又は4V以上では、制御バイアスを変えても発振周波数はほとんど変化しない。実施例1や比較例1と異なり、制御バイアスが小さくなっても、発振が得られている。
本実施例では、実施例3と同様、実施例1等と比べて大きく異なる次のような特筆すべき点がある。第一の特筆すべき点は、制御バイアスの値に関わらず発振信号が得られる点である。
第二の特筆すべき点は、制御バイアスの変化に対し発振周波数の変化がほぼ線形である点である。すなわち、制御バイアスが2Vから4Vの間では、発振周波数がほぼ線形に変化するため、発振周波数の外部バイアスでの制御が非常に容易である、すなわち線形に制御することが可能である。特に、図43から分かるように、実施例3と比べても線形性が向上している。
第三の特筆すべき点は、制御バイアスの変化に対する発振周波数の変化のゲインが小さい点である。特に、実施例3と比べても、本実施例では制御バイアスによる発振周波数の変化が、中心周波数(例えば6.1MHz)に対し、プラスマイナス10%程度と更に小さな範囲での変化となっている。このため、発振周波数を大きく変更しないで調節する目的で使用する場合に、非常に有用である。
図43は室温(27℃)での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス(バイアスB2)を固定したまま、温度を0℃から80℃まで20℃刻みで変化させたときの制御バイアスと発振周波数との関係を、図44に示す。図44から分かるように、温度が変わると発振周波数が2MHzから10MHzの間で大きく変化する。実施例3と同様、制御バイアスが小さい条件でも発振が得られなくなることはない(すなわち、温度が変化しても、前記の特筆すべき点の第一点が保持される)。このように、温度補償が行われない条件では、温度変化が大きくなると発振周波数が大きく変化し、安定した使用が困難である。
このような温度変化に対応するために、本発明では、温度特性を補償するバイアスを印加する。図44と同様に温度を0℃から80℃まで20℃刻みで変化させたときに、温度特性を補償するバイアス(バイアスB2)を使用して温度特性を補償した場合の、制御バイアスと発振周波数との関係を、図45に示す。図45では、制御バイアスを3Vにしたときの発振周波数が温度が変わってもほぼ一定となるような、温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが、図44に比べて格段に小さくなっている。特に、実施例1の図29と本実施例の図45とを比べると、図45では、各温度での制御バイアスに対する発振周波数の傾向でバラツキが少なくなっている。0℃で制御バイアスが小さい領域を除くと、全ての発振周波数は、5MHz〜7.5MHzの間にほぼ収まっている。すなわち、本実施例では、温度の変化をほとんど意識することなく利用可能な電圧制御発振器が実現されている。
特に、制御バイアスを3Vに固定し、温度補償バイアスを用いたときと用いないときとにおける温度と周波数との関係を、図46に示す。図46から分かるように、温度補償バイアスがない場合には、0℃から80℃の変化で発振周波数が2.5倍ほど変化している。一方、温度補償バイアスが印加されると、温度が変化しても発振周波数は6MHz近辺で安定している。
(実施例5)
図47は、本発明の実施例5に係る電圧制御発振器を示す回路図である。図48及び図49は、実施例5における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
上記のように、実施例1〜4の方式は比較例1と比較して非常に良好な特性が得られる。しかしながら、作製されたトランジスタの特性が設計時と異なる場合、例えば、製造バラツキ等によって特性が異なっている場合、発振周波数の特性が大きく異なってくる。
本実施例では、製造バラツキにも強い電圧制御発振器を提供する。我々の評価によれば、実施例1よりも比較例1の方が製造バラツキに強い。この理由は、次にように考えられる。すなわち、比較例1で用いている抵抗の方が実施例1で用いているトランジスタより製造バラツキが少ないためである。これは製造上の条件によって生じる違いである。
すなわち、抵抗素子はキャリアを高濃度にドープしたポリシリコンが通常用いられる。一方、トランジスタのチャネル内は、キャリアが抵抗素子より低い濃度でドープされている。この結果、ドープ濃度のバラツキは、トランジスタのチャネル内の方が抵抗素子よりも相対的に大きくなる。キャリアの活性化処理でも、この相対的な差が加速され、トランジスタの方が抵抗素子よりバラツキが大きくなると考えられる。
そこで、本実施例では、実施例1〜4に抵抗を付加することによって、製造バラツキに対する耐性を高めることを目的とする。図47に、実施例4の構成(図47)に対して抵抗46を付加した回路の例を示す。ここでは、実施例4において温度補償バイアスが3Vで制御バイアスが3Vのときの発振周波数が、抵抗46の付加によって半分の周波数になるような、抵抗値の抵抗46を付加している。
図48に、実施例4(図42)及び本実施例(図47)における制御バイアスと発振周波数との関係を示す。抵抗46の付加によって、本実施例の発振周波数は実施例4の約半分となっている。ただし、実施例4の項で述べた特筆すべき点、(1)制御バイアスに関わらず発振信号が得られる点、(2)発振周波数の変化が制御バイアスの変化に対し線形である点、(3)制御バイアスの変化に対する発振周波数の変化のゲインが小さい点、は守られている。
これら実施例4と本実施例とで、トランジスタの特性が大きく劣化した場合の特性を次に示す。ここで示すトランジスタの劣化は通常測定されるものより大きな劣化であり、特殊なケースである。ただし、このような特殊な劣化での特性を観測することにより、各々の回路のトランジスタ特性変化に対する耐性を見ることができる。トランジスタの劣化として、特に、PMOSトランジスタの閾値の低下、及び、リーク領域での電流の増大、が観測された。
このような劣化の後、図48の特性は、図49に示すような特性に変化した。図49に、劣化後に得られた発振周波数を特性シフトとして示した。実施例4では、劣化後、元の発振周波数の7分の一程度となっている。一方、本実施例では、劣化後、元の周波数の5分の一程度となっている。この結果、劣化後の特性では、実施例4と本実施例の周波数の違いは極めて小さくなっている。具体的には、実施例4と本実施例とにおいて、制御バイアス3Vでの周波数の比が、劣化前は2:1であったものが、劣化後は1.26:1となっている。このように、本実施例によれば、抵抗を利用することで、トランジスタの特性が劣化したりばらついたりした場合も、大きく特性を変化させることがない。
本実施例に示した抵抗の接続方法は一例であり、他にも次のように様々な接続方法が利用できる。なお、遅延調節回路は周波数制御回路とも呼ばれる。図50は、遅延調節回路13と温度補償回路14とが直列に接続された回路に対し、抵抗46が並列に接続される例を示す。図51は、遅延調節回路13と温度補償回路14とが並列に接続された回路において、遅延調節回路13と温度補償回路14とにそれぞれ抵抗46a,46bが直列に接続される例を示す。抵抗46a,46bは、合成回路23と遅延調節回路13との間、及び合成回路23と温度補償回路14との間に、それぞれ接続されても良い。図52は、遅延調節回路13と温度補償回路14とが並列に接続された回路に対し、抵抗46が並列に接続される例を示す。
実施例3から実施例5の構成で、実施例2を適用することも可能である。すなわち、対称性負荷を利用しつつ、マルチゲートトランジスタも利用する構成である。例えば、対称性負荷内のトランジスタ又はダイオード接続のトランジスタをマルチゲートトランジスタとすることができる。これにより、特性が更に向上する。
(実施例6)
図53は、本発明の実施例6に係る電圧制御発振器の一部を示す回路図である。以下、これらの図面に基づき説明する。
本実施例では、制御バイアスによる周波数制御をより細かい単位で実現するために、二つの制御バイアスを用いて周波数を制御する。本実施例では、差動入力を有する遅延発生部11gを用い、図18に示す構造の電圧制御発振器を構成した。ただし、発振周波数を制御する制御バイアスは、図18と異なり、バイアスB11とバイアスB13との二種類を用いている。
図53は、二つの制御バイアスを用いて周波数を制御可能な遅延発生部11gを示す図である。この回路は、高圧側電源Vddと低圧側電源Vss(例えば、グランドでも良い)との間に構成されている。図53の左側は、図8と同様の差動入力部を有する遅延発生部である。ただし、以下の二点で異なっている。第一点は、PMOSトランジスタ1c,1dにPMOSトランジスタ1c’,1d’を付加することで、図42と同様の対称性負荷を構成している点である。第二点は、周波数を制御するバイアスとして、NMOSトランジスタ2eに印加されるバイアスB11に加えて、新たなNMOSトランジスタ2n等を介して印加されるバイアスB13が存在する点である。
バイアス13は、差動信号としてPMOSトランジスタ1o,1pに印加される。定電流源47とPMOSトランジスタ1o,1p及びNMOSトランジスタ2o,2pとにより、NMOSトランジスタ2nに印加するバイアスが決定される。NMOSトランジスタ2n,2oは、カレントミラー回路を構成している。ここで、NMOSトランジスタ2nのチャネル幅は、NMOSトランジスタ2oのチャネル幅に比べ、例えば、Xm倍大きい。このサイズ比により、カレントミラー回路による電流の比が変化する。この構造により、バイアス13により、遅延発生部11gの遅延量は、バイアス11による調整量よりも細かく調整することが可能となる。すなわち、バイアス11は周波数の粗調整に用いられ、バイアス13は周波数の微調整に用いられる。なお、バイアス12は、温度補償用として用いられる。
本実施例の構成により、周波数の粗調整と微調整を行うことが可能である。微調整の調整幅は、チャネル幅の比Xm、NMOSトランジスタ2nを流れる電流Itune、定電流源を流れる電流Ibias、及び、電流電圧変換の線形性によって左右される。通常、粗調整で周波数範囲が二倍以上変化するような構成において、微調整ではプラスマイナス10%以下で周波数が調節できるように、Xmの値等を設定する。
なお、本実施例では、差動入力を有する遅延発生部11gを用いているが、他の構成の遅延発生部を用いてもよい。
(実施例7)
図54は、本発明の実施例7に係る電圧制御発振器を示す回路図である。以下、これらの図面に基づき説明する。
上記各実施例では、主にアナログ信号による制御バイアスにより周波数を制御する方法を示してきた。これに対し、本実施例は、ディジタル信号によって周波数を制御する例である。本実施例の電圧制御発振器は、粗調整段51と微調整段52とを有し、粗調整段51で周波数を大まかに決め、微調整段52で周波数を細かく決定する。これら二つの一部が閉ループを形成するように構成されており、発振出力を得ることができる。本実施例では、イネーブル信号55が印加されると、閉ループが構成されるようになっており、イネーブル信号55が印加されない間は、発振出力が出ない。すなわち、消費電力をほとんど消費しない。図54の左下に点線で示した、制御バイアス及びADコンバータ58からなるブロックは、本実施例をアナログ信号で利用する場合に付加されるブロックであり、ディジタル信号で制御する場合には使用されない。
ディジタル信号による制御は、以下のように行われる。すわなち、例えば15ビットの制御信号から、粗調整段51には粗調整用の例えば7ビット分の上位ビットがデコーダ57に入力される。微調整段52には微調整用の例えば8ビット分の下位ビットがデコーダ57に入力される。この構造により、粗調整と微調整が行われる。
粗調整段51に注目すると、この部分は、遅延発生部11h(図ではインバータの記号で表している)を複数直列につなげて遅延線を構成しており、制御信号に応じて必要とされる遅延量を取り出す構成となっている。粗調整用の例えば7ビット分の上位ビット信号はデコーダ57において128ビットに展開される。これは、例えば、128:1のパス選択回路で制御ビットに対応する遅延量のパスを接続することで達成される。
この粗調整段51から取り出された遅延量は、微調整段52で、新たなわずかな遅延量が追加される。 微調整段52は、容量負荷を付加した遅延発生部11iを二つ直列に接続して構成されている(その後に一段分の遅延発生部も接続されている)。容量負荷はビット数に応じた複数の容量を並列に並べ、スイッチにより容量の大きさを選択できるようになっており、第一及び第二の微調整手段53,54を構成する。
第二の微調整手段54は微調整段52の中で上位ビットを扱い、第一の微調整手段53は微調整段52の中で下位ビットを扱う。すなわち、微調整段の中でも、より細かく遅延量を選択できるように、第一の微調整手段と第二の微調整手段に分けられている。第二の微調整手段54では、例えば制御信号の下位8ビットのうちの上位7ビット分の容量負荷として7個の容量D0〜D6が設けられる。一方、第一の微調整手段53では、例えば制御信号の下位8ビットのうちの下位1ビットを例えば更に32ビットに分割した分の容量負荷として32個の容量D0〜D31が設けられる。
第二の微調整手段54の容量負荷の容量値ΔC2は、第一の微調整手段53の容量負荷の容量値ΔCの例えば32倍に設定される。このような構成とすることにより、第一の微調整手段53によって更に細かい遅延量の制御が可能となる。このような動作を実現するために、微調整段52の中のデコーダ57では、入力された8ビットの信号を、上位7ビットと、下位1ビットを32ビットに分割した信号に変換する。
このように構成された遅延手段は、イネーブル信号55で閉ループを構成するように接続され、電圧制御発振器として発振器出力56を出力する。なお、煩雑となるために図示していないが、上記各実施形態及び各実施例に準じて、温度補償バイアスを印加できる構造としている。これにより、温度補償も可能となる。以上のような構成によれば、アナログ信号より生成が容易なディジタル信号によって制御しても、アナログ信号と同様に極めて細かく発振周波数を調整することが可能となる。
(実施例8)
図55は、本発明の実施例8に係る電圧制御発振器を示す回路図である。以下、これらの図面に基づき説明する。
本実施例の電圧制御発振器は、上記各実施形態及び各実施例のいずれかの電圧制御発振器42の出力側に、インバータ43及びシュミットトリガ44が接続されている。電圧制御発振器42の出力は、波形が十分に整形されていないことがある。そこで、波形を整形するために、電圧制御発振器42の出力をインバータ43及びシュミットトリガ44に接続する。シュミットトリガ44は、ヒステリシス特性を有する応答を示すため、本実施例の回路構成により、電圧制御発振器42の出力は、50%デューティのクロック信号等に波形整形することが可能である。また、シュミットトリガ44のヒステリシス特性を調整することによって、出力信号のデューティ比を自由に変えることができる。
(実施例9)
上記各実施形態及び各実施例のいずれかの電圧制御発振器は、機器内部での基準クロック生成に使用できる。この基準クロックを、例えば図63に示されるような回路のクロックRCKとして利用することができる。この構成では、基準クロック生成回路も機器上に形成できるため、従来の回路が外部に必要としていた基準クロック用の素子(例えば温度補償つきの水晶振動子等)を必要としない。
(実施例10)
図56[1]は、本発明の実施例10に係る表示装置を示す平面図である。以下、この図面に基づき説明する。
本実施例の表示装置60は、例えばLCD(Liquid Crystal Display)などであり、また例えばOLED(Organic Light Emitting Diode)ディスプレイであり、筺体61内に機能回路部62と表示部63とが一体に形成されたものである。機能回路部62には、上記各実施形態及び各実施例のいずれかの電圧制御発振器60が設けられている。
本実施例では、必要なクロック信号を表示装置60内で生成することができる。温度が変化してもクロック信号を安定に提供することができる。また、クロック信号のデューティ比を50%以外に設定することも可能であり、表示装置60でしばしば利用されるクロックドインバータ等を安定して駆動することができる。更に、表示装置60等の表示部63等が温度依存性を有する場合、クロック信号を温度で変化しないように制御する方法以外に、表示部63の温度依存性にあわせてクロック信号が同じように変化するように温度制御バイアスを利用することも可能である。この場合、表示装置60全体の周波数が表示部62の温度での変化に応じて変化するようになる。
更には、表示部63の温度依存性を補償するような信号を、クロック信号の生成と同時に発生することも可能である。すなわち、電圧制御発振器60の温度補償バイアスを生成する時点で、表示部63の温度依存性に対する補償バイアスを生成することが可能である。補償バイアスの生成方法としては、本発明者が特許文献2に示した技術等が利用できる。これにより、表示装置60全体の周波数を保ったまま、温度変化に対してクロック信号を安定化させるとともに、表示部63の温度依存性を軽減し、表示等の特性を安定することが可能である。
(実施例11)
図56[2]は、本発明の実施例11に係るシステムを示す斜視図である。以下、図56[1][2]に基づき説明する。
本実施例のシステム70は、実施例10に係る表示装置60を構成モジュールの一つとして含む、例えばノートパソコンである。すなわち、システム70は表示装置60及び本体部71を備えている。本体部71は、マイクロコンピュータ、ハードディスク、キーボード等を有する一般的な構成である。
本実施例の電圧制御発振器64を有する表示装置60を搭載したシステム70では、外部の基準クロックを通常必要としない。このため、基準クロックの伝送が不要であり、また基準クロックが小振幅であった場合の増幅処理が不要であり、システム70の簡素化と低消費電力化を実現できる。また、システム70の校正時にのみ、基準クロックを接続し、発振周波数の基準値を補正することが可能である。校正での基準値をシステム70内にメモリし、校正が終了後の通常動作時はメモリ内の基準値に基づき、発振周波数を制御する。すなわち、制御バイアスを基準値に基づき制御することで発振周波数が校正された値となるようにする。
温度が変化した場合には、温度補償バイアスを自動生成し、内部で温度補償を施す。温度補償バイアスを発生するために、温度をモニタする温度センサとしては、例えば、本発明者が特許文献2に示した技術やそれ以外の種々の技術が利用できる。特許文献2の温度センサによる応答速度の制御回路と同様に、温度センサの出力を利用し電圧制御発振器64の制御回路を構成することができる。このようなシステム70は、低消費電力であり、かつ、自立的に特性を補償しシステムを安定化することができる。
(実施例12)
これまでの実施例では、遅延素子ならびに電圧制御発振器として、二つの極性のトランジスタを利用した構成を主に挙げた。この実施例では、片方の極性のトランジスタのみを利用する構成について示す。図57は、片方の極性のトランジスタのみを利用した遅延発生部の回路図の例である。ここでは、PMOSのみを用いる例を示しているが、電位関係に注意してNMOSのみを使用した回路とする事は容易である。
図57の遅延発生部は、5つのPMOSトランジスタ1q、1r、1s、1t、1uからなる。この回路は、図8の差動入力による遅延発生部を有する回路の極性を反対にした回路に近い構成となっている。すなわち、図57のPMOSトランジスタ1rと1sは、図8のNMOSトランジスタ2c、2dと同様、差動入力対を形成している。図8のNMOS 2eに相当する、図57のPMOS 1qは、バイアスB11で制御され電流源として使用される。図8のPMOS 1c、1dに相当する回路の極性を単純に反転すると、二つのNMOSが必要となる。図57では、そのNMOSの代わりに二つのPMOS 1t、1uを用いている。このPMOS 1t、1uを線形領域(三極管領域)で動作させるように、バイアスB12が印加される。同時に低圧側の電源電位であるVxは、グランド、もしくは、負電源とすることにより、PMOS 1t,1uが線形領域で動作されるようにする。本構成は、図8と同様に差動信号を利用するため、ノイズの影響が少なく、この構成を利用して電圧制御発振器を形成した場合、発振周波数の安定性が高い。
遅延量の調整並びに、補償バイアスは、バイアスB11とバイアスB12によって実現される。電圧制御発振器を形成する場合の接続方法は、上述の差動信号による電圧制御発振器にならうことができる。
(実施例13)
実施例12と同様、片方の極性のトランジスタのみを利用する実施例について示す。
図58は、本実施例による遅延発生部であり、4つのPMOSトランジスタ1v、1w、1x、1yからなる。この構成では、PMOS 1xとPMOS 1yがインバータを構成する。また、PMOS 1vとPMOS 1wとPMOS 1wに印加されるバイアスB1によって、インバータの動作点を調節することが出来る。すなわち、バイアスB1が変化すると、PMOS 1v, 1w間の電位が変化し、それがPMOS 1yのゲートに入力されるため、動作点が変化する。インバータの動作点調節により、遅延量を変化することが出来る。この遅延発生部を複数用い、ループ状に接続する事によって、電圧制御発振器を得ることが出来る。本実施例では、実施例12に比べると、高圧側電源電圧Vddと低圧側電源電圧との間に直列に配置されるトランジスタの数が少ない(実施例12では3、本実施例では2)。そのため、出力ノードの電圧が各々の電源電圧から乖離する量も少ない。このため、本実施例の図58では、低電圧側電源電圧としてグランド電源を採用している。
本実施例は、実施例12に比べて、トランジスタ数が少ない事、新たな低電圧側電源が不要となり電源電圧の種類を少なく出来ることの点で有利である。
(実施例14)
実施例13とほぼ同様の構成で、入力するバイアスを二つとした構成を図59に示す。
実施例13の図58では、PMOS 1vとPMOS 1xのゲート電極には同じ入力信号が入力されていた。一方、本実施例の図59では、PMOS 1xには図58と同様に入力信号が入力されるが、PMOS 1vにはバイアスB12が印加される。この構成では、PMOS 1vとPMOS 1wの各々のバイアスによって、PMOS 1x、1yで構成されるインバータの動作点を調節することが可能である。これにより、一方のバイアスにより通常の電圧制御動作、他方のバイアスにより温度補償等の動作が可能となる。この遅延発生部をループ状に接続することで、電圧制御発振器を形成することが出来る。
本実施例、ならびに、実施例13の構成で、電圧制御発振器を構成し、発振周波数を調整するためにバイアスを調整すると、出力電圧の振幅が変化する場合がある。この場合、発振出力を取り出す部分にレベルシフト回路を設け、出力を整える方法が考えられる。また、各遅延発生部に、レベルシフト回路を設けて、一段ごとに出力を整える方法もある。この方法の例を図60に示す。PMOS 1x,1yによるインバータの出力をPMOS 1x’,1y’によるインバータに接続している。また、PMOS 1x’,1y’によるインバータの高圧側電源をVlsとしている。この構成により、Vlsの電位を変えることにより、出力信号の振幅を調節することが出来る。
(実施例15)
本発明者が特許文献2に示した温度センサの技術のコア部分の図(特許文献2の図2(a))を図61に示す。図61で、NMOS 2qは電流―電圧変換部であり、NMOS 2rは温度感知部である。この図から明らかなように、この温度センサのコア部分は、片方の極性のトランジスタのみで構成されている。このため、実施例12や実施例13の構成と同時に用いる事により、片方の極性のトランジスタのみによって、温度補償バイアスを含めた制御が可能となる。この構成を実施例15とする。例えば、図61ではNMOSの例が示されているが、これをPMOSで構成することにより、図57等と同じ極性のトランジスタのみで構成することが出来る。これは、トランジスタの製造プロセスが大幅に減少できる点で、低コスト化に有利である。また、両方の極性のトランジスタを構成するのが困難なトランジスタ技術を用いる場合にも有利である。
本実施例では、温度センサを電圧制御発振器の近傍に同じプロセスを用いて形成できるため、電圧制御発振器自体の温度変化を正しく測定し、フィードバックをかける事が出来る。これは外部に温度センサを設ける場合に比べて温度制御が正確となり、安定した発振周波数が得られることを意味する。このように、温度センサと電圧制御発振器に同じプロセス(同じ材料且つ同じ膜厚の絶縁膜や、同じドーピング濃度や、同じ活性層等)を利用できる点は非常に有利である。
(実施例16)
これまでの実施例において、遅延素子や電圧制御発振器に印加するバイアスを生成する際に、温度に対する依存性が少ない基準電圧源が必要となる事がある。そこで、本実施例では、トランジスタによる、基準電圧源の構成例を示す。図62は、トランジスタによる基準電圧生成回路の回路例を示す図である。この回路は、3つのPMOSトランジスタと、5つのNMOSトランジスタ、2つの抵抗からなる。図の中で記号を付けたNMOS 2s,2t,2uはNMOSトランジスタとせず、ダイオードやバイポーラトランジスタ(BJT)としてもよい。バイポーラトランジスタの場合、コレクタをグランド側とし、ベースとコレクタを接続して使用する。この図で示した基準電圧生成回路は、バンドギャップリファレンス(BGR)回路と呼ばれる回路の一種である。この回路の出力は温度に対する変動が極めて小さい。例えば、低温ポリシリコントランジスタで、この回路を構成した場合、温度が常温から100度変化する際(例えば25℃から125℃まで)、出力される電圧の変動は、1度当たり数百ppm程度である。すなわち、図41で必要な3Vの制御バイアスを、100度の温度範囲にわたって、例えば2.9997Vから3.0003Vで出力することが出来る。このように広い温度範囲で安定な出力が得られる回路は、この例で示したような制御バイアスに好適に利用できる。また、温度センサの補償バイアスを作成する場合にも、温度に対する変化がない参照電圧として使用できる。更に、電源電圧等が温度で変動しないようにフィードバックをかける回路の基準電圧として使用することもできる。このような基準電圧回路を内蔵することにより、電圧制御発振器の出力を極めて安定化することが出来る。
本明細書の実施例の説明において、トランジスタとして多結晶シリコン薄膜トランジスタを用いた例を幾つか用いている。例えば、単体トランジスタの特性である図23、図24等は、その例である。しかし、本発明は、多結晶シリコン薄膜トランジスタにのみ限定されるものではなく、様々なトランジスタに応用可能である事は自明である。特に、片方の極性のみを使用した実施の形態は、アモルファスシリコン薄膜トランジスタや、有機トランジスタや、酸化物トランジスタ等に好適に利用できる。また、多結晶シリコン薄膜トランジスタやバルクシリコントランジスタにおいて、片方の極性のみを使用した実施の形態を適用して低コスト化を図っても良い。
(補足説明)
本発明の構成、作用及び効果は、次のように表現することもできる。
まず、本発明の構成について説明する。本発明の第一の遅延素子は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部により外部から遅延を制御可能な遅延素子である。また、本発明の第二の遅延素子は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部により外部から遅延を制御可能な遅延素子である。
本発明の第一の可変遅延線は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続している。また、本発明の第二の可変遅延線は、遅延発生部を複数直列接続し、遅延発生部の遅延量を外部から制御する遅延制御部は全ての遅延発生部に共通に設けられ、その遅延制御部は、遅延調節回路と温度補償回路の直列接続、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる。
本発明の第一の電圧制御発振器は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続するとともに、閉ループとしている。また、本発明の第二の電圧制御発振器は、遅延発生部を複数直列接続し、遅延発生部の遅延量を外部から制御する遅延制御部は全ての遅延発生部に共通に設けられ、その遅延制御部は、遅延調節回路と温度補償回路の直列接続、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる。
次に、本発明の作用(効果をもたらすための手段の働き)を説明する。本発明の第一の遅延素子は、遅延調節回路と温度補償回路を有するため、遅延量を外部から調節できるとともに、温度特性を外部から補償することができる。遅延発生部への信号の伝達は、遅延調節回路と温度補償回路を直列接続することで構成された遅延制御部によってなされる。遅延調節回路と温度補償回路を直列接続した遅延制御部から遅延発生部に制御信号を伝達するため、遅延発生部に直接接続される制御信号線の数が少ない。すなわち、遅延調節回路の制御信号と、温度補償回路の補償用制御信号は、遅延制御部内で遅延量を調節するための新たな制御信号として合成される。遅延調節回路と温度補償回路が直列接続されることにより、遅延制御部に伝達される制御情報は遅延素子の一つの部位にのみ作用する。このため、遅延制御部に複数の制御部位を有する必要がなく、構造が簡単となる。また、遅延制御部に複数の制御部位を有する必要が無いため、遅延制御部として種々のものが利用できる。
本発明の第二の遅延素子は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部によるため、上記の遅延調節回路と温度補償回路を直列接続した遅延制御部と同様に制御信号線の数が少なく、制御情報は遅延素子の一つの部位にのみ作用する。
本発明の可変遅延線は、前述の遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続している。そのため、任意の接続点を選択することで、温度補償された任意の遅延量を取り出すことが可能である。
本発明の電圧制御発振器は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続するとともに、閉ループとしている。そのため、周波数制御バイアスによって周波数が可変で、かつ、温度補償された周波数の信号を取り出すことが可能である。
次に、本発明の効果について説明する。第1の効果は、温度が変化しても中心発振周波数が安定している電圧制御発振器を、簡単な構成で提供できる。特に、温度補償水晶振動子等の外部素子に用いなくても、良好な温度補償が可能な電圧制御発振器を簡単な構成で提供できる。
第2の効果は、特に対称性負荷を用いることにより、以下の3点を満たす電圧制御発振器を提供することができる。すなわち、(1)制御バイアスに関わらず発振信号が得られる点、(2)発振周波数の変化が制御バイアスの変化に対し線形である点、(3)制御バイアスの変化に対する発振周波数の変化のゲインが小さい点、の3点である。同時に、温度が変化しても周波数の変化の少ない電圧制御発振器を提供することができる。
第3の効果は、プロセス条件等により素子の特性が所定の特性より大きく変動した場合でも、良好な特性の電圧制御発振器を提供できる。
第4の効果は、遅延素子の一箇所の部位に作用することで、遅延量を調節し、かつ、温度による特性変化を補償する機能を持った遅延素子を提供することができる。また、その遅延素子を利用して、周波数の調節と温度補償を行うことが可能な可変遅延線及び電圧制御発振器を提供することができる。
第5の効果は、様々な構成の遅延素子において、遅延量を調節し、かつ、温度による特性変化を補償する機能を持った遅延素子を提供することができる。また、その遅延素子を利用して、周波数の調節と温度補償を行うことが可能な可変遅延線及び電圧制御発振器を提供することができる。
第6の効果は、温度特性が補償された機能回路部と表示部を一体に形成した表示装置を提供することができる。また、その表示装置を構成モジュールの一つとして用いた各種装置及びシステムを提供することができる。特に、低消費電力で、かつ、自立的に特性を補償するシステムを提供できる。
以上、上記各実施形態及び各実施例を参照して本発明を説明したが、本発明は上記各実施形態及び各実施例に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態及び各実施例の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。