JP2018166291A - パルス位置変調回路 - Google Patents

Abstract

【課題】遅延時間のばらつきを抑制できるパルス位置変調回路を提供すること。【解決手段】直列に接続された複数の遅延器を有し、クロックが前記複数の遅延器を通過する遅延経路と、前記クロックが前記複数の遅延器のそれぞれで遅延する時間を入力データに応じて切り替える切り替え回路とを備える、パルス位置変調回路。例えば、前記切り替え回路は、前記クロックが前記複数の遅延器のそれぞれで遅延する時間を制御する制御信号を前記入力データに応じて切り替える。例えば、前記複数の遅延器のそれぞれは、複数の制御経路を有し、前記切り替え回路は、前記クロックが遅延する時間を前記制御信号に応じて制御する経路を、前記複数の制御経路の中から前記入力データに応じて選択する。【選択図】図５

Description

本発明は、パルス位置変調（Pulse Position Modulation：ＰＰＭ）回路に関する。

従来、パルスの時間的な位置を変えることによりデータを伝送するパルス位置変調回路が知られている（例えば、特許文献１，２，３を参照）。

特開２０１６−０８６３０９号公報 特開２００５−１９８２３６号公報 特開２００４−０３２７５２号公報

パルス位置変調回路は、入力データに応じて複数の異なる遅延時間を複数の遅延器を用いて生成する。しかしながら、データの伝送速度が速くなると、生成された遅延時間のばらつきが許容できなくなるおそれがある。

そこで、本開示では、遅延時間のばらつきを抑制できるパルス位置変調回路が提供される。

本開示では、
直列に接続された複数の遅延器を有し、クロックが前記複数の遅延器を通過する遅延経路と、
前記クロックが前記複数の遅延器のそれぞれで遅延する時間を入力データに応じて切り替える切り替え回路とを備える、パルス位置変調回路が提供される。

本開示によれば、遅延時間のばらつきを抑制することができる。

インパルス無線通信システムの構成の一例を示す図である。 ＰＰＭ回路（比較例）の構成の一例を示す図である。 ＰＰＭ回路から出力されるデータ信号の違いの一例を示すタイミングチャートである。 ＰＰＭ回路（比較例）について遅延時間のばらつきの一例を示す図である。 ＰＰＭ回路（実施例）の構成の一例を示す図である。 遅延回路で生成される遅延時間のバリエーションの一例を示す図である。 遅延器の特性の一例を示す図である。 遅延器の構成の一例を示す図である。 比較例と実施例について遅延時間のばらつきの一例を示す図である。 遅延器の構成の他の一例を示す図である。

以下、本開示に係るパルス位置変調回路の実施形態について説明する。

図１は、パルス位置変調回路が使用されるインパルス無線通信システムの構成の一例を示す図である。図１に示されるインパルス無線通信システム１は、ＲＦ（Radio Frequency）パルスを伝送媒体として使用するインパルス方式で無線通信を行う。インパルス無線通信システム１は、インパルス送信機Ｔｘ及びインパルス受信機Ｒｘを有する。

インパルス送信機Ｔｘは、ＤＬＬ（Delay Locked Loop、遅延ロックループ）回路１００、ＰＰＭ（Pulse Position Modulation、パルス位置変調）回路１０１と、パルス発生器１０２、バンドパスフィルタ１０３、送信増幅器１０４及び送信アンテナ１０５を有する。

ＤＬＬ回路１００は、基準クロックＣＬが遅延する遅延時間を制御する制御信号をＰＰＭ回路１０１に供給する。基準クロックＣＬは、クロックの一例である。ＤＬＬ回路１００は、図示の形態では、２種類の制御電圧ＶＡ１，ＶＡ２を生成するＤＬＬ部１００Ａ１，１００Ａ２を有する。ＤＬＬ部１００Ａ１によって生成される制御電圧ＶＡ１及びＤＬＬ部１００Ａ２によって生成される制御電圧ＶＡ２は、それぞれ、基準クロックＣＬが遅延する遅延時間を制御する制御信号の一例である。

ＰＰＭ回路１０１は、入力データＤに対応する遅延時間だけ基準クロックＣＬを遅延させることによって、パルス状の被変調信号（modulated signal）ＰＳを生成する。ＰＰＭ回路１０１は、被変調信号ＰＳをパルス発生器１０２に出力する。入力データＤは、パルス位置変調回路１０１に入力されるデータの一例である。

パルス発生器１０２は、被変調信号ＰＳのエッジ（例えば、立上りエッジ）がタイムスロットで検出されると、所定のパルス幅のパルスを生成する。バンドパスフィルタ１０３は、パルス発生器１０２によって生成されたパルスに対して、所定の通過周波数帯域のみを通過させるフィルタリングを行うことによって、フィルタ通過パルス（例えば、ミリ波パルス）を出力する。所定の通過周波数帯域は、例えば、通過下限周波数が８０ＧＨｚ、通過上限周波数が９０ＧＨｚ、通過周波数帯域幅が１０（＝９０−８０）ＧＨｚである。

バンドパスフィルタ１０３の出力は、送信増幅器１０４に入力される。例えば、ミリ波パルスが送信増幅器１０４により増幅されることによって、送信アンテナ１０５を介して、送信信号（インパルス信号）が無線送信される。送信信号によって、ミリ波パルスの有無に応じた「１」または「０」のデータが伝送される。

インパルス受信機Ｒｘは、受信アンテナ１２１、受信増幅器１２２、検波器１２３、ＡＤＣ（Analog-to-Digital Converter、アナログ‐デジタル変換器）１２４及びベースバンド信号再生部１２５を有する。

受信増幅器１２２は、受信アンテナ１２１を介して無線受信した受信信号（インパルス信号）を増幅し、検波器１２３に出力する。検波器１２３は、受信増幅器１２２により増幅された受信信号（ミリ波パルス）の包絡線を検波して、ＡＤＣ１２４に出力する。

検波器１２３は、ＣＤＲ（Clock Data Recovery、クロックデータリカバリ）回路１３１、パルス発生器１３２、バンドパスフィルタ１３３、第１のミキサ１３５、第２のミキサ１３６及びπ／２移相器１３４を有する。

パルス発生器１３２は、ＣＤＲ回路１３１により復元されたクロックに基づいて、インパルス送信機Ｔｘのバンドパスフィルタ１０３の通過周波数帯域内の周波数（例えば、８３．５ＧＨｚ）のローカル発振信号を生成する。

バンドパスフィルタ１３３は、インパルス送信機Ｔｘのバンドパスフィルタ１０３と同様の通過周波数帯域特性を有し、パルス発生器１３２からのローカル発振信号に対応するパルス信号を生成する。

第１のミキサ１３５は、受信増幅器１２２の出力信号に、バンドパスフィルタ１３３が出力するパルス信号をミキシングして検波を行う。第２のミキサ１３６は、受信増幅器１２２の出力信号に、バンドパスフィルタ１３３が出力するパルス信号の位相をπ／２移相器１３４によりπ／２だけ位相シフトして、その位相シフトされた信号をミキシングして検波を行う。これにより、ＩＦ（Intermediate Frequency、中間周波数）信号が得られる。

第１のミキサ１３５と第２のミキサ１３６でミキシングするローカル発振信号は、π／２（例えば、３ｐｓ）だけ位相がずれている。第１のミキサ１３５からＩＦ信号の一つであるＱ信号が出力され、第２のミキサ１３６からＩＦ信号の一つであるＩ信号が出力される。

ＡＤＣ１２４は、アナログのＱ信号及びＩ信号をデジタルデータに変換する。ベースバンド信号再生部１２５は、デジタルのＱ信号及びＩ信号から、受信アンテナ１２１で受信したインパルス信号の位相を検出する。ベースバンド信号再生部１２５は、検出した位相及び受信したクロックの位相からデータを再生する。

なお、インパルス無線通信システムは、ミリ波帯域の利用に限られない。例えば、マイクロ波帯や準ミリ波帯を含むＵＷＢ（Ultra Wide Band、超広帯域無線）方式の通信に利用可能である。

ところで、ＰＰＭ回路（例えば、上述のＰＰＭ回路１０１）は、入力データに応じて異なる複数種の遅延時間を複数の遅延器を用いて生成する。入力データに応じて異なる複数種の遅延時間を複数の遅延器を用いて生成する回路として、例えば、図２に示されるような構成が考えられる。

図２は、ＰＰＭ回路の一比較例の構成を示す図である。図２に示されるＰＰＭ回路２０１は、予め用意された複数種類の遅延経路２１１〜２１４と、遅延経路２１１〜２１４のうちどの遅延経路を使用するかを入力データＤに応じて選択するデコーダ２２１，２２２とを有する。

遅延経路２１１〜２１４は、それぞれ、直列に接続された３つの遅延器を有する。遅延経路２１１内の全遅延器、遅延経路２１２内の入力側から２，３段目の遅延器及び遅延経路２１３内の入力側から３段目の遅延器の各遅延時間は、制御電圧ＶＡ１によって０ｐｓに設定されている。遅延経路２１４内の全遅延器、遅延経路２１３内の入力側から１，２段目の遅延器及び遅延経路２１２内の入力側から１段目の遅延器の各遅延時間は、制御電圧ＶＡ２によって３ｐｓに設定されている。

デコーダ２２１，２２２は、２ビットの入力データＤが「００」である場合、スイッチ２３１，２３２によって、基準クロックＣＬを通過させる経路を遅延経路２１１に切り替える。デコーダ２２１，２２２は、２ビットの入力データＤが「０１」である場合、スイッチ２３１，２３２によって、基準クロックＣＬを通過させる経路を遅延経路２１２に切り替える。デコーダ２２１，２２２は、２ビットの入力データＤが「１０」である場合、スイッチ２３１，２３２によって、基準クロックＣＬを通過させる経路を遅延経路２１３に切り替える。デコーダ２２１，２２２は、２ビットの入力データＤが「１１」である場合、スイッチ２３１，２３２によって、基準クロックＣＬを通過させる経路を遅延経路２１４に切り替える。つまり、図３に示されるように、パルス状の被変調信号ＰＳの時間的な位置が入力データＤに応じて変化する。

生成される遅延時間に対して、遅延経路の個体差ばらつきに起因する遅延時間のばらつきが十分に小さい場合、図２に示される回路構成を採用することができる。しかしながら、例えば図４に示されるように、遅延経路の個体差ばらつきに起因する遅延時間のばらつきが６ｐｓ（３σに相当）以上ある場合、３σに相当する遅延時間よりも短い遅延時間を正確に生成することは難しい。そこで、本開示では、遅延時間のばらつきを抑制するため、図５に示されるＰＰＭ回路が提供される。

図５は、本開示の実施形態に係るＰＰＭ回路の構成の一例を示す図である。図５に示されるＰＰＭ回路１０１は、遅延経路３１０と、デコーダ３２１とを備える。

遅延経路３１０は、直列に接続された複数（図示の場合、３つ）の遅延器３１１，３１２，３１３を有する。遅延経路３１０は、基準クロックＣＬを入力とする遅延器３１１と、遅延器３１１の出力を入力とする遅延器３１２と、遅延器３１２の出力を入力とする遅延器３１３とを有する。基準クロックＣＬが複数の遅延器３１１，３１２，３１３を通過することによって、被変調信号ＰＳが出力される。デコーダ３２１は、複数の遅延器３１１，３１２，３１３のそれぞれで基準クロックＣＬが遅延する遅延時間を、入力データＤに応じて切り替える切り替え回路の一例である。

図５に示されるように、遅延器３１１，３１２，３１３は、直列に接続されている。したがって、遅延器３１１，３１２，３１３の各遅延時間がばらついても、遅延経路３１０全体の遅延時間のばらつきを抑制することができる。例えば、図２の形態では、遅延時間のばらつきは４箇所（遅延経路２１１，２１２，２１３，２１４）で発生するのに対し、図５の形態では、遅延時間のばらつきは１箇所（遅延経路３１０）でしか発生しない。したがって、図５の形態によれば、図２の形態に比べて、遅延経路全体の遅延時間のばらつきを抑制することができる。

図５において、デコーダ３２１は、基準クロックＣＬが遅延器３１１，３１２，３１３のそれぞれで遅延する遅延時間を制御する制御電圧を、入力データＤに応じて切り替える。これにより、遅延器３１１，３１２，３１３それぞれの遅延時間を個別に調整することができ、遅延経路３１０全体の遅延時間のばらつきを抑制することができる。

図６は、遅延経路で生成される遅延時間のバリエーションの一例を示す図である。デコーダ３２１は、基準クロックＣＬが遅延する遅延時間を制御する制御電圧を、入力データＤに応じて、制御電圧ＶＡ１，ＶＡ２の中から切り替える。

デコーダ３２１は、２ビットの入力データＤが「００」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ１、制御電圧ＶＡ１、制御電圧ＶＡ１に設定する。デコーダ３２１は、２ビットの入力データＤが「０１」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ２、制御電圧ＶＡ１、制御電圧ＶＡ１に設定する。デコーダ３２１は、２ビットの入力データＤが「１０」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ２、制御電圧ＶＡ２、制御電圧ＶＡ１に設定する。デコーダ３２１は、２ビットの入力データＤが「１１」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ２、制御電圧ＶＡ２、制御電圧ＶＡ２に設定する。

制御電圧がこのように設定されることにより、パルス状の被変調信号ＰＳの時間的な位置が入力データＤに応じて３ｐｓ刻みで変化する。

図７は、遅延器の特性の一例を示す図である。遅延器３１１，３１２，３１３は、それぞれ、互いに同じ遅延特性を有する。Ｃ１は、遅延器の典型的な遅延特性を表し、Ｃ２は、遅延器の個体差ばらつきが生じたときの遅延特性を表す。

遅延特性がＣ１の状態において、遅延時間を制御する電圧として制御電圧ＶＡ１が選択されたとき、各遅延器の遅延時間はｄｔ１になる。遅延特性がＣ１の状態において、遅延時間を制御する電圧として制御電圧ＶＡ２が選択されたとき、各遅延器の遅延時間はｄｔ２になる。一方、遅延特性がＣ２の状態において、遅延時間を制御する電圧として制御電圧ＶＡ１が選択されたとき、各遅延器の遅延時間はｄｔ３になる。遅延特性がＣ２の状態において、遅延時間を制御する電圧として制御電圧ＶＡ２が選択されたとき、各遅延器の遅延時間はｄｔ４になる。

しかし、制御電圧ＶＡ１が選択されたときの遅延時間と制御電圧ＶＡ２が選択されたときの遅延時間の差が、位置変調において生成したい遅延時間となるように、制御電圧ＶＡ１の値と制御電圧ＶＡ２の値とが予め設定されている。制御電圧に対する遅延時間の変化率がＣ１とＣ２とでほぼ同じであるため、２つの制御電圧の差（ＶＡ２−ＶＡ１）が同じであれば、遅延器の遅延特性が特性ばらつきによりＣ１からＣ２に変化しても、ほぼ同じ遅延時間が得られる。したがって、遅延時間のばらつきを抑制することができる。

図８は、遅延器の構成の一具体例を示す図である。図８は、遅延器３１１の構成を示すが、他の遅延器３１２，３１３もそれぞれ遅延器３１１と同じ構成を有する。遅延器３１１の入力部ＩＮから入力される基準クロックＣＬは、遅延器３１１の出力部ＯＵＴから出力される。

遅延器３１１は、直列に接続された偶数個（図示の場合、２個）のユニット回路３７１，３７２を有する。遅延器３１１は、基準クロックＣＬを入力とするユニット回路３７１と、ユニット回路３７１の出力を入力とするユニット回路３７２とを有する。ユニット回路３７２から出力された基準クロックＣＬは、後段の遅延器３１２内の前段のユニット回路に入力される。

ユニット回路３７１は、インバータ３３１と、インバータ３３１の出力を入力とするインバータ３３２と、制御電圧ＶＡ１，ＶＡ２と同数（つまり、２個）の制御経路３８１，３８２とを有する。制御経路３８１，３８２は、いずれも、インバータ３３２の出力とインバータ３３１の入力との間に接続されている。インバータ３３１，３３２は、それぞれ、入出力の論理レベルを反転させる。

ユニット回路３７２は、インバータ３３３と、インバータ３３３の出力を入力とするインバータ３３４と、制御電圧ＶＡ１，ＶＡ２と同数（つまり、２個）の制御経路３８３，３８４とを有する。制御経路３８３，３８４は、いずれも、インバータ３３４の出力とインバータ３３３の入力との間に接続されている。インバータ３３３，３３４は、それぞれ、入出力の論理レベルを反転させる。

デコーダ３２１は、基準クロックＣＬが遅延する時間を制御電圧ＶＡ１，ＶＡ２に応じて制御する経路を、制御経路３８１〜３８４の中から入力データＤに応じて選択する。

制御電圧ＶＡ１が印加されている制御経路３８１は、遮断部３４１，３４２と、抵抗部３６１とを有する。制御電圧ＶＡ１が印加されている制御経路３８３は、遮断部３４３，３４４と、抵抗部３６３とを有する。制御電圧ＶＡ２が印加されている制御経路３８２は、遮断部３５１，３５２と、抵抗部３６２とを有する。制御電圧ＶＡ２が印加されている制御経路３８４は、遮断部３５３，３５４と、抵抗部３６４とを有する。

遮断部３４１，３４２は、入力データＤに応じてデコーダ３２１から出力される信号に基づき、インバータ３３２の出力とインバータ３３１の入力との間の制御経路３８１の接続を遮断する。遮断部３５１，３５２は、入力データＤに応じてデコーダ３２１から出力される信号に基づき、インバータ３３２の出力とインバータ３３１の入力との間の制御経路３８２の接続を遮断する。遮断部３４３，３４４は、入力データＤに応じてデコーダ３２１から出力される信号に基づき、インバータ３３４の出力とインバータ３３３の入力との間の制御経路３８３の接続を遮断する。遮断部３５３，３５４は、入力データＤに応じてデコーダ３２１から出力される信号に基づき、インバータ３３４の出力とインバータ３３３の入力との間の制御経路３８４の接続を遮断する。各遮断部の具体例として、トランジスタを用いたトランスファーゲートが挙げられる。

抵抗部３６１には、制御電圧ＶＡ１が印加されている。その前後の遮断部３４１，３４２がともにオン状態であるとき、抵抗部３６１の抵抗値は、制御電圧ＶＡ１に対応する値となる（制御電圧ＶＡ１が選択された状態）。同様に、抵抗部３６３には、制御電圧ＶＡ１が印加されている。その前後の遮断部３４３，３４４がともにオン状態であるとき、抵抗部３６３の抵抗値は、制御電圧ＶＡ１に対応する値となる（制御電圧ＶＡ１が選択された状態）。

一方、抵抗部３６２には、制御電圧ＶＡ２が印加されている。その前後の遮断部３５１，３５２がともにオン状態であるとき、抵抗部３６２の抵抗値は、制御電圧ＶＡ２に対応する値となる（制御電圧ＶＡ２が選択された状態）。同様に、抵抗部３６４には、制御電圧ＶＡ２が印加されている。その前後の遮断部３５３，３５４がともにオン状態であるとき、抵抗部３６４の抵抗値は、制御電圧ＶＡ２に対応する値となる（制御電圧ＶＡ２が選択された状態）。

つまり、制御電圧ＶＡ１が選択されている状態で制御経路３８１，３８３に流れる電流の大きさと、制御電圧ＶＡ２が選択されている状態で制御経路３８２，３８４に流れる電流の大きさとが相違する。この相違により、制御電圧ＶＡ１が選択されている状態と制御電圧ＶＡ２が選択されている状態とで、遅延器３１１の遅延時間が変化する。

抵抗部３６１〜３６４は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のトランジスタである。これらのトランジスタの閾値のばらつきが、各遅延器の遅延時間のばらつきに比較的大きく影響する。

遅延器３１１は、直列に接続された偶数個のユニット回路（図示の形態では、２個のユニット回路３７１，３７２）を有する。これにより、入力部ＩＮと出力部ＯＵＴとで基準クロックＣＬの論理レベルが同じになる。また、基準クロックＣＬのエッジの立ち上がり速度と立ち下がり速度とが異なるので、偶数個のユニット回路を直列に接続することにより両者の速度の違いを相殺することができる。

図９は、比較例と実施例について、遅延時間３ｐｓのばらつきの一例を示す図である。Ｘは、図５の実施例を示す、Ｙは、図２の比較例を示す。サンプル数は、遅延器のサンプル個体数を表す。Ｙの場合では、遅延時間のばらつきの３σが６．６ｐｓであるのに対して、Ｘの場合では、遅延時間のばらつきの３σを０．２７ｐｓまで低減することができる。このように、遅延時間のばらつきを抑制することができる。

図１０は、遅延器の他の構成の一例を示す。遅延器３１１，３１２，３１３のうちの少なくとも一つは、並列に接続された複数の遅延回路を有する。それらの複数の遅延回路は、相互に接続された入力部と、相互に接続された出力部とを有する。例えば、これらの遅延回路は、それぞれ、図８に示す回路構成を有する。遅延回路の並列化によって、遅延時間のばらつきを更に低減することができる。

図１０では、遅延器３１１は、並列に接続された８個の遅延器３１１−１〜３１１−８を有し、遅延器３１２は、並列に接続された８個の遅延器３１２−１〜３１２−８を有し、遅延器３１３は、並列に接続された８個の遅延器３１３−１〜３１３−８を有する。並列接続が無い場合、遅延時間のばらつきの３σは０．２７ｐｓである。これに対し、図１０の形態によれば、遅延時間のばらつきの３σを０．１７σに更に低減することができる。

以上、パルス位置変調回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、パルス位置変調回路は、無線通信システムの利用に限られず、有線通信システムに利用することもできる。例えば、回路間の有線通信において、送信機と受信機が、それぞれ、パルス位置変調回路を有してもよい。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
直列に接続された複数の遅延器を有し、クロックが前記複数の遅延器を通過する遅延経路と、
前記クロックが前記複数の遅延器のそれぞれで遅延する時間を入力データに応じて切り替える切り替え回路とを備える、パルス位置変調回路。
（付記２）
前記切り替え回路は、前記クロックが前記複数の遅延器のそれぞれで遅延する時間を制御する制御信号を前記入力データに応じて切り替える、付記１に記載のパルス位置変調回路。
（付記３）
前記複数の遅延器のそれぞれは、複数の制御経路を有し、
前記切り替え回路は、前記クロックが遅延する時間を前記制御信号に応じて制御する経路を、前記複数の制御経路の中から前記入力データに応じて選択する、付記２に記載のパルス位置変調回路。
（付記４）
前記複数の遅延器のそれぞれは、第１のインバータと、前記第１のインバータの出力を入力とする第２のインバータとを有し、
前記複数の制御経路は、前記第２のインバータの出力と前記第１のインバータの入力との間に接続された、付記３に記載のパルス位置変調回路。
（付記５）
前記複数の制御回路のそれぞれは、前記第２のインバータの出力と前記第１のインバータの入力との間の接続を前記入力データに応じて遮断する遮断部と、抵抗値が前記制御信号に応じて変化する抵抗部とを有する、付記４に記載のパルス位置変調回路。
（付記６）
前記複数の遅延器のそれぞれは、直列に接続された偶数個のユニット回路を有し、
前記偶数個のユニット回路のそれぞれは、前記第１のインバータと、前記第２のインバータと、前記複数の制御経路とを含む、付記４又は５に記載のパルス位置変調回路。
（付記７）
前記複数の遅延器のそれぞれは、並列に接続された複数の遅延回路を有する、付記１から６のいずれか一項に記載のパルス位置変調回路。
（付記８）
付記１から７のいずれか一項に記載のパルス位置変調回路を備え、前記パルス位置変調回路から出力される被変調信号に基づいて信号を無線送信する送信機。

１ インパルス無線通信システム
１００ ＤＬＬ回路
１０１ ＰＰＭ回路
３１０ 遅延経路
３１１ 遅延器
３２１ デコーダ
３３１，３３２，３３３，３３４ インバータ
３４１，３４２，３４３，３４４，３５１，３５２，３５３，３５４ 遮断部
３６１，３６２，３６３，３６４ 抵抗部
３７１，３７２ ユニット回路
３８１，３８２，３８３，３８４ 制御経路
Ｔｘ インパルス送信機
Ｒｘ インパルス受信機

Claims (6)

1. 直列に接続された複数の遅延器を有し、クロックが前記複数の遅延器を通過する遅延経路と、
   前記クロックが前記複数の遅延器のそれぞれで遅延する時間を入力データに応じて切り替える切り替え回路とを備える、パルス位置変調回路。
2. 前記切り替え回路は、前記クロックが前記複数の遅延器のそれぞれで遅延する時間を制御する制御信号を前記入力データに応じて切り替える、請求項１に記載のパルス位置変調回路。
3. 前記複数の遅延器のそれぞれは、複数の制御経路を有し、
   前記切り替え回路は、前記クロックが遅延する時間を前記制御信号に応じて制御する経路を、前記複数の制御経路の中から前記入力データに応じて選択する、請求項２に記載のパルス位置変調回路。
4. 前記複数の遅延器のそれぞれは、第１のインバータと、前記第１のインバータの出力を入力とする第２のインバータとを有し、
   前記複数の制御経路は、前記第２のインバータの出力と前記第１のインバータの入力との間に接続された、請求項３に記載のパルス位置変調回路。
5. 前記複数の制御経路のそれぞれは、前記第２のインバータの出力と前記第１のインバータの入力との間の接続を前記入力データに応じて遮断する遮断部と、抵抗値が前記制御信号に応じて変化する抵抗部とを有する、請求項４に記載のパルス位置変調回路。
6. 前記複数の遅延器のそれぞれは、直列に接続された偶数個のユニット回路を有し、
   前記偶数個のユニット回路のそれぞれは、前記第１のインバータと、前記第２のインバータと、前記複数の制御経路とを含む、請求項４又は５に記載のパルス位置変調回路。

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