JP6414734B2

JP6414734B2 - １ビットａｄ変換器、それを用いた受信機及び無線通信システム

Info

Publication number: JP6414734B2
Application number: JP2014181162A
Authority: JP
Inventors: 大輔兼本; 修牟田
Original assignee: University of Yamanashi NUC
Current assignee: University of Yamanashi NUC
Priority date: 2014-09-05
Filing date: 2014-09-05
Publication date: 2018-10-31
Anticipated expiration: 2034-09-05
Also published as: JP2016058775A

Description

本発明は、シングルキャリア変調方式による1ビットＡＤ変換器と、それを用いた受信機及び無線通信システムに関する。

屋内無線通信を実現する一形態として、小型基地局間を無線により中継接続した通信網 (無線バックホール) に関する研究が進められている。この通信網を採用すると、アクセスポイント同士が無線で接続されるため、新たな無線通信エリアを増設する際に、アクセスポイントから基幹回線への配線が不要になり、低コストでエリア拡張が出来る。この方法を実現する為には、アクセスポイント同士を無線で接続する必要があり、その通信LSIが必要になる。従来、多くの無線通信方式としてMIMO-OFDM(Multi-Input
Multi-Output-Orthogonal Frequency Division Multiplexing)が検討されてきた。しかしながら、送信部と受信部においてハードウエア構成が複雑になるという欠点があった。例えばOFDM方式を想定した一般的な無線受信機のベースバンド部では、受信信号の振幅値にも情報を有する為、受信信号値レベルを適切に調節する為のVGA(Variable Gain Amplifier)や高分解能ＡＤ(Analog-to-Digital)変換器が必要になる。これらは複雑な回路であり、占有面積が大きいためコスト高の原因となる。

そこで我々は無線機アナログハードウエアの簡素化を目指して、シングルキャリア変調方式を積極的に利用した無線機の実現を目指している。シングルキャリア変調の一種である定包絡線変調では、受信機において振幅方向に情報を有さない事から、AD変換器やその前段に設置されるVGAから構成されるアナログハードウエアの簡素化が期待出来る。特許文献1において、我々は最も分解能が低い1bit分解能ＡＤ変換器を用いる事で、振幅調整用のVGAが不要になる構成を開示した。

特開2013-66174

特許文献１に開示した、単純な1ビットＡＤ変換器を無線機に利用する場合、アナログハードウエアは簡素化出来るが、歪が発生しSNR(Signal-Noise Ratio)が劣化するという課題がある。よって通信品質を示すBER(Bit Error Rate)の劣化は避けられない。これは図1に示すように、１ビットＡＤ変換器に用いるコンパレータがH又はLの2値(１bit)の分解能しかなく、出力可能な値が2値であり、入出力特性が階段状となるため、その非線形性により、高調波信号が帯域内に発生するためである。

以上のような課題を解決するため、本発明による１ビットＡＤ変換器は、シングルキャリア変調方式を用いた無線通信システムの受信機に用いられる１ビットＡＤ変換器であって、差動信号が入力されるサンプルホールド回路と、サンプルホールド回路の出力が入力されるヒステリシスコンパレータと、ヒステリシスコンパレータの出力が入力されるデジタルチョッパ回路と、を備えたことを特徴としている。

また、本発明による受信機は、差動信号が入力されるサンプルホールド回路と、サンプルホールド回路の出力が入力されるヒステリシスコンパレータと、ヒステリシスコンパレータの出力が入力されるデジタルチョッパ回路とを備えた１ビットＡＤ変換器と、受信用アンテナと、低雑音増幅器と、局所発振信号と受信信号をミキシングするミキサと、帯域フィルタと、デジタル信号を処理する回路を備えたことを特徴としている。

また、本発明による通信システムは、シングルキャリア変調方式を用いた無線通信システムであって、定包絡線変調部と、送信用増幅器と、送信用アンテナを備えた送信機と、サンプルホールド回路と、ヒステリシスコンパレータと、デジタルチョッパ回路とを有する受信機を備えたことを特徴としている。

本発明によれば、簡単な1bit分解能しか有さないコンパレータを利用して３値を表現することが可能となり、ハードウエアの大きさを抑えながら、無線通信の歪特性を向上させることができる。

は、１ビット分解能しか有さない従来技術のコンパレータの入出力特性を示したものである。は、本発明の実施例である受信機のブロック図である。は、本発明の実施例である無線通信システムを構成する送信機のブロック図である。は、本発明の実施例である１ビットＡＤ変換器のブロック図である。は、本発明の実施例に用いる種々のパルス信号のタイミング波形を示す図である。は、本発明の実施例による１ビットＡＤ変換器のサンプルホールド回路の回路図である。は、本発明の実施例による１ビットＡＤ変換器のヒステリシスコンパレータの回路図である。は、本発明の実施例による１ビットＡＤ変換器のデジタルチョッパ回路の回路図である。（ａ）は、従来のコンパレータを用いた１ビットＡＤ変換器の入出力波形を示す図である。（ｂ）は、本発明の実施例によるヒステリシスコンパレータを用いた１ビットＡＤ変換器の入出力波形を示す図である。は、本発明の実施例によるヒステリシスコンパレータを用いた１ビットＡＤ変換器の、シミュレーションにより得た、２波を入力した場合の出力の周波数特性を示す図である。は、本発明の実施例によるヒステリシスコンパレータを用いた１ビットＡＤ変換器の、シミュレーションにより得た、ヒステリシスコンパレータのヒステリシス制御回路のヒステリシスの大きさを変える制御信号ＨＩＳＴ＿ＧＡＩＮの電位をスイープして変化させた場合のＳＮＲを示した図である。

以下に、本発明の実施例について詳細に説明する。

図２は本実施例の受信機を示したものである。受信用アンテナ１で受信した信号は低雑音増幅器(LNA)２で増幅され、局所発振器から得られるキャリア周波数である局所発振信号(LO)によりミキサ３でダウンコンバートされ、帯域フィルタ４を通して所望のアナログ信号が得られる。得られたアナログ信号を1ビットＡＤ変換器５でデジタル化し、デジタル信号プロセッサ(DSP)６で所定のデジタル信号処理を行う。

図３は本実施例の送信機を示したものである。送信データソース７を定包絡線変調部８でキャリア信号の振幅を変えないよう定包絡線変調を行い、送信用増幅器９で増幅した後、送信用アンテナ１０から無線で送信する。本送信機と図２の受信機で本実施例の通信システムを構成している。

図４は1ビットＡＤ変換器５を示したものであり、サンプルホールド回路１１とヒステリシスコンパレータ１２とデジタルチョッパ回路１３と、ＤＦＦ（遅延型フリップフロップ）回路を備えている。

図５には、本実施例の１ビットＡＤ変換器を駆動する種々のパルス信号のタイミング波形を示す。パルス信号Ｐ1とその逆相のパルス信号であるＰ1Ｂは基本周期の２周期ごとにひとつのパルスを有する信号である。またパルス信号Ｐ２とその逆相の信号であるＰ２Ｂは、やはり基本周期の２周期ごとにひとつのパルスを有する信号であるが、Ｐ1、Ｐ1Ｂと異なるタイミングにパルスを有している。またパルス信号Ｐ1ｄとその逆相の信号であるＰ1ｄＢは、パルス信号Ｐ1とＰ1Ｂに同一基本周期内で、遅延を与えたパルス信号である。

さらにパルス信号ＣＬＫ２Ｈとその逆相の信号であるＣＬＫ２ＨＢは、パルス信号Ｐ２とＰ２Ｂの２パルスに一度のパルスを有するパルス信号であり、同一基本周期内で遅延を与えたパルス信号である。またパルス信号ＣＬＫ２Ｌとその逆相の信号であるＣＬＫ２ＬＢは、やはりパルス信号Ｐ２とＰ２Ｂの２パルスに一度のパルスを有する、同一基本周期内で遅延を与えたパルス信号であるが、パルス信号ＣＬＫ２ＨとＣＬＫ２ＨＢとは異なるＰ２とＰ２Ｂのパルスに相当するパルスを有するパルス信号である。

図６はサンプルホールド回路の回路図であり、パルス信号で駆動するスイッチとキャパシタを備えている。それぞれのスイッチはＮＭＯＳトランジスタとＰＭＯＳトランジスタを並列接続したペアとトランジスタで構成されており、それぞれのＭＯＳトランジスタのゲートに入力される逆相のパルス信号で駆動される。

サンプルホールド回路の一対の入力ＩＮＰ、ＩＮＮとキャパシタＣ１、Ｃ２の一端を接続するスイッチを構成するトランジスタＭ１、Ｍ２と、Ｍ３、Ｍ４には、パルス信号Ｐ１ｄ、Ｐ１ｄＢが入力される。また電源電圧電位ＶＤＤと接地電位ＧＮＤの中間電位であるコモンレベルの定電位であるＣＭとキャパシタＣ1、Ｃ２の一端を接続するスイッチを構成するトランジスタＭ５、Ｍ６と、Ｍ７、Ｍ８にはパルス信号Ｐ２、Ｐ２Ｂが入力される。またキャパシタＣ1、Ｃ２の他端とＣＭを接続するスイッチを構成するトランジスタＭ９、Ｍ１０と、Ｍ１１、Ｍ１２と、サンプルホールド回路の出力とＣＭを接続するスイッチを構成するトランジスタＭ２１、Ｍ２２と、Ｍ２３、Ｍ２４にはパルス信号Ｐ１、Ｐ1Ｂが入力される。またキャパシタＣ１、Ｃ２の他端とサンプルホールド回路の出力とを接続するスイッチを構成するトランジスタＭ１３、Ｍ１４と、Ｍ１９、Ｍ２０にはパルス信号ＣＬＫ２Ｈ、ＣＬＫ２ＨＢが入力される。さらにまたキャパシタＣ１、Ｃ２の他端とサンプルホールド回路の他の出力とを接続するスイッチを構成するトランジスタＭ１５、Ｍ１６と、Ｍ１７、Ｍ１８にはパルス信号ＣＬＫ２Ｌ、ＣＬＫ２ＬＢが入力される。

これにより、図５に示すように、サンプルホールド回路の出力Ｃ＿ＩＮＰ、Ｃ＿ＩＮＮには、差動入力ＩＮＰ、ＩＮＮに応じて、逆相と同相の信号が基本周期の２周期ごとに出力される。またそれぞれの信号が出力される間の一定のタイミングではＣＭレベルが出力される。

図７はヒステリシスコンパレータの回路図であり、パルス信号Ｐ２Ｂで制御されるスイッチとして利用されるトランジスタ１５、サンプルホールド回路１４の出力Ｃ＿ＩＮＰ、Ｃ＿ＩＮＮが入力される差動入力回路１６、ヒステリシス特性を与えるフリップフロップ回路１７、パルス信号Ｐ２Ｂで制御されるヒステリシス制御回路１８、及び出力ラッチ回路１９を備えている。

差動入力信号Ｃ＿ＩＮＰ、Ｃ＿ＩＮＮは差動入力回路１６であるトランジスタ対Ｍ２５、Ｍ２６に入力される。差動入力回路１６はスイッチ１５により、Ｐ２Ｂのパルスが入ったタイミングで電流が流れ、Ｃ＿ＩＮＰ、Ｃ＿ＩＮＮの電位差に応じてＭ２５、Ｍ２６それぞれに電流が流れる。フリップフロップ回路１７はＭ２８、Ｍ２９、Ｍ３０、Ｍ３１で構成され、節点Ｎ１、Ｎ２は異なる電位が保持されているが、Ｍ３０、Ｍ３１を流れる電流の比がある閾値を超えると反転する。

ここで、M30、M31を流れる電流は、M25、M26のゲートにかかる電圧と、P2BがLからHに遷移する直前のN1とN2の電圧差で決まる。P2BがLの場合、コンパレータのN1とN2はVDDにリセットがかかるが、Hist_gainの電圧によって決まるM34とM35のトランジスタオン抵抗の違いにより、リセットの係具合が変わり、前回の判定により得られたN1とN２の電圧差をいかほど残すかを選択することができる。P2BがHになる直前のN1とN2の電位差を決定する制御信号HIST_GAINの電圧によって、フリップフロップ回路17の出力が反転する閾値を制御できる。

ここでバイアス回路１８は外部からの制御信号ＨＩＳＴ＿ＧＡＩＮにより、ヒステリシスコンパレータの閾値電圧を変えることができるが、制御信号を用いず一定のバイアス電圧をかけることで、固定の閾値をあたえることも可能である。

フリップフロップ回路１７の出力は出力ラッチ回路１９のトランジスタＭ３６、Ｍ３７に入力され、Ｍ３８、Ｍ３９により、出力Ｃ＿ＯＵＴＰ、Ｃ＿ＯＵＴＮはラッチされ、出力を所定の期間保持する。入力Ｃ＿ＩＮＰ、Ｃ＿ＩＮＮの電位差が十分ある場合には、出力はＰ２Ｂのパルスごとに反転するが、Ｃ＿ＩＮＰ、Ｃ＿ＩＮＮの差電位が十分でなく、ヒステリシス特性により、反転するまでに至らない場合には、出力は同相の出力を維持する。

Ｃ＿ＯＵＴＰ、Ｃ＿ＯＵＴＮは、図８に示すデジタルチョッパ回路１３に入力される。デジタルチョッパ回路１４には、図５に示すパルス信号ＣＬＫ２Ｈのパルスの立ち上がりからパルス信号ＣＬＫ２Ｌのパルスの立ち上がりまでのパルスを有するパルス信号ＣＬＫhalfＨが入力される。

デジタルチョッパ回路１３は図８に示すように、インバータ回路と３つのNAND回路で構成される。CLKhakfHがHの場合はC_OUTPの信号が出力Dに送られるが、CLKhalfHがLの場合は、C_OUTPの反転信号がDに送られる。またCLKhalfHはP2やP2Bの約2周期分に相当するため、ヒステリシスコンパレータの出力が1周期毎に反転した結果が得られることになる。

デジタルチョッパ回路１４の出力ＤはＤＦＦ回路１４に入力され、パルス信号Ｐ１により、データが取り込まれ、出力ＯＵＴに所定のタイミングで出力される。

図９(ａ)に示す従来技術のコンパレータを用いた１ビットＡＤ変換器による入出力波形と比較して、図９(ｂ)に本実施例の1ビットＡＤ変換器５による入出力波形を示す。図４の回路の差動入力信号が小さい場合には、出力がＬ/Ｈを繰り返すことになり、疑似的に第３の状態である中間レベルの出力を得ることになる。これにより、入出力特性は疑似的に３段階の出力を有することになり、線形性が向上し、歪特性が改善される。また，このL/Hの繰り返しが発生するための，入力差動電圧に対する閾値電圧は，HIST_GAIN電位で制御することが出来る。

図１０はシミュレーションにより得た、２波を入力した場合の出力の周波数-パワー特性をプロットしたものであり、実線はヒステリシスコンパレータを用いた本実施例の場合であり、破線はヒステリシス特性のないコンパレータを用いた場合を示したものである。本実施例による場合には、高調波成分のパワーが抑制され、歪が改善されていることがわかる。

また、図１１には、ヒステリシスコンパレータのヒステリシス制御回路のヒステリシスの大きさを変える制御信号ＨＩＳＴ＿ＧＡＩＮの電位に対する、信号雑音比ＳＮＲをプロットしたものであり、最適な制御信号ＨＩＳＴ＿ＧＡＩＮの電位の値があることを示している。

本発明によるヒステリシスコンパレータを備えた1ビットＡＤ変換器、それによる受信機及び無線システムを用いることで、歪が少なく、向上したＳＮＲ、ＢＥＲ特性を得ることができる。

Claims

シングルキャリア変調方式を用いた無線通信システムの受信機に用いられる１ビットＡＤ変換器であって、
差動信号が入力されるサンプルホールド回路と、
前記サンプルホールド回路の出力が入力されるヒステリシスコンパレータと、
前記ヒステリシスコンパレータの出力が入力されるデジタルチョッパ回路と、
を備えたことを特徴とする１ビットＡＤ変換器。
前記サンプルホールド回路は、
一対のキャパシタと、
前記一対のキャパシタのそれぞれのキャパシタの一端と一対の入力端子のそれぞれの端子の間に接続された一対の入力スイッチと、
前記一対のキャパシタのそれぞれのキャパシタの他端と一対の出力端子のそれぞれの端子との間に接続された一対の第1の出力スイッチと、
前記一対のキャパシタのそれぞれのキャパシタの他端と前記一対の出力端子の前記第1の出力スイッチが接続された側とは異なる側のそれぞれの端子に接続された一対の第2の出力スイッチと、
を備えることを特徴とする請求項1に記載の１ビットＡＤ変換器。
前記サンプルホールド回路は、差動信号が入力され、一定周期ごとに前記差動信号の同相信号と逆相信号を切り替えて出力することを特徴とする請求項1又は２に記載の１ビットＡＤ変換器。
前記ヒステリシスコンパレータは、
前記サンプルホールド回路の出力を入力する差動入力回路と、
前記差動入力回路と接続されたフリップフロップ回路と、
を備えたことを特徴とする請求項１から３のいずれかに記載の１ビットＡＤ変換器。
前記ヒステリシスコンパレータはさらに、
一定周期ごとに動作するスイッチと、
前記差動入力回路と接続され、前記フリップフロップ回路の出力端に接続された一対のヒステリシス制御回路を備えたことを特徴とする請求項４に記載の１ビットＡＤ変換器。
前記一対のヒステリシス制御回路のそれぞれは、ヒステリシス特性を制御する制御信号が入力されることを特徴とする請求項５に記載の１ビットＡＤ変換器。
前記ヒステリシスコンパレータはさらに、
フリップフロップ回路の出力を一定期間保持する出力ラッチ回路を備えたこと特徴とする請求項４から６に記載の１ビットＡＤ変換器。
前記ヒステリシスコンパレータは、前記差動信号の電位差が所定の値以下である場合には、前記差動信号が切り替わっても出力信号が変化しないことを特徴とする請求項１から７のいずれかに記載の１ビットＡＤ変換器。
前記デジタルチョッパ回路は、前記ヒステリシスコンパレータの出力と、パルス信号が入力される論理回路であることを特徴とする請求項１から８のいずれかに記載の１ビットＡＤ変換器。
前記デジタルチョッパ回路は、一定周期ごとに前記ヒステリシスコンパレータの出力を切り替えて出力することを特徴とする請求項１から９のいずれかに記載の１ビットＡＤ変換器。
前記請求項１から１０のいずれかに記載の１ビットＡＤ変換器と、受信用アンテナと、低雑音増幅器と、局所発振信号と受信信号をミキシングするミキサと、帯域フィルタと、デジタル信号を処理する回路を備えたこと特徴とする受信機。
前記請求項１１に記載の受信機と、
定包絡線変調部と、送信用増幅器と、送信用アンテナを備えた送信機と、
を備えたことを特徴とする無線通信システム。