JPH1055621A

JPH1055621A - ２値化方法、ａ／ｄ変換方法、２値化装置、及びａ／ｄ変換装置

Info

Publication number: JPH1055621A
Application number: JP21288996A
Authority: JP
Inventors: Shigeru Furumiya; 成古宮; Yuji Kumon; 裕二久門; Yuichi Kamioka; 優一上岡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-08-12
Filing date: 1996-08-12
Publication date: 1998-02-24

Abstract

(57)【要約】【課題】書換型の光ディスクの再生信号は、急激な振
幅変動とアシンメトリ変動が混在するので、２値化が困
難であった。【解決手段】急激な振幅変動を検出するためのピーク
側及びボトム側包絡電圧検出手段と、変換された２値信
号のアシンメトリを検出するための積分手段の両方を備
え、ピーク側包絡電圧Ｐ、ボトム側包絡電圧Ｂ、積分電
圧Ｄのとき、Ｓ＝（Ｐ＋Ｂ）／２−Ｄの演算式で２値化
の基準電圧Ｓを決定する構成とした。結果、急激な振幅
変動に追従する応答速度と正確なアシンメトリ制御を両
立し、正確な２値化を実現した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２値化方法、Ａ／
Ｄ変換方法、２値化装置、及びＡ／Ｄ変換装置に関し、
特に光ディスクシステム等においてディスクから読み取
った再生信号をデジタル信号に変換する際に用いる２値
化方法、Ａ／Ｄ変換方法、２値化装置、及びＡ／Ｄ変換
装置に関するものである。

【０００２】

【従来の技術】近年、大容量のデータ蓄積手段として、
コンピュータの外部記憶装置や映像音響信号の記録用途
に光ディスクが多用されるようになっている。光ディス
クに記録された信号の再生においては、ディスク上に形
成されたピットまたはマークと呼ばれる１ミクロン以下
の微小信号に、レーザビームスポットを照射して、反射
光の強弱変化を読みとることによってなされる。この
際、再生系の光学的または電気的な低域通過型の周波数
特性によって、光ディスクに記録されているデータ自体
はデジタルで記録されたものであっても、その再生波形
については中間値を持ったアナログ信号となってしま
う。従って、光ディスク再生装置では、このアナログ再
生信号を元のデジタル信号に変換するＡ／Ｄ変換が必要
となる。Ａ／Ｄ変換のうち、特に１ビットの信号をデジ
タル２値信号に変換する場合を２値化という。またＡ／
Ｄ変換を行うＡ／Ｄ回路のうち、特に１ビットの信号を
デジタル化するものは２値化回路と呼ばれ、２値化にあ
たっては基準電圧との電圧比較を行うコンパレータが一
般に用いられる。

【０００３】ＣＤ（コンパクトディスク）等の再生専用
型の光ディスクの場合には記録信号は一般に高品質であ
って、記録時に起因する再生信号自体の揺らぎは少ない
が、ディスク表面に汚れや傷が付着した場合は、反射光
量が低下し、再生信号に振幅変動が発生する原因とな
る。また、ディスクの反りや偏心でレーザビームスポッ
トの制御が乱れても振幅変動の原因となる。このような
振幅変動を持った再生２値化にあたっては、固定の基準
電圧を用いたのでは正しい２値信号が得られないので、
コンパレータの基準電圧を振幅変動に追従させて、入力
信号が振幅変動しても正しく２値化する方法が開示され
ている。例えば、特開平５−１２８６２４に示されてい
る再生装置では、再生信号のピーク点とボトム点を各々
検出し、これらの中点をコンパレータの基準電圧とする
フィードフォワード制御によって、振幅変動がある再生
信号であっても、基準電圧を振幅変動に追従させて２値
化できるとしている。また、特開平３−１２０６７３に
示されている再生装置では、２値信号の時間平均が一定
となるようにコンパレータの基準電圧をフィードバック
追従制御し、さらに、このフィードバックのループゲイ
ンを入力信号の振幅の大小で可変にすることによって比
較的短時間の振幅変動にも対応できるとしている。

【０００４】

【発明が解決しようとする課題】最近普及している書き
換え型の光ディスク（相変化型や光磁気型など）では、
再生専用型の光ディスクと共通する上記の問題点以外に
も問題が発生する。すなわち、書き換え型の光ディスク
の場合には光ディスクに対する書き込みの際の条件が多
様であるので、再生時に起こる振幅変動だけでなく、記
録時に発生する揺らぎの影響も関与することが問題点と
して挙げられる。例えば表面が汚れたディスクに記録を
行うと、その汚れのある部分では、記録膜に到達するレ
ーザ光のパワーが低下し、形成されるマークまたはピッ
トの長さと幅の両方が変動する。これを再生した場合、
上記のように信号振幅が変動するだけでなく、マーク長
とスペース長の比、即ち、再生信号のアシンメトリ（信
号の２次歪み）についても正規の値から変動してしま
う。更に、１枚のディスクを異なる複数の記録装置で使
用した場合には、記録装置の性能のばらつきに基づい
て、再生振幅やアシンメトリの条件が異なった記録セク
タが多数存在することになり、これを連続で読み出した
時には再生信号の特性が刻々と変化する。また、同一箇
所での書き換え回数が極端に多くなると、記録膜の寿命
劣化が起こり、これが原因となって再生信号に急激な振
幅変動が生じることも起こる。従って、特に書き換え型
の光ディスクでは、再生信号を２値化するにあたって
は、急激な振幅変動に速い信号応答速度で対応すること
と、アシンメトリ変動を吸収することの両方が必要であ
る。

【０００５】従来より用いられる基準電圧のフィードバ
ック制御による方法は、アシンメトリ変動を吸収するこ
とはできるが、積分演算を伴うフィードバック方式特有
の原理的な位相遅れが生じるので、急激な振幅変動に対
しては対応しきれず、たとえループゲインを変化させる
方法によっても応答速度の点では不十分であった。一
方、再生信号のピーク点とボトム点を検出し、その中点
をコンパレータの基準電圧とするフィードフォワードタ
イプの従来方法では、応答速度は高速にできるので急激
な振幅変動への対応には適するが、アシンメトリ変動す
なわち信号のひずみがある場合には、必ずしもピーク及
びボトムの中点をとるのが最適とは限らず、この方法で
はアシンメトリ変動を吸収することができないという問
題を有していた。

【０００６】本発明は、上記の問題点に鑑みてなされた
ものであり、光ディスクの再生信号に伴う振幅変動への
対応とアシンメトリ変動の吸収との双方を可能にして、
常に正確なデジタル化が行える２値化方法、Ａ／Ｄ変換
方法、２値化装置、及びＡ／Ｄ変換装置を提供すること
を目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１にかかる発明は、アナログ信号を単ビット
のデジタル信号に変換する２値化方法において、アナロ
グ信号である入力信号のピーク側包絡電圧Ｐを検出し、
上記入力信号のボトム側包絡電圧Ｂを検出し、上記入力
信号を基準電圧に基づいて２値信号に変換し、上記２値
信号を積分して積分電圧Ｄを検出し、Ｓ＝（Ｐ＋Ｂ）／
２−Ｄの演算を行う変換工程を、最初に、定められた値
を上記基準電圧として行う工程と、その後、前回の上記
変換工程において上記演算の結果得られた値Ｓを上記基
準電圧として、上記変換工程を複数回繰り返す工程とを
含むことを特徴とする２値化方法である。

【０００８】また、請求項２にかかる発明は、アナログ
信号を多ビットのデジタル信号に変換するＡ／Ｄ変換方
法において、アナログ信号である入力信号Ａのピーク側
包絡電圧Ｐを検出し、上記入力信号Ａのボトム側包絡電
圧Ｂを検出し、被変換信号を定められた値の基準電圧に
基づいてデジタル信号に変換し、上記デジタル信号を積
分して積分電圧Ｄを検出し、Ｙ＝Ａ−（Ｐ＋Ｂ）／２＋
Ｄの演算を行う変換工程を、最初に、上記入力信号Ａを
上記被変換信号として行う工程と、その後、前回の上記
変換工程において上記演算の結果得られたＹを上記被変
換信号として、上記変換工程を複数回繰り返す工程とを
含むことを特徴とするＡ／Ｄ変換方法である。

【０００９】また、請求項３にかかる発明は、アナログ
信号を単ビットのデジタル信号に変換する２値化方法に
おいて、アナログ信号である入力信号のピーク側包絡電
圧Ｐを検出し、上記入力信号のボトム側包絡電圧Ｂとを
検出し、上記入力信号を基準電圧に基づいて２値信号に
変換し、上記２値信号を積分して積分電圧Ｄを検出し、
Ｓ＝（０．５−Ｄ）Ｐ＋（０．５＋Ｄ）Ｂの演算を行う
変換工程を、最初に、定められた値を上記基準電圧とし
て行う工程と、その後、前回の上記変換工程において上
記演算の結果得られた値Ｓを上記基準電圧として、複数
回繰り返す工程とを含むことを特徴とする２値化方法で
ある。

【００１０】また、請求項４にかかる発明は、アナログ
信号を多ビットのデジタル信号に変換するＡ／Ｄ変換方
法において、アナログ信号である入力信号Ａのピーク側
包絡電圧Ｐを検出し、上記入力信号Ａのボトム側包絡電
圧Ｂとを検出し、入力信号Ａを被変換信号としてこれを
デジタル信号に変換し、上記デジタル信号を積分して積
分電圧Ｄを検出し、Ｙ＝Ａ−（０．５−Ｄ）Ｐ−（０．
５＋Ｄ）Ｂの演算を行う変換工程を、最初に、上記入力
信号Ａを上記被変換信号として行う工程と、その後、前
回の上記変換工程において上記演算の結果得られたＹを
上記被変換信号として、複数回繰り返す工程とを含むこ
とを特徴とするＡ／Ｄ変換方法である。

【００１１】また、請求項５にかかる発明は、請求項１
または３に記載の２値化方法において、上記積分電圧Ｄ
の検出にあたり、変換された２値信号がＨのとき正の値
とし、Ｌのとき負の値として、これらを時間的に累積加
算した値を積分電圧Ｄとするものであることを特徴とす
る２値化方法である。

【００１２】また、請求項６にかかる発明は、請求項１
または３に記載の２値化方法において、上記積分電圧Ｄ
の検出にあたり、変換された２値信号をＰＬＬ回路によ
り同期化２値信号に変換し、上記２値信号との差分を時
間的に累積加算した値を積分電圧Ｄとするものであるこ
とを特徴とする２値化方法である。

【００１３】また、請求項７にかかる発明は、請求項２
または４に記載のＡ／Ｄ変換方法において、上記積分電
圧Ｄの検出にあたり、変換されたデジタル信号の最上位
ビットがＨのとき正の値とし、Ｌのとき負の値として、
これらを時間的に累積加算した値を積分電圧Ｄとするも
のであることを特徴とするＡ／Ｄ変換方法である。

【００１４】また、請求項８にかかる発明は、請求項１
ないし４のいずれかに記載のＡ／Ｄ変換方法において、
上記ピーク側包絡電圧及び上記ボトム側包絡電圧の検出
における信号応答速度を、上記積分電圧の検出における
信号応答速度よりも高速に設定したものであることを特
徴とするＡ／Ｄ変換方法である。

【００１５】また、請求項９にかかる発明は、アナログ
信号を単ビットのデジタル信号に変換する２値化装置に
おいて、アナログ信号である入力信号の、プラス側半波
整流と平滑とを行うことによって、ピーク側包絡電圧を
検出するピーク側包絡電圧検出回路と、上記入力信号の
マイナス側半波整流と平滑とを行うことによって、ボト
ム側包絡電圧を検出するボトム側包絡電圧検出回路と、
上記入力信号と基準電圧との大小関係を２値信号に変換
するコンパレータと、上記２値信号がＨのとき加算し、
Ｌのとき減算した結果得られる積分電圧を出力する積分
回路と、上記ピーク側包絡電圧をＰ、上記ボトム側包絡
電圧をＢ、上記積分電圧をＤとするとき、Ｓ＝（Ｐ＋
Ｂ）／２−Ｄとなる演算値Ｓを上記基準電圧として出力
する演算回路とを備えたことを特徴とする２値化装置で
ある。

【００１６】また、請求項１０にかかる発明は、アナロ
グ信号を単ビットのデジタル信号に変換する２値化装置
において、アナログ信号である入力信号の、入力信号の
プラス側半波整流と平滑を行うことによって、ピーク側
包絡電圧を検出するピーク側包絡電圧検出回路と、上記
入力信号のマイナス側半波整流と平滑を行うことによっ
て、ボトム側包絡電圧を検出するボトム側包絡電圧検出
回路と、上記入力信号と基準電圧との大小関係を２値信
号に変換するコンパレータと、上記２値信号を同期化２
値信号に変換するＰＬＬ回路と、上記２値信号と上記同
期化２値信号の差分を積分した結果得られる積分電圧を
出力する積分回路と、上記ピーク側包絡電圧をＰ、上記
ボトム側包絡電圧をＢ、上記積分電圧をＤとするとき、
Ｓ＝（Ｐ＋Ｂ）／２−Ｄとなる演算値Ｓを上記基準電圧
として出力する演算回路とを備えたことを特徴とする２
値化装置である。

【００１７】また、請求項１１にかかる発明は、アナロ
グ信号を多ビットのデジタル信号に変換するＡ／Ｄ変換
装置において、アナログ信号である入力信号の、入力信
号のプラス側半波整流と平滑を行うことによって、ピー
ク側包絡電圧を検出するピーク側包絡電圧検出回路と、
上記入力信号のマイナス側半波整流と平滑を行うことに
よって、ボトム側包絡電圧を検出するボトム側包絡電圧
検出回路と、被変換信号をデジタル信号に変換するＡ／
Ｄ変換器と、上記デジタル信号の最上位ビットがＨのと
き加算し、Ｌのとき減算した結果得られる積分電圧を出
力する積分回路と、上記入力信号をＡ、上記ピーク側包
絡電圧をＰ、上記ボトム側包絡電圧をＢ、上記積分電圧
をＤとするとき、Ｙ＝Ａ−（Ｐ＋Ｂ）／２＋Ｄとなる演
算値Ｙを上記被変換信号として出力する演算回路とを備
えたことを特徴とするＡ／Ｄ変換装置である。

【００１８】また、請求項１２にかかる発明は、アナロ
グ信号を単ビットのデジタル信号に変換する２値化装置
において、アナログ信号である入力信号の、入力信号の
プラス側半波整流と平滑を行うことによって、ピーク側
包絡電圧を検出するピーク側包絡電圧検出回路と、上記
入力信号のマイナス側半波整流と平滑を行うことによっ
て、ボトム側包絡電圧を検出するボトム側包絡電圧検出
回路と、上記入力信号と基準電圧との大小関係を２値信
号に変換するコンパレータと、上記２値信号がＨのとき
加算しＬのとき減算した結果得られる積分電圧を出力す
る積分回路と、上記ピーク側包絡電圧をＰ、上記ボトム
側包絡電圧をＢ、上記積分電圧をＤとするとき、Ｓ＝
（０．５−Ｄ）Ｐ＋（０．５＋Ｄ）Ｂとなる演算値Ｓを
上記基準電圧として出力する演算回路とを備えたことを
特徴とする２値化装置である。

【００１９】また、請求項１３にかかる発明は、アナロ
グ信号を多ビットのデジタル信号に変換するＡ／Ｄ変換
装置において、アナログ信号である入力信号の、入力信
号のプラス側半波整流と平滑を行うことによって、ピー
ク側包絡電圧を検出するピーク側包絡電圧検出回路と、
上記入力信号のマイナス側半波整流と平滑を行うことに
よって、ボトム側包絡電圧を検出するボトム側包絡電圧
検出回路と、被変換信号をデジタル信号に変換するＡ／
Ｄ変換器と、上記デジタル信号の最上位ビットがＨのと
き加算し、Ｌのとき減算した結果得られる積分電圧を出
力する積分回路と、上記入力信号をＡ、上記ピーク側包
絡電圧をＰ、上記ボトム側包絡電圧をＢ、上記積分電圧
をＤとするとき、Ｙ＝Ａ−（０．５−Ｄ）Ｐ−（０．５
＋Ｄ）Ｂとなる演算値Ｙを上記被変換信号として出力す
る演算回路とを備えたことを特徴とするＡ／Ｄ変換装置
である。

【００２０】また、請求項１４にかかる発明は、請求項
１２または１３に記載のＡ／Ｄ変換装置において、上記
演算回路が、上記ピーク側包絡電圧と上記ボトム側包絡
電圧を分圧する複数の直列接続された抵抗器と、制御信
号により上記抵抗器の各タップ出力のうち１つを選択し
て基準電圧として出力するセレクタと、上記積分回路か
ら出力される累積値の極性を出力する比較器と、上記極
性の正／零／負に対応してアップ／ストップ／ダウン動
作しカウント値を上記セレクタの制御信号として出力す
るアップダウンカウンタとを備えたものであることを特
徴とする２値化装置またはＡ／Ｄ変換装置である。

【００２１】

【発明の実施の形態】本発明の実施の形態として以下に
説明するものについては、いずれも光ディスクシステム
において、光ディスクから光学ピックアップを用いて得
られたアナログ再生信号を入力信号とし、これを２値化
またはＡ／Ｄ変換して２値信号またはデジタル信号を出
力する装置に関するものである。

【００２２】実施の形態１．図１(a) は、本発明の実施
の形態１による２値化装置の構成を示すブロック図であ
る。図１(a) において、１はアナログ信号である入力信
号、２は入力信号１のピーク側包絡電圧Ｐを検出するピ
ーク側包絡電圧検出回路、３は入力信号１のボトム側包
絡電圧Ｂを検出するボトム側包絡電圧検出回路、４は入
力信号１を基準電圧Ｓとの大小関係により２値信号５に
変換するコンパレータ、５はコンパレータ４によって変
換された２値信号、６ａは２値信号５がＨのとき加算
し、Ｌのとき減算した結果得られる積分電圧Ｄを出力す
る積分回路、７ａはピーク包絡電圧Ｐ、ボトム包絡電圧
Ｂ、及び積分電圧Ｄを入力として、これらを演算し、上
記基準電圧Ｓを出力する演算回路である。

【００２３】次に、図１(a) 内の各回路の具体的構成を
図２から図５を用いて説明する。ピーク側包絡電圧検出
回路２は、図２に示すように、トランジスタ２０，２
１、抵抗器２２，２３、ダイオード２４，２５、及びコ
ンデンサ２６で構成される。入力信号１は部品２０から
２４で構成されるドライブ回路を経由し、ダイオード２
５を駆動する。ダイオード２５で入力信号のプラス側の
波形が半波整流され、コンデンサ２６において充電、平
滑される。この電圧はピーク側包絡電圧Ｐとして出力さ
れる。ボトム側包絡電圧検出回路３は、図３に示すよう
に、トランジスタ３０，３１、抵抗器３２，３３、ダイ
オード３４，３５、及びコンデンサ３６で構成され、ピ
ーク側包絡電圧検出回路２と同様の動作によって、入力
信号１のマイナス側の波形が半波整流され、コンデンサ
３６の電圧がボトム側包絡電圧Ｂとして出力される。

【００２４】積分回路６ａは、図４に示すように、イン
バータ４０、バッファ４１、抵抗器４２ａ，４２ｂ，４
２ｃ，４２ｄ、オペアンプ４３、抵抗器４５、コンデン
サ４６、及びオペアンプ４７で構成される。積分回路６
ａへの入力である２値信号５は、インバータ４０、バッ
ファ４１で逆相の２つの信号に変換される。この２つの
信号は、抵抗器４２ａ，４２ｂ，４２ｃ，４２ｄ、及び
オペアンプ４３で構成される差分回路に入力され、信号
４４が２値信号５がＨのとき正の値、Ｌのとき負の値と
して出力される。出力信号４４は、抵抗器４５、コンデ
ンサ４６、及びオペアンプ４７で構成される時定数回路
に入力され、時間的に累積加算されて積分電圧Ｄが出力
される。

【００２５】演算回路７ａは、図５に示すように、抵抗
器５０，５１，５２，５３，５４、及びオペアンプ５５
で構成される。入力は、ピーク側包絡電圧Ｐ、ボトム側
包絡電圧Ｂ、積分電圧Ｄで、出力は、基準電圧Ｓであ
る。この演算回路７ａにおいては、各抵抗器５０乃至５
４の値を設定することで、入力より出力を求める演算式
が決定されるものであるが、ここでは、Ｓ＝（Ｐ＋Ｂ）／２−Ｄの演算を実行するように各抵抗器の抵抗値を設定するも
のとする。

【００２６】このように構成される本発明の実施の形態
１による２値化装置の動作を以下に説明する。図６は本
装置の動作における信号波形を示す図である。入力信号
１は、図６に示すように振幅変動及びアシンメトリがあ
る単一周波数の信号であるものとする。

【００２７】入力信号１はピーク側包絡電圧検出回路２
及びボトム側検出回路３に入力されて、ピーク側及びボ
トム側の包絡電圧が検出される。この時、図６に示すよ
うに、ピーク側包絡電圧Ｐは入力信号の上側頂点を連結
した包絡線として、ボトム側包絡電圧Ｂは、入力信号の
下側頂点を連結した包絡線として、入力信号１の振幅変
動成分が検出される。このピーク側包絡電圧Ｐ及びボト
ム側包絡電圧Ｂはいずれも演算回路７ａに入力される。

【００２８】一方、入力信号１はコンパレータ４にも入
力され、コンパレータ４において基準電圧Ｓとその大小
関係を比較され、２値信号５として出力される。基準電
圧Ｓとしては、最初のみデフォルト値が用いられるが、
演算回路における演算結果が出力されると、この出力Ｓ
を用いる。コンパレータ４から出力される２値信号は積
分回路６ａに入力され、積分回路６ａにおける上記のよ
うな累積演算によって、２値信号のアシンメトリ変動が
積分電圧Ｄとして検出され、この積分電圧Ｄが演算回路
７ａに入力される。演算回路７ａにおいては、上記のよ
うにＳ＝（Ｐ＋Ｂ）／２−Ｄの演算が行われ、この演算
結果を基準電圧Ｓとしてコンパレータ４に出力する。コ
ンパレータ４は、入力信号１を新たな基準電圧Ｓとの大
小関係に基づいて、２値信号に変換する。

【００２９】以上のことが繰り返されると、時間経過に
伴って平衡状態に達するが、平衡状態においては、基準
電圧Ｓは図６に示すように、入力信号１の振幅変動に追
従し、かつ、２値信号のアシンメトリ変動が打ち消され
るように働き、結果としてエッジ位置の正しい２値信号
５が得られる。

【００３０】本発明の実施の形態１の２値化装置では、
入力信号の振幅変動成分をフィードフォワード系で、２
値信号のアシンメトリをフィードバック系でそれぞれ機
能分担して扱うことを、前者についてはピーク包絡電圧
検出回路とボトム側包絡電圧検出回路によりピーク及び
ボトム側の包絡電圧を検出し、後者については変換され
た２値信号に基づき積分回路により積分することで求
め、これらを演算回路において演算することで実現し
た。そして演算回路により、ピーク包絡電圧Ｐと、ボト
ム側包絡電圧Ｂ、及びアシンメトリに相当する積分電圧
Ｄより、Ｓ＝（Ｐ＋Ｂ）／２−Ｄで求められる基準電圧
Ｓを求めて、これを２値化に用いることにより、２値化
における信号追従特性として、信号変動の高速な領域で
のフィードフォワード系制御による良好な位相特性と、
信号変動の低速な領域でのフィードバック系制御による
高精度な振幅特性とを両立することができた。

【００３１】なお、本実施の形態１による２値化装置に
おいては、ピーク側包絡電圧検出手段とボトム側包絡電
圧検出手段の信号応答速度を、積分手段の応答速度より
高速に設定することで、上記位相特性と振幅特性との両
方を改善できる。具体的には、ピーク側及びボトム側包
絡電圧検出手段の応答速度は、ピーク側及びボトム側包
絡電圧検出回路のコンデンサ（図２のコンデンサ２６、
図３のコンデンサ３６）と演算回路の入力抵抗（図５の
抵抗器５０，５１，５２）で決定され、また積分手段の
応答速度は、積分回路の時定数回路（図４の抵抗器４５
とコンデンサ４６）で決定されるので、これらを上記の
条件を満足させるように適切に設定することが可能であ
る。

【００３２】また、本実施の形態１による２値化装置に
おいいては、例えば用途によってフィードフォワード系
の位相特性よりフィードバック系の安定性を重視する設
定としたい場合には、演算回路のゲイン設定を変更する
ことで対応可能である。具体的には、図５に示す演算回
路７ａにおいて、抵抗器５０から５２の抵抗値を変更す
ることにより、包絡電圧Ｐ及びＢのゲインを下げて、Ｓ＝（Ｐ＋Ｂ）／４−Ｄの演算を実行する回路とすることも可能である。

【００３３】実施の形態２．図１(b) は、本発明の実施
の形態２による２値化装置の構成を示すブロック図であ
る。図中の６ｂは、信号の同期化処理を行うＰＬＬ回路
を有する積分回路である。他の符号は実施の形態１と同
じであり、説明を省略する。

【００３４】積分回路６ｂは、図７に示すように、ＰＬ
Ｌ回路７００、インバータ７０２，７０５、バッファ７
０３，７０４、抵抗器７０６，７０７，７０８，７０
９，７１０，７１１，７１４、オペアンプ７１２，７１
６、及びコンデンサ７１５で構成される。積分回路６ｂ
に対する入力信号（２値信号）５は、ＰＬＬ回路７００
に入力されて同期化処理がなされ、同期化２値信号７０
１に変換される。２値信号５と同期化２値信号７０１と
はそれぞれインバータ７０２，７０５及びバッファ７０
３，７０４で逆相の２つの信号に変換される。そしてこ
れら４つの信号（２値信号、及び同期化２値信号、それ
ぞれの逆相）は、抵抗器７０６〜７１１とオペアンプ７
１２とから構成される差分回路に入力され、２値信号５
と同期化２値信号７０１が共にＨまたは共にＬの場合、
ゼロが、２値信号５がＨで、同期化２値信号７０１がＬ
の場合、正の値が、２値信号５がＬで、同期化２値信号
７０１がＨの場合、負の値が、７１３に出力される。信
号７１３は抵抗器７１４、コンデンサ７１５、及びオペ
アンプ７１６からなる時定数回路に入力され、ここにお
いて時間的に累積加算された値が積分電圧Ｄとして出力
される。

【００３５】ブロック図１(b) の他の符号について、及
び本実施の形態２の２値化装置の動作については、実施
の形態１と同様であり、説明を省略する。

【００３６】本発明の実施の形態２による２値化装置で
は、入力信号の振幅変動成分をフィードフォワード系
で、２値信号のアシンメトリをフィードバック系でそれ
ぞれ機能分担して扱うことを、前者についてはピーク包
絡電圧検出回路とボトム側包絡電圧検出回路により検出
し、後者については同期化を行うＰＬＬ回路を含む積分
回路により２値信号と同期化２値信号との差分を累積加
算することで求め、これらを演算回路において演算する
ことで実現した。そして演算回路により、ピーク包絡電
圧Ｐと、ボトム側包絡電圧Ｂ、及び積分電圧Ｄより、Ｓ
＝（Ｐ＋Ｂ）／２−Ｄで求められる基準電圧Ｓを求め
て、これを２値化に用いることで、信号変動の高速な領
域でのフィードフォワード系の良好な位相特性と、信号
変動の低速な領域でのフィードバック系の高精度な振幅
特性との両立を実現したことに加え、ＰＬＬ回路による
同期化処理を含む積分回路を用いることによって入力信
号が元々ＤＣ成分を含んだ変調方式である場合にも、積
分電圧Ｄとして正確にアシンメトリを検出することを可
能とするものである。

【００３７】実施の形態３．図１(c) は、本発明の実施
の形態３による２値化装置の構成を示すブロック図であ
る。図中の７ｂはピーク包絡電圧Ｐ、ボトム包絡電圧
Ｂ、及び積分電圧Ｄを入力として、これらを演算し、上
記基準電圧Ｓを出力する演算回路である。他の符号は実
施の形態１と同じであり、説明を省略する。

【００３８】演算回路７ｂは、図８に示すように、抵抗
器８０，８１，８４，８５、ゲイン可変アンプ８２，８
３、バッファ８６、インバータ８７で構成される。入力
のピーク側包絡電圧Ｐ及びボトム側包絡電圧Ｂは、それ
ぞれ抵抗器８０，８１で終端され、ゲイン可変アンプ８
２，８３に入力される。入力の積分電圧Ｄは、バッファ
８６、インバータ８７で逆相の２つの信号８８，８９に
変換され、それぞれゲイン可変アンプ８２，８３の制御
端子Ｃに入力される。ここで使用するゲイン可変アンプ
の特性を図９に示す。制御電圧Ｃが０のときゲインが１
で、制御電圧Ｃがプラスになるとゲインが最大２に、制
御電圧Ｃがマイナスになるとゲインが最小０になる。ゲ
イン可変アンプ８２，８３の出力は抵抗器８４，８５で
合成平均され、出力の基準電圧Ｓを得る。本構成によ
り、Ｓ＝（０．５−Ｄ）Ｐ＋（０．５＋Ｄ）Ｂの演算が実行される。

【００３９】ブロック図１(c) の他の符号について、及
び本実施の形態３の２値化装置の動作については、実施
の形態１と同様であり、説明を省略する。

【００４０】本発明の実施の形態３による２値化装置で
は、入力信号の振幅変動成分をフィードフォワード系
で、２値信号のアシンメトリをフィードバック系でそれ
ぞれ機能分担して扱うことを、前者についてはピーク包
絡電圧検出回路とボトム側包絡電圧検出回路により検出
し、後者については積分回路により時間的に累積加算す
ることで求め、これらを演算回路において演算すること
で実現した。そして演算回路により、ピーク包絡電圧Ｐ
と、ボトム側包絡電圧Ｂ、及び積分電圧Ｄより、Ｓ＝
（０．５−Ｄ）Ｐ＋（０．５＋Ｄ）Ｂで求められる基準
電圧Ｓを求めてこれを２値化に用いることで、信号変動
の高速な領域でのフィードフォワード系の良好な位相特
性と、信号変動の低速な領域でのフィードバック系の高
精度な振幅特性との両立を実現することができる。

【００４１】実施の形態４．図１(d) は，本発明の実施
の形態４による２値化装置の構成を示すブロック図であ
る。図中の７ｃはピーク包絡電圧Ｐ、ボトム包絡電圧
Ｂ、及び積分電圧Ｄを入力として、アップダウンカウン
タを用いてこれらを演算し、上記基準電圧Ｓを出力する
演算回路である。他の符号は実施の形態１と同じであ
り、説明を省略する。

【００４２】演算回路７ｃは、図１０に示すように、複
数の直列接続された抵抗器１００、セレクタ１０１、比
較器１０３、アップダウンカウンタ１０５で構成され
る。入力のピーク側包絡電圧Ｐとボトム側包絡電圧Ｂ
は、抵抗器１００の両端に入力され、各タップ出力１０
６がセレクタ１０１に入力される。セレクタ１０１で
は、制御信号１０２によって、タップ出力１０６のうち
１つが選択され、これを基準電圧Ｓとして出力する。入
力の積分電圧Ｄは比較器１０３に入力され、その極性が
検出される。比較器１０３の２個のコンパレータ１０７
ａ，１０７ｂには、それぞれスライスレベル１０８ａ，
１０８ｂが設定され、２ビットの極性出力１０４が得ら
れる。ここで、スライスレベル１０８ａをゼロより僅か
に大きい値、スライスレベル１０８ｂをゼロより僅かに
小さい値に設定したとき、極性出力１０４は正極性の時
Ｈ／Ｈ、負極性の時Ｌ／Ｌ、零の時Ｈ／ＬまたはＬ／Ｈ
と出力する。アップダウンカウンタ１０５は、極性出力
１０４に対応して、Ｈ／Ｈのときカウントアップ、Ｈ／
ＬまたはＬ／Ｈのときカウントストップ、Ｌ／Ｌのとき
カウントダウン動作する。カウント値はセレクタ１０１
の制御信号１０２として出力される。従って、セレクタ
１０１は、ピーク側包絡電圧Ｐとボトム側包絡電圧Ｂの
合成分圧比を切り替える機能を有し、積分電圧Ｄが正の
時、Ｐの重み係数を小さくＢの重み係数を大きくし、積
分電圧Ｄが負の時、Ｐの重み係数を大きくＢの重み係数
を小さくし、積分電圧Ｄが零の時、Ｐの重み係数とＢの
重み係数を保持する。結果的に、演算回路７ｃは、入力
Ｐ，Ｂ、及びＤと、出力Ｓとの関係として、Ｓ＝（０．５−Ｄ）Ｐ＋（０．５＋Ｄ）Ｂを演算したことに等しい。

【００４３】ブロック図１(d) の他の符号について、及
び本実施の形態４の２値化装置の動作については、実施
の形態１と同様であり、説明を省略する。

【００４４】本発明の実施の形態４による２値化装置で
は、入力信号の振幅変動成分をフィードフォワード系
で、２値信号のアシンメトリをフィードバック系でそれ
ぞれ機能分担して扱うことを、前者についてはピーク包
絡電圧検出回路とボトム側包絡電圧検出回路により検出
し、後者については積分回路により時間的に累積加算す
ることで求め、これらを演算回路において演算すること
で実現した。そしてアップダウンカウンタを含む演算回
路により、ピーク包絡電圧Ｐと、ボトム側包絡電圧Ｂ、
及び積分電圧Ｄより、Ｓ＝（０．５−Ｄ）Ｐ＋（０．５
＋Ｄ）Ｂで求められる基準電圧Ｓを求めてこれを２値化
に用いることで、信号変動の高速な領域でのフィードフ
ォワード系制御による良好な位相特性と、信号変動の低
速な領域でのフィードバック系制御による高精度な振幅
特性との両立を実現することができる。

【００４５】実施の形態５．図１１(a) は、本発明の実
施の形態５によるＡ／Ｄ変換装置の構成を示すブロック
図である。図１１(a) において、１はアナログの入力信
号、２は入力信号１のピーク側包絡電圧Ｐを検出するピ
ーク側包絡電圧検出回路、３は入力信号１のボトム側包
絡電圧Ｂを検出するボトム側包絡電圧検出回路、９は被
変換信号Ｙを多ビットのデジタル信号１０に変換するＡ
／Ｄ変換器、６はデジタル信号１０の最上位ビットがＨ
のとき加算しＬのとき減算した積分電圧Ｄを出力する積
分回路、８ａは入力信号Ａとピーク包絡電圧Ｐとボトム
包絡電圧Ｂと積分電圧Ｄを演算して上記被変換信号Ｙと
して出力する演算回路である。

【００４６】次に、図１１(a) 内の各回路の具体的構成
を詳説する。演算回路８ａは、図１２に示すように、抵
抗器９０ａ，９０ｂ，９０ｃ，９０ｄ，９２ａ，９２
ｂ，９２ｃ，９２ｄ，及びオペアンプ９１，９３で構成
される。入力は、入力信号Ａ、ピーク側包絡電圧Ｐ、ボ
トム側包絡電圧Ｂ、積分電圧Ｄで、出力は、被変換信号
Ｙである。ここで、抵抗器９０ａから９０ｄとオペアン
プ９１で構成される回路で、中間出力９４として（Ｐ＋
Ｂ）／２−Ｄの演算結果を得る。更に、抵抗器９２ａか
ら９２ｄとオペアンプ９３で構成される回路で、入力信
号Ａと中間出力９４の差分を演算し、被変換信号Ｙとし
て、Ｙ＝Ａ−（Ｐ＋Ｂ）／２＋Ｄの演算を実行する。

【００４７】積分回路６については、図４に示す実施の
形態１の６ａと同じものである。また、他の符号につい
ては実施の形態１と同じであるので説明を省略する。

【００４８】以上のように構成される本実施の形態５に
よるＡ／Ｄ変換装置の動作は、基本的に、実施の形態１
による２値化装置と同等であるが以下の点が異なる。

【００４９】即ち、実施の形態１による２値化装置で
は、アナログ／デジタル変換にあたり、出力が１ビット
のコンパレータを用いたものであるが、本実施の形態５
のＡ／Ｄ変換装置では、デジタル出力が多ビットである
Ａ／Ｄ変換器９を用いる。従って本実施の形態５の装置
においては、積分回路６に入力する２値信号として、多
ビットのデジタル信号の最上位ビットを用いる。更に、
Ａ／Ｄ変換器９で使用する基準電圧については通常固定
のものであるので、入力信号Ａに対して演算回路８によ
り演算を施して、振幅変動成分及びアシンメトリ成分を
除去した被変換信号ＹをＡ／Ｄ変換器の入力信号とし
た。従って、動作平衡状態においては、被変換信号Ｙ
は、入力信号１の振幅変動をキャンセルし、かつ、デジ
タル信号１０のアシンメトリが打ち消され、結果として
入力信号から振幅変動とオフセットを除去した多値のデ
ジタル信号１０が得られる。

【００５０】本発明の実施の形態５によるＡ／Ｄ変換装
置においては、Ａ／Ｄ変換器を用いることによって多ビ
ットの信号をデジタル信号に変換するものであり、入力
信号の振幅変動成分をフィードフォワード系で、２値信
号のアシンメトリをフィードバック系でそれぞれ機能分
担して扱うことを、前者についてはピーク包絡電圧検出
回路とボトム側包絡電圧検出回路により検出し、後者に
ついては積分回路により時間的に累積加算することで求
め、これらを演算回路において演算することで実現し
た。そして演算回路により、ピーク包絡電圧Ｐと、ボト
ム側包絡電圧Ｂ、及び積分電圧Ｄより、Ｙ＝Ａ−（Ｐ＋
Ｂ）／２＋Ｄの演算により被変換信号Ｙを求めてこれを
Ａ／Ｄ変換することで、信号変動の高速な領域でのフィ
ードフォワード系制御による良好な位相特性と、信号変
動の低速な領域でのフィードバック系制御による高精度
な振幅特性を両立することができる。

【００５１】実施の形態６．図１１(b) は、本発明の実
施の形態６によるＡ／Ｄ変換装置の構成を示すブロック
図である。図中の８ｂは入力信号Ａとピーク包絡電圧Ｐ
とボトム包絡電圧Ｂと積分電圧Ｄを演算して上記被変換
信号Ｙとして出力する演算回路である。他の符号は実施
の形態５と同じであり、説明を省略する。

【００５２】次に、図１１(b) 内の各回路の具体的構成
を詳説する。演算回路８ｂは、図１３に示すように、抵
抗器１２０，１２１，１２２，１２３，１２４，１２
５，１２６、ゲイン可変アンプ１２７，１２８、バッフ
ァ１２９、インバータ１３０及びオペアンプ１４０で構
成される。

【００５３】入力のピーク側包絡電圧Ｐ及びボトム側包
絡電圧Ｂは、それぞれ抵抗器１２２，１２３で終端さ
れ、ゲイン可変アンプ１２７，１２８に入力される。入
力の積分電圧Ｄは、バッファ１２９、インバータ１３０
で逆相の２つの信号１４１，１４２に変換され、それぞ
れゲイン可変アンプ１２７，１２８の制御端子Ｃに入力
される。ゲイン可変アンプの特性は図９のものであっ
て、制御電圧Ｃが０のときゲインが１で、制御電圧Ｃが
プラスになるとゲインが最大２に、反対に制御電圧Ｃが
マイナスになるとゲインが最小０になる。ゲイン可変ア
ンプ１２７，１２８の出力は抵抗器１２４，１２５で合
成平均され、中間出力１４３として、（０．５−Ｄ）Ｐ
＋（０．５＋Ｄ）Ｂが得られる。さらに抵抗器１２０，
１２１，１２６、オペアンプ１４０から構成される回路
において、入力信号Ａと中間出力１４３との差分が演算
され、結果として本構成により、被変換信号Ｙについ
て、Ｙ＝Ａ−（０．５−Ｄ）Ｐ＋（０．５＋Ｄ）Ｂの演算が実行される。

【００５４】以上のように構成される本実施の形態６に
よるＡ／Ｄ変換装置の動作は、実施の形態５のそれと同
様である。

【００５５】本実施の形態５によるＡ／Ｄ変換装置にお
いては、Ａ／Ｄ変換器を用いることによって多ビットの
信号をデジタル信号に変換するものであり、入力信号の
振幅変動成分をフィードフォワード系で、２値信号のア
シンメトリをフィードバック系でそれぞれ機能分担して
扱うことを、前者についてはピーク包絡電圧検出回路と
ボトム側包絡電圧検出回路により検出し、後者について
は積分回路により時間的に累積加算することで求め、こ
れらを演算回路において演算することで実現した。そし
て演算回路により、ピーク包絡電圧Ｐと、ボトム側包絡
電圧Ｂ、及び積分電圧Ｄより、Ｙ＝Ａ−（０．５−Ｄ）
Ｐ＋（０．５＋Ｄ）Ｂの演算により被変換信号Ｙを求め
てこれをＡ／Ｄ変換することで、信号変動の高速な領域
でのフィードフォワード系制御による良好な位相特性
と、信号変動の低速な領域でのフィードバック系制御に
よる高精度な振幅特性を両立することができる。

【００５６】なお、実施の形態１から４による２値化装
置においても、実施の形態５及び６の場合に準じて、入
力信号に対して演算を行って、固定基準電圧で２値化す
ることによっても、本発明の効果が発揮できる。同様
に、実施の形態５及び６による多ビットのＡ／Ｄ変換装
置においても、Ａ／Ｄ変換器の基準電圧を可変なものと
して、実施の形態１から４に準じて、被変換信号を装置
の入力信号とし、基準電圧を追従させる構成とすること
も可能である。

【００５７】

【発明の効果】請求項１または３にかかる２値化方法に
よれば、アナログ信号である入力信号に対して、ピーク
側及びボトム側の包絡電圧を検出して、それぞれの包絡
電圧Ｐ及びＢを得、入力信号を基準電圧と比較して２値
信号に変換し、この２値信号のアシンメトリを積分電圧
Ｄとして検出し、Ｓ＝（Ｐ＋Ｂ）／２−Ｄまたは、Ｓ＝
（０．５−Ｄ）Ｐ＋（０．５＋Ｄ）Ｂの演算によって得
た演算値Ｓを基準電圧として再び２値信号への変換を行
うことを平衡状態に至るまで繰り返すことにより、ピー
ク及びボトムの中点検出を行うフィードフォワード系制
御による良好な位相特性と、積分により求めたアシンメ
トリ変動を吸収するフィードバック系制御による高精度
な振幅特性との両立が可能となる。

【００５８】請求項２または４にかかるＡ／Ｄ変換方法
によれば、アナログ信号である入力信号Ａに対して、ピ
ーク側及びボトム側の包絡電圧を検出して、それぞれの
包絡電圧Ｐ及びＢを得、入力信号を被変換信号としてデ
ジタル信号に変換して多ビット信号のデジタル化を行
い、アシンメトリを積分電圧Ｄとして検出し、Ｙ＝Ａ−
（Ｐ＋Ｂ）／２＋Ｄまたは、Ｙ＝Ａ−（０．５−Ｄ）Ｐ
−（０．５＋Ｄ）Ｂの演算によって得たＹを被変換信号
として再びＡ／Ｄ変換を行うことを平衡状態に至るまで
繰り返すことにより、ピーク及びボトムの中点検出を行
うフィードフォワード系制御による良好な位相特性と、
積分により求めたアシンメトリ変動を吸収するフィード
バック系制御による高精度な振幅特性との両立が可能と
なる。

【００５９】請求項５にかかる２値化方法によれば、請
求項１または３記載の２値化方法において、積分電圧の
検出にあたり、変換された２値信号がＨかＬかによって
正負の値を定め、これを時間的に累積加算することによ
って、上記の効果を得る。

【００６０】請求項６にかかる２値化方法によれば、請
求項１または３記載の２値化方法において、積分電圧の
検出にあたり、変換された２値信号をＰＬＬ回路により
同期化２値信号に変換し、元の２値化信号との差分を時
間的に累積加算することによって、上記の効果を得るの
に加えて、入力信号が元々ＤＣ成分を含むような変調方
式であった場合においても正確にアシンメトリを検出で
きるという効果を得られる。

【００６１】請求項７にかかるＡ／Ｄ変換方法によれ
ば、請求項２または４記載のＡ／Ｄ変換方法において、
積分電圧の検出にあたり、変換されたデジタル信号の最
上位ビットがＨかＬかによって正負の値を定め、これを
時間的に累積加算することによって、上記の効果を得
る。

【００６２】請求項８にかかるＡ／Ｄ変換方法によれ
ば、請求項１、２、３、または４記載のＡ／Ｄ変換方法
において、ピーク側及びボトム側の包絡電圧検出の応答
速度を積分電圧検出の信号応答速度よりも高速に設定す
ることによって、上記の効果をより大きいものとするこ
とができる。

【００６３】請求項９にかかる２値化装置によれば、ア
ナログ信号である入力信号に対して、ピーク側及びボト
ム側の包絡電圧を検出する手段として、プラス側及びマ
イナス側の半波整流と平滑を行うピーク側及びボトム側
の包絡電圧検出回路を備えて、それぞれの包絡電圧Ｐ及
びＢを得、入力信号を基準電圧Ｓと比較して２値信号に
変換する比較手段として、コンパレータによって信号を
変換し、積分手段として、変換された２値信号に基づい
て、ＨかＬかによって正負の値を定め、これを時間的に
累積加算した積分電圧を出力する積分回路によってアシ
ンメトリＤを検出し、演算回路によって、Ｓ＝（Ｐ＋
Ｂ）／２−Ｄとなる基準電圧Ｓを出力することにより、
請求項５記載の２値化方法を実現し、上記の効果を得
る。

【００６４】請求項１０にかかる２値化装置によれば、
アナログ信号である入力信号に対して、ピーク側及びボ
トム側の包絡電圧を検出する手段として、プラス側及び
マイナス側の半波整流と平滑を行うピーク側及びボトム
側の包絡電圧検出回路を備えて、それぞれの包絡電圧Ｐ
及びＢを得、入力信号を基準電圧Ｓと比較して２値信号
に変換する比較手段として、コンパレータによって２値
化を行い、積分手段として、変換された２値信号をＰＬ
Ｌ回路により同期化２値信号に変換し、元の２値化信号
との差分を時間的に累積加算した積分電圧を出力する積
分回路によってアシンメトリＤを検出し、演算回路によ
って、Ｓ＝（Ｐ＋Ｂ）／２−Ｄとなる基準電圧Ｓを出力
することにより、請求項６記載の２値化方法を実現し、
上記の効果を得るのに加えて、入力信号が元々ＤＣ成分
を含むような変調方式であった場合でも正確にアシンメ
トリを検出できるという効果を得られる。

【００６５】請求項１１にかかるＡ／Ｄ変換装置によれ
ば、アナログ信号である入力信号に対して、ピーク側及
びボトム側の包絡電圧を検出する手段として、プラス側
及びマイナス側の半波整流と平滑を行うピーク側及びボ
トム側の包絡電圧検出回路を備えて、それぞれの包絡電
圧Ｐ及びＢを得、Ａ／Ｄ変換器によってデジタル化を行
い、積分手段として、変換されたデジタル信号の最上位
ビットに基づいて、ＨかＬかによって正負の値を定め、
これを時間的に累積加算した積分電圧を出力する積分回
路によってアシンメトリＤを検出し、演算回路によっ
て、Ｙ＝Ａ−（Ｐ＋Ｂ）／２＋Ｄとなる被変換信号Ｙを
出力することにより、請求項２記載のＡ／Ｄ変換方法を
実現し、上記の効果を得る。

【００６６】請求項１２にかかる２値化装置によれば、
アナログ信号である入力信号に対して、ピーク側及びボ
トム側の包絡電圧を検出する手段として、プラス側及び
マイナス側の半波整流と平滑を行うピーク側及びボトム
側の包絡電圧検出回路を備えて、それぞれの包絡電圧Ｐ
及びＢを得、入力信号を基準電圧Ｓと比較して２値信号
に変換する比較手段として、コンパレータによって２値
化を行い、積分手段として、変換された２値信号に基づ
いて、ＨかＬかによって正負の値を定め、これを時間的
に累積加算した積分電圧を出力する積分回路によってア
シンメトリＤを検出し、演算回路によって、Ｓ＝（０．
５−Ｄ）Ｐ＋（０．５＋Ｄ）Ｂとなる基準電圧Ｓを出力
することにより、請求項３記載の２値化方法を実現し、
上記の効果を得る。

【００６７】請求項１３にかかるＡ／Ｄ変換装置によれ
ば、アナログ信号である入力信号に対して、ピーク側及
びボトム側の包絡電圧を検出する手段として、プラス側
及びマイナス側の半波整流と平滑を行うピーク側及びボ
トム側の包絡電圧検出回路を備えて、それぞれの包絡電
圧Ｐ及びＢを得、Ａ／Ｄ変換器によってデジタル化を行
い、積分手段として、変換されたデジタル信号の最上位
ビットに基づいて、ＨかＬかによって正負の値を定め、
これを時間的に累積加算した積分電圧を出力する積分回
路によってアシンメトリＤを検出し、演算回路によっ
て、Ｙ＝Ａ−（０．５−Ｄ）Ｐ−（０．５＋Ｄ）Ｂとな
る被変換信号Ｙを出力することにより、請求項４記載の
Ａ／Ｄ変換方法を実現し、上記の効果を得る。

【００６８】請求項１４にかかるＡ／Ｄ変換装置によれ
ば、請求項１２記載の２値化装置、または請求項１３記
載のＡ／Ｄ変換装置において、基準電圧または被変換信
号を演算する演算回路が、ピーク側包絡電圧と上記ボト
ム側包絡電圧を分圧する複数の直列接続された抵抗器
と、制御信号により上記抵抗器の各タップ出力のうち１
つを選択して基準電圧として出力するセレクタと、上記
積分回路から出力される累積値の極性を出力する比較器
と、上記極性の正／零／負に対応してアップ／ストップ
／ダウン動作しカウント値を上記セレクタの制御信号と
して出力するアップダウンカウンタとによって、演算を
行うことにより、２値化またはＡ／Ｄ変換を行い、上記
の効果を得るものである。

【００６９】以上のように本発明のＡ／Ｄ変換の方法及
び装置は、振幅変動とアシンメトリ変動を持った入力信
号をデジタル化するときに、急激な振幅変動に対応でき
る速い信号応答速度と、正確なアシンメトリ制御の両方
が実現できる。従って、光ディスクシステムの再生信号
処理に用いた場合、再生時にディスク表面汚れやディス
クの変形や偏心に起因する振幅変動と、記録時にかかる
原因によって発生するマーク長とスペース長の比の変動
によるアシンメトリとの双方に対応することが可能であ
り、効果的に装置の信頼性向上がはかれる。

【図面の簡単な説明】

【図１】実施の形態１、２、３、４における２値化装置
のブロック図である。

【図２】ピーク側包絡電圧検出回路の回路図である。

【図３】ボトム側包絡電圧検出回路の回路図である。

【図４】実施の形態１及び３から６の装置における積分
回路の回路図である。

【図５】実施の形態１及び２の２値化装置における演算
回路の回路図である。

【図６】実施の形態１の２値化装置の動作を表す信号波
形図である。

【図７】実施の形態２の２値化装置における積分回路の
回路図である。

【図８】実施の形態３の２値化装置における演算回路の
回路図である。

【図９】実施の形態３の２値化装置における演算回路の
ゲイン可変アンプの特性図である。

【図１０】実施の形態４の２値化装置における演算回路
の回路図である。

【図１１】実施の形態５、６におけるＡ／Ｄ変換装置の
ブロック図である。

【図１２】実施の形態５のＡ／Ｄ変換装置における演算
回路の回路図である。

【図１３】実施の形態６のＡ／Ｄ変換装置における演算
回路の回路図である。

【符号の説明】

１入力信号２ピーク側包絡電圧検出回路３ボトム側包絡電圧検出回路４コンパレータ６積分回路７演算回路８演算回路９Ａ／Ｄ変換器

Claims

【特許請求の範囲】

【請求項１】アナログ信号を単ビットのデジタル信号
に変換する２値化方法において、アナログ信号である入力信号のピーク側包絡電圧Ｐを検
出し、上記入力信号のボトム側包絡電圧Ｂを検出し、上
記入力信号を基準電圧に基づいて２値信号に変換し、上
記２値信号を積分して積分電圧Ｄを検出し、Ｓ＝（Ｐ＋
Ｂ）／２−Ｄの演算を行う変換工程を、最初に、定めら
れた値を上記基準電圧として行う工程と、その後、前回の上記変換工程において上記演算の結果得
られた値Ｓを上記基準電圧として、上記変換工程を複数
回繰り返す工程とを含むことを特徴とする２値化方法。
【請求項２】アナログ信号を多ビットのデジタル信号
に変換するＡ／Ｄ変換方法において、アナログ信号である入力信号Ａのピーク側包絡電圧Ｐを
検出し、上記入力信号Ａのボトム側包絡電圧Ｂを検出
し、被変換信号を定められた値の基準電圧に基づいてデ
ジタル信号に変換し、上記デジタル信号を積分して積分
電圧Ｄを検出し、Ｙ＝Ａ−（Ｐ＋Ｂ）／２＋Ｄの演算を
行う変換工程を、最初に、上記入力信号Ａを上記被変換
信号として行う工程と、その後、前回の上記変換工程において上記演算の結果得
られたＹを上記被変換信号として、上記変換工程を複数
回繰り返す工程とを含むことを特徴とするＡ／Ｄ変換方
法。
【請求項３】アナログ信号を単ビットのデジタル信号
に変換する２値化方法において、アナログ信号である入力信号のピーク側包絡電圧Ｐを検
出し、上記入力信号のボトム側包絡電圧Ｂとを検出し、
上記入力信号を基準電圧に基づいて２値信号に変換し、
上記２値信号を積分して積分電圧Ｄを検出し、Ｓ＝
（０．５−Ｄ）Ｐ＋（０．５＋Ｄ）Ｂの演算を行う変換
工程を、最初に、定められた値を上記基準電圧として行
う工程と、その後、前回の上記変換工程において上記演算の結果得
られた値Ｓを上記基準電圧として、複数回繰り返す工程
とを含むことを特徴とする２値化方法。
【請求項４】アナログ信号を多ビットのデジタル信号
に変換するＡ／Ｄ変換方法において、アナログ信号である入力信号Ａのピーク側包絡電圧Ｐを
検出し、上記入力信号Ａのボトム側包絡電圧Ｂとを検出
し、入力信号Ａを被変換信号としてこれをデジタル信号
に変換し、上記デジタル信号を積分して積分電圧Ｄを検
出し、Ｙ＝Ａ−（０．５−Ｄ）Ｐ−（０．５＋Ｄ）Ｂの
演算を行う変換工程を、最初に、上記入力信号Ａを上記
被変換信号として行う工程と、その後、前回の上記変換工程において上記演算の結果得
られたＹを上記被変換信号として、複数回繰り返す工程
とを含むことを特徴とするＡ／Ｄ変換方法。
【請求項５】請求項１または３に記載の２値化方法に
おいて、上記積分電圧Ｄの検出にあたり、変換された２値信号が
Ｈのとき正の値とし、Ｌのとき負の値として、これらを
時間的に累積加算した値を積分電圧Ｄとすることを特徴
とする２値化方法。
【請求項６】請求項１または３に記載の２値化方法に
おいて、上記積分電圧Ｄの検出にあたり、変換された２値信号を
ＰＬＬ回路により同期化２値信号に変換し、上記２値信
号との差分を時間的に累積加算した値を積分電圧Ｄとす
ることを特徴とする２値化方法。
【請求項７】請求項２または４に記載のＡ／Ｄ変換方
法において、上記積分電圧Ｄの検出にあたり、変換されたデジタル信
号の最上位ビットがＨのとき正の値とし、Ｌのとき負の
値として、これらを時間的に累積加算した値を積分電圧
Ｄとすることを特徴とするＡ／Ｄ変換方法。
【請求項８】請求項１ないし４のいずれかに記載のＡ
／Ｄ変換方法において、上記ピーク側包絡電圧及び上記ボトム側包絡電圧の検出
における信号応答速度を、上記積分電圧の検出における
信号応答速度よりも高速に設定することを特徴とするＡ
／Ｄ変換方法。
【請求項９】アナログ信号を単ビットのデジタル信号
に変換する２値化装置において、アナログ信号である入力信号の、プラス側半波整流と平
滑とを行うことによって、ピーク側包絡電圧を検出する
ピーク側包絡電圧検出回路と、上記入力信号のマイナス側半波整流と平滑とを行うこと
によって、ボトム側包絡電圧を検出するボトム側包絡電
圧検出回路と、上記入力信号と基準電圧との大小関係を２値信号に変換
するコンパレータと、上記２値信号がＨのとき加算し、Ｌのとき減算した結果
得られる積分電圧を出力する積分回路と、上記ピーク側包絡電圧をＰ、上記ボトム側包絡電圧を
Ｂ、上記積分電圧をＤとするとき、Ｓ＝（Ｐ＋Ｂ）／２−Ｄとなる演算値Ｓを上記基準電圧として出力する演算回路
とを備えたことを特徴とする２値化装置。
【請求項１０】アナログ信号を単ビットのデジタル信
号に変換する２値化装置において、アナログ信号である入力信号の、入力信号のプラス側半
波整流と平滑を行うことによって、ピーク側包絡電圧を
検出するピーク側包絡電圧検出回路と、上記入力信号のマイナス側半波整流と平滑を行うことに
よって、ボトム側包絡電圧を検出するボトム側包絡電圧
検出回路と、上記入力信号と基準電圧との大小関係を２値信号に変換
するコンパレータと、上記２値信号を同期化２値信号に変換するＰＬＬ回路
と、上記２値信号と上記同期化２値信号の差分を積分した結
果得られる積分電圧を出力する積分回路と、上記ピーク側包絡電圧をＰ、上記ボトム側包絡電圧を
Ｂ、上記積分電圧をＤとするとき、Ｓ＝（Ｐ＋Ｂ）／２−Ｄとなる演算値Ｓを上記基準電圧として出力する演算回路
とを備えたことを特徴とする２値化装置。
【請求項１１】アナログ信号を多ビットのデジタル信
号に変換するＡ／Ｄ変換装置において、アナログ信号である入力信号の、入力信号のプラス側半
波整流と平滑を行うことによって、ピーク側包絡電圧を
検出するピーク側包絡電圧検出回路と、上記入力信号のマイナス側半波整流と平滑を行うことに
よって、ボトム側包絡電圧を検出するボトム側包絡電圧
検出回路と、被変換信号をデジタル信号に変換するＡ／Ｄ変換器と、上記デジタル信号の最上位ビットがＨのとき加算しＬの
とき減算した結果得られる積分電圧を出力する積分回路
と、上記入力信号をＡ、上記ピーク側包絡電圧をＰ、上記ボ
トム側包絡電圧をＢ、上記積分電圧をＤとするとき、Ｙ＝Ａ−（Ｐ＋Ｂ）／２＋Ｄとなる演算値Ｙを上記被変換信号として出力する演算回
路とを備えたことを特徴とするＡ／Ｄ変換装置。
【請求項１２】アナログ信号を単ビットのデジタル信
号に変換する２値化装置において、アナログ信号である入力信号の、入力信号のプラス側半
波整流と平滑を行うことによって、ピーク側包絡電圧を
検出するピーク側包絡電圧検出回路と、上記入力信号のマイナス側半波整流と平滑を行うことに
よって、ボトム側包絡電圧を検出するボトム側包絡電圧
検出回路と、上記入力信号と基準電圧との大小関係を２値信号に変換
するコンパレータと、上記２値信号がＨのとき加算しＬのとき減算した結果得
られる積分電圧を出力する積分回路と、上記ピーク側包絡電圧をＰ、上記ボトム側包絡電圧を
Ｂ、上記積分電圧をＤとするとき、Ｓ＝（０．５−Ｄ）Ｐ＋（０．５＋Ｄ）Ｂとなる演算値Ｓを上記基準電圧として出力する演算回路
とを備えたことを特徴とする２値化装置。
【請求項１３】アナログ信号を多ビットのデジタル信
号に変換するＡ／Ｄ変換装置において、アナログ信号である入力信号の、入力信号のプラス側半
波整流と平滑を行うことによって、ピーク側包絡電圧を
検出するピーク側包絡電圧検出回路と、上記入力信号のマイナス側半波整流と平滑を行うことに
よって、ボトム側包絡電圧を検出するボトム側包絡電圧
検出回路と、被変換信号をデジタル信号に変換するＡ／Ｄ変換器と、上記デジタル信号の最上位ビットがＨのとき加算し、Ｌ
のとき減算した結果得られる積分電圧を出力する積分回
路と、上記入力信号をＡ、上記ピーク側包絡電圧をＰ、上記ボ
トム側包絡電圧をＢ、上記積分電圧をＤとするとき、Ｙ＝Ａ−（０．５−Ｄ）Ｐ−（０．５＋Ｄ）Ｂとなる演算値Ｙを上記被変換信号として出力する演算回
路とを備えたことを特徴とするＡ／Ｄ変換装置。
【請求項１４】請求項１２または１３に記載のＡ／Ｄ
変換装置において、上記演算回路が、上記ピーク側包絡電圧と上記ボトム側包絡電圧を分圧す
る複数の直列接続された抵抗器と、制御信号により上記抵抗器の各タップ出力のうち１つを
選択して基準電圧として出力するセレクタと、上記積分回路から出力される累積値の極性を出力する比
較器と、上記極性の正／零／負に対応してアップ／ストップ／ダ
ウン動作しカウント値を上記セレクタの制御信号として
出力するアップダウンカウンタとを備えたものであるこ
とを特徴とするＡ／Ｄ変換装置。