JP2013254945A5 - - Google Patents

Claims (7)

1. 第１及び第２のデータ保持部が設けられた第１の記憶回路と、第３及び第４のデータ保持部が設けられた第２の記憶回路と、を有し、
   前記第１のデータ保持部は、第１のトランジスタを介してビット線に電気的に接続され、
   前記第２のデータ保持部は、第２のトランジスタを介して反転ビット線に電気的に接続され、
   前記第１及び第２のトランジスタには第１のワード線が電気的に接続され、
   前記第３のデータ保持部は、第３のトランジスタを介して前記第２のデータ保持部に電気的に接続され、
   前記第４のデータ保持部は、第４のトランジスタを介して前記第１のデータ保持部に電気的に接続され、
   前記第３及び第４のトランジスタには第２のワード線が電気的に接続され、
   前記第３及び第４のデータ保持部は、それぞれキャパシタの一方の電極に電気的に接続され、
   前記キャパシタの他方の電極は、低電位電源線に電気的に接続され、
   前記第１の記憶回路への電力の供給が停止される直前に、前記第１及び第２のデータ保持部のデータを前記第３及び第４のデータ保持部に退避させる手段と、
   前記第１の記憶回路の復帰時に、前記第１及び第２のデータ保持部をプリチャージした後、前記第３及び第４のデータ保持部から前記第１及び第２のデータ保持部にデータを読み出す手段と、を有することを特徴とする半導体装置。
2. 第１及び第２のデータ保持部が設けられた第１の記憶回路と、第３のデータ保持部が設けられた第２の記憶回路と、を有し、
   前記第１のデータ保持部は、第１のトランジスタを介してビット線に電気的に接続され、
   前記第２のデータ保持部は、第２のトランジスタを介して反転ビット線に電気的に接続され、
   前記第１及び第２のトランジスタには第１のワード線が電気的に接続され、
   前記第３のデータ保持部は、第３のトランジスタを介して前記第２のデータ保持部に電気的に接続され、
   前記第３のトランジスタには第２のワード線が電気的に接続され、
   前記第３のデータ保持部は、キャパシタの一方の電極に電気的に接続され、
   前記キャパシタの他方の電極は、低電位電源線に電気的に接続され、
   前記第１の記憶回路への電力の供給が停止される直前に、前記第２のデータ保持部のデータを前記第３のデータ保持部に退避させる手段と、
   前記第１の記憶回路の復帰時に、前記第１及び第２のデータ保持部をプリチャージした後、前記第３のデータ保持部から前記第２のデータ保持部にデータを読み出す手段と、を有することを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記第１及び第２のデータ保持部をプリチャージする電位は、高電位電源線の電位と低電位電源線の電位の中間値の電位であることを特徴とする半導体装置。
4. 請求項３において、
   前記低電位電源線の電位は接地電位であることを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記第１及び第２のトランジスタは、シリコンを有することを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一において、
   前記第３及び第４のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。
7. 請求項１乃至６のいずれか一において、
   前記第１及び第２のトランジスタ上に、前記第３及び第４のトランジスタを有することを特徴とする半導体装置。