JP2013242470A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位の劣化を抑制することが可能な液晶表示装置を提供する。
【解決手段】第１方向に沿った第１配線と、前記第１配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に位置し第１方向に略直交する第２方向に沿った第２配線と、前記第１配線及び前記第２配線と電気的に接続されたスイッチング素子と、前記第１層間絶縁膜上に位置し前記第２配線から離間し前記スイッチング素子と接続された画素電極であって第２方向に沿った主画素電極及び第１方向に沿った第１副画素電極を備えた画素電極と、前記第２配線及び前記画素電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に位置した第１共通電極であって第２方向に沿って延出し前記第２配線と対向する第１主共通電極及び第１方向に沿って延出し前記第１配線及び前記第１副画素電極と対向する第１副共通電極を備えた第１共通電極と、前記第１共通電極を覆う第１配向膜と、を備えた第１基板を備えた液晶表示装置。
【選択図】 図２

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

このような横電界モードに対して、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

一方で、画素電極と補助容量電極とを用いて大きな容量の補助容量を形成し、フリッカやクロストークが生じ難いデバイス構造について提案されている。

特開２００９−１９２８２２号公報 特開２０１１−２０９４５４号公報 特開２０１０−０９１９０４号公報

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に沿って延出した第１配線と、前記第１配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に位置し第１方向に略直交する第２方向に沿って延出した第２配線と、前記第１配線及び前記第２配線と電気的に接続されたスイッチング素子と、前記第１層間絶縁膜上に位置し前記第２配線から離間し前記スイッチング素子と接続された画素電極であって第２方向に沿って延出した主画素電極及び第１方向に沿って延出した第１副画素電極を備えた画素電極と、前記第２配線及び前記画素電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に位置した第１共通電極であって第２方向に沿って延出し前記第２配線と対向する第１主共通電極及び第１方向に沿って延出し前記第１配線及び前記第１副画素電極と対向する第１副共通電極を備えた第１共通電極と、前記第１共通電極を覆う第１配向膜と、を備えた第１基板と、前記第１共通電極と同電位の第２共通電極であって第２方向に沿って延出し前記第１主共通電極と対向する第２主共通電極及び第１方向に沿って延出し前記第１副共通電極と対向する第２副共通電極を備えた第２共通電極と、前記第２共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
絶縁基板と、前記絶縁基板上に位置したポリシリコンからなる半導体層と、前記半導体層を覆う第１絶縁膜と、前記第１絶縁膜上に位置し前記半導体層の上を通り第１方向に沿って延出したゲート配線と、前記第１絶縁膜上に位置し前記ゲート配線から離間しその一部が前記半導体層と対向する補助容量線と、前記ゲート配線及び補助容量線を覆う第２絶縁膜と、前記第２絶縁膜上に位置し第１方向に略直交する第２方向に沿って延出し前記半導体層に電気的に接続されたソース配線と、前記第２絶縁膜上に位置し前記ソース配線から離間し前記半導体層に電気的に接続された画素電極であって、第２方向に沿って延出した主画素電極、第１方向に沿って延出した第１副画素電極及び第１方向に沿って延出し前記補助容量線と対向する第２副画素電極を備えた画素電極と、前記ソース配線及び前記画素電極を覆う第３絶縁膜と、前記第３絶縁膜上に位置した第１共通電極であって第２方向に沿って延出し前記ソース配線と対向する第１主共通電極及び第１方向に沿って延出し前記ゲート配線及び前記第１副画素電極と対向する第１副共通電極を備えた第１共通電極と、前記第１共通電極を覆う第１配向膜と、を備えた第１基板と、前記第１共通電極と同電位の第２共通電極であって第２方向に沿って延出し前記第１主共通電極と対向する第２主共通電極及び第１方向に沿って延出し前記第１副共通電極と対向する第２副共通電極を備えた第２共通電極と、前記第２共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。 図３は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。 図４は、図３のＡ−Ｂ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。 図５は、図３のＣ−Ｄ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。 図６は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。 図７は、図６に示したアレイ基板を適用した液晶表示パネルを図３のＡ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。 図８は、図６に示したアレイ基板を適用した液晶表示パネルを図３のＣ−Ｄ線で切断したときの断面構造を概略的に示す断面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、補助容量線Ｃ（Ｃ１〜Ｃｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇは、例えば、第１方向Ｘに沿って略直線的に延出した信号配線に相当する。ソース配線Ｓは、ゲート配線Ｇと交差している。ソース配線Ｓは、第１方向Ｘに交差する第２方向Ｙに沿って略直線的に延出した信号配線に相当する。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。

画素電極ＰＥは、ソース配線Ｓなどと同様の不透明な配線材料によって形成されている。一例として、画素電極ＰＥは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料またはいずれかを含む合金によって形成されている。共通電極ＣＥは、画素電極ＰＥと同様の材料によって形成されていても良いが、他の導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されていても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。対向基板ＣＴの共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。図示した第１構成例では、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部である第１共通電極ＣＥ１を備えている。この第１共通電極ＣＥ１は、補助容量線としての機能も兼ね備えている。このため、第１構成例のアレイ基板ＡＲは、別個に補助容量線を備えていない。

図示した例では、画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って間隔をおいて配置され、それぞれ第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って間隔をおいて配置され、それぞれ第２方向Ｙに沿って延出している。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さはゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿ったピッチに相当する。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。

図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置され、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。

スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１の交点に設けられている。スイッチング素子ＳＷのゲート電極はゲート配線Ｇ１と電気的に接続され、ソース電極はソース配線Ｓ１と電気的に接続され（あるいは、ソース電極はソース配線Ｓ１と一体的に形成され）、ドレイン電極は画素電極ＰＥと電気的に接続されている（あるいは、ドレイン電極は画素電極ＰＥと一体的に形成されている）。

画素電極ＰＥは、主画素電極ＰＡ、第１副画素電極ＰＢ１、及び、第２副画素電極ＰＢ２を備えている。これらの主画素電極ＰＡ、第１副画素電極ＰＢ１、及び、第２副画素電極ＰＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。

主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、画素ＰＸの上側端部付近及び下側端部付近まで第２方向Ｙに沿って直線的に延出している。図示した例では、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置している。ソース配線Ｓ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

第１副画素電極ＰＢ１は、画素ＰＸの上側端部付近、すなわち、ゲート配線Ｇ１の近傍に位置している（あるいは、第１副画素電極ＰＢ１の一部がゲート配線Ｇ１と対向している場合もあり得る）。この第１副画素電極ＰＢ１は、第１方向Ｘに沿って直線的に延出している。図示した例では、第１副画素電極ＰＢ１は、主画素電極ＰＡの一端部側に繋がっている。このような第１副画素電極ＰＢ１は、スイッチング素子ＳＷと電気的に接続されている。

第２副画素電極ＰＢ２は、画素ＰＸの略中央部に位置し、第１方向Ｘに沿って直線的に延出している。図示した例では、第２副画素電極ＰＢ２は、主画素電極ＰＡの第２方向Ｙに沿った略中央部で交差している。換言すると、これらの第１副画素電極ＰＢ１及び第２副画素電極ＰＢ２は、主画素電極ＰＡからソース配線Ｓ１及びソース配線Ｓ２の双方に向かってそれぞれ延出している。このような第１副画素電極ＰＢ１及び第２副画素電極ＰＢ２は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されているが、これらの形状は図示した例に限らない。なお、この第２副画素電極ＰＢ２は、後述するが、一画素内により多くのドメインを形成するために設けたが、本実施形態では省略しても良い。

第１共通電極ＣＥは、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１を備えている。これらの第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、一体的あるいは連続的に形成され、互いに電気的に接続されている。

第１主共通電極ＣＡ１は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置し、第２方向Ｙに沿って直線的に延出している。この第１主共通電極ＣＡ１は、ソース配線Ｓと対向する位置に形成されている。このような第１主共通電極ＣＡ１は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、第１主共通電極ＣＡ１は、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に配置された第１主共通電極ＣＡＬ１と、画素ＰＸの右側端部に配置された第１主共通電極ＣＡＲ１と、を備えている。厳密には、第１主共通電極ＣＡＬ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、第１主共通電極ＣＡＲ１は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。第１主共通電極ＣＡＬはソース配線Ｓ１と対向し、第１主共通電極ＣＡＲはソース配線Ｓ２と対向している。なお、この第１主共通電極ＣＡ１は、ソース配線Ｓからの不所望な電界をシールドするなどのために設けたが、本実施形態では省略しても良い。

第１副共通電極ＣＢ１は、Ｘ−Ｙ平面内において、第１方向Ｘに沿って直線的に延出している。この第１副共通電極ＣＢ１は、ゲート配線Ｇ及び第１副画素電極ＰＢ１と対向する位置に形成されている。このような第１副共通電極ＣＢ１は、帯状に形成されている。なお、第１副共通電極ＣＢ１の第２方向Ｙに沿った幅については、必ずしも一定でなくても良い。

図示した例では、第１副共通電極ＣＢ１は、第２方向Ｙに間隔をおいて２本平行に並んでおり、画素ＰＸの上側端部に配置された第１副共通電極ＣＢＵ１と、画素ＰＸの下側端部に配置された第１副共通電極ＣＢＢ１と、を備えている。厳密には、第１副共通電極ＣＢＵ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、第１副共通電極ＣＢＢ１は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、ここに示した例では、第１共通電極ＣＥ１は、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１により、画素ＰＸを区画する格子状に形成されている。第１副共通電極ＣＢＵ１は、ゲート配線Ｇ１及び当該画素ＰＸの第１副画素電極ＰＢ１と対向している。第１副共通電極ＣＢＢ１は、ゲート配線Ｇ２及び当該画素ＰＸの下側に隣接する画素の第１副画素電極（図示せず）と対向している。

画素電極ＰＥと第１共通電極ＣＥ１との位置関係に着目すると、以下の関係が言える。

Ｘ−Ｙ平面内において、主画素電極ＰＡと第１主共通電極ＣＡ１とは、互いに略平行であり、第１方向Ｘに沿って交互に配置されている。すなわち、第１方向Ｘに沿って間隔をおいて隣接する第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１の間には、１本の主画素電極ＰＡが位置している。これらの主画素電極ＰＡと第１主共通電極ＣＡ１との第１方向Ｘに沿った間隔は略一定である。すなわち、第１主共通電極ＣＡＬ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔は、第１主共通電極ＣＡＲ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。また、主画素電極ＰＡと主共通電極ＣＡ１との第１方向Ｘに沿った間隔は、液晶層ＬＱの厚みよりも大きく、主画素電極ＰＡと主共通電極ＣＡ１との間隔は、液晶層ＬＱの厚みの２倍以上の大きさを持つ。

このようなアレイ基板ＡＲにおいては、第１共通電極ＣＥ１は、第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、第２方向Ｙと略平行である。

図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の主要部である画素電極ＰＥ、第１共通電極ＣＥ１、ソース配線Ｓ、ゲート配線Ｇなどを破線で示している。

対向基板ＣＴは、共通電極ＣＥの一部である第２共通電極ＣＥ２を備えている。この第２共通電極ＣＥ２は、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２を備えている。これらの第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。また、これらの第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、例えば、アクティブエリアの外側などにおいて、アレイ基板に備えられた第１共通電極ＣＥ１と電気的に接続されており、第１共通電極ＣＥ１と同電位である。

第２主共通電極ＣＡ２は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置し、第２方向Ｙに沿って直線的に延出している。この第２主共通電極ＣＡ２は、第１主共通電極ＣＡ１と対向する位置に形成されている。このような第２主共通電極ＣＡ２は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、第２主共通電極ＣＡ２は、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に配置された第２主共通電極ＣＡＬ２と、画素ＰＸの右側端部に配置された第２主共通電極ＣＡＲ２と、を備えている。厳密には、第２主共通電極ＣＡＬ２は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、第２主共通電極ＣＡＲ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。第２主共通電極ＣＡＬ２は、第１主共通電極ＣＡＬ１と対向するとともに、ソース配線Ｓ１の上方に位置している。第２主共通電極ＣＡＲ２は、第１主共通電極ＣＡＲ１と対向するとともに、ソース配線Ｓ２の上方に位置している。

第２副共通電極ＣＢ２は、Ｘ−Ｙ平面内において、第１方向Ｘに沿って直線的に延出している。この第２副共通電極ＣＢ２は、第１副共通電極ＣＢ１と対向する位置に形成されている。このような第２副共通電極ＣＢ２は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。

図示した例では、第２副共通電極ＣＢ２は、第２方向Ｙに間隔をおいて２本平行に並んでおり、画素ＰＸの上側端部に配置された第２副共通電極ＣＢＵ２と、画素ＰＸの下側端部に配置された第２副共通電極ＣＢＢ２と、を備えている。厳密には、第２副共通電極ＣＢＵ２は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、第２副共通電極ＣＢＢ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、対向基板ＣＴにおいては、第２共通電極ＣＥ２は、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２により、画素ＰＸを区画する格子状に形成されている。

第２副共通電極ＣＢＵ２は、第１副共通電極ＣＢＵ１と対向するとともに、ゲート配線Ｇ１及び当該画素ＰＸの第１副画素電極ＰＢ１の上方に位置している。第２副共通電極ＣＢＢ２は、第１副共通電極ＣＢＢ２と対向するとともに、ゲート配線Ｇ２及び当該画素ＰＸの下側に隣接する画素の第１副画素電極（図示せず）の上方に位置している。

このような対向基板ＣＴにおいては、第２共通電極ＣＥ２は、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と平行である。図示した例では、第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と同一方向である。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、互いに逆向きの方向であっても良いし、ともに同一方向でありながら図示した例とは逆向きつまりゲート配線Ｇ１からゲート配線Ｇ２に向かう側であっても良い。

図４は、図３のＡ−Ｂ線で切断した液晶表示パネルＬＰＮをゲート配線Ｇ２側から見た断面構造を概略的に示す断面図である。図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮをソース配線Ｓ１側から見た断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の内側、つまり、対向基板ＣＴと対向する側においてゲート配線Ｇ１、ゲート配線Ｇ２、ソース配線Ｓ１、ソース配線Ｓ２、画素電極ＰＥ、第１共通電極ＣＥ１、第１絶縁膜１１、第２絶縁膜（第１層間絶縁膜）１２、第３絶縁膜（第２層間絶縁膜）１３、第１配向膜ＡＬ１などを備えている。

ゲート配線Ｇ１及びゲート配線Ｇ２は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２、画素電極ＰＥの主画素電極ＰＡ、第１副画素電極ＰＢ１及び第２副画素電極ＰＢ２は、第２絶縁膜１２の上に形成されている。つまり、ソース配線Ｓと画素電極ＰＥは、同一層に形成され、同一材料によって形成可能である。主画素電極ＰＡは、隣接するソース配線Ｓ１及びソース配線Ｓ２の間に位置している。第１副画素電極ＰＢ１及び第２副画素電極ＰＢ２は、隣接するゲート配線Ｇ１及びゲート配線Ｇ２の間に位置している。

ソース配線Ｓと画素電極ＰＥは、第３絶縁膜１３によって覆われている。第３絶縁膜１３は、透明な樹脂材料によって形成されている。この第３絶縁膜１３は、ソース配線Ｓや画素電極ＰＥと第２絶縁膜１２との段差を緩和し、その表面が略平坦化されている。このような第３絶縁膜１３の膜厚は、例えば、１μｍ以下である。

第１共通電極ＣＥ１の第１主共通電極ＣＡＬ１、第１主共通電極ＣＡＲ１、第１副共通電極ＣＢＵ１、及び、第１副共通電極ＣＢＢ１は、第３絶縁膜１３の上に形成されている。第１主共通電極ＣＡＬ１は、ソース配線Ｓ１の上方に位置している。第１主共通電極ＣＡＲ１は、ソース配線Ｓ２の上方に位置している。第１副共通電極ＣＢＵ１は、ゲート配線Ｇ１及び第１副画素電極ＰＢ１の上方に位置している。第１副共通電極ＣＢＢ１は、ゲート配線Ｇ２の上方に位置している。

図示した例では、第３絶縁膜１３を介して対向する第１副画素電極ＰＢ１と第１副共通電極ＣＢＵ１との間で当該画素の駆動に必要な容量を形成している。なお、主画素電極ＰＡと第１絶縁基板１０との間には、透明な第１絶縁膜１１及び第２絶縁膜１２が介在し、図示した例では、他の配線や、主画素電極ＰＡとの間で容量を形成するための電極は介在していない。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、第１共通電極ＣＥ１を覆っており、第３絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側においてブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第２共通電極ＣＥ２、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線Ｇ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスＢＭは、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置し第２方向Ｙに沿って延出した部分と、ゲート配線Ｇ１及びゲート配線Ｇ２の上方に位置し第１方向Ｘに沿って延出した部分を備えており、格子状に形成されている。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０ＡにおいてブラックマトリクスＢＭによって区画された内側に配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。このようなオーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。

第２共通電極ＣＥ２の第２主共通電極ＣＡＬ２、第２主共通電極ＣＡＲ２、第２副共通電極ＣＢＵ２、第２副共通電極ＣＢＢ２は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成され、いずれもブラックマトリクスＢＭの下方に位置している。第２主共通電極ＣＡＬ２の下方には、第１主共通電極ＣＡＬ１が位置している。第２主共通電極ＣＡＲ２の下方は、第１主共通電極ＣＡＲ１が位置している。第２副共通電極ＣＢＵ２の下方には、第１副共通電極ＣＢＵ１が位置している。第２副共通電極ＣＢＢ２の下方には、第１副共通電極ＣＢＢ１が位置している。上記の開口部ＡＰにおいて、画素電極ＰＥと第１共通電極ＣＥ１及び第２共通電極ＣＥ２との間の領域は、いずれもバックライト光が透過可能な透過領域に相当する。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、第２共通電極ＣＥ２やオーバーコート層ＯＣを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極ＰＡの延出方向あるいは液晶分子の初期配向方向と略平行または略直交するように配置されている。つまり、主画素電極ＰＡの延出方向あるいは液晶分子の初期配向方向が第２方向Ｙである場合、一方の偏光板の吸収軸は、第２方向Ｙと略平行である、あるいは、第２方向Ｙと略直交する。

図３において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第１方向Ｘと平行となるように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第２方向Ｙと平行となるように配置されている。また、図３において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第１方向Ｘと平行となるように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第２方向Ｙと平行となるように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと第１共通電極ＣＥ１及び第２共通電極ＣＥ２との間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行且つ同じ向きの方向である。ＯＦＦ時においては、図３に破線で示したように、液晶分子ＬＭは、Ｘ−Ｙ平面内において、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行である。

液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界としてアレイ基板ＡＲの近傍（つまり、第１配向膜ＡＬ１の近傍）及び対向基板ＣＴの近傍（つまり、第２配向膜ＡＬ２の近傍）において対称となるようなプレチルト角を持って配向する（スプレイ配向）。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

このようなＯＦＦ時において、バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶層ＬＱを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥ（第１共通電極ＣＥ１及び第２共通電極ＣＥ２）との間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、画素電極ＰＥと共通電極ＣＥとの間の電界の影響を受け、その配向状態が変化する。

図３に示した例では、画素電極ＰＥと第２主共通電極ＣＡＬ２との間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、また、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。画素電極ＰＥと第２主共通電極ＣＡＲ２との間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、ＯＦＦ時と同様に黒表示となる。

このような本実施形態によれば、第３絶縁膜１３を介して対向する画素電極ＰＥの第１副画素電極ＰＢ１と第１副共通電極ＣＢＵ１との間で画素の駆動に必要な容量を形成している。このため、アレイ基板ＡＲに、別途、補助容量線を設けたり、画素電極ＰＥの一部を拡幅したりする必要がない。このため、本実施形態によれば、画素ＰＸを横切るような補助容量線を設ける場合と比較して、透過領域の面積を拡大することができ、透過率を向上することが可能となる。例えば、第２副画素電極ＰＢ２と重なるように画素ＰＸを横切る補助容量線を設けた比較例では、第２副画素電極ＰＢ２とソース配線Ｓとの間の領域は補助容量線によって遮光され、また、十分な容量を形成するために補助容量線及び第２副画素電極ＰＢ２の第２方向Ｙに沿った幅を拡張する必要がある。このため、比較例では、透過領域の面積がかなりロスすることになる。一方で、本実施形態によれば、補助容量線を設けず、画素電極ＰＥの一部を拡幅していないため、透過領域のロスが少ない。また、より多くのドメインを形成するために第２副画素電極ＰＢ２を設ける場合、この第２副画素電極ＰＢ２の幅は、液晶分子を駆動するのに必要な電圧が印加される程度であれば良く、容量を形成するほどの幅を必要としない。このため、第２副画素電極ＰＢ２で容量を形成する比較例よりも、透過領域を拡大することができる。したがって、一画素あたりの透過率を向上することが可能となる。

また、画素電極ＰＥは、ソース配線Ｓと同一の配線材料、あるいは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）のいずれかの金属材料またはいずれかを含む合金によって形成されている。このような画素電極ＰＥは、ソース配線Ｓと同一工程で形成可能である。このため、画素電極ＰＥをＩＴＯやＩＺＯによって形成した場合と比較して、インジウム（Ｉｎ）の使用量を低減することが可能となる。また、画素電極ＰＥ及び共通電極ＣＥの双方が上記の配線材料によって形成された場合には、インジウムフリーを実現することが可能となる。

また、画素電極ＰＥ上では、ＯＮ時においても、ＯＦＦ時と同様に液晶分子ＬＭが初期配向方向からほとんど動かない。このため、ＯＮ時において、画素電極ＰＥがＩＴＯなどの光透過性の導電材料によって形成されていたとしても、画素電極ＰＥ上ではバックライト光がほとんど透過せず、表示にほとんど寄与しない。つまり、本実施形態のように、画素電極ＰＥが不透明な配線材料によって形成されていても、画素電極ＰＥが透明な導電材料によって形成された場合と比較して、ＯＮ時における透過率の低減、あるいは、透過領域の面積の低減はほとんどない。

また、アレイ基板ＡＲに設けられる画素電極ＰＥと第１共通電極ＣＥ１との間には、第３絶縁膜１３が介在するため、画素電極ＰＥと共通電極ＣＥとのショートを抑制することが可能となる。

また、第３絶縁膜は、その表面の平坦性を確保しつつ、１μｍ以下の膜厚を有する樹脂材料によって形成されている。つまり、容量を形成している第１副画素電極ＰＢ１と第１副共通電極ＣＢＵ１とを接近させることができ、より大きな容量を形成することが可能となる。また、画素電極ＰＥを液晶層ＬＱに接近させることができ、低消費電力で液晶分子ＬＭを駆動するのに十分な電界を共通電極ＣＥとの間で形成することが可能となる。また、開口部ＡＰにおいては、アレイ基板ＡＲの表面を平滑化することができ、表面の凹凸に起因した液晶分子ＬＭの配向乱れを抑制することが可能となる。

また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極ＰＡと主共通電極ＣＡとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（例えば、主画素電極ＰＡに対して主共通電極ＣＡの配置位置を変更する）ことで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。

また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域では、透過率が十分に低下している。これは、ソース配線Ｓの直上に位置する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子ＬＭがＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することができる。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、本実施形態によれば、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２は、それぞれソース配線Ｓと対向している。このため、主共通電極がソース配線よりも画素電極側に配置された場合と比較して、透過領域の面積を拡大することができ、画素ＰＸの透過率を向上することが可能となる。また、画素電極ＰＥと、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２との間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。

また、本実施形態によれば、第１主共通電極ＣＡ１は、ソース配線Ｓと対向するため、ソース配線Ｓからの不所望な電界を遮蔽することが可能となる。つまり、第１主共通電極ＣＡ１は、ソースシールド電極として機能する。このため、ソース配線Ｓから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、表示不良の発生を抑制することが可能となる。

また、本実施形態によれば、第１副共通電極ＣＢ１は、ゲート配線Ｇと対向するため、ゲート配線Ｇからの不所望な電界を遮蔽することが可能となる。つまり、第１副共通電極ＣＢ１は、ゲートシールド電極として機能する。このため、ゲート配線Ｇから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。

また、本実施形態によれば、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、互いに電気的に接続され、格子状に形成されている。また、対向基板ＣＴに備えられた第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、互いに電気的に接続され、格子状に形成されている。したがって、アレイ基板ＡＲに備えられた第１共通電極ＣＥ１の一部で断線が発生したり、対向基板ＣＴに備えられた第２共通電極ＣＥ２の一部に断線が発生したりしたとしても、各画素ＰＸに安定してコモン電位を供給することが可能となり、表示不良の発生を抑制することが可能となる。

次に、本実施形態の他の構造例について説明する。

図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した構造例は、図２に示した構造例と比較して、アレイ基板ＡＲが第２副画素電極ＰＢ２と対向する補助容量線Ｃ１を備えている点、及び、補助容量線Ｃ１と対向する半導体層ＳＣを備えた点で相違している。

半導体層ＳＣは、例えば、ポリシリコン半導体層である。この半導体層ＳＣは、ソース配線Ｓ１の下で第２方向Ｙに延出し、コンタクトホールＣＨ１を介してソース配線Ｓ１と電気的に接続されている。また、半導体層ＳＣは、コンタクトホールＣＨ１の位置からゲート配線Ｇ１の下を通り、第１副画素電極ＰＢ１の下まで第１方向Ｘに沿って延出し、コンタクトホールＣＨ２を介して第１副画素電極ＰＢ１と電気的に接続されている。なお、図示した例では、半導体層ＳＣは、さらに、主画素電極ＰＡの下方、及び、第２副画素電極ＰＢ２の下方にも延出している。

ゲート配線Ｇ１は、半導体層ＳＣの上を通り第１方向Ｘに沿って延出している。ゲート配線Ｇ１のうち、半導体層ＳＣの上方に位置する領域がスイッチング素子ＳＷのゲート電極として機能する。また、ソース配線Ｓ１のうち、半導体層ＳＣに接続された領域がスイッチング素子ＳＷのソース電極として機能する。

補助容量線Ｃ１は、ゲート配線Ｇ１及びゲート配線Ｇ２から離間し、これらの間に位置している。この補助容量線Ｃ１の一部は、半導体層ＳＣ及び画素電極ＰＥと対向している。図示した例では、補助容量線Ｃ１の一部は、主画素電極ＰＡ及び第２副画素電極ＰＢ２と対向している。

このような構成のアレイ基板ＡＲは、図３に示した対向基板ＣＴと組み合わせることが可能である。

図７は、図６に示したアレイ基板ＡＲを適用した液晶表示パネルＬＰＮを図３のＡ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。図８は、図６に示したアレイ基板ＡＲを適用した液晶表示パネルＬＰＮを図３のＣ−Ｄ線で切断したときの断面構造を概略的に示す断面図である。

アレイ基板ＡＲは、対向基板ＣＴと対向する側に、半導体層ＳＣ、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、画素電極ＰＥ、第１共通電極ＣＥ１、第１絶縁膜１１、第２絶縁膜（第１層間絶縁膜）１２、第３絶縁膜（第２層間絶縁膜）１３、第１配向膜ＡＬ１などを備えている。

半導体層ＳＣは、第１絶縁基板１０の上に形成され、第１絶縁膜１１によって覆われている。この半導体層ＳＣは、図７に示した例では主画素電極ＰＡの下方に位置し、また、図８に示した例では第１副画素電極ＰＢ１及び第２副画素電極ＰＢ２の下方に位置している。

補助容量線Ｃ１は、ゲート配線Ｇ１及びゲート配線Ｇ２と同様に、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。この補助容量線Ｃ１は、図７に示した例では半導体層ＳＣの上方に位置し主画素電極ＰＡの下方に位置している。また、図８に示した例では、補助容量線Ｃ１は、半導体層ＳＣの上方に位置し第２副画素電極ＰＢ２の下方に位置している。

このような構造例では、第１副画素電極ＰＢ１と第１副共通電極ＣＢＵ１との間でのみならず、第２副画素電極ＰＢ２と補助容量線Ｃ１との間でも容量を形成することが可能である。また、図示した例では、第１副画素電極ＰＢ１と半導体層ＳＣとの間、補助容量線Ｃ１と半導体層ＳＣとの間、主画素電極ＰＡと補助容量線Ｃ１との間でも容量を形成することが可能である。

また、第１副画素電極ＰＢ１において、画素電極ＰＥとスイッチング素子ＳＷとを電気的に接続している。このため、第２副画素電極ＰＢ２がコンタクトホールを介してスイッチング素子ＳＷと電気的に接続される場合と比較して、第２副画素電極ＰＢ２の第２方向Ｙの幅を小さくすることが可能となる。また、補助容量線Ｃ１と画素電極ＰＥとの間のみならず、補助容量線Ｃ１と半導体層ＳＣとの間でも容量を形成するため、主として第２副画素電極ＰＢ２を利用して容量を形成する場合と比較して、第２副画素電極ＰＢ２の幅を小さくすることが可能となる。このように、第２副画素電極ＰＢ２を拡幅する必要がないため、透過領域のロスが少ない。したがって、一画素あたりの透過率の低下を抑制することが可能となる。

また、このような構造例においても、図２乃至図５を参照して説明した構造例と同様の効果が得られることは言うまでもない。

以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ…副画素電極
ＣＥ…共通電極 ＣＡ…主共通電極 ＣＢ…副共通電極

Claims (9)

1. 第１方向に沿って延出した第１配線と、前記第１配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に位置し第１方向に略直交する第２方向に沿って延出した第２配線と、前記第１配線及び前記第２配線と電気的に接続されたスイッチング素子と、前記第１層間絶縁膜上に位置し前記第２配線から離間し前記スイッチング素子と接続された画素電極であって第２方向に沿って延出した主画素電極及び第１方向に沿って延出した第１副画素電極を備えた画素電極と、前記第２配線及び前記画素電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に位置した第１共通電極であって第２方向に沿って延出し前記第２配線と対向する第１主共通電極及び第１方向に沿って延出し前記第１配線及び前記第１副画素電極と対向する第１副共通電極を備えた第１共通電極と、前記第１共通電極を覆う第１配向膜と、を備えた第１基板と、
   前記第１共通電極と同電位の第２共通電極であって第２方向に沿って延出し前記第１主共通電極と対向する第２主共通電極及び第１方向に沿って延出し前記第１副共通電極と対向する第２副共通電極を備えた第２共通電極と、前記第２共通電極を覆う第２配向膜と、を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備えたことを特徴とする液晶表示装置。
2. 前記画素電極は、前記第２配線と同一材料によって形成されたことを特徴とする請求項１に記載の液晶表示装置。
3. 前記画素電極は、さらに、第１方向に沿って延出し前記第１副画素電極から離間した第２副画素電極を備えたことを特徴とする請求項１または２に記載の液晶表示装置。
4. 前記第１副画素電極は前記主画素電極の一端部側に位置し、前記第２副画素電極は前記主画素電極の略中央部で交差することを特徴とする請求項３に記載の液晶表示装置。
5. 前記第１基板は、さらに、前記第２副画素電極と対向する補助容量線を備えたことを特徴とする請求項３または４に記載の液晶表示装置。
6. 前記スイッチング素子は、前記補助容量線の一部と対向する半導体層を備えたことを特徴とする請求項５に記載の液晶表示装置。
7. 前記第２層間絶縁膜は、１μｍ以下の膜厚を有する樹脂材料によって形成されたことを特徴とする請求項１乃至６のいずれか１項に記載の液晶表示装置。
8. 絶縁基板と、前記絶縁基板上に位置したポリシリコンからなる半導体層と、前記半導体層を覆う第１絶縁膜と、前記第１絶縁膜上に位置し前記半導体層の上を通り第１方向に沿って延出したゲート配線と、前記第１絶縁膜上に位置し前記ゲート配線から離間しその一部が前記半導体層と対向する補助容量線と、前記ゲート配線及び補助容量線を覆う第２絶縁膜と、前記第２絶縁膜上に位置し第１方向に略直交する第２方向に沿って延出し前記半導体層に電気的に接続されたソース配線と、前記第２絶縁膜上に位置し前記ソース配線から離間し前記半導体層に電気的に接続された画素電極であって、第２方向に沿って延出した主画素電極、第１方向に沿って延出した第１副画素電極及び第１方向に沿って延出し前記補助容量線と対向する第２副画素電極を備えた画素電極と、前記ソース配線及び前記画素電極を覆う第３絶縁膜と、前記第３絶縁膜上に位置した第１共通電極であって第２方向に沿って延出し前記ソース配線と対向する第１主共通電極及び第１方向に沿って延出し前記ゲート配線及び前記第１副画素電極と対向する第１副共通電極を備えた第１共通電極と、前記第１共通電極を覆う第１配向膜と、を備えた第１基板と、
   前記第１共通電極と同電位の第２共通電極であって第２方向に沿って延出し前記第１主共通電極と対向する第２主共通電極及び第１方向に沿って延出し前記第１副共通電極と対向する第２副共通電極を備えた第２共通電極と、前記第２共通電極を覆う第２配向膜と、を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備えたことを特徴とする液晶表示装置。
9. 前記画素電極は、前記ソース配線と同一材料によって形成されたことを特徴とする請求項８に記載の液晶表示装置。

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