JP2013143906A - 交流電源装置 - Google Patents

Abstract

【課題】直流電圧から交流電圧を効率よく得られ、かつ、小型化を実現できる交流電源装置を提供する。
【解決手段】直流電圧電源Ｖinが接続される入力端子Ｐｉ（＋）に直列接続されたスイッチング素子Ｑ１，Ｑ２はボディダイオードＤ１，Ｄ２を有する。スイッチング素子Ｑ２には、電気的に等価的に容量性負荷Ｃｏ、キャパシタＣｒ及びインダクタＬｒが直列接続されている。スイッチング素子Ｑ１のオン後、ボディダイオードＤ２のオフまでにキャパシタＣｒを充電する。スイッチング素子Ｑ２のオン後、ボディダイオードＤ２のオフまでに充電されたキャパシタＣｒを放電し、この動作を周期的に繰り返す。キャパシタＣｒの充放電時に流れる電流により容量性負荷Ｃｏの電圧を反転させ、スイッチング素子Ｑ１，Ｑ２のオン期間とオフ期間を調整することで容量性負荷Ｃｏに所望の交流電圧を供給する。
【選択図】図１

Description

本発明は、負荷に対して交流電圧を供給する交流電源装置に関する。

例えば、電子写真方式の画像形成装置などでは、感光体ユニットの現像器または徐電器へ交流高電圧を供給する電源装置が必要となる。特許文献１，２には、交流高電圧を発生させる高圧電源装置が開示されている。特許文献１に記載の高圧電源装置は増幅回路を備え、この増幅回路の出力から直流成分を遮断して交流成分のみ伝達し、トランスにより昇圧された交流電圧を整流回路により半波整流している。また、特許文献２には、ＬＣ直列共振回路およびスイッチング回路を備え、スイッチング回路の切り替えにより、ＬＣ直列共振回路のインダクタンスに蓄え、その蓄えたエネルギーを回生して、出力電圧を制御している。

特開２００１−１８６７６１号公報 特開平６−１９７５４２号公報

近年、交流電源回路は小型化され、さらに高効率化が望まれている。しかしながら、特許文献１に記載のように、トランジスタを備えた増幅回路では、トランジスタにおける電力損失が大きい。これに対し、特許文献２に記載の電源装置は、特許文献１よりも電力損失を小さくすることはできるが、交流電圧の正負電圧を発生させるための電源として、二つのキャパシタを有し、これが回路の小型化の弊害となる。

そこで、本発明の目的は、直流電圧から交流電圧を効率よく得られ、かつ、小型化を実現できる交流電源装置を提供することにある。

本発明は、容量性負荷に交流電圧を供給する交流電源装置において、直流電源が接続される入力端子と、第１スイッチ素子および第１整流素子が並列接続された第１スイッチング回路と、前記第１スイッチング回路に直列に接続され、第２スイッチ素子および第２整流素子が並列接続された第２スイッチング回路と、一次巻線及び二次巻線を有するトランスと、前記一次巻線に直列接続された共振インダクタ及び共振キャパシタと、前記第１スイッチ素子を第１期間オンにした後に第２期間オフにする第１制御、及び前記第２スイッチ素子を第３期間オンにした後に第４期間オフにする第２制御を繰り返す制御手段と、を備え、前記共振インダクタ、前記共振キャパシタ及び前記容量性負荷は、電圧の変化に対して電流が遅れて変化する誘導性インピーダンスとなる共振回路を構成し、前記制御手段は、前記第１期間に前記第１スイッチ素子をオンして、前記第１スイッチ素子に電流を流して前記共振キャパシタを充電し、前記第２期間に前記第１スイッチ素子をオフして、前記第１整流素子に電流を流して前記共振キャパシタを充電し、電流が０Ａとなって流れなくなることで充電期間が終了し、前記充電期間の電流が前記一次巻線に流れて前記二次巻線に誘導電流が流れ、前記容量性負荷に電流が流れて電圧が印加され、前記第３期間に前記第２スイッチ素子をオンして、前記第２スイッチ素子に電流を流して前記共振キャパシタを放電し、前記第４期間に前記第２スイッチ素子をオフして、前記第２整流素子に電流を流して前記共振キャパシタを放電し、電流が０Ａとなって流れなくなることで放電期間が終了し、前記放電期間の電流が前記一次巻線に流れて前記二次巻線に誘導電流が流れ、前記容量性負荷に前記充電期間とは逆方向の電流が流れて逆方向の電圧が印加され、前記第１期間と前記第３期間を制御して前記交流電圧の絶対値を制御し、前記第２期間と前記第４期間を制御して前記交流電圧の周波数を制御する、ことを特徴とする。

前記交流電源装置は、前記容量性負荷にバイアス電圧を与える直流電圧源を備える、構成でもよい。

前記交流電源装置は、前記容量性負荷とグランドの経路を接続又は遮断する二次側スイッチを備える、構成でもよい。

前記交流電源装置は、前記入力端子の両端に接続された電源用キャパシタを備える、構成でもよい。

前記一次巻線、前記共振インダクタ及び前記共振キャパシタのＬＣ直列回路は、前記第１スイッチング回路又は前記第２スイッチング回路の両端に接続されている、構成でもよい。

前記交流電源装置は、前記第１スイッチング回路及び前記第２スイッチング回路の直列回路に対して並列に接続された、２つの分流用共振キャパシタの直列回路を備え、前記第１スイッチング回路及び前記第２スイッチング回路の中点接続と、前記２つの分流用共振キャパシタの接続中点とに、前記一次巻線、前記共振インダクタ及び前記共振キャパシタのＬＣ直列回路が接続されている、構成でもよい。

前記交流電源装置は、第３スイッチ素子及び第３整流素子が並列接続された第３スイッチング回路と、第４スイッチ素子及び第４整流素子が並列接続された第４スイッチング回路と、を備え、前記第３スイッチング回路及び前記第４スイッチング回路の直列回路は、前記第１スイッチング回路及び前記第２スイッチング回路の直列回路に対して並列に接続され、前記第１スイッチング回路及び前記第２スイッチング回路の接続中点と、前記第３スイッチング回路及び前記第４スイッチング回路の中接続点とに、前記一次巻線、前記共振インダクタ及び前記共振キャパシタのＬＣ直列回路が接続されている、構成でもよい。

前記ＬＣ直列回路は一端及び他端のそれぞれに前記共振キャパシタを有する、構成でもよい。

前記トランスに代えて前記共振キャパシタを前記容量性負荷に直列に２つ接続して前記共振キャパシタにより電気的な絶縁を行い、前記容量性負荷に電流を流して電圧を印加する、構成でもよい。

前記共振インダクタ、前記第１スイッチ素子、前記第２整流素子及び前記共振キャパシタで、前記第１期間と前記第２期間とに降圧形コンバータを構成し、前記共振インダクタ、前記第２スイッチ素子、前記第１整流素子及び前記共振キャパシタで、前記第３期間と前記第４期間とに昇圧形コンバータを構成してもよい。

前記第１スイッチング回路の一端は、前記一次巻線及び共振インダクタを介して前記入力端子の一端に接続され、前記第１スイッチング回路の他端及び前記入力端子の他端が接続され、前記第１スイッチング回路及び前記第２スイッチング回路の直列回路に対して並列に前記共振キャパシタが接続され、前記共振インダクタ、前記第１スイッチ素子、前記第２整流素子及び前記共振キャパシタで、前記第１期間と前記第２期間とに昇圧形コンバータを構成し、前記共振インダクタ、前記第２スイッチ素子、前記第１整流素子及び前記共振キャパシタで、前記第３期間と前記第４期間とに降圧形コンバータを構成してもよい。

前記第１スイッチング回路と前記第２スイッチング回路との直列回路は、一端が前記共振キャパシタを介して前記入力端子の一端に接続され、他端が前記入力端子の他端に接続され、前記第１スイッチング回路及び前記第２スイッチング回路の中点と、前記入力端子の一端との間に、前記一次巻線及び前記共振インダクタが接続され、前記共振インダクタ、前記第１スイッチ素子、前記第２整流素子及び前記共振キャパシタで、前記第１期間と前記第２期間とに昇降圧形コンバータを構成し、前記共振インダクタ、前記第２スイッチ素子、前記第１整流素子及び前記共振キャパシタで、前記第３期間と前記第４期間とに昇降圧形コンバータを構成してもよい。

本発明によれば、一つの直流電圧電源から高効率に交流電圧を得られ、さらに、小型化を実現できる。

実施形態１に係る交流電源装置の回路図。 スイッチング素子のオンオフのタイミングと、交流電圧Ｖｏとの関係を示す図。 実施形態２に係る交流電源装置の回路図。 スイッチング素子のオンオフのタイミングと、交流出力電圧Ｖoとの関係を示す図。 実施形態３に係る交流電源装置の回路図。 実施形態４に係る交流電源装置の回路図。 実施形態５に係る交流電源装置の回路図。 実施形態６に係る交流電源装置の回路図。 実施形態７に係る交流電源装置の回路図。 実施形態８に係る交流電源装置の回路図。 実施形態９に係る交流電源装置の回路図。 実施形態１０に係る交流電源装置の回路図。

（実施形態１）
図１は、実施形態１に係る交流電源装置の回路図である。本実施形態に係る交流電源装置１は、一次巻線ｎｐおよび二次巻線ｎｓを有するトランスＴを備え、入力された直流電圧を交流電圧に変換して出力する。交流電源装置１は、直流入力電源Ｖinが入力される一組の入力端子Ｐｉ（＋），Ｐｉ（−）を備えている。入力端子Ｐｉ（＋）は高電位側、入力端子Ｐｉ（−）は低電位側である。

交流電源装置１は一次側にスイッチング素子Ｑ１，Ｑ２を備えている。スイッチング素子（第１スイッチング回路）Ｑ１は、ボディダイオード（第１整流素子）Ｄ１を有するｎ型ＭＯＳ−ＦＥＴ（第１スイッチ素子）である。スイッチング素子（第２スイッチング回路）Ｑ２は、ボディダイオード（第２整流素子）Ｄ２を有するｐ型ＭＯＳ−ＦＥＴ（第２スイッチ素子）である。スイッチング素子Ｑ１，Ｑ２それぞれのゲートは制御回路（制御手段）２０に接続されている。この制御回路２０は、スイッチング素子Ｑ１，Ｑ２にパルス状の駆動電圧を印加してスイッチング制御を行う。また、制御回路２０は、二次側の出力電圧、すなわち、交流電源装置１の出力交流電圧値をフィードバックし、得られるべき出力交流電圧の周期または絶対値に応じて、スイッチング素子Ｑ１，Ｑ２の切り替え制御を行う。

スイッチング素子Ｑ１のドレインは、スイッチング素子Ｑ２のドレインに接続され、ソースは入力端子Ｐｉ（−）に接続されている。また、スイッチング素子Ｑ２のソースは入力端子Ｐｉ（＋）に接続されている。

トランスＴの一次巻線ｎｐと、インダクタＬｒとキャパシタＣｒとは直列に接続され、この直列回路の一端は、入力端子Ｐｉ（＋）（又は入力端子Ｐｉ（−））に接続されており、他端は、スイッチング素子Ｑ１のドレインとスイッチング素子Ｑ２のドレインとの交点に接続されている。一次巻線ｎｐとインダクタＬｒとキャパシタＣｒとは、等価的に容量性負荷（キャパシタ）Ｃｏも含めてＬＣ直列回路を構成している。トランスＴの二次巻線ｎｓには、容量性負荷（キャパシタ）Ｃｏが並列接続されている。

以下に、上述の回路構成を有する交流電源装置１の動作について説明する。以下では、スイッチング素子Ｑ１においてドレインからソースへ流れる電流をｉd1とし、ゲート−ソース間の電圧をＶgs1とし、ドレイン−ソースの電圧をＶds1とする。また、スイッチング素子Ｑ２においてソースからドレインへ流れる電流をｉd2とし、ゲート−ソース間の電圧をＶgs2とし、ドレイン−ソースの電圧をＶds2とする。また、容量性負荷（キャパシタ）Ｃｏの電圧、すなわち、交流電源装置１の出力交流電圧をＶoとする。制御回路２０は、交流電圧Ｖoをフィードバックして、それぞれ僅かなデッドタイムを挟んで、順次、スイッチング素子Ｑ１，Ｑ２を交互にオン、オフさせる。デッドタイム期間において出力電圧を正電圧または負電圧として電圧を保持することにより、交流電源装置１は方形波交流電圧を生成する。

図２は、スイッチング素子Ｑ１，Ｑ２のオンオフのタイミングと、交流電圧Ｖｏとの関係を示す図である。以下、図２に示すstate１〜６毎に説明する。以下に説明するstate１〜３は本発明に係る第１制御であって、state1が本発明に係る第１期間に相当し、state２，３が本発明に係る第２期間に相当する。また、state４〜６は本発明に係る第２制御であって、state４が本発明に係る第３期間に相当し、state５，６が本発明に係る第２期間に相当する。各スイッチング素子Ｑ１，Ｑ２は、制御回路２０により切替制御される。

（state１：時間ｔ０〜ｔ１）
電圧Ｖgs1が印加されて、スイッチング素子Ｑ１がターンオンされると、スイッチング素子Ｑ１が導通し、電圧Ｖds1は「０」となり、電流ｉd1が流れる。このとき、インダクタＬｒ、キャパシタＣｒ、トランスＴおよび容量性負荷（キャパシタ）Ｃｏにより共振回路が形成される。この共振回路は電圧の変化に対して電流が遅れて変化する誘導性インピーダンスとなる。電流ｉd1は、インダクタＬｒに蓄えられると共に、トランスＴの一次巻線に流れる。二次巻線には誘導電流が流れ、容量性負荷（キャパシタ）Ｃｏに電流が流れて、交流電圧Ｖoが出力される。そして、スイッチング素子Ｑ１がターンオフされると、電流ｉd1は「０」になる。

（state２：時間ｔ１〜ｔ２）
スイッチング素子Ｑ１がターンオフされた直後、インダクタＬｒに蓄えられていたエネルギーにより、スイッチング素子Ｑ２のボディダイオードＤ２に電流が流れる。この時流れる電流は、state１で流れた電流と同じ電流ｉd1であり、この電流ｉd1はトランスＴの一次巻線に流れる。二次巻線には誘導電流が流れ、容量性負荷（キャパシタ）Ｃｏに電流が流れて、電圧Ｖoが出力される。なお、電流ｉd2は、電流ｉd1の逆極性となった波形である。このとき、キャパシタＣｒが充電される。ダイオードＤ２に電流が流れなくなるとダイオードＤ２は非導通となり、キャパシタＣｒへの充電が終了する。また、二次側の容量性負荷（キャパシタ）Ｃｏへの電流供給も終了する。

（state３：時間ｔ２〜ｔ３）
スイッチング素子Ｑ１，Ｑ２がオフの間、一次側には電流は流れない。二次側では、容量性負荷（キャパシタ）Ｃｏと二次巻線ｎｓにより二次側共振回路が形成される。二次巻線ｎｓのインダクタタンスは十分大きく、二次側共振回路の共振周波数は十分に低いために、出力電圧の変動は小さく、交流出力電圧Ｖoは略一定に保持される。

（state４：時間ｔ３〜ｔ４）
電圧Ｖgs2が印加されて、スイッチング素子Ｑ２がターンオンされると、スイッチング素子Ｑ２が導通し、電圧Ｖds2は「０」となる。このとき、インダクタＬｒ、キャパシタＣｒ、トランスＴおよび容量性負荷（キャパシタ）Ｃｏにより共振回路が形成される。この形成された回路には、state２でキャパシタＣｒに充電された電圧が放電され電流ｉd2が流れる。電流ｉd2は、インダクタＬｒに蓄えられると共に、トランスＴの一次巻線に流れる。二次巻線には誘導電流が流れ、容量性負荷（キャパシタ）Ｃｏに電流が流れて、交流出力電圧Ｖoが出力される。この時の交流出力電圧Ｖoは、state１の場合と極性が逆となる。そして、スイッチング素子Ｑ２がターンオフされると、電流ｉd2は「０」になる。

（state５：時間ｔ４〜ｔ５）
スイッチング素子Ｑ２がターンオフされた直後、インダクタＬｒに蓄えられていたエネルギーにより、スイッチング素子Ｑ１のボディダイオードＤ１が導通し、キャパシタＣｒを放電する。この電流ｉd1は直流入力電源Ｖinに流れて回生する。また、この時流れる電流ｉd1はトランスＴの一次巻線に流れる。二次巻線には誘導電流が流れ、容量性負荷（キャパシタ）Ｃｏに電流が流れて、交流出力電圧Ｖoが出力される。なお、電流ｉd1は、電流ｉd2の逆極性となった波形である。ダイオードＤ１に電流が流れなくなるとダイオードＤ１は非導通となり、キャパシタＣｒの放電が終了する。また、二次側の容量性負荷（キャパシタ）Ｃｏへの電流供給も終了する。

（state６：時間ｔ５〜ｔ０）
スイッチング素子Ｑ１，Ｑ２がオフの間、一次側には電流は流れない。二次側では、容量性負荷（キャパシタ）Ｃｏと二次巻線ｎｓにより二次側共振回路が形成される。二次巻線ｎｓのインダクタタンスは十分大きく、二次側共振回路の共振周波数は十分に低いために、出力電圧の変動は小さく、交流出力電圧Ｖoは略一定に保持される。

なお、各state１〜６の期間は適宜変更可能である。例えば、交流出力電圧Ｖoの絶対値を制御したい場合には、制御回路２０は、スイッチング素子Ｑ１，Ｑ２のオン期間、すなわち、state１，４の期間を調整する。また、制御回路２０は、交流出力電圧Ｖoの周波数を制御したい場合には、スイッチング素子Ｑ１，Ｑ２間のデッドタイム、すなわち、state３，６の期間を調整する。

以上のように、本実施形態に係る交流電源装置１は、一つの直流入力電源Ｖinから交流出力電圧Ｖoを出力できるため、正電圧および負電圧を発生させる電源が不要となる。また、交流電圧を出力する際に、交流電源装置１のスイッチング素子Ｑ１，Ｑ２を飽和領域で用いている構成であるため、能動領域でスイッチングして用いる構成との対比において、スイッチング素子Ｑ１，Ｑ２における電力損失を低減することができる。

また、交流出力電圧Ｖoの周波数が低い場合であっても、トランスＴに流れる電流の周波数成分は交流出力電圧Ｖoの周波数よりも高いため、トランスＴの磁気飽和を防止することができる。その結果、トランスＴなどの磁性部品を小型化することができるため、交流電源装置１の小型化を実現できる。

なお、本実施形態に係る交流電源装置１では、直流入力電源Ｖinを入力、キャパシタＣｒを出力とする降圧形コンバータを、インダクタＬｒ、スイッチング素子Ｑ１、ボディダイオードＤ２及びキャパシタＣｒにて構成し、スイッチング素子Ｑ１をオン、オフしてキャパシタＣｒを充電している。またキャパシタＣｒの電圧を入力、直流入力電源Ｖinを出力とする昇圧形コンバータをインダクタＬｒ、スイッチング素子Ｑ２、ボディダイオードＤ１、キャパシタＣｒにて構成し、スイッチング素子Ｑ２をオン、オフしてキャパシタＣｒを放電している。

（実施形態２）
以下、本発明に係る交流電源装置の実施形態２について、実施形態１との相違点を中心に説明する。図３は、実施形態２に係る交流電源装置の回路図である。

本実施形態では、スイッチング素子Ｑ２はｎ型ＭＯＳ−ＦＥＴである。本実施形態に係るスイッチング素子Ｑ２のドレインは入力端子Ｐｉ（＋）に接続され、ソースはスイッチング素子Ｑ１のドレインに接続されている。また、キャパシタＣｒは、インダクタＬｒと入力端子Ｐｉ（＋）との間に接続されている。ここで、スイッチング素子Ｑ２においてドレインからソースへ流れる電流をid2とする。交流電源装置２のトランスＴの一次側における他の回路構成は、実施形態１と同様である。

スイッチング素子Ｑ２をｎ型ＭＯＳ−ＦＥＴとすることで、スイッチング素子Ｑ２におけるドレイン−ソース間のオン抵抗を小さくすることができ、その結果、高効率化を図ることができる。また、キャパシタＣｒの位置を実施形態１と変更することで、グランドに対してのキャパシタＣｒ、トランスＴの電位変化が異なることになり、ＥＭＩ（Electro Magnetic Interference：電磁妨害）の改善が望める。

また、交流電源装置２は、キャパシタＣｂ、抵抗Ｒｂおよび直流電圧源Ｖａを備えている。容量性負荷（キャパシタ）Ｃoは、トランスＴの二次巻線ｎｓの一端およびグランドに接続されている。キャパシタＣｂは、トランスＴの二次巻線ｎｓの他端およびグランドに接続されている。抵抗Ｒｂおよび直流電圧源Ｖａは直列接続され、トランスＴの二次巻線ｎｓの他端およびグランドに接続されている。二次側における直流電圧源Ｖａは、交流出力電圧Ｖoの基準電圧にバイアス電圧を与える。

図４は、スイッチング素子Ｑ１，Ｑ２のオンオフのタイミングと、交流出力電圧Ｖoとの関係を示す図である。本実施形態に係る交流電源装置２の動作は、実施形態１と同様であるため説明は省略する。本実施形態では、図４に示すように、直流電圧源Ｖａにより交流出力電圧Ｖoの基準電極にバイアス電圧が与えられているため、実施形態１における図２に示す交流出力電圧Ｖoの波形との対比において、直流電圧源Ｖａからの電圧分が加算された波形となる。

以上のように、本実施形態に係る交流電源装置２は、一つの直流入力電源Ｖinから交流出力電圧Ｖoを出力できるため、正電圧および負電圧を発生させる電源が不要となる。また、交流電圧を出力する際に、交流電源装置１のスイッチング素子Ｑ１，Ｑ２を飽和領域で用いている構成であるため、能動領域でスイッチングして用いる構成との対比において、スイッチング素子Ｑ１，Ｑ２における電力損失を低減することができる。

また、交流出力電圧Ｖoの周波数が低い場合であっても、トランスＴに流れる電流は交流出力電圧Ｖoの周波数よりも高いため、トランスＴの磁気飽和を防止することができる。その結果、トランスＴなどの磁性部品を小型化することができるため、交流電源装置１の小型化を実現できる。

また、本実施形態では、スイッチング素子Ｑ１，Ｑ２の両方をｎ型ＭＯＳ−ＦＥＴとすることで、ドレイン−ソース間のオン抵抗値を小さくでき、効率よく交流出力電圧Ｖoを出力できる。さらに、直流電圧源Ｖａにより交流出力電圧Ｖoの基準電圧にバイアス電圧を与えているため、バイアスする必要がある機器にも交流電源装置２を用いることができる。

（実施形態３）
以下、本発明に係る交流電源装置の実施形態３について、実施形態１，２との相違点を中心に説明する。図５は、実施形態３に係る交流電源装置の回路図である。なお、以降の図面では、スイッチング素子Ｑ１，Ｑ２が有するダイオードを省略している。

本実施形態に係る交流電源装置３において、トランスＴの一次側の回路構成は実施形態２と同様である。交流電源装置３は、トランスＴの二次側に、容量性負荷（キャパシタ）Ｃoとグランドとの間に接続されたスイッチング素子（二次側スイッチ）Ｓｃを備えている。スイッチング素子Ｓｃは、容量性負荷（キャパシタ）Ｃｏに直列に接続されている。スイッチング素子Ｓｃは、制御回路２０によりオンオフ制御され、スイッチング素子Ｑ１，Ｑ２のオンオフの切り替え時（図２におけるstate３，６）にオフされる。これにより、容量性負荷（キャパシタ）Ｃoに蓄えられた電荷がデッドタイム期間においてトランスＴの二次巻線ｎｓから放電するのを防止でき、効率よく交流出力電圧Ｖoを得ることができる。

（実施形態４）
以下、本発明に係る交流電源装置の実施形態４について、実施形態１，２との相違点を中心に説明する。図６は、実施形態４に係る交流電源装置の回路図である。本実施形態に係る交流電源装置４において、トランスＴの二次側の回路構成は実施形態２と同様である。

交流電源装置４の一次側において、スイッチング素子Ｑ２のドレインは入力端子Ｐｉ（＋）に接続され、ソースはスイッチング素子Ｑ１のドレインに接続されている。スイッチング素子Ｑ１のドレインは入力端子Ｐｉ（−）に接続されている。また、交流電源装置４は、トランスＴの一次側に電解コンデンサ（電源用キャパシタ）Ｃ１を備えている。この電解コンデンサＣ１は、入力端子Ｐｉ（＋）および入力端子Ｐｉ（−）に接続され、スイッチング素子Ｑ１，Ｑ２に並列接続されている。

直列接続されたキャパシタＣｒおよびインダクタＬｒは、スイッチング素子Ｑ２のソース、およびトランスＴの一次巻線ｎｐの一端に接続されている。一次巻線ｎｐの他端は、入力端子Ｐｉ（＋）側の電解コンデンサＣ１の一端に接続されている。換言すれば、一次巻線ｎｐの他端は、スイッチング素子Ｑ２のドレインに接続されている。

この回路構成における動作は実施形態１，２と同様である。また、直流入力電源Ｖinの出力インピーダンスが高い場合、例えば、図２に示すstate５において、電流が直流入力電源Ｖinに電流が流れ難くなる（回生し難くなる）が、直流入力電源Ｖinに並列接続された電解コンデンサＣ１により電流の回生を妨げないようにできる。その結果、効率よく交流出力電圧Ｖoを出力できる。

（実施形態５）
以下、本発明に係る交流電源装置の実施形態５について、上述の実施形態との相違点を中心に説明する。図７は、実施形態５に係る交流電源装置の回路図である。本実施形態に係る交流電源装置５において、トランスＴの二次側の回路構成は実施形態１と同様である。

実施形態５に係る交流電源装置５は、実施形態３に係る交流電源装置３の構成に加え、キャパシタＣｒ１，Ｃｒ２をさらに備えている。キャパシタ（第１分流用キャパシタ）Ｃｒ１は、インダクタＬｒ、トランスＴの一次巻線ｎｐおよびキャパシタＣｒと直列接続されていて、スイッチング素子Ｑ２のドレインに接続されている。キャパシタ（第２分流用キャパシタ）Ｃｒ２の一端は、キャパシタＣｒ１を介してスイッチング素子Ｑ２のドレインに接続され、他端はスイッチング素子Ｑ１のソースに接続されている。

この回路構成において、スイッチング素子Ｑ２をオンにした場合、キャパシタＣｒ１、インダクタＬｒ、キャパシタＣｒ、トランスＴおよび容量性負荷（キャパシタ）Ｃｏにより共振回路が形成される。その共振回路に流れる電流は、キャパシタＣｒ１，Ｃｒ２により分流される。分流された結果、キャパシタＣｒ，Ｃｒ１，Ｃｒ２のそれぞれに流れる電流による損失が分散し、キャパシタを小さくすることができる。

（実施形態６）
以下、本発明に係る交流電源装置の実施形態６について、上述の実施形態との相違点を中心に説明する。図８は、実施形態６に係る交流電源装置の回路図である。本実施形態に係る交流電源装置６において、トランスＴの二次側の回路構成は実施形態４と同様である。また、交流電源装置６は、入力端子Ｐｉ（＋）からのスイッチング素子Ｑ１，Ｑ２の接続順序が上述の実施形態と逆となっている。

交流電源装置６は、一次側において実施形態４と同様に、スイッチング素子Ｑ１，Ｑ２に並列接続された電解コンデンサＣ１を備えている。また、実施形態１などの交流電源装置が備えているキャパシタＣｒに代わり、二つのキャパシタＣｒ１，Ｃｒ２を備えている。この二つのキャパシタ（接続用キャパシタ）Ｃｒ１，Ｃｒ２は、インダクタＬｒおよび一次巻線ｎｐと直列接続されている。そして、キャパシタＣｒ１はスイッチング素子Ｑ１のソースに接続され、キャパシタＣｒ２はスイッチング素子Ｑ２のソースに接続されている。

この回路構成において、二つのキャパシタＣｒ１，Ｃｒ２を備え、そのキャパシタＣｒ１，Ｃｒ２によりインダクタＬｒおよびトランスＴの一次巻線ｎｐがスイッチング素子Ｑ１などと接続していることで、トランスＴおよびインダクタＬｒは直流入力電源Ｖin側と電気的に絶縁されることになる。このため、トランスＴの絶縁構造を簡易にすることができる。

（実施形態７）
以下、本発明に係る交流電源装置の実施形態７について、上述の実施形態との相違点を中心に説明する。図９は、実施形態７に係る交流電源装置の回路図である。

本実施形態に係る交流電源装置７は、トランスＴを備えておらず、実施形態６で説明したトランスＴの一次側回路および二次側回路を、キャパシタＣｒ１，Ｃｒ２により接続している。これにより、トランスＴが不要となり、交流電源装置７の小型化が実現できる。

（実施形態８）
以下、本発明に係る交流電源装置の実施形態８について、上述の実施形態との相違点を中心に説明する。図１０は、実施形態８に係る交流電源装置の回路図である。本実施形態に係る交流電源装置８の二次側の回路構成は実施形態４，６などと同様である。

本実施形態に係る交流電源装置８は、４つのスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４を備えている。スイッチング素子（第３スイッチング回路）Ｑ３は、ｎ型―ＦＥＴ（第３スイッチ素子）および整流素子（第３整流素子）Ｄ３を備えている。スイッチング素子（第４スイッチング回路）Ｑ４は、ｎ型―ＦＥＴ（第４スイッチ素子）および整流素子（第４整流素子）Ｄ４を備えている。スイッチング素子Ｑ３，Ｑ４は、スイッチング素子Ｑ１，Ｑ２と同様に、ダイオードＤ３，Ｄ４の順方向を一致させて、入力端子Ｐｉ（＋）に直列接続されている。さらに、スイッチング素子Ｑ３，Ｑ４は、スイッチング素子Ｑ１，Ｑ２に並列接続されている。なお、各スイッチング素子Ｑ３，Ｑ４は、スイッチング素子Ｑ１，Ｑ２の切り替え制御を行う制御回路２０（図１０では不図示）により切替制御される。一次側の回路はいわゆるフルブリッジ回路を構成している。

キャパシタＣｒ、インダクタＬｒおよび一次巻線ｎｐは直列接続されており、一端がスイッチング素子Ｑ２のソースに接続され、他端がスイッチング素子Ｑ４のソースに接続されている。この構成の場合、制御回路２０は、スイッチング素子Ｑ４をスイッチング素子Ｑ１と同期させてオンオフし、スイッチング素子Ｑ３をスイッチング素子Ｑ２と同期させてオンオフする。これにより、交流出力電圧Ｖoが出力される。このように、二つのスイッチング素子を用いることで、各スイッチング素子に必要な耐圧を低減でき、オン抵抗の小さい素子を用いることで、高効率な交流電圧の供給を実現できる。

（実施形態９）
以下、本発明に係る交流電源装置の実施形態９について、上述の実施形態との相違点を中心に説明する。図１１は、実施形態９に係る交流電源装置の回路図である。本実施形態に係る交流電源装置９の二次側の回路構成は実施形態４，６などと同様である。

交流電源装置９のトランスＴの一次側において、インダクタＬｒおよびトランスＴの一次巻線ｎｐは直列接続され、一端は入力端子Ｐｏ（＋）に接続され、他端はスイッチング素子Ｑ１のドレインに接続されている。スイッチング素子Ｑ１のドレインは、スイッチング素子Ｑ２のソースにも接続され、ソースは入力端子Ｐｉ（＋）に接続されている。スイッチング素子Ｑ２のドレインは、キャパシタＣｒを介して入力端子Ｐｉ（＋）に接続されている。

この回路において、上述した実施形態と同様に、直流入力電源Ｖinを入力とし、スイッチング素子Ｑ１をオンしてインダクタＬｒにエネルギーを蓄える。スイッチング素子Ｑ１をターンオフした直後には、スイッチング素子Ｑ２のボディダイオードＤ２が導通し、キャパシタＣｒが充電される。このとき、直流入力電源Ｖinとエネルギーが蓄えられたインダクタＬｒとを入力としてキャパシタＣｒが充電されるため、キャパシタＣｒの電圧は直流入力電源Ｖinよりも高くなる。また、スイッチング素子Ｑ２がターンオンされると、キャパシタＣｒは放電する。

このように、キャパシタＣｒの電圧を直流入力電源Ｖinより高くすることができるため、キャパシタＣｒの容量値を小さくすることができる。

なお、交流電源装置９では、直流入力電源Ｖinを入力、キャパシタＣｒを出力とする昇圧形コンバータを、インダクタＬｒ、スイッチング素子Ｑ１、ボディダイオードＤ２、キャパシタＣｒにて構成し、スイッチング素子Ｑ１をオン、オフしてキャパシタＣｒを充電している。またキャパシタＣｒの電圧を入力、直流入力電源Ｖinを出力とする降圧形コンバータをインダクタＬｒ、スイッチング素子Ｑ２、ボディダイオードＤ１、キャパシタＣｒにて構成し、スイッチング素子Ｑ２をオン、オフしてキャパシタＣｒを放電している。

（実施形態１０）
以下、本発明に係る交流電源装置の実施形態１０について、上述の実施形態との相違点を中心に説明する。図１２は、実施形態１０に係る交流電源装置の回路図である。本実施形態に係る交流電源装置１０の二次側の回路構成は実施形態４，６などと同様である。

交流電源装置１０のトランスＴの一次側において、スイッチング素子Ｑ１のドレインとスイッチング素子Ｑ２のソースとが接続されている。スイッチング素子Ｑ１のソースは入力端子Ｐｉ（−）に接続されている。スイッチング素子Ｑ２のドレインは、キャパシタＣｒを介して入力端子Ｐｉ（＋）に接続されている。また、インダクタＬｒおよびトランスＴの一次巻線ｎｐは直列接続されており、スイッチング素子Ｑ１のドレイン（スイッチング素子Ｑ２のソース）と、入力端子Ｐｉ（＋）とに接続されている。

この回路において、上述した実施形態と同様に、直流入力電源Ｖinを入力とし、スイッチング素子Ｑ１をオンしてインダクタＬｒにエネルギーを蓄える。スイッチング素子Ｑ１をターンオフした直後には、スイッチング素子Ｑ２のボディダイオードＤ２が導通し、キャパシタＣｒが充電される。また、スイッチング素子Ｑ２がオンオフされると、キャパシタＣｒは放電する。この回路では、スイッチング素子Ｑ１のオンオフ時間によって、キャパシタＣｒの充電容量を調整することができる。すなわち、直流入力電源Ｖinを昇圧しまたは降圧してキャパシタＣｒを充電することができる。

なお、交流電源装置１０では、直流入力電源Ｖinを入力、キャパシタＣｒを出力とする昇降圧形コンバータを、インダクタＬｒ、スイッチング素子Ｑ１、ボディダイオードＤ２、キャパシタＣｒにて構成し、スイッチング素子Ｑ１をオン、オフしてキャパシタＣｒを充電している。またキャパシタＣｒの電圧を入力、直流入力電源Ｖinを出力とする昇降圧形コンバータをインダクタＬｒ、スイッチング素子Ｑ２、ボディダイオードＤ１、キャパシタＣｒにて構成し、スイッチング素子Ｑ２をオン、オフしてキャパシタＣｒを放電している。

以上、本発明に係る交流電源装置について、複数の実施形態を説明したが、交流電源装置の具体的構成などは、適宜設計変更可能であり、上述の実施形態に記載された作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、上述の実施形態に記載されたものに限定されるものではない。

例えば、上述の実施形態で説明したインダクタＬｒは物理的に設けられたものでなく、トランスＴの漏れインダクタンスを利用してもよい。また、各スイッチング素子は、ｎ型またはｐ型ＭＯＳ−ＦＥＴの何れであってもよいし、ボディダイオードでなく、別部品としてのダイオードを接続してもよい。

１〜１０−交流電源装置
２０−制御回路
Ｑ１，Ｑ２，Ｑ３，Ｑ４−スイッチング素子
Ｄ１，Ｄ２，Ｄ３，Ｄ４−ダイオード
Ｐｉ（＋）、Ｐｉ（−）−入力端子
Ｃｏ−容量性負荷（キャパシタ）
Ｃｒ−キャパシタ（共振キャパシタ）
Ｌｒ−インダクタ（共振インダクタ）
Ｔ−トランス
ｎｐ−一次巻線
ｎｓ−二次巻線
Ｖin−直流入力電源

Claims (12)

1. 容量性負荷に交流電圧を供給する交流電源装置において、
   直流電源が接続される入力端子と、
   第１スイッチ素子および第１整流素子が並列接続された第１スイッチング回路と、
   前記第１スイッチング回路に直列に接続され、第２スイッチ素子および第２整流素子が並列接続された第２スイッチング回路と、
   一次巻線及び二次巻線を有するトランスと、
   前記一次巻線に直列接続された共振インダクタ及び共振キャパシタと、
   前記第１スイッチ素子を第１期間オンにした後に第２期間オフにする第１制御、及び前記第２スイッチ素子を第３期間オンにした後に第４期間オフにする第２制御を繰り返す制御手段と、
   を備え、
   前記共振インダクタ、前記共振キャパシタ及び前記容量性負荷は、電圧の変化に対して電流が遅れて変化する誘導性インピーダンスとなる共振回路を構成し、
   前記制御手段は、
   前記第１期間に前記第１スイッチ素子をオンして、前記第１スイッチ素子に電流を流して前記共振キャパシタを充電し、前記第２期間に前記第１スイッチ素子をオフして、前記第１整流素子に電流を流して前記共振キャパシタを充電し、電流が０Ａとなって流れなくなることで充電期間が終了し、前記充電期間の電流が前記一次巻線に流れて前記二次巻線に誘導電流が流れ、前記容量性負荷に電流が流れて電圧が印加され、
   前記第３期間に前記第２スイッチ素子をオンして、前記第２スイッチ素子に電流を流して前記共振キャパシタを放電し、前記第４期間に前記第２スイッチ素子をオフして、前記第２整流素子に電流を流して前記共振キャパシタを放電し、電流が０Ａとなって流れなくなることで放電期間が終了し、前記放電期間の電流が前記一次巻線に流れて前記二次巻線に誘導電流が流れ、前記容量性負荷に前記充電期間とは逆方向の電流が流れて逆方向の電圧が印加され、
   前記第１期間と前記第３期間を制御して前記交流電圧の絶対値を制御し、前記第２期間と前記第４期間を制御して前記交流電圧の周波数を制御する、
   交流電源装置。
2. 前記容量性負荷にバイアス電圧を与える直流電圧源を備える、請求項１に記載の交流電源装置。
3. 前記容量性負荷とグランドの経路を接続又は遮断する二次側スイッチを備える、請求項１又は２に記載の交流電源装置。
4. 前記入力端子の両端に接続された電源用キャパシタを備える、
   請求項１から３の何れかに記載の交流電源装置。
5. 前記一次巻線、前記共振インダクタ及び前記共振キャパシタのＬＣ直列回路は、前記第１スイッチング回路又は前記第２スイッチング回路の両端に接続されている、
   請求項１から４の何れかに記載の交流電源装置。
6. 前記第１スイッチング回路及び前記第２スイッチング回路の直列回路に対して並列に接続された、２つの分流用共振キャパシタの直列回路
   を備え、
   前記第１スイッチング回路及び前記第２スイッチング回路の中点接続と、前記２つの分流用共振キャパシタの接続中点とに、前記一次巻線、前記共振インダクタ及び前記共振キャパシタのＬＣ直列回路が接続されている、
   請求項１から４の何れかに記載の交流電源装置。
7. 第３スイッチ素子及び第３整流素子が並列接続された第３スイッチング回路と、
   第４スイッチ素子及び第４整流素子が並列接続された第４スイッチング回路と、
   を備え、
   前記第３スイッチング回路及び前記第４スイッチング回路の直列回路は、
   前記第１スイッチング回路及び前記第２スイッチング回路の直列回路に対して並列に接続され、
   前記第１スイッチング回路及び前記第２スイッチング回路の接続中点と、前記第３スイッチング回路及び前記第４スイッチング回路の中接続点とに、前記一次巻線、前記共振インダクタ及び前記共振キャパシタのＬＣ直列回路が接続されている、
   請求項１から４の何れかに記載の交流電源装置。
8. 前記ＬＣ直列回路は一端及び他端のそれぞれに前記共振キャパシタを有する、請求項５から７の何れかに記載の交流電源装置。
9. 前記トランスに代えて前記共振キャパシタを前記容量性負荷に直列に２つ接続して前記共振キャパシタにより電気的な絶縁を行い、前記容量性負荷に電流を流して電圧を印加する、請求項１に記載の交流電源装置。
10. 前記共振インダクタ、前記第１スイッチ素子、前記第２整流素子及び前記共振キャパシタで、前記第１期間と前記第２期間とに降圧形コンバータを構成し、
    前記共振インダクタ、前記第２スイッチ素子、前記第１整流素子及び前記共振キャパシタで、前記第３期間と前記第４期間とに昇圧形コンバータを構成する、
    請求項５に記載の交流電源装置。
11. 前記第１スイッチング回路の一端は、前記一次巻線及び共振インダクタを介して前記入力端子の一端に接続され、
    前記第１スイッチング回路の他端及び前記入力端子の他端が接続され、
    前記第１スイッチング回路及び前記第２スイッチング回路の直列回路に対して並列に前記共振キャパシタが接続され、
    前記共振インダクタ、前記第１スイッチ素子、前記第２整流素子及び前記共振キャパシタで、前記第１期間と前記第２期間とに昇圧形コンバータを構成し、
    前記共振インダクタ、前記第２スイッチ素子、前記第１整流素子及び前記共振キャパシタで、前記第３期間と前記第４期間とに降圧形コンバータを構成する、
    請求項１に記載の交流電源装置。
12. 前記第１スイッチング回路と前記第２スイッチング回路との直列回路は、一端が前記共振キャパシタを介して前記入力端子の一端に接続され、他端が前記入力端子の他端に接続され、
    前記第１スイッチング回路及び前記第２スイッチング回路の中点と、前記入力端子の一端との間に、前記一次巻線及び前記共振インダクタが接続され、
    前記共振インダクタ、前記第１スイッチ素子、前記第２整流素子及び前記共振キャパシタで、前記第１期間と前記第２期間とに昇降圧形コンバータを構成し、
    前記共振インダクタ、前記第２スイッチ素子、前記第１整流素子及び前記共振キャパシタで、前記第３期間と前記第４期間とに昇降圧形コンバータを構成する、
    請求項１に記載の交流電源装置。

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