JP2013131173A - 降圧型電源回路 - Google Patents
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Abstract
基準電圧源の消費電力を小さくして高精度の降圧電圧を生成する。
【解決手段】
ばらつきの小さい基準電圧を出力するが消費電力が大きい第1の基準電圧源と,ばらつきの大きい基準電圧を出力するが消費電力が小さい第2の基準電圧源と,降圧電圧生成回路と,比較回路と,校正制御回路とを有し,第1の基準電圧源から降圧電圧生成回路へ基準電源を供給して降圧電圧を高精度に生成し,次に降圧電圧生成回路の抵抗列の各ノードの電圧を維持して,第2の基準電圧源の基準電圧と各ノードの電圧とを比較しながら,第2の基準電圧源の基準電圧と等しい電圧のノードを特定し,その後,降圧電圧生成回路に供給する基準電圧を,第1の基準電圧源から第2の基準電圧源に切り替える降圧型電源回路。
【選択図】 図2
Description
所定の基準電圧を発生する第1及び第2の基準電圧源回路と,
ソースに第1の電圧が供給されるトランジスタと,複数の抵抗を直列に接続し前記トランジスタと第2の電圧との間に設けられた抵抗列と,前記トランジスタを制御する演算増幅器とを有し,前記抵抗列の複数の抵抗間接続ノードのいずれかのうちの第1のノードに第1の降圧出力電圧を生成する第1の降圧電圧生成回路と,
前記複数の抵抗間接続ノードにそれぞれ接続された複数のスイッチと,
前記複数のスイッチを切り替えながら前記複数のスイッチが共通に接続された共通ノードの電圧と前記第2の基準電圧源回路の出力電圧とを比較する比較回路と,
前記比較回路の結果に応じて,前記複数のスイッチのいずれか一つを選択する校正制御回路とを有し,
前記校正制御回路は,
前記第1の降圧電圧生成回路の校正動作中は,前記複数の抵抗間接続ノードのいずれかのうちの第2のノードと前記演算増幅器の非反転入力端子とを接続させ,前記第1の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させ,
前記第1の降圧電圧生成回路の校正完了後は,前記共通ノードと前記演算増幅器の非反転入力端子とを接続させ,前記第2の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させる降圧型電源回路。
図2は,第1の実施の形態における校正前の降圧型電源回路を示す図である。また,図3は,第1の実施の形態における校正後の降圧型電源回路を示す図である。図4は,第1の実施の形態における校正動作フローを示す図である。
校正動作開始時は,スイッチ109は端子aとbとを接続し,基準電圧源101に外部電源電圧VDD1が入力され,基準電圧Vbias1が生成される。さらに,スイッチ110は端子bとcとを接続し,基準電圧源101から基準電圧Vbias1がオペアンプ104の反転入力端子に印加される(図4のS10)。一方,スイッチ111は,端子bとcとを接続し,抵抗Rn−1とRn−2の間のノードNn−2の電圧Vbias1′がオペアンプ104の非反転入力端子に印加される。このように接続することで,オペアンプ104はトランジスタ105を制御して,ノードNn−2の電圧Vbias1′を反転入力端子に印加される高精度の基準電圧Vbias1と等しくする。 これによりノードNn−2以外の各ノードの電圧は,基準電圧Vbias1を基準としてそれより高い電圧と低い電圧になる。これらの各ノードの電圧は高精度の電圧であり,負荷回路113に電源電圧として供給されているノードNnの降圧電圧VDD2の精度も高い。
フェーズ2では,ばらつきが大きい基準電圧Vbias2と等しい又は近似する電圧が抵抗列のどのノードに生成されているかを探索する。まず,スイッチ112は,校正制御回路108のスイッチ制御信号CNTRL1に応答して,端子aとbとを接続し,比較回路107に外部電源電圧VDD1が供給される。また,スイッチ群106は,スイッチ制御信号CNTRL2に応答して,抵抗R1とR2の間のノードN1に接続するスイッチSW1をオンし,ノードN1における電圧が共通ノードの電圧Vtapとして比較回路107に供給される。
判定信号VcompがHレベルからLレベルに切り替わると,校正制御回路108は,各スイッチを次のように制御するスイッチ制御信号CNTRL1,CNTRL3,CNTRL4を出力する。すなわち,スイッチ110,111はスイッチ制御信号CNTRL3によりそれぞれ端子aと端子cとを接続する(図4のS14)。また,フェーズ3では基準電圧源101と比較回路107は使用されないため,スイッチ109,112はスイッチ制御信号CNTRL4,CNTRL1によりオフされる(図4のS15)。これにより基準電圧源101と比較回路107の電力消費は停止する。
図8は,第2の実施の形態における降圧型電源回路を示す図である。図8の降圧型電源回路は,図2,図3の降圧型電源回路に対して,さらにもう一つの降圧電圧生成回路120(第2の降圧電圧生成回路)を有し,降圧電圧生成回路120の降圧電圧VDD2が電源として校正制御回路108と負荷回路113とに供給されている。なお,降圧電圧生成回路120は図1の降圧電圧生成回路とする。
まず,オペアンプ104の反転端子入力が高精度の基準電圧源101と接続し,非反転端子入力がノードNn−2と接続し,降圧電圧生成回路103がノードNnの電圧,つまり高精度の降圧電圧Vrefを生成する。そして,降圧電圧生成回路120は,この降圧電圧Vrefを基準電圧として,外部電源電圧VDD1から降圧電圧VDD2を生成する。このとき,降圧電圧生成回路120では,高精度の降圧電圧Vrefが図1の基準電圧Vrefに該当し,ノードn1の電圧Vref′は降圧電圧Vrefと等しくなる。したがって降圧電圧生成回路120の抵抗列の各ノードn1,n2の電圧も精度が高く,したがってノードn2の降圧電圧VDD2も高精度である。このようにフェーズ1では,高精度の基準電圧源101を使用して降圧電圧VDD2を生成する。
次に,第1の実施の形態におけるフェーズ2と同様にして降圧電圧生成回路103にて基準電圧Vbias2と電圧が等しいノードが探索される。また,この探索の間は,降圧電圧Vrefは高精度かつ一定に保たれる。これにより,降圧電圧生成回路120の抵抗列の各ノードの電圧も高精度かつ一定に保たれるので,降圧電圧VDD2も高精度の電圧値で一定に保たれる。
降圧電圧生成回路103にて基準電圧Vbias2と電圧が等しいノードの探索が完了した後,第1の実施の形態におけるフェーズ3と同様,降圧電圧生成回路103の基準電圧を高精度の基準電圧源101の基準電圧Vbias1から消費電力が小さく低精度の被校正基準電圧源102の基準電圧Vbias2に切り替える。この切替が行われても,降圧電圧Vrefは高精度かつ一定に保たれるため,降圧電圧VDD2も高精度の電圧値で一定に保たれる。
図9は,第3の実施の形態における降圧型電源回路を示す図である。第1の実施の形態とは異なり,共通ノードの電圧Vtapが電源として,低耐圧素子を含む校正制御回路108に供給されている。降圧電圧生成回路103の抵抗列の各ノードの電圧が,校正制御回路108が許容する電源電圧範囲に納まる場合,第3の実施の形態を採用することは可能である。なお,図9の降圧型電源回路も,第1の実施の形態におけるフェーズ1からフェーズ3と同様の動作を行うことで,基準電圧源の消費電力が小さく高精度の降圧電圧VDD2を安定して生成することができる。
所定の基準電圧を発生する第1及び第2の基準電圧源回路と,
ソースに第1の電圧が供給されるトランジスタと,複数の抵抗を直列に接続し前記トランジスタと第2の電圧との間に設けられた抵抗列と,前記トランジスタを制御する演算増幅器とを有し,前記抵抗列の複数の抵抗間接続ノードのいずれかのうちの第1のノードに第1の降圧出力電圧を生成する第1の降圧電圧生成回路と,
前記複数の抵抗間接続ノードにそれぞれ接続された複数のスイッチと,
前記複数のスイッチを切り替えながら前記複数のスイッチが共通に接続された共通ノードの電圧と前記第2の基準電圧源回路の出力電圧とを比較する比較回路と,
前記比較回路の結果に応じて,前記複数のスイッチのいずれか一つを選択する校正制御回路とを有し,
前記校正制御回路は,
前記第1の降圧電圧生成回路の校正動作中は,前記複数の抵抗間接続ノードのいずれかのうちの第2のノードと前記演算増幅器の非反転入力端子とを接続させ,前記第1の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させ,
前記第1の降圧電圧生成回路の校正完了後は,前記共通ノードと前記演算増幅器の非反転入力端子とを接続させ,前記第2の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させる降圧型電源回路。
付記1において,
前記第1の基準電圧源回路は,第1の基準電圧を出力し,
前記第2の基準電圧源回路は,前記第1の基準電圧よりもばらつきが大きい第2の基準電圧を出力する降圧型電源回路。
付記1において,
さらに,前記第1の降圧出力電圧を基準電圧として外部電源電圧から第2の降圧出力電圧を生成する第2の降圧電圧生成回路を有する降圧型電源回路。
付記1,2又は3において,
前記校正制御回路は,前記比較回路の結果に応じて,前記共通ノードの電圧と前記第2の基準電圧との差が小さくなるように前記スイッチを選択する降圧型電源回路。
付記1,2において,
前記校正制御回路には,前記複数の抵抗間接続ノードのいずれかのうちの第3のノードから電源電圧が供給される降圧型電源回路。
付記3において,
前記校正制御回路には,前記第2の降圧出力電圧が供給される降圧型電源回路。
付記4において,
前記校正制御回路は,前記判定信号が前記第1の論理レベルから第2の論理レベルになったときに,第1の制御信号を出力し,
前記第1の制御信号に応答して前記演算増幅器の前記反転入力端子の接続先を前記第1の基準電圧源回路から前記第2の基準電圧源回路へ切り替える第1のスイッチ回路と,前記第1の制御信号に応答して前記演算増幅器の前記非反転入力端子の接続先を前記第2のノードから前記共通ノードへ切り替える第2のスイッチ回路とを有する降圧型電源回路。
付記5において,
前記第3のノードは前記第1のノードである降圧型電源回路。
付記1〜8のいずれかにおいて,
前記第1の基準電圧源回路は,外部電源電圧が供給され,前記第1の降圧電圧生成回路の校正完了後は,前記外部電源電圧が遮断される降圧型電源回路。
Vbias1 : 基準電圧源101の基準電圧
Vbias2 : 被校正基準電圧源102の基準電圧
Vtap : 共通ノードの電圧
Vcomp : 判定信号
VDD1 : 外部電源電圧
VDD2 : 降圧電圧
CNTRL1〜4 : スイッチ制御信号
Claims (7)
- 所定の基準電圧を発生する第1及び第2の基準電圧源回路と,
ソースに第1の電圧が供給されるトランジスタと,複数の抵抗を直列に接続し前記トランジスタと第2の電圧との間に設けられた抵抗列と,前記トランジスタを制御する演算増幅器とを有し,前記抵抗列の複数の抵抗間接続ノードのいずれかのうちの第1のノードに第1の降圧出力電圧を生成する第1の降圧電圧生成回路と,
前記複数の抵抗間接続ノードにそれぞれ接続された複数のスイッチと,
前記複数のスイッチを切り替えながら前記複数のスイッチが共通に接続された共通ノードの電圧と前記第2の基準電圧源回路の出力電圧とを比較する比較回路と,
前記比較回路の結果に応じて,前記複数のスイッチのいずれか一つを選択する校正制御回路とを有し,
前記校正制御回路は,
前記第1の降圧電圧生成回路の校正動作中は,前記複数の抵抗間接続ノードのいずれかのうちの第2のノードと前記演算増幅器の非反転入力端子とを接続させ,前記第1の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させ,
前記第1の降圧電圧生成回路の校正完了後は,前記共通ノードと前記演算増幅器の非反転入力端子とを接続させ,前記第2の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させる降圧型電源回路。 - 請求項1において,
前記第1の基準電圧源回路は,第1の基準電圧を出力し,
前記第2の基準電圧源回路は,前記第1の基準電圧よりもばらつきが大きい第2の基準電圧を出力する降圧型電源回路。 - 請求項1において,
さらに,前記第1の降圧出力電圧を基準電圧として外部電源電圧から第2の降圧出力電圧を生成する第2の降圧電圧生成回路を有する降圧型電源回路。 - 請求項1,2又は3において,
前記校正制御回路は,前記比較回路の結果に応じて,前記共通ノードの電圧と前記第2の基準電圧との差が小さくなるように前記スイッチを選択する降圧型電源回路。 - 請求項1又は2において,
前記校正制御回路には,前記複数の抵抗間接続ノードのいずれかのうちの第3のノードから電源電圧が供給される降圧型電源回路。 - 請求項3において,
前記校正制御回路には,前記第2の降圧出力電圧が供給される降圧型電源回路。 - 請求項1〜6のいずれかにおいて,
前記第1の基準電圧源回路は,外部電源電圧が供給され,前記第1の降圧電圧生成回路の校正完了後は,前記外部電源電圧が遮断される降圧型電源回路。
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