JP2013128141A - パッド、半導体装置、半導体装置の製造方法及び試験方法 - Google Patents

Abstract

【課題】パッドにおいて、パッドの配置密度を向上させると共に、電気的試験で使用されるプローブによってパシベーション膜が欠損するのを防止する手段の提供。
【解決手段】開口４１ａが形成されたパシベーション膜４１で覆われたパッド３７ｂにおいて、半導体装置に設けられた概略三角形状の第１の金属膜３７ｘと、第１の金属膜３７ｘ上であって、パッド３７ｂの開口面にパシベーション膜４１の開口４１ａの側面の平面視で内側に、概略三角形状の底辺部Rの第1の幅W5よりも概略三角形状の頂点部Pにおける第２の幅W4が広く、はみ出して形成された第２の金属膜３７ｙとを備えたパッドとする。
【選択図】図２１

Description

本発明は、パッド、半導体装置、半導体装置の製造方法及び試験方法に関する。

LSI等の半導体装置には、製造工程において回路に対して電気的試験を行うための試験パッドや、ボンディングワイヤが接合されるボンディングパッドが設けられる。

図１は、従来例に係るパッドの配置例を示す平面図である。

この例では、ダイシングされた半導体装置１００のうち、素子形成領域１０２の内側にトランジスタやキャパシタ等の素子が形成される。

その素子形成領域１０２の内側にパッドを設けると、試験時にプローブから受ける機械的な衝撃によってトランジスタ等の素子が劣化する場合がある。例えば、FeRAM(Ferroelectric Random Access Memory)等の強誘電体デバイスでは、圧電素子である強誘電体キャパシタがプローブの圧力によって劣化してしまう。また、DRAM(Dynamic Random Access Memory)、フラッシュメモリ、ロジック素子においても、素子形成領域１０２の内側にパッドを設けると、プローブの圧力によって素子形成領域１０２内の素子が劣化するおそれがある。

このようなプローブの圧力が素子に加わらないようにするため、試験やボンディングに使用するパッド１０３は、素子領域１０２の外側のパッド形成領域１０４に設けられる。これにより、半導体装置１００の外形サイズは、素子形成領域１０２の大きさに加え、パッド形成領域１０４の大きさを合わせたものとなる。したがって、半導体装置１００の小型化にはパッド形成領域１０４の縮小化が有効である。

パッド形成領域１０４の大きさはパッド１０３の配置密度によって決まるが、図示のような平面形状が矩形のパッド１０３では密に配置することができず、パッド形成領域１０４の縮小化には不利である。

特に、商品タグに使用されるタグ品と呼ばれる品種の半導体装置１００では、チップの一辺の長さが０．５mmを切るようなものもある。このような小型の品種では、半導体装置の大部分がパッド形成領域１０４で占められるため、チップサイズの小型にはパッド形成領域１０４の縮小化が非常に有利となる。

また、パッド１０３は、その上に形成されるパシベーション膜１０６の開口１０６ａから露出して形成されるが、電気的試験工程ではプローブ１０７がパッド１０３の表面を滑って開口１０６ａに当たり、パシベーション膜１０６に欠損が生じる場合がある。これにより、欠損が生じた部分のパシベーション膜１０６から水分、水素、酸素等が半導体装置内に侵入してトランジスタやキャパシタ等の阻止が劣化し、それによりデバイスの信頼性が低下するおそれがある。

このようなパッド上でのプローブの滑りを防止するために、パッドの表面に凹凸を設ける技術が提案されている（特許文献１）。

図２は、特許文献１が開示するパッドの拡大断面図である。

この例では、パッド１１０の上に、層間絶縁膜１１１をパターニングしてなる凸部１１１ａが設けられ、その凸部１１１ａの側面に導電性サイドウォール１１２が形成される。そして、この凸部１１１ａとパッド１１０とを覆うように導電膜１１３が形成され、更にその上にパシベーション膜１１４が形成される。

このようにすると、凸部１１１ａを反映した凹凸が導電膜１１３の上面に形成され、それによりプローブ１０７が導電膜１１３上を滑りにくくなると考えられる。

しかし、この方法では、導電性サイドウォール１１２や導電膜１１３を形成する工程によって工程数が増大するため、半導体装置の製造コストが増えるという新たな問題が発生する。

また、導電膜１１３の上面の凹凸が滑らかであるため、プローブ１０７の滑りが完全に停止せず、プローブ１０７の先端がパシベーション膜１１４の開口１１４ａに当たり、パシベーション膜１１４が欠損する危険性がある。

更に、導電膜１１３の凹凸によってプローブ１０７の滑りが停止したとき、プローブ１１３からの力によって導電膜１１３やその下の凸部１１１ａにクラックが生じる懸念がある。また、凸部１１１ａや導電膜１１３が剥離することで導電性の異物が発生し、その異物によって隣接するパッド１１０同士が電気的にショートする危険性もある。

なお、本願に関連する技術が下記の特許文献２〜１２にも開示されている。

特開２００６−３２５４０号公報 特開昭６０−２１８７５１号公報 特開平４−００５８４０号公報 特開平７−３３５６９２号公報 特開２００３−６００５１号公報 特開２００４−２０７５５６号公報 実開昭６３−０７９６４１号公報 特開２００３−２９７８６９号公報 特開２０００−２１６２０４号公報 特開２００５−１２１４８３号公報 特開２００６−１７７８３６号公報 特開平１−２３１３３８号公報

パッド、半導体装置、半導体装置の製造方法及び試験方法において、パッドの配置密度を向上させると共に、電気的試験で使用されるプローブによってパシベーション膜が欠損するのを防止することを目的とする。

本発明の一観点によれば、開口が形成されたパシベーション膜で覆われたパッドにおいて、半導体装置に設けられた概略三角形状の第１の金属膜と、前記第１の金属膜上であって、前記パッドの開口面に前記パシベーション膜の前記開口の側面の平面視で内側に、前記概略三角形状の底辺部の第1の幅よりも前記概略三角形状の頂点部における第２の幅が広く、はみ出して形成された第２の金属膜とを備えたパッドが提供される。

本発明の別の観点によれば、開口が形成されたパシベーション膜で覆われたパッドを有する半導体装置において、前記パッドは、半導体基板に設けられた概略三角形状の第１の金属膜と、前記第１の金属膜上であって、前記パッドの開口面に前記パシベーション膜の前記開口の側面の平面視で内側に、前記概略三角形状の底辺部の第1の幅よりも前記概略三角形状の頂点部における第２の幅が広く、はみ出して形成された第２の金属膜とを備えており、前記パッドを複数有する半導体装置が提供される。

本発明の他の観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に、第１の金属膜と第２の金属膜とをこの順に積層してなる概略三角形状のパッドを形成する工程と、前記パッドと前記絶縁膜の上にパシベーション膜を形成する工程と、前記パシベーション膜をパターニングして、前記パシベーション膜の前記パッドの中央部分に、前記第２の金属膜が、前記概略三角形状に露出する開口を形成する工程と、前記パシベーション膜を開口する工程により露出した前記第２の金属膜をパターニングして、前記パッドの前記中央部分に前記第１の金属膜を露出させると共に、前記パシベーション膜の開口の周縁部分の平面視で内側に、前記概略三角形状の底辺部の第1の幅よりも前記概略三角形状の頂点部における第２の幅が広く、前記第２の金属膜を前記残す工程とを有する半導体装置の製造方法が提供される。

本発明の更に他の観点によれば、半導体基板に設けられた開口が形成されたパシベーション膜で覆われたパッドを有する半導体装置の試験方法において、前記パッドは、半導体基板に設けられた概略三角形状の第１の金属膜と、前記第１の金属膜上であって、前記パッドの開口面に前記パシベーション膜の前記開口の側面の平面視で内側に、前記概略三角形状の底辺部の第1の幅よりも前記概略三角形状の頂点部における第２の幅が広く、はみ出して形成された第２の金属膜とを備えており、プローブは、前記パッドの前記概略三角形状の底辺部から前記概略三角形状の頂点部に向かって当てられる半導体装置の試験方法が提供される。

本発明に係るパッドは、三角形状又は台形状であるため、矩形状の場合と比較して密に配置することができ、半導体装置の小型化に寄与する。

また、パッドが有する第１の金属膜の上には、パシベーション膜の開口の側面と接するように第２の金属膜が形成されているため、電気的試験で使用されるプローブは第１の金属膜と第２の金属膜との間の段差によってその動きが阻止される。これにより、パシベーション膜の開口にプローブが強い力で当たるのが抑制され、プローブとの接触でパシベーション膜が欠損するのを防止できる。

一方、本発明に係る半導体装置の製造方法によれば、上記と同様に三角形状又は台形状のパッドを形成すると共に、プローブの動きを阻止する第２の金属膜を形成するので、パッドの配置密度の向上とパシベーション膜の欠損防止とを図ることができる。

図１は、従来例に係るパッドの配置例を示す平面図である。 図２は、特許文献１が開示するパッドの拡大断面図である。 図３は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その１）である。 図４は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その２）である。 図５は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その３）である。 図６は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その４）である。 図７は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その５）である。 図８は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その６）である。 図９は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その７）である。 図１０は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その８）である。 図１１は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その９）である。 図１２は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その１０）である。 図１３は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その１１）である。 図１４は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その１２）である。 図１５は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その１３）である。 図１６は、本発明の第１実施形態に係る半導体装置が備えるパッドの平面図である。 図１７は、本発明の第１実施形態に係る半導体装置が備えるパッドの配列を示す平面図である。 図１８は、本発明の第１実施形態に係る半導体装置において、パッド形成領域の面積が低減できることを示す模式図である。 図１９は、本発明の第１実施形態に係る半導体装置において、パッドの平面形状を台形状とした場合の平面図である。 図２０は、本発明の第２実施形態において電気的試験を行う際のパッド付近の拡大平面図である。 図２１は、本発明の第２実施形態において、電気的試験の際にパシベーション膜の欠損が抑制されることを説明するための平面図である。 図２２は、本発明の第２実施形態において、電気的試験の際にパシベーション膜の欠損が抑制されることを説明するための断面図である。 図２３は、パッドの平面形状を矩形にした場合の比較例に係る平面図である。 図２４（ａ）、（ｂ）は、第２の金属膜を設ける部位の別の例について示す平面図である。 図２５は、本発明の第２実施形態において、各パッドへのプローブの当て方について示す平面図である。 図２６は、本発明の第２実施形態において、各パッドへのプローブの当て方について示す側面図である。 図２７は、図２５の拡大平面図である。 図２８は、本発明の第２実施形態において、上下に隣接するパッドに対してそれぞれ左右の別方向からプローブを当てることで得られる利点について示す平面図である。 図２９は、本発明の第２実施形態とはプローブの当てる方向を逆にした場合の比較例に係る平面図である。 図３０は、全てのパッドに対して同じ方向からプローブを当てる比較例に係る平面図である。 図３１は、本発明の第３実施形態に係る半導体装置の製造方法を工程順に示す断面図（その１）である。 図３２は、本発明の第３実施形態に係る半導体装置の製造方法を工程順に示す断面図（その２）である。 図３３は、本発明の第３実施形態に係る半導体装置の製造方法を工程順に示す断面図（その３）である。 図３４は、本発明の第３実施形態に係る半導体装置の製造方法を工程順に示す断面図（その４）である。 図３５は、本発明の第３実施形態に係る半導体装置の製造方法を工程順に示す断面図（その５）である。 図３６は、本発明の第３実施形態に係る半導体装置が備えるパッドの平面図である。 図３７は、第１、第２パシベーション膜と第２の金属膜とを一括エッチングする場合の比較例に係る半導体装置の断面図である。

以下に、添付図面を参照しながら、本発明の最良の実施の形態について詳細に説明する。

（１）第１実施形態
本実施形態では、パッドが形成される半導体装置としてFeRAMを例にして説明するが、本発明はFeRAMに限定されず、半導体装置としてDRAM、フラッシュメモリ、ロジック素子等を製造してもよい。

図３〜図１５は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

なお、図３〜図１０では、トランジスタや強誘電体キャパシタ等の素子が形成される素子形成領域Iと、パッドが形成されるパッド形成領域IIとを併記してある。また、図１１〜図１５では、パッド形成領域IIを拡大して示している。

最初に、図３に示す断面構造を得るまでの工程について説明する。

まず、p型シリコン（半導体）基板１０にLOCOS(Local Oxidation of Silicon)法により素子分離絶縁膜１１を形成し、その素子分離絶縁膜１１で活性領域を画定する。素子分離構造はこれに限定されず、STI(Shallow Trench Isolation)により素子分離を行ってもよい。

そして、その活性領域１１におけるシリコン基板１にpウェル１７を形成した後、ゲート絶縁膜１３、ゲート電極１４、及びn型ソース／ドレイン領域１２等を有するn型トランジスタTRを形成する。

更に、窒化シリコン膜よりなるカバー絶縁膜１５と酸化シリコン膜よりなる第１の層間絶縁膜１６をこの順にCVD(Chemical Vapor Deposition)法により形成した後、第１の層間絶縁膜１６の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。

次いで、図４に示すように、第１の層間絶縁膜１６の上に、下部電極２１、強誘電体材料よりなるキャパシタ誘電体膜２２、及び上部電極２３をこの順に積層してなる強誘電体キャパシタQを形成する。

その強誘電体キャパシタQのキャパシタ誘電体膜２２は特に限定されないが、例えば、PZT(Lead Zirconate Titanate: PbZrTiO₃)等の酸化物強誘電体膜が使用される。また、下部電極２１及び上部電極２３としては、プラチナ膜等の貴金属膜や酸化イリジウム等の酸化貴金属膜が使用される。

続いて、図５に示すように、強誘電体キャパシタQと第１の層間絶縁膜１６の上に、第２の層間絶縁膜２５としてCVD法で酸化シリコン膜を形成する。

強誘電体キャパシタQの形状を反映して第２の層間絶縁膜２５の上面に形成された凹凸はCMPにより平坦化される。その後、第１及び第２の層間絶縁膜１６、２５をパターニングして、n型ソース／ドレイン領域１２の上のこれらの絶縁膜１６、２５にコンタクトホール２５ａを形成する。そして、そのコンタクトホール２５ａ内にタングステンを主な構成材料とする第１の導電性プラグ２６を埋め込む。

更に、第２の層間絶縁膜２５を再びパターニングし、下部電極２１と上部電極２３の上にホール２５ｂを形成した後、そのホール２５ｂ内と第２の層間絶縁膜２５の上にスパッタ法により金属積層膜を形成し、その金属積層膜をパターニングして一層目金属配線２７を形成する。

一層目金属配線２７を構成する金属積層膜は、例えば、窒化チタン(TiN)膜、銅含有アルミニウム膜、チタン(Ti)膜、及び窒化チタン膜をこの順に形成してなる。

次に、図６に示す断面構造を得るまでの工程について説明する。

まず、一層目金属配線２７と第２の層間絶縁膜２５の上に、CVD法で酸化シリコン膜を形成し、その酸化シリコン膜を第３の層間絶縁膜３０とする。

次いで、第３の層間絶縁膜３０の上面をCMP法により研磨して平坦化した後、第３の層間絶縁膜３０をパターニングして、一層目金属配線２７の上の第３の層間絶縁膜３０にホール３０ａを形成する。

更に、スパッタ法によりホール３０ａの内面と第３の層間絶縁膜３０の上面にグルー膜２９として窒化チタン膜を形成する。そして、そのグルー膜２９の上にCVD法でタングステン膜を形成し、そのタングステン膜でホール３０ａを完全に埋め込む。その後に、グルー膜２９上の余分なタングステン膜をCMP法による研磨で除去し、ホール３０ａ内にのみタングステン膜を第２の導電性プラグ３１として残す。なお、CMPに代えてエッチバックによりタングステン膜の除去を行ってもよい。

その後、第２の導電性プラグ３１とグルー膜２９の上に、スパッタ法により銅含有アルミニウム膜と窒化チタン膜とをこの順に積層してなる金属積層膜を形成し、その金属積層膜とグルー膜２９とをパターニングする。パターニング後に第２の導電性プラグ３１上に残存する金属積層膜は二層目金属配線３３となる。

次に、図７に示すように、図６の工程をもう一度繰り返すことにより、二層目金属配線３３の上に酸化シリコンよりなる第４の層間絶縁膜３５を形成する。その第４の層間絶縁膜３５にはホール３５ａが形成され、ホール３５ａ内に厚さ約１５０nmの窒化チタンよりなるグルー膜３２とタングステン膜よりなる第３の導電性プラグ３６が形成される。

次いで、図８に示すように、第３の導電性プラグ３６とグルー膜３２の上に、第１の金属膜３７ｘと、該第１の金属膜３７ｘよりも硬度が硬い第２の金属膜３７ｙとをこの順にスパッタ法で形成する。

なお、硬度の測定手段は特に限定されないが、例えばビッカース硬さで各金属膜３７ｘ、３７ｙの硬さを測定し得る。これについては後述の各実施形態でも同様である。

本実施形態では、第１の金属膜３７ｘとして厚さが約３５０nmの銅含有アルミニウム膜を形成し、第２の金属膜３７ｙとして厚さが約１５０nmの窒化チタン膜を形成する。

上記のように、第２の金属膜３７ｙは第１の金属膜３７ｘよりも硬い膜であるのが好ましく、そのような膜としては、窒化チタンの他に、窒化チタンアルミニウム(TiAlN)膜のようなチタン合金膜がある。

続いて、図９に示すように、グルー膜３２と第１及び第２の金属膜３７ｘ、３７ｙとをパターニングする。

これにより、第１及び第２の金属膜３７ｘ、３７ｙは、素子形成領域Iにおいて最終金属配線３７ａになると共に、パッド形成領域IIにおいてパッド３７ｂとなる。

次いで、図１０に示すように、TEOSガスを使用するプラズマCVD法により、第１のパシベーション膜４０として酸化シリコン膜を約３００nmの厚さに形成する。

更に、この第１のパシベーション膜４０の上にプラズマCVD法で窒化シリコン膜を厚さ約５００nmに形成し、この窒化シリコン膜を第２のパシベーション膜４１とする。窒化シリコン膜は、酸化シリコン膜よりも水分の透過防止能力に優れているので、最上層のパシベーションに窒化シリコン膜を使用することで、素子形成領域IにおけるトランジスタTRやキャパシタQ等が外部雰囲気中の水分で劣化するのを防止し易くなる。

これ以降の工程については、図１０の点線Aで示すパッド３７ｂの近傍の拡大断面図を参照しながら説明する。

まず、図１１に示すように、第２のパシベーション膜４１の上にフォトレジストを塗布し、それを露光、現像する。これにより、パッド３７ｂの上に窓４３ａを備えた第１のレジストパターン４３が形成される。

次いで、図１２に示すように、第１のレジストパターン４３の窓４３ａを通じて第１、第２のパシベーション膜４０、４１をドライエッチングし、パッド３７ｂの上のこれらのパシベーション膜４０、４１に開口４１ａを形成する。

このドライエッチングはRIE(Reactive Ion Etching)により行われ、流量が約２４sccmのO₂ガスと流量が約６５sccmのCHF₃ガスとの混合ガスがエッチングガスとして使用される。

このエッチングを終了後、第１のレジストパターン４３は除去される。

続いて、図１３に示すように、パッド３７ｂと第２のパシベーション膜４１の上にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン４５を形成する。

図示のように、その第２のレジストパターン４５は、第１及び第２のパシベーション膜４０、４１の開口４１ａよりも小さい窓４５ａをパッド３７ｂの上に有する。

そして、図１４に示すように、その窓４５ａを通じて第２の金属膜３７ｙをドライエッチングすることにより、パッド３７ｂの中央部分に第１の金属膜３７ｘを露出させると共に、パッド３７ｂの周縁部分に第２の金属膜を残す。

このエッチングは、第２の金属膜３７ｙを露出させるために行われるので、第２の金属膜３７ｙの除去が終了したら直ちにエッチングを終了し、オーバーエッチングによって第１の金属膜３７ｘの膜厚が減少するのを防止するのが好ましい。

また、エッチングの異方性が高すぎると、深さ方向のエッチレートが横方向のそれよりも高くなりすぎ、オーバーエッチングの抑制が困難となって不必要に第１の金属膜３７ｘがエッチングされるおそれがある。

そのため、このエッチングでは、等方的にエッチングすることが可能なダウンフロー方式を採用し、オーバーエッチングに伴う第１の金属膜３７ｘの膜厚減少を抑制するのが好ましい。

ダウンフロー方式を採用する場合、エッチングガスとしてはCF₄ガスとO₂ガスとの混合ガスが使用される。また、これらのガスの流量比は、例えば約９：１（＝CF₄：O₂）とされる。また、基板温度は約２００℃、圧力は約１００mTorrとされる。エッチング時間は第２の金属膜３７ｙの膜厚にもよるが、その膜厚が１５０nmのときは約５秒とされる。

このエッチングを終了後、第２のレジストパターン４５は除去される。

次に、図１５に示すように、第２のパシベーション膜４１の上にポリイミドの塗膜を形成し、それをパターニングすることにより、パッド３７ｂが露出する窓４８ａを備えた保護絶縁膜４８を形成する。

以上により、この半導体装置の基本構造が完成した。

この半導体装置では、パッド３７ｂの開口面３７ｚが、パシベーション膜４０、４１の開口４１ａから露出する。そして、その開口面３７ｚの少なくとも一部分に、開口４１ａの側面と接するようにして第２の金属膜３７ｙが形成される。

図１６は、この半導体装置が備えるパッド３７ｂの平面図である。これに示されるように、パッド３７ｂは、三角形の角を落とした概略三角形状の平面形状を有する。

なお、このパッド３７ｂの寸法は特に限定されないが、図示の各幅W1〜W5については、例えばW1=９０μm、W2=W3=１５μm、W4=１０μm、W5=５μmである。

図１７は、そのパッド３７ｂの配列を示す平面図である。

パッド３７ｂ同士の間隔W6は特に限定されないが、本実施形態では例えば１０μmの間隔W6をおいて複数のパッド３７ｂが配列される。

また、隣接するパッド３７ｂでは、三角形の底辺部Rから頂点部Pに向かう方向Mを互いに反対方向にする。このようにすると、パッド３７ｂの平面形状を矩形にした場合と比較して、パッド３７ｂを密に配置することができ、パッド形成領域IIの面積を低減することができる。

図１８は、このように面積が低減できることを示す模式図である。

この例では、一つの半導体装置において、素子形成領域Iの両側にそれぞれ８個ずつ計１６個のパッド３７ｂを形成する場合を想定している。また、パッド形成領域IIは、８個のパッド３７ｂを余裕をもって包含すべく、パッド３７ｂから１０μmだけ広く形成される。これ以外の寸法は図示の通りである。

このとき、パッド３７ｂの形状を矩形とした場合（左）は、左右二つのパッド形成領域Iの合計の面積は、（２×d1＋d3）×（２×d2＋d4）×２＝１１０μm×８２０μm×２＝１８０４００μm²となる。

一方、パッド３７ｂの形状を本実施形態のように概略三角形とした場合（右）は、左右二つのパッド形成領域Iを合わせた面積は、d5×（d7＋d8＋d9）×２＝１２５μm×５６５μm×２＝１４１２５０μm²となり、矩形の場合（左）と比較して２１．７％減少する。

このことから、パッド３７ｂの平面形状を概略三角形状とすることがパッド形成領域IIの面積を低減するに有効であることが確かめられた。

なお、パッド３７ｂの平面形状は上記のような概略三角形状に限定されず、図１９のように台形状にパッド３７ｂを形成してもよい。この場合、台形状のパッド３７ｂの底辺部Jから上辺部Kに向かう方向Nを隣接するパッド３７ｂ同士で反対にすることにより、概略三角形状の場合と同様にパッド形成領域IIの面積の低減を図ることが可能となる。

このように、本実施形態によれば、パッド３７ｂの平面形状を概略三角形状又は台形状とすることで、パッド３７ｂの配置密度が高まり、半導体装置の小型化を図ることが可能となる。

（２）第２実施形態
本実施形態では、第１実施形態で得られた半導体装置に対して行われる電気的試験について説明する。

図２０は、電気的試験を行う際のパッド３７ｂ付近の拡大平面図である。

電気的試験に際しては、パッド３７ｂに試験装置のプローブ６０を当て、該プローブ６０からパッド３７ｂに試験電圧が印加される。

このとき、パッド３７ｂの中央部分では、第２の金属膜３７ｙよりも軟らかな第１の金属膜３７ｘが露出しているため、プローブ６０がパッド３７ｂ上で滑り難くなる。そのため、プローブ６０がパッド３７ｂ上で大きく滑ってパシベーション膜４０、４１の開口４１ａに強く当たるのが防止され、プローブ６０からの機械的な圧力によって開口４１ａにおけるパシベーション膜４０、４１が欠損する危険性を低減できる。

また、開口４１ａの縁には、第１の金属膜３７ｘよりも硬い第２の金属膜３７ｙが設けられているので、仮にプローブ６０がパッド３７ｂ上で滑ったとしても、これらの金属膜３７ｘ、３７ｙの段差によってプローブ６０の動きが阻止される。そのため、プローブ６０が強い力で開口４１ａに当たらなくなり、パシベーション膜４０、４１の欠損の危険性を更に低減できる。

これにより、本実施形態では、パッシベーション膜４０、４１の欠損に伴う半導体装置の信頼性低下を抑制できる。

しかも、この構造によれば、特許文献１のようにパッドの上に導電性サイドウォールや導電膜を形成する必要がないので、特許文献１と比較して工程数の減らしつつ、パシベーション膜４０、４１の欠損を防止できる。

更に、パッド３７ｂの平面形状が概略三角形であるため、プローブ６０の滑り方向Bと第２の金属膜３７ｙの縁３７ｚとのなす角θが９０度よりも小さくなり、プローブ６０が縁３７ｚに沿ってガイドされる。その結果、プローブ６０から第２の金属膜３７ｙに加わる力が逃がされるようになり、第２の金属膜３７ｙの剥離が防止されると共に、開口４１ａ付近のパシベーション膜４０、４１がプローブ６０によって欠損するのが抑制される。

図２１は、そのような欠損防止の効果について詳細に説明するための平面図であり、図２２はその断面図である。

図２１において、点線円Ｆはプローブ６０の位置合わせ精度を示し、この点線円Ｆの内部にプローブ６０の先端が最初に当てられる。

また、実線円Ｇはプローブ６０の滑り幅を示し、先端が当てられたプローブ６０がこの実線円Ｇの範囲内において滑ると想定される。

プローブ６０の先端とパッド３７ｂは、点線円Fと実線円Gとを合わせた範囲内で互いに接触することになる。このとき、その範囲が開口４１ａからはみ出したとしても、プローブ６０の先端の動きは、各金属膜３７ｘ、３７ｙの間の段差によって制限されるため（図２２参照）、プローブ６０の先端が開口４１ａに勢い良く当たることはなく、開口４１ａが欠損するのを防止できる。

なお、点線円Fの位置は、試験装置にセットされたプローブカードによりある程度調整することができる。その調整により、プローブ６０の先端の位置をパッド３７ｂの重心Vに合わせて設定すると、プローブ６０の滑り幅を示す実線円Gがパッド３７ｂからはみ出し難くなり、プローブ６０によって開口６０ｂが欠損する危険性を一層低減することができる。

更に、三角形状の頂点部Pにおける第２の金属膜３７ｙの幅W4を、底辺部Rにおける幅W5よりも広くすることで、頂点部P付近の第２の金属膜３７ｙの機械的強度が高まり、プローブ６０との接触で頂点部P付近の第２の金属膜３７ｙが剥離するのを防止できる。

図２３は、パッド３７ｂの平面形状を矩形にした場合の比較例に係る平面図である。

既述のように、矩形のパッドでは、本実施形態のように概略三角形状のパッド３７ｂと比較してその配置密度を大きくすることができない。

しかも、プローブ６０が開口４１ａの一辺に略垂直に当たり、開口４１ａにプローブ６０から大きな力が加わる。これにより、プローブ６０が当たった部分の開口４１ａにおいてパシベーション膜４０、４１が欠損し、パシベーション膜４０、４１による水分ブロック効果が低下するおそれがある。

なお、上記では、開口４１ａの全ての縁に第２の金属膜３７ｙを設けたが、本発明はこれに限定されず、図２４（ａ）、（ｂ）のように第２の金属膜３７ｙを設けてもよい。

図２４（ａ）は、概略三角形状のパッド３７ｂの頂点部P付近の一部分に第２の金属膜３７ｙを設けた場合の平面図である。

また、図２４（ｂ）は、台形状のパッド３７ｂの上辺部K付近の一部分に第２の金属膜３７ｙを設けた場合の平面図である。

これらのように、プローブ６０が滑る方向Eの先に第２の金属膜３７を設けても、プローブ６０が滑って開口４１ａに当たるのを第２の金属膜３７によって阻止でき、パシベーション膜４０、４１の欠損を防止できる。

図２５は、本実施形態における各パッド３７ｂへのプローブ６０の当て方について示す平面図であり、図２６はその側面図である。

これらに示されるように、複数のプローブ６０は、互いに接触しないようにパッド３７ｂに当てられる。

図２７は図２５の拡大平面図である。

図２７に示されるように、プローブ６０は、概略三角形状のパッド３７ｂの底辺部Rから頂点部Pに向かって当てられる。そのため、プローブ６０の先端は、パッド３７ｂにおいて幅の広い底辺部R付近に余裕をもって当てられ、プローブ６０とパッド３７ｂとの位置合わせ余裕を大きくすることができる。

なお、図１９に示したようにパッド３７ｂの平面形状を台形状とする場合には、底辺部Jから上辺部Kに向かってプローブ６０を当てることにより、概略三角形状の場合と同様にプローブ６０の位置合わせ余裕を大きくすることができる。

また、図２７に示すように、上下に隣接するパッド３７ｂに対しては、それぞれ左右の別方向からプローブ６０が当てられる。

図２８は、このような当て方により得られる利点について示す平面図である。

同図に示されるように、上下に隣接するパッド３７ｂにおいては、第２の金属膜３６ｙによってプローブ６０の先端がガイドされた結果、上下に隣接するプローブ６０が互いに離れるようになる。そのため、プローブ６０が仮にパッド３７ｂ上をスライドし、その先端に第１の金属膜３７ｘのアルミニウムかす等の導電性の異物が付着しても、その異物によって隣接するプローブ６０同士が電気的にショートする危険性が低減する。

図２９は、本実施形態とはプローブ６０の当てる方向を逆にした場合の比較例に係る平面図である。

この場合は、プローブ６０は、各パッド３７ｂの頂点部Pから底辺部Rに向かって当てられる。このようにすると、プローブ６０は、パッド３７ｂにおいて幅の狭い頂点部P付近に最初に当たるため、本実施形態と比較してプローブ６０とパッド３７ｂとの位置合わせ余裕が厳しくなってしまう。

しかも、第２の金属膜３６ｙによるプローブ６０のガイドも期待できないので、プローブ６０がパッド３７ｂ上を滑った結果、隣接するプローブ６０同士の距離Mが近くなるおそれもある。その結果、第１の金属膜３６ｘ等から発生した導電性の異物により、隣接するプローブ６０同士が電気的にショートする危険性も高まってしまう。

また、図３０は、全てのパッド３７ｂに対して同じ方向（図の左方向）からプローブ６０を当てる比較例に係る平面図である。

この例では、各プローブ６０の位置合わせ精度を示す点線円Ｆの中心が、直線H上に位置する場合を想定している。

このようにすると、点線円Fがパッド３７ｂの重心から外れ、それによりプローブ６０の滑り幅を示す実線円Ｇがパッド３７ｄから大きくはみ出す場合がある。その結果、プローブ６０の先端の動きが第２の金属膜３７ｙによって制止しきれず、開口４１ａにプローブ６０が強い力で当たってパシベーション膜４０、４１が欠損する危険性が高まる。

（３）第３実施形態
図３１〜図３５は、本発明の第３実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの断面図は、第１実施形態で説明したパッド形成領域IIの拡大断面図に相当する。また、図３１〜図３５において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

本実施形態では、まず、第１実施形態で説明した図３〜図１３の工程を行うことにより、図３１の断面構造を得る。

但し、本実施形態では、第１の金属膜３７ｘと第２の金属膜３７ｙとの間に第３の金属膜３７ｗを形成する。

その第３の金属膜３７ｗは、第１の金属膜３７ｘと第２の金属膜３７ｙの双方よりも硬い貴金属膜又は酸化貴金属膜であるのが好ましい。第１の金属膜３７ｘが銅含有アルミニウム膜であり、第２の金属膜３７ｙが窒化チタン膜の場合、第３の金属膜３７ｗとしては厚さ約５０nmの酸化イリジウム（IrOx）膜をスパッタ法で形成し得る。

次いで、図３２に示すように、第２のレジストパターン４５の窓４５ａを通じて第２の金属膜３７ｙをドライエッチングすることにより、窓４５ａの下の第２の金属膜３７ｙを選択的に除去する。

このドライエッチングは、ダウンフロー方式により行われ、第１実施形態の図１４の工程におけるのと同じエッチング条件で行われる。

その後に、第２のレジストパターン４５は除去される。

次に、図３３に示されるように、パッド３７ｂと第２のパシベーション膜４１の上にフォトレジストを塗布し、それを露光、現像して、パッド３７ｂの上に窓５０ａを備えた第３のレジストパターン５０を形成する。

そして、図３４に示すように、窓５０ａを通じて第３の金属膜３７ｗを選択的にドライエッチングする。

そのドライエッチングは、例えばICP(Inductively Coupled Plasma)方式のエッチングチャンバを用いて行われ、ArガスとCl₂ガスとの混合ガスがエッチングガスとして使用される。これらのガスの流量比は特に限定されないが、例えば、約４：１（＝Ar：Cl₂）とされる。また、エッチング中、チャンバ内の圧力は約０．７Paに保たれ、周波数が１３．５６MHzでパワーが１４００Wの高周波電力（ソースパワー）と、周波数が４００kHzでパワーが８００Wの高周波電力（バイアスパワー）とがエッチング雰囲気に印加される。

このエッチングを終了後、第３のレジストパターン５０は除去される。

この後は、図３５に示すように、第２のパシベーション膜４１の上にポリイミド塗膜をパターニングしてなる保護絶縁膜４８を形成し、本実施形態に係る半導体装置の基本構造を完成させる。

以上説明した本実施形態では、パッド３７ｂが金属膜３７ｘ、３７ｙ、３７ｗを有する。

図３６は、このパッド３７ｂの平面図である。これに示されるように、第３の金属膜３７ｗは、第２の金属膜３７ｙの縁に沿って設けられる。

このようにすると、プローブ６０が第１の金属膜３７ｘ上を滑ったとしても、プローブ６０の先端の動きが第１の金属膜３７ｘと第３の金属膜３７ｗとの間の段差によって減速される。これにより、第２の金属膜３７によってプローブ６０の先端の動きを確実に阻止し易くなり、プローブ６０が開口４１ａに直接当たり難くなる。その結果、プローブ６０によって開口４１ａ付近のパシベーション膜４０、４１が欠損する危険性を第１実施形態よりも更に低減することが可能となる。

しかも、第１の金属膜３７ｘ上を滑ったプローブ６０が最初に当たる第３の金属膜３７ｗは、第２の金属膜３７ｙよりも硬いので、プローブ６０との接触によって第３の金属膜３７ｗが欠損する危険性が少ない。

また、プローブ６０の動きは第３の金属膜３７ｗと第１の金属膜３７ｘとの段差によって減速されるので、プローブ６０が更に第２の金属膜３７ｙに当たったとしても、第２の金属膜３７ｙが受けるダメージを第１実施形態よりも小さくすることができる。

（４）比較例
次に、第１〜３実施形態に対する比較例について説明する。

本比較例では、図１１に示した第１のレジストパターン４３を用いて、第１及び第２のパシベーション膜４０、４１と第２の金属膜３７ｙとを一括エッチングし、図３７に示すような断面構造を得る。

このようにしても、エッチングされずに残存する第２の金属膜３７ｙによって、プローブ６０が開口４１ａに接触するのをある程度は防ぐことができる。

しかし、第１実施形態で説明したように、第２の金属膜３７ｙのエッチングは、オーバーエッチングによって第１の金属膜３７ｘの膜厚が減少するのを防止すべく、等方的なエッチングで行われる。

そのため、点線円内のように開口４１ａよりも第２の金属膜３７ｙの側面が後退し、プローブ６０が第２の金属膜３７ｙに当たる前に開口４１ａに当たってしまう可能性がある。こうなると、第２の金属膜３７ｙによりプローブ６０の動きが阻止できず、開口４１ａ付近のパシベーション膜４０、４１がプローブ６０によって欠損するおそれがある。

これに対し、第１実施形態では、開口４１ａを形成する工程（図１２）と第２の金属膜３７ｙをパターニングする工程（図１４）とを別々に行う。そして、第２の金属膜３７ｙをパターニングする工程では、パシベーション膜４０、４１の開口４１ａに含まれる大きさの窓４５ａを通じて第２の金属膜３７ｙをエッチングするので、第２の金属膜３７ｙの側面は開口４１ａよりも後退しなくなる。

これにより、第２の金属膜３７ｙが開口４１ａから確実に露出するようになるため、プローブ６０は、開口４１ａに当たる前に第２の金属膜３７ｙに当たり、第２の金属膜３７ｙによってプローブ６０の動きを阻止し易くなる。

以下に、本発明の特徴について付記する。

（付記１） 開口面以外がパシベーション膜で覆われたパッドにおいて、
半導体装置に設けられた三角形状又は台形状の第１の金属膜と、
前記第１の金属膜上であって、前記パッドの開口面の一部分に前記開口の側面と接するように形成された第２の金属膜と、
を備えたことを特徴とするパッド。

（付記２） 前記第２の金属膜は、前記第１の金属膜上において、前記三角形状の頂点部又は前記台形状の上辺部付近の一部分に形成されたことを特徴とする付記１に記載のパッド。

（付記３） 前記第１の金属膜の上であって前記第２の金属膜の下に、第３の金属膜が前記第２の金属膜からはみ出して形成されたことを特徴とする付記１又は付記２に記載のパッド。

（付記４） 前記第２の金属膜は前記第１の金属膜よりも硬く、前記第３の金属膜は前記第２の金属膜よりも硬いことを特徴とする付記３に記載のパッド。

（付記５） 前記第３の金属膜は、貴金属膜又は酸化貴金属膜であることを特徴とする付記４に記載のパッド。

（付記６） 前記第２の金属膜は前記第１の金属膜よりも硬いことを特徴とする付記１又は付記２に記載のパッド。

（付記７） 前記第１の金属膜はアルミニウムを含む膜であり、第２の金属膜はチタン合金膜であることを特徴とする付記６に記載のパッド。

（付記８） 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に、第１の金属膜と第２の金属膜とを積層してなる三角形状又は台形状のパッドを形成する工程と、
前記第２の金属膜をパターニングして、前記パッドの中央部分に前記第１の金属膜を露出させると共に、前記パッドの周縁部分に前記第２の金属膜を残す工程と、
前記パッドと前記絶縁膜の上にパシベーション膜を形成する工程と、
前記パシベーション膜をパターニングして、該パシベーション膜に前記第１の金属膜と前記第２の金属膜とが露出する開口を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記９） 前記パシベーション膜に開口を形成する工程は、前記第２の金属膜をパターニングする工程とは別の工程で行われることを特徴とする付記８に記載の半導体装置の製造方法。

（付記１０） 前記パッドは、前記第１の金属膜、第３の金属膜、及び前記第２の金属膜をこの順に積層してなり、
前記第３の金属膜をパターニングすることにより、前記パッドの中央部分に前記第１の金属膜を露出させると共に、前記パッドの周縁部分に前記第３の金属膜を前記２の金属膜からはみ出るように残す工程を更に有することを特徴とする付記８に記載の半導体装置の製造方法。

（付記１１） 前記パッドを形成する工程において、該パッドを複数形成すると共に、前記三角形状の前記パッドの底辺部から頂点部に向かう方向、又は前記台形状の前記パッドの底辺部から上辺部に向かう方向を、隣接する前記パッド同士で反対にすることを特徴とする付記１０に記載の半導体装置の製造方法。

（付記１２） 前記三角形状の前記パッドの底辺部から頂点部に向かう方向、又は前記台形状の前記パッドの底辺部から上辺部に向かう方向からプローブを当てることにより電気的試験を行う工程を更に有することを特徴とする付記１１に記載の半導体装置の製造方法。

（付記１３） 前記プローブの先端の位置を、前記パッドの重心に合わせて設定することを特徴とする付記１２に記載の半導体装置の製造方法。

１０…シリコン基板、１１…素子分離絶縁膜、１２…ソース／ドレイン領域、１３…ゲート絶縁膜、１４…ゲート電極、１５…カバー絶縁膜、１６…第１の層間絶縁膜、２１…下部電極、２２…キャパシタ誘電体膜、２３…上部電極、２５…第２の層間絶縁膜、２６…第１の導電性プラグ、２７…一層目金属配線、３０…第３の層間絶縁膜、３０ａ…ホール、３１…第２の導電性プラグ、３２…グルー膜、３３…二層目金属配線、３５…第４の層間絶縁膜、３６…第３の導電性プラグ、３７ａ…最終金属配線、３７ｂ…パッド、３７ｘ…第１の金属膜、３７ｙ…第２の金属膜、３７ｚ…パッドの開口面、３７ｗ…第３の金属膜、４０…第１パシベーション膜、４１…第２パシベーション膜、４１ａ…開口、４３…第１のレジストパターン、４３ａ…窓、４５…第２のレジストパターン、４５ａ…窓、４８…保護絶縁膜、４８ａ…窓、５０…第３のレジストパターン、５０ａ…窓、６０…プローブ、１００…半導体装置、１０２…素子形成領域、１０３…パッド、１０４…パッド形成領域、１０６…パシベーション膜、１０６ａ…開口、１０７…プローブ、１１０…パッド、１１１…層間絶縁膜、１１１ａ…凸部、１１２…導電性サイドウォール、１１３…導電膜、１１４…パシベーション膜。

Claims (8)

1. 開口が形成されたパシベーション膜で覆われたパッドにおいて、
   半導体装置に設けられた概略三角形状の第１の金属膜と、
   前記第１の金属膜上であって、前記パッドの開口面に前記パシベーション膜の前記開口の側面の平面視で内側に、前記概略三角形状の底辺部の第1の幅よりも前記概略三角形状の頂点部における第２の幅が広く、はみ出して形成された第２の金属膜と、
   を備えたことを特徴とするパッド。
2. 前記第２の金属膜は前記第１の金属膜よりも硬いことを特徴とする請求項１に記載のパッド。
3. 開口が形成されたパシベーション膜で覆われたパッドを有する半導体装置において、
   前記パッドは、半導体基板に設けられた概略三角形状の第１の金属膜と、
   前記第１の金属膜上であって、前記パッドの開口面に前記パシベーション膜の前記開口の側面の平面視で内側に、前記概略三角形状の底辺部の第1の幅よりも前記概略三角形状の頂点部における第２の幅が広く、はみ出して形成された第２の金属膜と、
   を備えており、
   前記パッドを複数有すること特徴とする半導体装置。
4. 隣接する前記パッドが、前記パッドの前記概略三角形状の底辺部から前記概略三角形状の頂点部に向かう方向を互いに反対方向にするように配置することを特徴とする請求項３に記載の半導体装置。
5. 半導体基板の上方に絶縁膜を形成する工程と、
   前記絶縁膜の上に、第１の金属膜と第２の金属膜とをこの順に積層してなる概略三角形状のパッドを形成する工程と、
   前記パッドと前記絶縁膜の上にパシベーション膜を形成する工程と、
   前記パシベーション膜をパターニングして、前記パシベーション膜の前記パッドの中央部分に、前記第２の金属膜が、前記概略三角形状に露出する開口を形成する工程と、
   前記パシベーション膜を開口する工程により露出した前記第２の金属膜をパターニングして、前記パッドの前記中央部分に前記第１の金属膜を露出させると共に、前記パシベーション膜の開口の周縁部分の平面視で内側に、前記概略三角形状の底辺部の第1の幅よりも前記概略三角形状の頂点部における第２の幅が広く、前記第２の金属膜を前記残す工程と、
   を有することを特徴とする半導体装置の製造方法。
6. 半導体基板に設けられた開口が形成されたパシベーション膜で覆われたパッドを有する半導体装置の試験方法において、
   前記パッドは、半導体基板に設けられた概略三角形状の第１の金属膜と、
   前記第１の金属膜上であって、前記パッドの開口面に前記パシベーション膜の前記開口の側面の平面視で内側に、前記概略三角形状の底辺部の第1の幅よりも前記概略三角形状の頂点部における第２の幅が広く、はみ出して形成された第２の金属膜と、
   を備えており、
   プローブは、前記パッドの前記概略三角形状の底辺部から前記概略三角形状の頂点部に向かって当てられることを特徴とする半導体装置の試験方法。
7. 前記プローブの先端の位置が、前記パッドの前記概略三角形状の重心に合わせて当てられることを特徴とする請求項６に記載の半導体装置の試験方法。
8. 前記半導体装置は前記パッドを複数有し、隣接する前記パッドが、前記パッドの前記概略三角形状の底辺部から前記概略三角形状の頂点部に向かう方向を互いに反対方向にするように配置されていることを特徴とする請求項６または７に記載の半導体装置の試験方法。

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