JP2013110520A

JP2013110520A - 電力増幅器

Info

Publication number: JP2013110520A
Application number: JP2011252952A
Authority: JP
Inventors: Yoshinobu Sasaki; 善伸佐々木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-11-18
Filing date: 2011-11-18
Publication date: 2013-06-06
Anticipated expiration: 2031-11-18
Also published as: CN103124163A; JP5799767B2; US20130127543A1; TW201330490A; US8704600B2; CN103124163B; TWI485980B

Abstract

【課題】素子ばらつきや周波数特性に対して鈍感であり低損失な電力増幅器を得る。
【解決手段】入力端子ＩＮから入力した入力信号を増幅素子Ｔｒ１が増幅する。増幅素子Ｔｒ１の出力信号を増幅素子Ｔｒ２が増幅する。増幅素子Ｔｒ２の出力信号は出力端子ＯＵＴから出力される。増幅素子Ｔｒ２の出力と出力端子ＯＵＴとの間に整合回路Ｍ３が接続されている。増幅素子Ｔｒ１の出力と増幅素子Ｔｒ２の入力との間にスイッチＳＷ１が接続されている。増幅素子Ｔｒ１の出力にスイッチＳＷ２の一端が接続されている。整合回路Ｍ４の一端がスイッチＳＷ２の他端に接続され、整合回路Ｍ４の他端が増幅素子Ｔｒ２の出力に直接に接続されている。
【選択図】図１

Description

本発明は、携帯電話などに用いられる電力増幅器に関する。

電力増幅器は携帯電話の消費電力のうち大きなウェートを占めるため、低消費電力化のために電力増幅器の高効率化が重要である。そこで、高出力モードと低出力モードをスイッチにより切り替える電力増幅器が用いられている（例えば、特許文献１参照）。

特開平７−３３６１６８号公報

従来の電力増幅器では、低出力用の出力整合回路の各点から出力側を見込むインピーダンスの軌跡が低インピーダンス領域を通過していた。従って、多くの電流が流れるため、インダクタ、キャパシタ、及びスイッチの寄生抵抗により損失が大きかった。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して敏感であった。

本発明は、上述のような課題を解決するためになされたもので、その目的は素子ばらつきや周波数特性に対して鈍感であり低損失な電力増幅器を得るものである。

本発明に係る電力増幅器は、入力信号を入力する入力端子と、前記入力信号を増幅する第１の増幅素子と、前記第１の増幅素子の出力信号を増幅する第２の増幅素子と、前記第２の増幅素子の出力信号を出力する出力端子と、前記第２の増幅素子の出力と前記出力端子との間に接続された第１の整合回路と、前記第１の増幅素子の出力と前記第２の増幅素子の入力との間に接続された第１のスイッチと、一端が前記第１の増幅素子の出力に接続された第２のスイッチと、一端が前記第２のスイッチの他端に接続され、他端が前記第２の増幅素子の出力に直接に接続された第２の整合回路とを備えることを特徴とする。

本発明により、素子ばらつきや周波数特性に対して鈍感であり低損失な電力増幅器を得ることができる。

本発明の実施の形態１に係る電力増幅器を示す回路図である。比較例に係る電力増幅器を示す回路図である。本発明の実施の形態１の高出力用の整合回路の各点から出力側を見込むインピーダンスを示すスミスチャートである。比較例の低出力用の整合回路の各点から出力側を見込むインピーダンスを示すスミスチャートである。本発明の実施の形態１の低出力用の整合回路の各点から出力側を見込むインピーダンスを示すスミスチャートである。本発明の実施の形態２に係る後段の増幅素子を示す回路図である。本発明の実施の形態２の整合回路の各点から出力側を見込むインピーダンスを示すスミスチャートである。本発明の実施の形態３に係る後段の増幅素子を示す回路図である。本発明の実施の形態３の整合回路の各点から出力側を見込むインピーダンスを示すスミスチャートである。本発明の実施の形態４に係る電力増幅器を示す回路図である。本発明の実施の形態４の低出力用の整合回路の各点から出力側を見込むインピーダンスを示すスミスチャートである。

本発明の実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る電力増幅器を示す回路図である。入力端子ＩＮに整合回路Ｍ１を介して増幅素子Ｔｒ１の入力（ベース）が接続されている。増幅素子Ｔｒ１の出力（コレクタ）と増幅素子Ｔｒ２の入力（ベース）との間に、スイッチＳＷ１と整合回路Ｍ２が接続されている。増幅素子Ｔｒ２の出力（コレクタ）と出力端子ＯＵＴとの間にインダクタＬ１と整合回路Ｍ３が接続されている。

増幅素子Ｔｒ１の出力にスイッチＳＷ２の一端が接続されている。整合回路Ｍ４の一端がスイッチＳＷ２の他端に接続され、整合回路Ｍ４の他端が増幅素子Ｔｒ２の出力に直接に接続されている。増幅素子Ｔｒ１，Ｔｒ２には、それぞれインダクタＬ２，Ｌ３を介して電源Ｖｃｃからコレクタ電圧が供給される。

整合回路Ｍ３はインダクタＬ４とキャパシタＣ１，Ｃ２，Ｃ３で構成される。整合回路Ｍ４はインダクタＬ５，Ｌ６とキャパシタＣ３とスイッチＳＷ３で構成される。高出力用の整合回路Ｍ３は、損失を極力低減するために、損失となるスイッチＳＷ３を含まない。

なお、実際には、増幅素子Ｔｒ１，Ｔｒ２のベースにベース電流を供給するベースバイアス回路や、スイッチＳＷ１〜ＳＷ３や増幅素子Ｔｒ１，Ｔｒ２のＯＮ／ＯＦＦを制御する制御回路などがあるが、図中では省略している。

続いて動作について説明する。高利得・高出力モードでは、制御回路によりスイッチＳＷ１をＯＮ、スイッチＳＷ２，ＳＷ３をＯＦＦ、トランジスタＴｒ１，Ｔｒ２をＯＮにそれぞれ設定する。まず、入力端子ＩＮから入力された入力信号を増幅素子Ｔｒ１が増幅する。次に、増幅素子Ｔｒ１の出力信号を第２の増幅素子Ｔｒ２が増幅する。その後、増幅素子Ｔｒ２の出力信号は、高出力用の整合回路Ｍ３を介して出力端子ＯＵＴから出力される。

一方、低利得・低出力モードでは、制御回路によりスイッチＳＷ２，ＳＷ３をＯＮ、スイッチＳＷ１をＯＦＦ、トランジスタＴｒ１をＯＮ、トランジスタＴｒ２をＯＦＦにそれぞれ設定する。まず、入力端子ＩＮから入力された入力信号を増幅素子Ｔｒ１が増幅する。その後、増幅素子Ｔｒ１の出力信号は、低出力用の整合回路Ｍ３，Ｍ４を介して出力端子ＯＵＴから出力される。

続いて、本実施の形態の効果を比較例と比較して説明する。図２は、比較例に係る電力増幅器を示す回路図である。比較例では、整合回路Ｍ４の他端がインダクタＬ１を介して増幅素子Ｔｒ２の出力に接続されている。

図３は、本発明の実施の形態１の高出力用の整合回路Ｍ３の各点（Ａ〜Ｆ）から出力側を見込むインピーダンスを示すスミスチャートである。具体的には、各点から出力側を見込む所望周波数におけるインピーダンスを特性インピーダンス５０Ωのスミスチャート上にプロットした図である。この高出力用の整合回路Ｍ３の各点のインピーダンスは、比較例でも同様である。

図４は、比較例の低出力用の整合回路Ｍ３，Ｍ４の各点（Ａ〜Ｅ，Ｇ，Ｈ）から出力側を見込むインピーダンスを示すスミスチャートである。比較例では整合回路Ｍ４の他端が増幅素子Ｔｒ２の出力にインダクタＬ１を介して接続されているため、増幅素子Ｔｒ２の寄生容量ＣｐａｒａとインダクタＬ１により寄生容量Ｃｐａｒａの影響が大きくなる。この結果、Ｅ点ではインピーダンスが更に低くなる。従って、多くの電流が流れるため、インダクタ及びキャパシタの寄生抵抗や、スイッチＳＷ３の寄生抵抗により損失が大きくなる。また、インピーダンスの軌跡が低インピーダンス領域を通過するため、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して敏感になる。

一方、図５は、本発明の実施の形態１の低出力用の整合回路Ｍ３，Ｍ４の各点（Ａ〜Ｅ，Ｇ，Ｈ）から出力側を見込むインピーダンスを示すスミスチャートである。実施の形態１では整合回路Ｍ４の他端が増幅素子Ｔｒ２の出力に直接に接続されているため、増幅素子Ｔｒ２の寄生容量Ｃｐａｒａだけとなり、その影響が少なくなる。従って、Ｆ点において比較例のような更なるインピーダンスの低減は見られない。この結果、インピーダンスの軌跡は低インピーダンス領域を通過しない。従って、インダクタ及びキャパシタの寄生抵抗や、スイッチＳＷ３の寄生抵抗による損失は小さくなる。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して鈍感になる。

実施の形態２．
図６は、本発明の実施の形態２に係る後段の増幅素子を示す回路図である。電力増幅器の構成及び動作は実施の形態１と同様である。

１６個のサイズの小さなトランジスタＴｒ２ａ〜Ｔｒ２ｐが並列に接続されている。それぞれのトランジスタＴｒ２ａ〜Ｔｒ２ｐのコレクタ（出力）の間に配線Ｌｎ１〜Ｌｎ２０が接続されている。トランジスタＴｒ２ａ〜Ｔｒ２ｐのベース（入力）は増幅素子Ｔｒ２の入力に接続されている。

配線Ｌｎ１〜Ｌｎ５が直列に接続されて第１の直列配線を構成し、その一端はインダクタＬ１を介して整合回路Ｍ３に接続され、他端は整合回路Ｍ４に接続されている。そして、第１の直列配線の他端は一端に対して増幅素子Ｔｒ２の入力側に配置されている。配線Ｌｎ６〜Ｌｎ２０も同様である。

図７は、本発明の実施の形態２の整合回路Ｍ３，Ｍ４の各点（Ａ〜Ｈ）から出力側を見込むインピーダンスを示すスミスチャートである。配線Ｌｎ１〜Ｌｎ２０とトランジスタＴｒ２ａ〜Ｔｒ２ｐの寄生容量が分布定数配線を形成するので、寄生容量の影響が更に少なくなる。このため、整合回路Ｍ４のインダクタＬ６から見込むインピーダンスはスミスチャートの内側へシフトし、高インピーダンスとなる。従って、素子ばらつきや周波数特性に対して更に鈍感になり、更に低損失となる。

実施の形態３．
図８は、本発明の実施の形態３に係る後段の増幅素子を示す回路図である。実施の形態２と異なる構成についてのみ説明する。配線Ｌｎ６〜Ｌｎ１０が直列に接続されて第２の直列配線を構成し、その一端はインダクタＬ１を介して整合回路Ｍ３に接続されているが、他端は整合回路Ｍ４に接続されていない。配線Ｌｎ１１〜Ｌｎ２０も同様である。

図９は、本発明の実施の形態３の整合回路Ｍ３，Ｍ４の各点（Ａ〜Ｈ）から出力側を見込むインピーダンスを示すスミスチャートである。配線Ｌｎ１〜Ｌｎ５からなる第１の直列配線のみ整合回路４に接続しているため、配線Ｌｎ１〜Ｌｎ２０の寄生インダクタは実施の形態２よりも大きくなり、トランジスタＴｒ２ａ〜Ｔｒ２ｐの寄生容量の影響が更に少なくなる。このため、整合回路Ｍ４のインダクタＬ６から見込むインピーダンスはスミスチャートの内側へシフトし、高インピーダンスとなる。従って、素子ばらつきや周波数特性に対して更に鈍感になり、更に低損失となる。

実施の形態４．
図１０は、本発明の実施の形態４に係る電力増幅器を示す回路図である。整合回路Ｍ４の他端が、インダクタＬ１と整合回路Ｍ３の接続点に接続されている。インダクタＬ７が、増幅素子Ｔｒ２の出力と電源Ｖｃｃとの間において、インダクタＬ３に並列に接続されている。スイッチＳＷ４が、インダクタＬ３に並列に接続され、かつインダクタＬ７に直列に接続されている。その他の構成は実施の形態１と同様である。

続いて動作について説明する。高利得・高出力モードでは、制御回路によりスイッチＳＷ１をＯＮ、スイッチＳＷ２，ＳＷ３，ＳＷ４をＯＦＦ、トランジスタＴｒ１，Ｔｒ２をＯＮにそれぞれ設定する。まず、入力端子ＩＮから入力された入力信号を増幅素子Ｔｒ１が増幅する。次に、増幅素子Ｔｒ１の出力信号を第２の増幅素子Ｔｒ２が増幅する。その後、増幅素子Ｔｒ２の出力信号は、高出力用の整合回路Ｍ３を介して出力端子ＯＵＴから出力される。

一方、低利得・低出力モードでは、制御回路によりスイッチＳＷ２，ＳＷ３，ＳＷ４をＯＮ、スイッチＳＷ１をＯＦＦ、トランジスタＴｒ１をＯＮ、トランジスタＴｒ２をＯＦＦにそれぞれ設定する。まず、入力端子ＩＮから入力された入力信号を増幅素子Ｔｒ１が増幅する。その後、増幅素子Ｔｒ１の出力信号は、低出力用の整合回路Ｍ３，Ｍ４を介して出力端子ＯＵＴから出力される。

続いて、本実施の形態の効果を説明する。まず、本発明の実施の形態４の高出力用の整合回路Ｍ３の各点（Ａ〜Ｆ）から出力側を見込むインピーダンスは、実施の形態１（図３のスミスチャート）と同じである。

図１１は、本発明の実施の形態４の低出力用の整合回路Ｍ３，Ｍ４の各点（Ａ〜Ｅ，Ｇ，Ｈ）から出力側を見込むインピーダンスを示すスミスチャートである。低利得・低出力モードにおいて、スイッチＳＷ４がＯＮして、インダクタＬ６が増幅素子Ｔｒ２のコレクタに接続される。このインダクタＬ６が増幅素子Ｔｒ２の寄生容量Ｃｐａｒａの影響を低減させる。従って、Ｅ点のインピーダンスは、寄生容量Ｃｐａｒａの影響で一旦は低インピーダンス側に移動するが、スイッチＳＷ４によりインダクタＬ６が接続されるために高インピーダンス側に移動する。この結果、インピーダンスの軌跡は低インピーダンス領域をほとんど通過しない。従って、インダクタ及びキャパシタの寄生抵抗や、スイッチＳＷ３の寄生抵抗による損失は小さくなる。また、インダクタンスやキャパシタンスなどの素子ばらつきや周波数特性に対して鈍感になる。

上記の実施の形態では２段増幅器について説明したが、これに限らず２段以上の多段増幅器であれば同様の効果を得ることができる。また、増幅素子Ｔｒ１，Ｔｒ２は例えばＨＢＴ（Heterojunction Bipolar Transistor）であるが、他のバイポーラトランジスタや、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのＦＥＴでもよい。

また、整合回路Ｍ３はＬ，Ｃ，Ｌ，Ｃ，Ｃで構成されているが、これに限らず一部に容量やインダクタを用いていればよい。インダクタをトランスミッションラインで構成してもよい。また、整合回路Ｍ４としてＬＣ回路を用いているが、増幅素子Ｔｒ１の出力から見込むインピーダンスを実現できる回路ならば、その他の構成でもよい。また、モード切替時にスイッチＳＷ２とスイッチＳＷ３の２つを用いているが、どちらか一方を用いなくてもよい。

実施の形態３，４では増幅素子Ｔｒ２の構成を４個ｘ４列構成としたが、別の構成でもよい。また、実施の形態４では、一本の直列配線のみ整合回路４に接続したが、複数本を接続してもよい。

ＩＮ入力端子
Ｌ３インダクタ（第１のインダクタ）
Ｌ７インダクタ（第２のインダクタ）
Ｌｎ１〜Ｌｎ５配線（第１配線）
Ｌｎ６〜Ｌｎ２０配線（第２配線）
Ｍ３整合回路（第１の整合回路）
Ｍ４整合回路（第２の整合回路）
ＯＵＴ出力端子
ＳＷ１スイッチ（第１のスイッチ）
ＳＷ２スイッチ（第２のスイッチ）
ＳＷ４スイッチ（第３のスイッチ）
Ｔｒ１増幅素子（第１の増幅素子）
Ｔｒ２増幅素子（第２の増幅素子）
Ｔｒ２ａ〜Ｔｒ２ｄトランジスタ（第１トランジスタ）
Ｔｒ２ｅ〜Ｔｒ２ｐトランジスタ（第２トランジスタ）

Claims

入力信号を入力する入力端子と、
前記入力信号を増幅する第１の増幅素子と、
前記第１の増幅素子の出力信号を増幅する第２の増幅素子と、
前記第２の増幅素子の出力信号を出力する出力端子と、
前記第２の増幅素子の出力と前記出力端子との間に接続された第１の整合回路と、
前記第１の増幅素子の出力と前記第２の増幅素子の入力との間に接続された第１のスイッチと、
一端が前記第１の増幅素子の出力に接続された第２のスイッチと、
一端が前記第２のスイッチの他端に接続され、他端が前記第２の増幅素子の出力に直接に接続された第２の整合回路とを備えることを特徴とする電力増幅器。
前記第２の増幅素子は、
並列に接続された複数の第１トランジスタと、
前記複数の第１トランジスタの出力の間に接続された複数の第１配線とを有し、
前記複数の第１トランジスタの入力は前記第２の増幅素子の入力に接続され、
前記複数の第１配線は直列に接続されて第１の直列配線を構成し、
前記第１の直列配線の一端は前記第１の整合回路に接続され、
前記第１の直列配線の他端は前記第２の整合回路に接続され、
前記第１の直列配線の他端は一端に対して前記第２の増幅素子の入力側に配置されていることを特徴とする請求項１に記載の電力増幅器。
前記第２の増幅素子は、
並列に接続された複数の第２トランジスタと、
前記複数の第２トランジスタの出力の間に接続された複数の第２配線とを更に有し、
前記複数の第２トランジスタの入力は前記第２の増幅素子の入力に接続され、
前記複数の第２配線は直列に接続されて第２の直列配線を構成し、
前記第２の直列配線の一端は前記第１の整合回路に接続され、
前記第２の直列配線の他端は前記第２の整合回路に接続されていないことを特徴とする請求項２に記載の電力増幅器。
入力信号を入力する入力端子と、
前記入力信号を増幅する第１の増幅素子と、
前記第１の増幅素子の出力信号を増幅する第２の増幅素子と、
前記第２の増幅素子の出力信号を出力する出力端子と、
前記第２の増幅素子の出力と前記出力端子との間に接続された整合回路と、
前記第１の増幅素子の出力と前記第２の増幅素子の入力との間に接続された第１のスイッチと、
一端が前記第１の増幅素子の出力に接続され、他端が前記整合回路を介して前記出力端子に接続された第２のスイッチと、
前記第２の増幅素子の出力と電源との間に接続された第１のインダクタと、
前記第１のインダクタに並列に接続された第２のインダクタと、
前記第１のインダクタに並列に接続され、かつ前記第２のインダクタに直列に接続された第３のスイッチとを備えることを特徴とする電力増幅器。