JP2013024787A - ジッタ検出装置、ジッタ検出方法、及びジッタ検出プログラム - Google Patents
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Abstract
【課題】 ジッタ検出のテスト時間を高速にし、かつ、テスト制度を上げる。
【解決手段】ジッタ検出装置１０が、被テストデバイス２０が出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する。
【選択図】 図１
【解決手段】ジッタ検出装置１０が、被テストデバイス２０が出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する。
【選択図】 図１
Description
本発明は、ＬＳＩデバイスのジッタを検出するためのジッタ検出装置、ジッタ検出方法、及びジッタ検出プログラムに関する。
最近のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の中には、内部にＰＬＬ（Ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路を内蔵し、外部から供給される基準クロックを元に所定の周波数信号を出力するデバイスがある。このようなデバイスの試験では、デバイスからの出力信号のジッタ量を検出する必要があり、一般的にはＬＳＩテスタを用いてストローブ信号を序所に移動してジッタを測定している。
しかし、ＬＳＩテスタを用いてストローブ信号を序所に移動してジッタを測定する方法は、テストに時間が掛かるという問題がある。
一方、ジッタ検出回路は、伝送装置で入出力される伝送信号のクロック成分のジッタ異常検出を目的として用いられている。
図１２は、背景技術によるジッタ検出回路の１例を示すブロック図である。図１２において、ジッタ検出回路１０００は、内部自走クロック源１００１と、分周部１０１１、１０２１、１０３１と、カウンタ部１０１２、１０２２、１０３２と、保持部１０１３、１０２３、１０３３と、比較部１０１４、１０２４、１０３４と、論理和１００２と、から構成される。
ここで、分周部１０１１と、カウンタ部１０１２と、保持部１０１３と、比較部１０１４とで１組のジッタ検出ブロック１０１０を構成する。また、同様に、分周部１０２１と、カウンタ部１０２２と、保持部１０２３と、比較部１０２４とで１組のジッタ検出ブロック１０２０を構成し、分周部１０３１と、カウンタ部１０３２と、保持部１０３３と、比較部１０３４とで１組のジッタ検出ブロック１０３０を構成している。
次に、動作を説明する。
図１２のジッタ検出ブロック１０１０において、クロック抽出部１００４が出力する再生クロック信号９０１は、分周部１０１１に入力されて１／ｎ１に分周され、分周信号９０２をカウンタ部１０１２と保持部１０１３とに出力される。
一方、内部自走クロック源１００１が出力する高速クロック信号９００は、ジッタ検出ブロック１０１０のカウンタ部１０１２と保持部１０１３と比較部１０１４とに入力される。
カウンタ部１０１２は、分周信号９０２の１周期の期間を高速クロック信号９００でカウントし、そのカウント値を分周信号９０２の１周期毎に保持部１０１３に出力する。つまり、カウンタ部１０１２は、分周信号９０２の位相幅をカウントする。
保持部１０１３は、カウンタ部１０１２が出力するカウント値の最新値と分周信号９０２の１周期前のカウント値とを保持する。
比較部１０１４は、保持部１０１３から出力される分周信号９０２の１周期前後のカウント値９０３と９０４とを比較して、予め定めた閾値より大きいか否かを比較する。
このようにして、ジッタ検出ブロック１０１０は、分周部１０１１で１／ｎ１に分周された分周信号のジッタ量を検出する（ジッタ検出ブロック１０２０、１０３０についても同様に動作し、分周比のみが異なる）。
また、関連技術として、アップカウンタを備える回路が、引用文献１に記載されている。
また、別の関連技術として、クロック信号より周波数の高い高速クロックでカウントし、ジッタ異常を検出するジッタ検出回路が、引用文献２に記載されている。
背景技術によるジッタ検出は、以下の問題点を有する。
第１の問題点は、背景技術によるジッタ検出は、テスト時間が長い点である。
その理由は、分周器を用いて低速な信号を生成してからジッタ検出を行っているため、テスト時間が長くかかってしまう。ＬＳＩのテスト、特に量産選別に適用する場合はテスト時間短縮が求められるため、問題となる。
第２の問題点は、背景技術によるジッタ検出は、テスト精度が低い点である。
その理由は、分周器で低速な信号を生成していることで、被測定信号に通常よりも早い信号や遅い信号が混在していても、分周後の信号には相殺されて時間のズレが現れない可能性があるためである。また、１周期前後の位相幅を比較しているため、期待の周波数より一定して速い場合、遅い場合は異常が検出できないためである。
（発明の目的）
本発明の目的は、上述の課題を解決し、テスト時間が高速なジッタ検出装置、ジッタ検出方法、及びジッタ検出プログラムを提供することである。
本発明の目的は、上述の課題を解決し、テスト時間が高速なジッタ検出装置、ジッタ検出方法、及びジッタ検出プログラムを提供することである。
本発明の他の目的は、制度を上げたジッタ検出装置、ジッタ検出方法、及びジッタ検出プログラムを提供することである。
本発明の第１のジッタ検出装置は、被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する。
本発明の第２のジッタ検出装置は、被テストデバイスが出力したクロック信号を１／２分周し、１／２分周後のクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する。
本発明の第３のジッタ検出装置は、被テストクロック信号を１／２分周し、１／２分周後のクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する。
本発明の第１のジッタ検出方法は、ジッタ検出装置によるジッタ検出方法であって、被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する。
本発明の第２のジッタ検出方法は、ジッタ検出装置によるジッタ検出方法であって、被テストデバイスが出力したクロック信号を１／２分周し、１／２分周後のクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する。
本発明の第３のジッタ検出方法は、ジッタ検出装置によるジッタ検出方法であって、被テストクロック信号を１／２分周し、１／２分周後のクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する。
本発明の第１のジッタ検出プログラムは、ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、コンピュータに、被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する処理とを実行させる。
本発明の第２のジッタ検出プログラムは、ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、コンピュータに、被テストデバイスが出力したクロック信号を１／２分周する処理と、１／２分周後のクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する処理とを実行させる。
本発明の第３のジッタ検出プログラムは、ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、コンピュータに、被テストクロック信号を１／２分周する処理と、１／２分周後のクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する処理とを実行させる。
本発明によれば、テスト時間が高速なジッタ検出装置、ジッタ検出方法、及びジッタ検出プログラムを提供することができる。
また、本発明によれば、制度を上げたジッタ検出装置、ジッタ検出方法、及びジッタ検出プログラムを提供することができる。
本発明の上記及び他の目的、特徴及び利点を明確にすべく、添付した図面を参照しながら、本発明の実施形態を以下に詳述する。なお、上述の本願発明の目的のほか、他の技術的課題、その技術的課題を解決する手段及びその作用効果についても、以下の実施形態による開示によって明らかとなるものである。
なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るジッタ検出装置１０の構成を示すブロック図である。
図１は、本発明の第１の実施の形態に係るジッタ検出装置１０の構成を示すブロック図である。
図１を参照すると、ジッタ検出装置１０は、被テストデバイス２０から出力される信号である被テストクロックａ１を入力する。
リセットａ３は、ジッタ検出装置１０の内部の回路をリセットするための信号である。
テスト開始信号ａ１５は、ジッタ検出装置１０を動かすための信号である。
ＰＬＬ１０３は、ジッタ検出装置１０内部の回路を動かすための基準クロックａ４を生成するためのＰＬＬであり、このＰＬＬ１０３に外部よりクロックａ２信号を入力する。
クロックａ２は、被テストデバイス１とは無関係の信号、例えば水晶発信器等から生成された信号を使用する。
また、基準クロックａ４は、被テストクロックａ１よりも高速な信号とする。
フリップ・フロップＦＦ１０４、ＦＦ１０５は、被テストクロックａ１が基準クロックａ４と非同期関係にある場合のメタステーブル対策として置いている。
ここで、基準クロックに同期した被テストクロックを被テストクロック’ａ５とする。
Ｈｉｇｈ幅カウンタ１０６は、被テストクロック’ａ５のＨｉｇｈ幅をカウントするカウンタ回路であり、基準クロックａ４の立ち上がり数をカウントし、カウント値を出力する。
記憶部１０７は、Ｈｉｇｈ幅カウンタ出力信号ａ６の値を次のＨｉｇｈ幅が出力されるまで保持する回路である。
比較部１０８は、記憶部１０７の出力信号が所定の閾値に納まっているかどうかを判定する回路であり、ＦＡＩＬだった場合、出力信号ａ８を出力する。
Ｌｏｗ幅カウンタ１０９は、被テストクロック’ａ５のＬｏｗ幅をカウントするカウンタ回路であり、基準クロックａ４の立ち上がり数をカウントし、カウント値を出力する。
記憶部１１０は、Ｌｏｗ幅カウンタ出力信号ａ１０の値を次のＬｏｗ幅が出力されるまで保持する回路である。
比較部１１１は、記憶部１１０の出力信号が所定の閾値に納まっているかどうかを判定する回路であり、ＦＡＩＬだった場合、出力信号ａ１１を出力する。
判定回路１１２は、比較部１０８、１１１の出力信号ａ８、ａ１１がＦＡＩＬだった場合、ＦＡＩＬ回数をカウントアップし記憶しておき、ＦＡＩＬ回数がある基準値を超えた場合、結果判定信号ａ１２を出力する。
また、判定回路１１２ではテスト期間を設定するため、判定回路１１２は、Ｈｉｇｈ幅カウンタ出力信号ａ６又はＬｏｗ幅カウンタ出力信号ａ１０より被テストクロックの周期をカウントし、所定の設定値になった時点でテスト終了信号ａ１３を出力する。
本発明のジッタ検出装置は、背景技術のジッタ検出装置に含まれていた分周器を削除した。分周器を削除することで被テストクロックの毎周期の位相幅をテストできる。
また、は被テストクロックのＨｉｇｈ側とＬｏｗ側を比較するため、カウンタ・記憶部・比較部をそれぞれに設けた。被テストクロックのＨｉｇｈ側とＬｏｗ側を別々に比較する構成にしたことで、半周期ごとのジッタを確認できる。
また、比較部は１周期前後の位相差を比較するのではなく、被テストクロックの期待値に対して閾値内に納まっているかどうかを比較する構成とした。
（第１の実施の形態の動作の説明）
次に、本実施の形態に係るジッタ検出装置１０の動作について、図面を参照して詳細に説明する。
次に、本実施の形態に係るジッタ検出装置１０の動作について、図面を参照して詳細に説明する。
図２は本実施の形態に係るジッタ検出装置１０の動作を説明するためのタイムチャート図であり、図１と図２の同一信号名の符号は対応関係にある。
図２において、基準クロックａ４は本来、被テストクロック’ａ５と比べて十分に速い信号であるが、説明のために本図のようにしている。
図１、図２において、Ｈｉｇｈ幅カウンタ１０６は、被テストクロック’ａ５のＨｉｇｈ幅を基準クロックａ４でカウントする。被テストクロック’ａ５がＨｉｇｈのとき、基準クロックａ４の立ち上がりでカウントアップし、被テストクロック’ａ５がＬｏｗのとき、前の値を保持する。
また、Ｈｉｇｈ幅カウンタ１０６は、被テストクロック’ａ５がＬｏｗかつＬｏｗ幅カウンタ出力信号ａ９が“３”（任意の値に変更可能）のとき、値を“０”にクリアする。
Ｈｉｇｈ幅カウンタ１０６は、これらの値をＨｉｇｈ幅カウンタ出力信号ａ６に出力する。
記憶部１０７は、被テストクロック’ａ５の１周期分データを保持する。
Ｌｏｗ幅カウンタ出力信号ａ９が“１”（任意の値に変更可能）であり、かつ、被テストクロック’ａ５がＬｏｗのとき、記憶部１０７は、Ｈｉｇｈ幅カウンタ出力信号ａ６の値を記憶し、その値を出力信号ａ７へ出力する。図２では、カウント値“１８”がａ７にセットされている。
比較部１０８は、記憶部１０７の出力信号ａ７が所定の閾値に納まっているかどうかを比較する。
図２のＡ、Ｂは閾値を表しており、ＡはＨｉｇｈ幅の下限閾値、ＢはＨｉｇｈ幅の上限閾値を表している。
被テストクロック’ａ５がＬｏｗかつＬｏｗ幅カウンタ出力信号ａ９が“２”（任意の値に変更可能）のとき、（ａ７＜Ａ）もしくは（ａ７＞Ｂ）だと比較部の出力信号ａ８は“１”を出力する。ａ７が（Ａ＜＝ａ７＜＝Ｂ）を満たす場合、ａ８は“０”を出力する。
Ｌｏｗ幅カウンタ１０９、記憶部１１０、比較部１１１も、Ｈｉｇｈ側カウンタ１０６、記憶部１０７、比較部１０８と同様に動作する。
Ｌｏｗ幅カウンタ１０９は、被テストクロック’ａ５のＬｏｗ幅を基準クロックａ４でカウントする。
Ｌｏｗ幅カウンタ１０９は、被テストクロック’ａ５がＬｏｗのとき、基準クロックａ４の立ち上がりでカウントアップし、被テストクロック’ａ５がＨｉｇｈのとき、前の値を保持する。
また、Ｌｏｗ幅カウンタ１０９は、被テストクロック’ａ５がＨｉｇｈかつＨｉｇｈ幅カウンタ出力信号ａ６が“３”（任意の値に変更可能）のとき、値を“０”にクリアする。
そしてＬｏｗ幅カウンタ１０９は、これらの値をＬｏｗ幅カウンタ出力信号ａ９に出力する。
記憶部１１０は、被テストクロック’ａ５の１周期分データを保持する。
記憶部１１０は、Ｈｉｇｈ幅カウンタの出力信号ａ６が“１”（任意の値に変更可能）かつ被テストクロック’ａ５がＨｉｇｈのとき、Ｌｏｗ幅カウンタ出力信号ａ９の値を記憶し、その値を出力信号ａ１０に出力する。
比較部１１１は、記憶部１１０の出力信号ａ１０が所定の閾値に納まっているかどうかを比較する。
図２のＡ’，Ｂ’は閾値を表しており、Ａ’はＬｏｗ幅の下限閾値、Ｂ’はＬｏｗ幅の上限閾値を表している。
被テストクロック’ａ５がＨｉｇｈかつＨｉｇｈ幅カウンタ出力信号ａ６が“２”（任意の値に変更可能）のとき、（ａ１０＜Ａ’）もしくは（ａ１０＞Ｂ‘）に該当すると、比較部１１１の出力信号ａ１１は“１”を出力する。出力信号ａ１０が（Ａ’＜＝ａ１０＜＝Ｂ‘）を満たす場合、出力信号ａ１１は“０”を出力する。
判定回路１１２は、比較部１０８、１１１の出力から、ＰＡＳＳ／ＦＡＩＬを判定する。
また、判定回路１１２は、テスト終了信号を出力する。
判定回路１１２は、Ｌｏｗ幅カウンタの出力信号ａ９が“３”（任意の値に変更可能）のとき、比較部の出力信号ａ８が“１”か“０”か（エラーかパスか）を確認し、エラー“１”の場合にエラーカウントを＋１にする。
同様に、判定回路１１２は、Ｈｉｇｈ幅カウンタの出力信号ａ６が“３”（任意の値に変更可能）のとき、比較部の出力信号ａ１１が“１”か“０”か（エラーかパスか）を確認し、エラー“１”の場合にエラーカウントを＋１にする。
エラーカウントが所定の閾値を超えた場合、判定回路１１２は、被テストデバイス２０をジッタエラーと判定し、結果判定信号ａ１２に“１”を出力する。
また、判定回路１１２は、入力するＨｉｇｈ幅カウンタの出力信号ａ６又はＬｏｗ幅カウンタの出力信号ａ９を用いてテスト期間を決める。
例えば、被テストクロックａ１の５０００サイクル分をテストするとした場合、判定回路１１２は、Ｈｉｇｈ幅カウンタの出力信号ａ６が“４”（任意の値に変更可能）のときに基準クロックａ４の立ち上がりでカウントアップするカウンタを用意しておき、カウント数が５０００以上になったら、テスト終了信号ａ１３に“１”を出力する。
テスト終了信号ａ１３が“１”になったとき、結果判定信号ａ１２の値が“０”であるか“１”であるかにより、ジッタがあるかないかを検出できる。
図３は第１の実施の形態に係るジッタ検出装置１０のジッタ検出イメージ図である。
図３では、基準クロックの２０サイクル分が被テストクロック’ａ５のＨｉｇｈ幅、Ｌｏｗ幅の理想的な値とし、１９＜＝Ｈｉｇｈ幅カウント値＜＝２１、１９＜＝Ｌｏｗ幅カウント値＜＝２１を満たす時、ＰＡＳＳと判断されるとする。
図３の（Ａ）では、被テストクロック’ａ５は理想的な信号であり、全てＰＡＳＳと判断される。一方、図３の（Ｂ）では、被テストクロック’ａ５は変動しており、色つき背景の部分がＦＡＩＬと判定される。
本発明の実施例１について、図１０を用いて説明する。
実施例１は、被テストデバイス３０１とジッタ検出回路３０２とを実装したテストボード３０３と、ＬＳＩテスタから構成される。
ＬＳＩテスタ３０４は、テストボード３０３に向かってＬＳＩテスタ信号を出力する。
被テストデバイス３０１は、被テストクロックｄ２をジッタ検出回路３０２へ出力する。
ジッタ検出回路３０２は、ジッタ判定信号ｄ３をＬＳＩテスタ３０４へ出力する。
ＬＳＩテスタ３０４から電源供給、リセット解除されると、被テストデバイス３０１が被テストクロックｄ２を出力するように、テストボード３０３を設定しておくものとする。
また、ジッタ検出回路３０２は、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などの再構成可能デバイスを使用するものとする。
次に図１０の動作について、図１１のフローチャートを参照しながら説明する。
まず、被テストデバイス３０１をテストボード３０３にセットする（ステップＳ１１０１）。
次いで、ＬＳＩテスタ３０４がテストボード３０３に対して電源を供給し、リセットを解除する（ステップＳ１１０２）。
リセットが解除されると、被テストデバイス３０１が被テストクロックｄ２を出力する（ステップＳ１１０３）。
被テストクロックｄ２の出力後、ＬＳＩテスタ３０４がテスト開始信号ａ１５をジッタ検出回路３０２に出力することで、ジッタ検出回路３０２のテストが開始される（ステップＳ１１０４）。
ジッタ検出回路３０２で設定した期間のテストが終了すると（ステップＳ１１０５）、ジッタ判定信号ｄ３（結果判定信号ａ１２、テスト終了信号ａ１３）をＬＳＩテスタ３０４が確認し、クロックにジッタが載っているか確認できる（ステップＳ１１０６）。
上記のように、ＬＳＩテスタ３０４からは複雑なテストパターンを入力する必要がなく構成がシンプルなため、高性能なＬＳＩテスタでなくてもジッタテストを行うことができ、短時間でテストが可能である。
（第１の実施の形態による効果）
本実施の形態によれば、分周器をなくしたことでその分テスト時間が短縮することが出来る。例えばジッタ検出のために数千クロック分テストするとし、また背景技術のジッタ検出装置の分周部は５１２分周すると仮定すると、背景技術のジッタ検出装置は本実施の形態のジッタ検出装置に比べて５１２倍テスト時間が必要となってしまう。
本実施の形態によれば、分周器をなくしたことでその分テスト時間が短縮することが出来る。例えばジッタ検出のために数千クロック分テストするとし、また背景技術のジッタ検出装置の分周部は５１２分周すると仮定すると、背景技術のジッタ検出装置は本実施の形態のジッタ検出装置に比べて５１２倍テスト時間が必要となってしまう。
また、本実施の形態によれば、被テストクロックを毎周期ごと比較する構成としたため、正確なジッタを観測できる。
また、本実施の形態によれば、検査対象をクロックの１周期から、その半分のＨｉｇｈ幅・Ｌｏｗ幅に変更したことでＤｕｔｙの揺れも確認できる。
また、本実施の形態によれば、比較部を１周期前後の位相差比較から、期待値に対して閾値内に納まっているかに変更したことで、安定的に周波数のずれた信号の異常も検出できるようなるからである。
また、本実施の形態によれば、被テストクロックのＨｉｇｈ側とＬｏｗ側を別々に比較する構成にしたことにより、半周期ごとのジッタを確認できる。
また、本実施の形態によれば、ＬＳＩテスタは複雑なテストパターンを入力する必要がなくなるため、 高性能なＬＳＩテスタでなくてもジッタテストを行うことができ、短時間でテストが可能となる。
被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力する第１のカウンタと、第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第１の記憶部と、第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第１の比較部と、被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力する第２のカウンタと、第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第２の記憶部と、第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第２の比較部と、エラーの数をカウントするエラーカウンタを含み、エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する判定回路とを備える最小限の構成としても、上述した本発明の課題を解決することができる。
（第２の実施の形態）
次に、本発明の第２の実施の形態について、図面を参照して詳細に説明する。
次に、本発明の第２の実施の形態について、図面を参照して詳細に説明する。
図４は、本発明の第２の実施の形態に係るジッタ検出装置１０の構成を示すブロック図である。
図４を参照すると、本実施の形態に係るジッタ検出装置１０は、第１の実施の形態に係るジッタ検出装置１０の構成に、被テストクロック’ｂ５を１／２分周する分周器１１３を追加した構成となっている。
本実施の形態では、分周器１１３の出力信号ｂ１４を検査することになるため、被テストクロック’ｂ５の一周期ごとをテストすることになる。本実施の形態では、被テストクロックのＤｕｔｙを考慮しない周期ジッタを検出したい場合のジッタ検出装置を実現できる。
（第２の実施の形態の動作の説明）
次に、本実施の形態に係るジッタ検出装置１０の動作について、図面を参照して詳細に説明する。
次に、本実施の形態に係るジッタ検出装置１０の動作について、図面を参照して詳細に説明する。
図５は、本実施の形態に係るジッタ検出装置１０の動作を説明するためのタイムチャート図であり、図４と図５の同一信号名の符号は対応関係にある。
図４、図５において、Ｈｉｇｈ幅カウンタ１０６は、分周器１１３の出力信号ｂ１４のＨｉｇｈ幅を基準クロックａ４でカウントする。Ｈｉｇｈ幅カウンタ１０６は、分周器１１３の出力信号ｂ１４がＨｉｇｈのとき、基準クロックａ４の立ち上がりでカウントアップし、分周器１１３の出力信号ｂ１４がＬｏｗのとき、前の値を保持する。
また、Ｈｉｇｈ幅カウンタ１０６は、分周器１１３の出力信号ｂ１４がＬｏｗかつＬｏｗ幅カウンタ出力信号ｂ９が“３”（任意の値に変更可能）のとき、値を“０”にクリアする。
また、Ｈｉｇｈ幅カウンタ１０６は、これらの値をＨｉｇｈ幅カウンタ出力信号ｂ６に出力する。
記憶部１０７は、分周器１１３の出力信号ｂ１４の１周期分データを保持する。記憶部１０７は、Ｌｏｗ幅カウンタ出力信号ｂ９が“１”（任意の値に変更可能）かつ分周器１１３の出力信号ｂ１４がＬｏｗのとき、Ｈｉｇｈ幅カウンタ出力信号ｂ６の値を記憶し、その値を出力信号ｂ７へ出力する。図５では、カウント値“１８”がｂ７にセットされている。
比較部１０８は、記憶部１０７の出力信号ｂ７が所定の閾値に納まっているかどうかを比較する。図５のＡ，Ｂは閾値を表しており、ＡはＨｉｇｈ幅の下限値、ＢはＨｉｇｈ幅の上限値を表している。
分周器１１３の出力信号ｂ１４がＬｏｗかつＬｏｗ幅カウンタ出力信号ｂ９が“２”（任意の値に変更可能）のとき、（ｂ７＜Ａ） もしくは（ｂ７＞Ｂ）であれば比較部１０８の出力信号ｂ８は“１”を出力する。ｂ７が（Ａ＜＝ｂ７＜＝Ｂ）を満たす場合、出力信号ｂ８は“０”を出力する。
Ｌｏｗ幅カウンタ１０９、記憶部１１０、比較部１１１も、Ｈｉｇｈ側カウンタ１０６、記憶部１０７、比較部１０８と同様に動作する。
Ｌｏｗ幅カウンタ１０９は、分周器１１３の出力信号ｂ１４のＬｏｗ幅を基準クロックｂ４でカウントする。Ｌｏｗ幅カウンタ１０９は、分周器１１３の出力信号ｂ１４がＬｏｗのとき、基準クロックｂ４の立ち上がりでカウントアップし、分周器の出力信号ｂ１４がＨｉｇｈのとき、前の値を保持する。
また、Ｌｏｗ幅カウンタ１０９は、分周器１１３の出力信号ｂ１４がＨｉｇｈかつＨｉｇｈ幅カウンタ出力信号ｂ６が“３”（任意の値に変更可能）のとき、値を“０”にクリアする。
また、Ｌｏｗ幅カウンタ１０９は、これらの値をＬｏｗ幅カウンタ出力信号ｂ９に出力する。
記憶部１１０は分周器１１３の出力信号ｂ１４の１周期分データを保持する。Ｈｉｇｈ幅カウンタ出力信号ｂ６が“１”（任意の値に変更可能）かつ分周器１１３の出力信号ｂ１４がＨｉｇｈのとき、記憶部１１０はＬｏｗ幅カウンタ出力信号ｂ９の値を記憶し、その値を出力信号ｂ１０に出力する。
比較部１１１１は、記憶部１１０の出力信号ｂ１０が所定の閾値に納まっているかどうかを比較する。図５のＡ’，Ｂ’は閾値を表しており、Ａ‘はＬｏｗ幅の下限値、Ｂ’はＬｏｗ幅の上限値を表している。
分周器１１３の出力信号ｂ１４がＨｉｇｈかつＨｉｇｈ幅カウンタ出力信号ｂ６が“２”（任意の値に変更可能）のとき、（ｂ１０＜Ａ’）もしくは（ｂ１０＞Ｂ‘）であれば比較部１１１の出力信号ｂ１１は“１”を出力する。
記憶部１１０の出力信号ｂ１０が（Ａ’＜＝ｂ１０＜＝Ｂ‘）を満たす場合、比較部１１１の出力信号ｂ１１は“０”を出力する。
判定回路１１２は、比較部１０８、１１１の出力から、ＰＡＳＳ／ＦＡＩＬを判定する。
また、判定回路１１２は、テスト終了信号を出力する。
Ｌｏｗ幅カウンタ１０９の出力信号ｂ９が“３”（任意の値に変更可能）のとき、判定回路１１２は、比較部１１１の出力信号ｂ８が“１”か“０”か（エラーかパスか）を確認し、エラー“１”の場合にエラーカウントを＋１にする。
同様に、Ｈｉｇｈ幅カウンタ１０６の出力信号ｂ６が“３”（任意の値に変更可能）のとき、判定回路１１２は、比較部１１１の出力信号ｂ１１が“１”か“０”か（エラーかパスか）を確認し、エラー“１”の場合にエラーカウントを＋１にする。
判定回路１１２は、エラーカウントが所定の閾値を超えた場合、被テストデバイス２０をジッタエラーと判定し、結果判定信号ｂ１２に“１”を出力する。
また、判定回路１１２は、入力するＨｉｇｈ幅カウンタ１０６の出力信号ｂ６、またはＬｏｗ幅カウンタ１０９の出力信号ｂ９を用いてテスト期間を決める。
例えば、分周器１１３の出力信号ｂ１４の５０００サイクル分（被テストクロックｂ１の１００００サイクル分）テストするとした場合、判定回路１１２は、Ｈｉｇｈ幅カウンタ１０６の出力信号ｂ６が“４”（任意の値に変更可能）のときに基準クロックｂ４の立ち上がりでカウントアップするカウンタを用意しておき、カウント数が５０００以上になったら、テスト終了信号ｂ１３に“１”を出力する。
テスト終了信号ｂ１３が“１”になったとき、結果判定信号ｂ１２の値が“０”か“１”でジッタがあるかないかを検出できる。
図６は、第２の実施の形態に係るジッタ検出装置１０のジッタ検出イメージ図である。図６では、基準クロックの４０サイクル分が被テストクロック’ｂ５周期の理想的な値とし、３９＜＝Ｈｉｇｈ幅カウント値＜＝４１、３９＜＝Ｌｏｗ幅カウント値＜＝４１を満たす時ＰＡＳＳと判断されるとする。
図６の（Ａ）では、被テストクロック’ｂ５は理想的な信号であり、全てＰＡＳＳと判断される。一方、図６の（Ｂ）では、被テストクロック’ｂ５は変動しており、色つき背景の部分がＦＡＩＬと判定される。
（第２の実施の形態による効果）
本実施の形態によれば、分周器１１３を追加したことにより、被テストクロックのＤｕｔｙを考慮しない周期ジッタを検出したい場合のジッタ検出装置を実現できる。
本実施の形態によれば、分周器１１３を追加したことにより、被テストクロックのＤｕｔｙを考慮しない周期ジッタを検出したい場合のジッタ検出装置を実現できる。
（第３の実施の形態）
次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。
次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。
図７は、本発明の第２の実施の形態に係るジッタ検出装置１０の構成を示すブロック図である。
図７を参照すると、本実施の形態に係るジッタ検出装置１０は、第２の実施の形態係るジッタ検出装置１０から比較部１１１を削除した構成となっている。
また、本実施の形態では、比較部１０８と判定回路１１２の動作が、第２の実施の形態と異なる。第３の実施形態のその他の部分は第２の実施形態と同じである。
上述の構成を有する本実施の形態に係るジッタ検出装置１０は、サイクルｔｏサイクルジッタを検出するジッタ検出装置である。
（第３の実施の形態の動作の説明）
次に、本実施の形態に係るジッタ検出装置１０の動作について、図面を参照して詳細に説明する。
次に、本実施の形態に係るジッタ検出装置１０の動作について、図面を参照して詳細に説明する。
図８は、本実施の形態に係るジッタ検出装置１０の動作を説明するためのタイムチャート図であり、図７と図８の同一信号名の符号は対応関係にある。
図７、図８において、被テストクロック’ｃ５、分周器１１３の出力信号ｃ１４、基準クロックｃ４、Ｈｉｇｈ幅カウンタ出力信号ｃ６、記憶部の出力信号ｃ７、Ｌｏｗ幅カウンタ出力信号ｃ９、記憶部の出力信号ｃ１０は、第２の実施形態と同じ図８のようになる。
また、図８のＣは、ジッタＰＡＳＳ／ＦＡＩＬを判断する閾値である。
記憶部１０７の出力信号ｃ７と記憶部１１０の出力信号ｃ１０は比較部１０８に入力する。
比較部１０８において、ｃ１４＝“１”かつｃ６＝“２”のとき、｜ｃ１０−ｃ７｜がＣよりも大きいと、出力信号ｃ８は“１”を出力し、｜ｃ１０−ｃ７｜がＣよりも小さいと、出力信号ｃ８は“０”を出力する。
一方、ｃ１４＝“０”かつｃ９＝“２”のとき、｜ｃ１０−ｃ７｜がＣよりも大きいと出力信号ｃ８は“１”を出力し、｜ｃ１０−ｃ７｜がＣよりも小さいと出力信号ｃ８は“０”を出力する。
判定回路１１２は、比較部１０８の出力から、ＰＡＳＳ／ＦＡＩＬを判定する。
また、判定回路１１２は、テスト終了信号を出力する。
判定回路１１２は、Ｌｏｗ幅カウンタ１０９の出力信号ｃ９が“３”（任意の値に変更可能）のとき、比較部１０８の出力信号ｃ８が“１”か“０”か（エラーかパスか）を確認し、エラー“１”の場合にエラーカウントを＋１にする。
同様に、判定回路１１２は、Ｈｉｇｈ幅カウンタ１０６の出力信号ｃ６が“３”（任意の値に変更可能）のとき、比較部１０８の出力信号ｃ８が“１”か“０”か（エラーかパスか）を確認し、エラー“１”の場合にエラーカウントを＋１にする。
判定回路１１２は、エラーカウントが所定の閾値を超えた場合、被テストデバイス２０をジッタエラーと判定し、結果判定信号ｃ１２に“１”を出力する。
また、判定回路１１２は、入力するＨｉｇｈ幅カウンタ１０６の出力信号ｃ６又はＬｏｗ幅カウンタ１０９の出力信号ｃ９を用いてテスト期間を決める。
例えば、分周器１１３の出力信号ｃ１４の５０００サイクル分（被テストクロックｃ１の１００００サイクル分）テストするとした場合、判定回路１１２は、Ｈｉｇｈ幅カウンタ１０６の出力信号ｃ６が“４”（任意の値に変更可能）のとき、基準クロックｃ４の立ち上がりでカウントアップするカウンタを用意しておき、カウント数が５０００以上になったら、テスト終了信号ｃ１３に“１”を出力する。テスト終了信号ｃ１３が“１”になったとき、結果判定信号ｃ１２の値が“０”か“１”でジッタがあるかないかを検出できる。
図９は、第３の実施の形態に係るジッタ検出装置１０のジッタ検出イメージ図である。
図９では、基準クロックの４０サイクル分が被テストクロック’ｃ５周期の理想的な値としている。また、（｜Ｈｉｇｈ幅カウント値−Ｌｏｗ幅カウント値｜＜＝２）を満たす時ＰＡＳＳと判断されるとする。
図９の（Ａ）では、被テストクロック’ｃ５は理想的な信号であり、全てＰＡＳＳと判断される。一方、図９の（Ｂ）では、被テストクロック’ｃ５は変動しており、色つき背景の部分がＦＡＩＬと判定される。
（第３の実施の形態による効果）
本実施の形態によれば、サイクルｔｏサイクルジッタを検出することができる。
本実施の形態によれば、サイクルｔｏサイクルジッタを検出することができる。
以上、好ましい実施の形態をあげて本発明を説明したが、本発明は必ずしも、上記実施の形態に限定されるものでなく、その技術的思想の範囲内において様々に変形して実施することができる。
なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
また、本発明の各種の構成要素は、必ずしも個々に独立した存在である必要はなく、複数の構成要素が一個の部材として形成されていること、一つの構成要素が複数の部材で形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等でもよい。
また、本発明の方法およびコンピュータプログラムには複数の手順を順番に記載してあるが、その記載の順番は複数の手順を実行する順番を限定するものではない。このため、本発明の方法およびコンピュータプログラムを実施する時には、その複数の手順の順番は内容的に支障しない範囲で変更することができる。
また、本発明の方法およびコンピュータプログラムの複数の手順は個々に相違するタイミングで実行されることに限定されない。このため、ある手順の実行中に他の手順が発生すること、ある手順の実行タイミングと他の手順の実行タイミングとの一部ないし全部が重複していること、等でもよい。
さらに、上記実施形態の一部又は全部は、以下の付記のようにも記載されうるが、これに限定されない。
（付記１）
被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
前記被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する
ことを特徴とするジッタ検出装置。
被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
前記被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する
ことを特徴とするジッタ検出装置。
（付記２）
前記被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力する第１のカウンタと、
前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第１の記憶部と、
前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第１の比較部と、
被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力する第２のカウンタと、
前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第２の記憶部と、
前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第２の比較部と、
エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する判定回路と
を備えることを特徴とする付記１に記載のジッタ検出装置。
前記被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力する第１のカウンタと、
前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第１の記憶部と、
前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第１の比較部と、
被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力する第２のカウンタと、
前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第２の記憶部と、
前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第２の比較部と、
エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する判定回路と
を備えることを特徴とする付記１に記載のジッタ検出装置。
（付記３）
前記第１の記憶部は、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部は、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のＬｏｗ幅カウンタが出力したカウント値の記録及び出力を行う
ことを特徴とする付記２に記載のジッタ検出装置。
前記第１の記憶部は、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部は、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のＬｏｗ幅カウンタが出力したカウント値の記録及び出力を行う
ことを特徴とする付記２に記載のジッタ検出装置。
（付記４）
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２又は付記３に記載のジッタ検出装置。
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２又は付記３に記載のジッタ検出装置。
（付記５）
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２又は付記３に記載のジッタ検出装置。
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２又は付記３に記載のジッタ検出装置。
（付記６）
前記判定回路は、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記２から付記５の何れか１項に記載のジッタ検出装置。
前記判定回路は、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記２から付記５の何れか１項に記載のジッタ検出装置。
（付記７）
被テストデバイスが出力したクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する
ことを特徴とするジッタ検出装置。
被テストデバイスが出力したクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する
ことを特徴とするジッタ検出装置。
（付記８）
被テストデバイスが出力したクロック信号を１／２分周する分周器と、
前記被テストクロック信号のＨｉｇｈ幅をカウントし、カウント値を出力する第１のカウンタと、
前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第１の記憶部と、
前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第１の比較部と、
被テストクロック信号のＬｏｗ幅をカウントし、カウント値を出力する第２のカウンタと、
前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第２の記憶部と、
前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第２の比較部と、
エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する判定回路と
を備えることを特徴とする付記７に記載のジッタ検出装置。
被テストデバイスが出力したクロック信号を１／２分周する分周器と、
前記被テストクロック信号のＨｉｇｈ幅をカウントし、カウント値を出力する第１のカウンタと、
前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第１の記憶部と、
前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第１の比較部と、
被テストクロック信号のＬｏｗ幅をカウントし、カウント値を出力する第２のカウンタと、
前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第２の記憶部と、
前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第２の比較部と、
エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する判定回路と
を備えることを特徴とする付記７に記載のジッタ検出装置。
（付記９）
前記第１の記憶部は、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部は、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う
ことを特徴とする付記８に記載のジッタ検出装置。
前記第１の記憶部は、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部は、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う
ことを特徴とする付記８に記載のジッタ検出装置。
（付記１０）
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記８又は付記９に記載のジッタ検出装置。
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記８又は付記９に記載のジッタ検出装置。
（付記１１）
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記８又は付記９に記載のジッタ検出装置。
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記８又は付記９に記載のジッタ検出装置。
（付記１２）
前記判定回路は、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記７から付記１１の何れか１項に記載のジッタ検出装置。
前記判定回路は、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記７から付記１１の何れか１項に記載のジッタ検出装置。
（付記１３）
被テストクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する
ことを特徴とするジッタ検出装置。
被テストクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する
ことを特徴とするジッタ検出装置。
（付記１４）
被テストデバイスが出力したクロック信号を１／２分周する分周器と、
前記被テストクロック信号のＨｉｇｈ幅をカウントし、カウント値を出力する第１のカウンタと、
前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第１の記憶部と、
被テストクロック信号のＬｏｗ幅をカウントし、カウント値を出力する第２のカウンタと、
前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第２の記憶部と、
前記第１の記憶部及び前記第２の記憶部からのカウント値を入力し、それぞれのカウント値の差の絶対値が予め設定した閾値以下である場合、正常であることを示す値を出力し、前記閾値よりも大きい場合、エラーであることを示す値を出力する比較部と、
エラーの数をカウントするエラーカウンタ含み、前記エラーカウンタのカウンタ値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示信号を出力する判定回路と
を備えることを特徴とする付記１３に記載のジッタ検出装置。
被テストデバイスが出力したクロック信号を１／２分周する分周器と、
前記被テストクロック信号のＨｉｇｈ幅をカウントし、カウント値を出力する第１のカウンタと、
前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第１の記憶部と、
被テストクロック信号のＬｏｗ幅をカウントし、カウント値を出力する第２のカウンタと、
前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第２の記憶部と、
前記第１の記憶部及び前記第２の記憶部からのカウント値を入力し、それぞれのカウント値の差の絶対値が予め設定した閾値以下である場合、正常であることを示す値を出力し、前記閾値よりも大きい場合、エラーであることを示す値を出力する比較部と、
エラーの数をカウントするエラーカウンタ含み、前記エラーカウンタのカウンタ値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示信号を出力する判定回路と
を備えることを特徴とする付記１３に記載のジッタ検出装置。
（付記１５）
前記第１の記憶部は、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタからのカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部は、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタからのカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う
ことを特徴とする付記１４に記載のジッタ検出装置。
前記第１の記憶部は、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタからのカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部は、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタからのカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う
ことを特徴とする付記１４に記載のジッタ検出装置。
（付記１６）
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記１４又は付記１５に記載のジッタ検出装置。
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記１４又は付記１５に記載のジッタ検出装置。
（付記１７）
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記１４又は付記１５に記載のジッタ検出装置。
前記判定回路が、
テスト終了の判断基準となる終了カウンタを備え、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、前記終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記１４又は付記１５に記載のジッタ検出装置。
（付記１８）
前記判定回路は、
前記比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記１４から付記１７の何れか１項に記載のジッタ検出装置。
前記判定回路は、
前記比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記１４から付記１７の何れか１項に記載のジッタ検出装置。
（付記１９）
ジッタ検出装置によるジッタ検出方法であって、
被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
前記被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する
ことを特徴とするジッタ検出方法。
ジッタ検出装置によるジッタ検出方法であって、
被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
前記被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する
ことを特徴とするジッタ検出方法。
（付記２０）
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力し、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第１の比較部で、前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力し、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力し、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第２の比較部で、前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力し、
判定回路で、エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する
ことを特徴とする付記１９に記載のジッタ検出方法。
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力し、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第１の比較部で、前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力し、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力し、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第２の比較部で、前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力し、
判定回路で、エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する
ことを特徴とする付記１９に記載のジッタ検出方法。
（付記２１）
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のＬｏｗ幅カウンタが出力したカウント値の記録及び出力を行う
ことを特徴とする付記２０に記載のジッタ検出方法。
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のＬｏｗ幅カウンタが出力したカウント値の記録及び出力を行う
ことを特徴とする付記２０に記載のジッタ検出方法。
（付記２２）
前記判定回路で、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２０又は付記２１に記載のジッタ検出方法。
前記判定回路で、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２０又は付記２１に記載のジッタ検出方法。
（付記２３）
前記判定回路で、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２０又は付記２１に記載のジッタ検出方法。
前記判定回路で、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２０又は付記２１に記載のジッタ検出方法。
（付記２４）
前記判定回路で、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記２０から付記２３の何れか１項に記載のジッタ検出方法。
前記判定回路で、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記２０から付記２３の何れか１項に記載のジッタ検出方法。
（付記２５）
ジッタ検出装置によるジッタ検出方法であって、
被テストデバイスが出力したクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する
ことを特徴とするジッタ検出方法。
ジッタ検出装置によるジッタ検出方法であって、
被テストデバイスが出力したクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する
ことを特徴とするジッタ検出方法。
（付記２６）
分周器で、被テストデバイスが出力したクロック信号を１／２分周し、
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力し、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第１の比較部で、前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力し、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力し、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第２の比較部で、前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力し、
判定回路で、エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する
を備えることを特徴とする付記２５に記載のジッタ検出方法。
分周器で、被テストデバイスが出力したクロック信号を１／２分周し、
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力し、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第１の比較部で、前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力し、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力し、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第２の比較部で、前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力し、
判定回路で、エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する
を備えることを特徴とする付記２５に記載のジッタ検出方法。
（付記２７）
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う
ことを特徴とする付記２６に記載のジッタ検出方法。
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う
ことを特徴とする付記２６に記載のジッタ検出方法。
（付記２８）
前記判定回路で、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２６又は付記２７に記載のジッタ検出方法。
前記判定回路で、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２６又は付記２７に記載のジッタ検出方法。
（付記２９）
前記判定回路で、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２６又は付記２７に記載のジッタ検出方法。
前記判定回路で、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記２６又は付記２７に記載のジッタ検出方法。
（付記３０）
前記判定回路で、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記２６から付記２９の何れか１項に記載のジッタ検出方法。
前記判定回路で、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記２６から付記２９の何れか１項に記載のジッタ検出方法。
（付記３１）
ジッタ検出装置によるジッタ検出方法であって、
被テストクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する
ことを特徴とするジッタ検出方法。
ジッタ検出装置によるジッタ検出方法であって、
被テストクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する
ことを特徴とするジッタ検出方法。
（付記３２）
分周器で、被テストデバイスが出力したクロック信号を１／２分周し、
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、カウント値を出力し、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、カウント値を出力し、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
比較部で、前記第１の記憶部及び前記第２の記憶部からのカウント値を入力し、それぞれのカウント値の差の絶対値が予め設定した閾値以下である場合、正常であることを示す値を出力し、前記閾値よりも大きい場合、エラーであることを示す値を出力し、
判定回路で、エラーの数をカウントするエラーカウンタ含み、前記エラーカウンタのカウンタ値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示信号を出力する
ことを特徴とする付記３１に記載のジッタ検出方法。
分周器で、被テストデバイスが出力したクロック信号を１／２分周し、
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、カウント値を出力し、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、カウント値を出力し、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
比較部で、前記第１の記憶部及び前記第２の記憶部からのカウント値を入力し、それぞれのカウント値の差の絶対値が予め設定した閾値以下である場合、正常であることを示す値を出力し、前記閾値よりも大きい場合、エラーであることを示す値を出力し、
判定回路で、エラーの数をカウントするエラーカウンタ含み、前記エラーカウンタのカウンタ値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示信号を出力する
ことを特徴とする付記３１に記載のジッタ検出方法。
（付記３３）
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタからのカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタからのカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う
ことを特徴とする付記３２に記載のジッタ検出方法。
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタからのカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行い、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタからのカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う
ことを特徴とする付記３２に記載のジッタ検出方法。
（付記３４）
前記判定回路で、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記３２又は付記３３に記載のジッタ検出方法。
前記判定回路で、
前記第１のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記３２又は付記３３に記載のジッタ検出方法。
（付記３５）
前記判定回路で、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記３２又は付記３３に記載のジッタ検出方法。
前記判定回路で、
前記第２のカウンタからのカウント値を入力し、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップし、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する
ことを特徴とする付記３２又は付記３３に記載のジッタ検出方法。
（付記３６）
前記判定回路で、
前記比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記３２から付記３５の何れか１項に記載のジッタ検出方法。
前記判定回路で、
前記比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップすることを特徴とする付記３２から付記３５の何れか１項に記載のジッタ検出方法。
（付記３７）
ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、
前記コンピュータに、
被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、
前記被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する処理と
を実行させる特徴とするジッタ検出プログラム。
ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、
前記コンピュータに、
被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、
前記被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する処理と
を実行させる特徴とするジッタ検出プログラム。
（付記３８）
前記コンピュータに、
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力する処理と、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する処理と、
第１の比較部で、前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する処理と、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力する処理と、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する処理と、
第２の比較部で、前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する処理と、
判定回路で、エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する処理と
を実行させることを特徴とする付記３７に記載のジッタ検出プログラム。
前記コンピュータに、
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力する処理と、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する処理と、
第１の比較部で、前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する処理と、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力する処理と、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する処理と、
第２の比較部で、前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する処理と、
判定回路で、エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する処理と
を実行させることを特徴とする付記３７に記載のジッタ検出プログラム。
（付記３９）
前記コンピュータに、
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行う処理と、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のＬｏｗ幅カウンタが出力したカウント値の記録及び出力を行う処理と
を実行させることを特徴とする付記３８に記載のジッタ検出プログラム。
前記コンピュータに、
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行う処理と、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のＬｏｗ幅カウンタが出力したカウント値の記録及び出力を行う処理と
を実行させることを特徴とする付記３８に記載のジッタ検出プログラム。
（付記４０）
前記コンピュータに、
前記判定回路で、
前記第１のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップする処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させることを特徴とする付記３８又は付記３９に記載のジッタ検出プログラム。
前記コンピュータに、
前記判定回路で、
前記第１のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップする処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させることを特徴とする付記３８又は付記３９に記載のジッタ検出プログラム。
（付記４１）
前記コンピュータに、
前記判定回路で、
前記第２のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップする処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させる特徴とする付記３８又は付記３９に記載のジッタ検出プログラム。
前記コンピュータに、
前記判定回路で、
前記第２のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップする処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させる特徴とする付記３８又は付記３９に記載のジッタ検出プログラム。
（付記４２）
前記コンピュータに、
前記判定回路で、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップする処理を実行させることを特徴とする付記３８から付記４１の何れか１項に記載のジッタ検出プログラム。
前記コンピュータに、
前記判定回路で、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップする処理を実行させることを特徴とする付記３８から付記４１の何れか１項に記載のジッタ検出プログラム。
（付記４３）
ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、
前記コンピュータに、
被テストデバイスが出力したクロック信号を１／２分周する処理と、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、
被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する処理と
を実行させることを特徴とするジッタ検出プログラム。
ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、
前記コンピュータに、
被テストデバイスが出力したクロック信号を１／２分周する処理と、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、
被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する処理と
を実行させることを特徴とするジッタ検出プログラム。
（付記４４）
前記コンピュータに、
分周器で、被テストデバイスが出力したクロック信号を１／２分周する処理と、
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力する処理と、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第１の比較部で、前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する処理と、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力する処理と、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する処理と、
第２の比較部で、前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する処理と、
判定回路で、エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する処理と
を実行させることを特徴とする付記４３に記載のジッタ検出プログラム。
前記コンピュータに、
分周器で、被テストデバイスが出力したクロック信号を１／２分周する処理と、
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力する処理と、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力し、
第１の比較部で、前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する処理と、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力する処理と、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する処理と、
第２の比較部で、前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する処理と、
判定回路で、エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する処理と
を実行させることを特徴とする付記４３に記載のジッタ検出プログラム。
（付記４５）
前記コンピュータに、
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行う処理と、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う処理と
を実行させることを特徴とする付記４４に記載のジッタ検出プログラム。
前記コンピュータに、
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタが出力したカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行う処理と、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタが出力したカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う処理と
を実行させることを特徴とする付記４４に記載のジッタ検出プログラム。
（付記４６）
前記コンピュータに、
前記判定回路で、
前記第１のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップする処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させることを特徴とする付記４４又は付記４５に記載のジッタ検出プログラム。
前記コンピュータに、
前記判定回路で、
前記第１のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップする処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させることを特徴とする付記４４又は付記４５に記載のジッタ検出プログラム。
（付記４７）
前記コンピュータに、
前記判定回路で、
前記第２のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップ処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させることを特徴とする付記４４又は付記４５に記載のジッタ検出プログラム。
前記コンピュータに、
前記判定回路で、
前記第２のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップ処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させることを特徴とする付記４４又は付記４５に記載のジッタ検出プログラム。
（付記４８）
前記コンピュータに、
前記判定回路で、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップする処理を実行させることを特徴とする付記４４から付記４７の何れか１項に記載のジッタ検出プログラム。
前記コンピュータに、
前記判定回路で、
前記第１の比較部、及び前記第２の比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップする処理を実行させることを特徴とする付記４４から付記４７の何れか１項に記載のジッタ検出プログラム。
（付記４９）
ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、
前記コンピュータに、
被テストクロック信号を１／２分周する処理と、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、
Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する処理と
を実行させることを特徴とするジッタ検出プログラム。
ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、
前記コンピュータに、
被テストクロック信号を１／２分周する処理と、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、
Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する処理と
を実行させることを特徴とするジッタ検出プログラム。
（付記５０）
前記コンピュータに、
分周器で、被テストデバイスが出力したクロック信号を１／２分周する処理と、
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、カウント値を出力する処理と、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する処理と、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、カウント値を出力する処理と、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する処理と、
比較部で、前記第１の記憶部及び前記第２の記憶部からのカウント値を入力し、それぞれのカウント値の差の絶対値が予め設定した閾値以下である場合、正常であることを示す値を出力し、前記閾値よりも大きい場合、エラーであることを示す値を出力する処理と、
判定回路で、エラーの数をカウントするエラーカウンタ含み、前記エラーカウンタのカウンタ値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示信号を出力する処理と
を実行させることを特徴とする付記４９に記載のジッタ検出プログラム。
前記コンピュータに、
分周器で、被テストデバイスが出力したクロック信号を１／２分周する処理と、
第１のカウンタで、前記被テストクロック信号のＨｉｇｈ幅をカウントし、カウント値を出力する処理と、
第１の記憶部で、前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する処理と、
第２のカウンタで、被テストクロック信号のＬｏｗ幅をカウントし、カウント値を出力する処理と、
第２の記憶部で、前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する処理と、
比較部で、前記第１の記憶部及び前記第２の記憶部からのカウント値を入力し、それぞれのカウント値の差の絶対値が予め設定した閾値以下である場合、正常であることを示す値を出力し、前記閾値よりも大きい場合、エラーであることを示す値を出力する処理と、
判定回路で、エラーの数をカウントするエラーカウンタ含み、前記エラーカウンタのカウンタ値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示信号を出力する処理と
を実行させることを特徴とする付記４９に記載のジッタ検出プログラム。
（付記５１）
前記コンピュータに、
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタからのカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行う処理と、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタからのカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う処理と
を実行させることを特徴とする付記５０に記載のジッタ検出プログラム。
前記コンピュータに、
前記第１の記憶部で、前記被テストクロック信号がＬｏｗであり、かつ、前記第２のカウンタからのカウント値が１である場合に、前記第１のカウンタが出力したカウンタ値の記録及び出力を行う処理と、
前記第２の記憶部で、前記被テストクロック信号がＨｉｇｈであり、かつ、前記第１のカウンタからのカウント値が１である場合に、前記第２のカウンタが出力したカウンタ値の記録及び出力を行う処理と
を実行させることを特徴とする付記５０に記載のジッタ検出プログラム。
（付記５２）
前記コンピュータに、
前記判定回路で、
前記第１のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップする処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させることを特徴とする付記５０又は付記５０に記載のジッタ検出プログラム。
前記コンピュータに、
前記判定回路で、
前記第１のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップする処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させることを特徴とする付記５０又は付記５０に記載のジッタ検出プログラム。
（付記５３）
前記コンピュータに、
前記判定回路で、
前記第２のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップする処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させることを特徴とする付記５０又は付記５１に記載のジッタ検出プログラム。
前記コンピュータに、
前記判定回路で、
前記第２のカウンタからのカウント値を入力する処理と、
前記カウント値が所定の値の場合に、終了カウンタをカウントアップする処理と、
前記終了カウンタの値が所定の値を超えたとき、テスト終了を示す信号を出力する処理と
を実行させることを特徴とする付記５０又は付記５１に記載のジッタ検出プログラム。
（付記５４）
前記コンピュータに、
前記判定回路で、
前記比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップする処理を実行させることを特徴とする付記５０から付記５３の何れか１項に記載のジッタ検出プログラム。
前記コンピュータに、
前記判定回路で、
前記比較部からの出力値がエラーを示す値である場合、前記エラーカウンタをカウントアップする処理を実行させることを特徴とする付記５０から付記５３の何れか１項に記載のジッタ検出プログラム。
１０：ジッタ検出装置
１０３：ＰＬＬ
１０４：ＦＦ（フリップ・フロップ）
１０５：ＦＦ（フリップ・フロップ）
１０６：Ｈｉｇｈ側カウンタ
１０７：記憶部
１０８：比較部
１０９：Ｌｏｗ側カウンタ
１１０：記憶部
１１１：比較部
１１２：判定回路
１１３：分周器
２０：被テストデバイス
３０１：被テストデバイス
３０２：ジッタ検出回路
３０３：テストボード
３０４：ＬＳＩテスタ
１０３：ＰＬＬ
１０４：ＦＦ（フリップ・フロップ）
１０５：ＦＦ（フリップ・フロップ）
１０６：Ｈｉｇｈ側カウンタ
１０７：記憶部
１０８：比較部
１０９：Ｌｏｗ側カウンタ
１１０：記憶部
１１１：比較部
１１２：判定回路
１１３：分周器
２０：被テストデバイス
３０１：被テストデバイス
３０２：ジッタ検出回路
３０３：テストボード
３０４：ＬＳＩテスタ
Claims (10)
- 被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
前記被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する
ことを特徴とするジッタ検出装置。 - 前記被テストクロック信号のＨｉｇｈ幅をカウントし、そのカウント値を出力する第１のカウンタと、
前記第１のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第１の記憶部と、
前記第１の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第１の比較部と、
被テストクロック信号のＬｏｗ幅をカウントし、そのカウント値を出力する第２のカウンタと、
前記第２のカウンタからのカウント値を入力し、当該カウンタ値を選択的に記憶し、出力する第２の記憶部と、
前記第２の記憶部からのカウント値を入力し、当該カウンタ値が予め設定した閾値の範囲内である場合、正常であることを示す値を出力し、範囲外である場合、エラーであることを示す値を出力する第２の比較部と、
エラーの数をカウントするエラーカウンタを含み、前記エラーカウンタのカウント値が所定の閾値を超えた場合、ジッタエラーと判定し、ジッタエラーを示す信号を出力する判定回路と
を備えることを特徴とする請求項１に記載のジッタ検出装置。 - 被テストデバイスが出力したクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する
ことを特徴とするジッタ検出装置。 - 被テストクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する
ことを特徴とするジッタ検出装置。 - ジッタ検出装置によるジッタ検出方法であって、
被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
前記被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する
ことを特徴とするジッタ検出方法。 - ジッタ検出装置によるジッタ検出方法であって、
被テストデバイスが出力したクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する
ことを特徴とするジッタ検出方法。 - ジッタ検出装置によるジッタ検出方法であって、
被テストクロック信号を１／２分周し、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントし、
Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する
ことを特徴とするジッタ検出方法。 - ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、
前記コンピュータに、
被テストデバイスが出力したクロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、
前記被テストクロック信号のＨｉｇｈ幅、Ｌｏｗ幅の基準値とＨｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、半周期ごとのジッタを検出する処理と
を実行させる特徴とするジッタ検出プログラム。 - ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、
前記コンピュータに、
被テストデバイスが出力したクロック信号を１／２分周する処理と、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、
被テストクロック信号の１周期の基準値と、Ｈｉｇｈ幅とＬｏｗ幅のカウント値を比較することにより、周期ジッタを検出する処理と
を実行させることを特徴とするジッタ検出プログラム。 - ジッタ検出装置を構成するコンピュータ上で動作するジッタ検出プログラムであって、
前記コンピュータに、
被テストクロック信号を１／２分周する処理と、
１／２分周後の前記クロック信号を別の高速な基準クロックで同期させた被テストクロック信号のＨｉｇｈ幅とＬｏｗ幅をカウントする処理と、
Ｈｉｇｈ幅とＬｏｗ幅のカウント値の差の絶対値を基準値と比較することにより、サイクルｔｏサイクルジッタを検出する処理と
を実行させることを特徴とするジッタ検出プログラム。
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| Country | Link |
|---|---|
| JP (1) | JP5829448B2 (ja) |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140617 |
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| A711 | Notification of change in applicant |
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| A131 | Notification of reasons for refusal |
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| A977 | Report on retrieval |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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