JP2013009190A - 撮像装置及びその駆動方法 - Google Patents

Abstract

【課題】 垂直加算機能を備える撮像素子に置いて、少ない非有効画素領域でも効果的にノイズを補正することが可能な撮像装置を提供する。
【解決手段】 行方向および列方向に複数の画素が配列された画素配列と、前記複数の画素の出力を加算する加算手段とを備えた撮像素子を有する撮像装置であって、前記画素配列は、各々が光電変換部を持つ複数の有効画素が配置された有効画素領域と、各々が遮光された光電変換部を持つ複数の第１の基準画素が配置された第１の基準画素領域と、各々が光電変換部を持たない複数の第２の基準画素が配置された第２の基準画素領域から構成され、前記複数の有効画素の出力を前記加算手段により加算して読み出す場合に、前記複数の第１の基準画素の出力を前記加算手段により加算して読み出すとともに、前記複数の第２の基準画素の出力を前記加算手段により加算せずに読み出すことを特徴とする。
【選択図】 図９

Description

本発明は、撮像素子を有する撮像装置に関する。

近年、デジタルカメラやビデオカメラにはＣＭＯＳ撮像素子が使用されることが多くなっているが、ＣＭＯＳ撮像素子には様々なノイズが発生する。例えば、暗電流ノイズや読み出し回路に起因する固定パターンノイズ、或いは撮像素子固有の微小なキズによる画素欠陥等があり、画質劣化の要因となっている。

その対策として、撮像素子に遮光された非有効画素領域を設け、非有効画素領域の画素信号を平均化した信号を用いて有効画素領域の画素信号に対する演算処理を行う方法が提案されている。図１１は、ＣＭＯＳ撮像素子の画素領域の構成例を示す図である。ＣＭＯＳ撮像素子は、水平オプティカルブラック（ＨＯＢ）画素領域１１０１及び垂直オプティカルブラック（ＶＯＢ）画素領域１１０２からなる非有効画素領域と、有効画素領域１１０３を備えている。

図１２は、ＣＭＯＳ撮像素子のレイアウト構成例を示すブロック図である。ここでは説明の簡略化のために３×３の９画素のみを示しているが、実際には数百万画素以上で構成される。垂直シフトレジスタ１３０１は、行選択線Ｐｒｅｓ１、Ｐｔｘ１、Ｐｓｅｌ１等の信号を画素領域１３００に出力する。画素領域１３００の奇数列の画素Ｐｉｘｅｌで発生した画素信号は、垂直信号線１３０８ａ、１３０８ｃに出力される。また、偶数列の画素で発生した画素信号は、垂直信号線１３０８ｂに出力される。電流源１３０７ａ〜１３０７ｃは、各垂直信号線１３０８ａ〜１３０８ｃに負荷として接続されている。

チャンネル１（ＣＨ１）、チャンネル２（ＣＨ２）にそれぞれ対応する読み出し回路１３０２，１３１０には、垂直信号線１３０８ａ〜１３０８ｃに出力された電荷信号が入力される。そして、各チャンネルの画素信号をｎチャネルＭＯＳトランジスタ１３０３ａ〜１３０３ｃを介して差動増幅器１３０５，１３１１に出力する。また、各チャンネルのノイズ信号をｎチャネルＭＯＳトランジスタ１３０４ａ〜１３０４ｃを介して差動増幅器１３０５，１３１１に出力する。

水平シフトレジスタ１３０６、１３０９は、トランジスタ１３０３ａ〜１３０３ｃ、１３０４ａ〜１３０４ｃのオン／オフを制御する。差動増幅器１３０５，１３１１は、画素信号とノイズ信号との差分を出力する。そして、このように画素信号とノイズ信号との差分をとることにより、ＣＭＯＳ撮像素子固有のノイズを除去した出力信号を得ることができる。

ところで、垂直信号線に負荷として接続された電流源や、各チャンネルの読み出し回路の特性にばらつきがあると、列ごとにほぼ一様のレベル差が発生し、垂直方向（列方向）に延びたスジ状のパターンノイズとなって現れる。この垂直方向（列方向）に延びたスジ状のパターンノイズは、垂直出力線以降の経路の特性ばらつきによる列固有のノイズであるため、図１１に示したＶＯＢ画素の信号を用いて補正することができる。すなわち、複数行のＶＯＢ画素からの出力信号に基づいて生成した補正データを用いて、固定パターンノイズをキャンセルする方法が知られている（例えば、特許文献１参照）。上述した補正方法により垂直方向（列方向）に延びたスジ状のパターンノイズを補正する場合、ランダムノイズやキズ画素信号の影響を軽減して補正信号の信頼性を高めるためには、ＶＯＢ画素をある程度の行数設ける必要がある。

特開２００２−０１６８４１号公報 特開２００５−８６６５７号公報 特開２０１０−３４８９５号公報

ところで、画像データの低画素化のために、撮像素子の内部で垂直方向（列方向）における画素加算処理が行われている。この画素加算処理としては、列読み出し回路の容量部で加算する方法（例えば、特許文献２参照）や、光電変換部と接続された浮遊拡散領域（フローティングディフュージョン：ＦＤ）で加算する方法（例えば、特許文献３参照）がある。

垂直方向（列方向）における画素加算処理を行う場合、ＶＯＢ画素を含む非有効画素領域においても有効画素領域と同様に画素加算処理を行う必要がある。特にＦＤで画素加算処理を行う場合、加算駆動時と非加算駆動時ではＦＤ容量が異なるため、電荷信号に含まれる暗電流成分の信号レベルも加算駆動時と非加算駆動時とで異なる。そのため、非有効画素領域についても有効画素領域と同様に画素加算処理して補正信号を作成しなければ、正しい補正処理を行うことができない。

さらに、画素加算処理を行った場合にも信頼性の高い補正データを算出するためには、非有効画素領域により多くの画素を設ける必要があり、チップ面積が増大してしまうという問題があった。

本発明の目的は、画素加算処理機能を備える撮像素子においても、非有効画素領域の画素数が少ない構成でも、効果的に垂直方向（列方向）の固定パターンノイズや暗電流ノイズを補正できる撮像装置を提供することである。

本発明の撮像装置は、行方向および列方向に複数の画素が配列された画素配列と、前記複数の画素の出力を加算する加算手段とを備えた撮像素子を有する撮像装置であって、前記画素配列は、各々が光電変換部を持つ複数の有効画素が配置された有効画素領域と、各々が遮光された光電変換部を持つ複数の第１の基準画素が配置された第１の基準画素領域と、各々が光電変換部を持たない複数の第２の基準画素が配置された第２の基準画素領域から構成され、前記複数の有効画素の出力を前記加算手段により加算して読み出す場合に、前記複数の第１の基準画素の出力を前記加算手段により加算して読み出すとともに、前記複数の第２の基準画素の出力を前記加算手段により加算せずに読み出すことを特徴とする。

また、本発明の撮像装置の制御方法は、行方向および列方向に複数の画素が配列された画素配列と、前記複数の画素の出力を加算する加算手段とを備えた撮像素子を有する撮像装置の制御方法であって、前記画素配列は、各々が光電変換部を持つ複数の有効画素が配置された有効画素領域と、各々が遮光された光電変換部を持つ複数の第１の基準画素が配置された第１の基準画素領域と、各々が光電変換部を持たない複数の第２の基準画素が配置された第２の基準画素領域から構成され、前記複数の有効画素の出力を前記加算手段により加算して読み出す場合に、前記複数の第１の基準画素の出力を前記加算手段により加算して読み出すとともに、前記複数の第２の基準画素の出力を前記加算手段により加算せずに読み出すことを特徴とする。

本発明によれば、画素加算処理機能を備えた撮像素子を有する撮像装置において、非有効画素領域の画素数が少ない場合でも、良好な撮影画像を取得することができる。

本発明の実施例１に係る撮像装置のブロック図である。 本発明の実施例１に係る画素領域の構成例を示す図である。 本発明の実施例１に係る撮像素子の回路構成図である。 本発明の実施例１に係る撮像素子の構成図である。 本発明の実施例１に係る読み出し回路の構成図である。 本発明の実施例１に係る撮像素子の駆動タイミングチャートである。 本発明の実施例１に係る撮像素子の垂直画素加算の駆動タイミングチャートである。 本発明の実施例１に係る撮像素子の画素レイアウトを示す図である。 本発明の実施例１に係る駆動方法における画素の読み出しを表した図である。 本発明の実施例２に係る撮像素子の駆動タイミングチャートである。 従来の画素領域の構成例を示す図である。 従来の撮像素子の構成図である。

以下、本発明の実施形態について、図面を参照して詳細に説明する。

図１は、本発明の実施例１に係る撮像装置の構成を示す全体ブロック図である。図１において、ＣＭＯＳ撮像素子１０１は、不図示の撮影レンズで結像された被写体像を光電変換して電気信号を出力する。ＡＦＥ（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）１０２は、ＣＭＯＳ撮像素子１０１から出力された電気信号の増幅や黒レベルの調整（ＯＢクランプ）などの信号処理を行う。ＡＦＥ１０２は、タイミング発生回路１１０から出力されるＯＢクランプタイミングやＯＢクランプ目標レベルなどに基づいて信号処理を行ったアナログ信号をデジタル信号に変換する。ＤＦＥ（Ｄｉｇｉｔａｌ Ｆｒｏｎｔ Ｅｎｄ）１０３は、ＡＦＥ１０２で変換された各画素のデジタル信号を受け取り、画像信号の補正や画素の並び替え等のデジタル処理を行う。

画像処理部１０５は、現像処理を行って表示回路１０８に画像を表示する処理や、制御回路１０６を介して画像を記録媒体１０９に記録するといった処理を行う。記録媒体１０９にはコンパクトフラッシュ（登録商標）メモリなどが用いられる。メモリ回路１０４は、画像処理部１０５の現像段階での作業用メモリや、撮像が続いて行われて現像処理が間に合わないときのバッファメモリなどとして使用される。

制御回路１０６は、撮像装置全体の制御を行うとともに、操作部１０７からの指示を受けて各部に命令を送る。操作部１０７は、撮像装置を起動させるための電源スイッチや、シャッタースイッチなどを備えている。そして、操作者によりシャッタースイッチが操作されると、制御回路１０６の制御により、測光処理、測距処理などの撮影準備動作の開始が指示され、その後、ミラー、シャッターを駆動して撮像素子１０１から読み出した信号を処理して記録媒体１０９に書き込む一連の撮像動作が実行される。

図２は、ＣＭＯＳ撮像素子１０１の画素配列の構成例を示す図である。図２に示すように、本実施例の撮像素子は、行方向及び列方向に複数の画素が配列された有効画素領域２０４と非有効画素領域から構成された画素配列を備える。

非有効画素領域は、遮光された光電変換部を持つ複数のＯＢ画素（第１の基準画素）が配置された水平オプティカルブラック（ＨＯＢ）画素領域２０３及び垂直オプティカルブラック（ＶＯＢ）画素領域２０２（第１の基準画素領域）と、光電変換部を持たない複数のＮＵＬＬ画素（第２の基準画素）が配置されたＮＵＬＬ画素領域２０１（第２の基準画素領域）からなる。

有効画素領域２０４の各画素（有効画素）は、入射光に応じて光電変換部で発生した電荷を蓄積し、画素信号に変換して出力する。ＨＯＢ画素領域２０３は、有効画素領域２０４の水平方向（行方向）の左側に隣接して設けられた遮光領域である。ＶＯＢ画素領域２０２は、有効画素領域２０４の垂直方向（列方向）の上側に隣接して設けられた遮光領域である。

有効画素領域２０４とＨＯＢ画素領域２０３及びＶＯＢ画素領域２０２とは同じ画素構造を有し、有効画素領域２０４の光電変換部は遮光されず、ＨＯＢ画素領域２０３とＶＯＢ画素領域２０２の光電変換部は遮光されている。また、ＮＵＬＬ画素領域２０１は、ＶＯＢ画素領域２０２の垂直方向（列方向）の上側に隣接して設けられている。なお、ＮＵＬＬ画素は、光電変換部を持たないため遮光されていなくても良い。

図３は、ＣＭＯＳ撮像素子１０１を構成する有効画素の回路構成を示す図である。光電変換部であるフォトダイオード（ＰＤ）３０１は、不図示の撮影レンズによって結像された光学像を受けて光電変換により電荷を発生して蓄積する。ＭＯＳトランジスタで構成される転送スイッチ３０２は、ＰＤ３０１で蓄積された電荷を浮遊拡散領域（フローティングディフュージョン：ＦＤ）３０４に転送する。

ＦＤ３０４は、転送スイッチ３０２によりＰＤ３０１から転送されてきた電荷を電圧に変換し、ソースフォロワアンプ（ＳＦ）３０５は、ＦＤ３０４により変換された電圧に応じた信号を出力する。選択スイッチ３０６は、ソースフォロアアンプ３０５から出力された画素信号を垂直出力線４０８（列出力線）に出力する。リセットスイッチ３０３は、ＦＤ３０４の電位をリセット電源電圧ＶＤＤにリセットするとともに、転送スイッチ３０２を介してＰＤ３０１の電位もリセット電源電圧ＶＤＤにリセットする。

ここで、本実施例のＣＭＯＳ撮像素子１０１は、加算手段である加算スイッチ３０８を備えている。この加算スイッチ３０８をオンすることで、垂直方向（列方向）において隣接する画素のＰＤ３０１で発生した電荷がＦＤ３０４において加算される。なお、ここでは一例として垂直方向（列方向）に隣接する３画素の電荷を加算して出力する回路を示すが、加算する画素数はこれに限定されるものではない。

なお、ＨＯＢ画素領域及びＶＯＢ画素領域に配置されたＯＢ画素は、図３に示した有効画素の回路構成と同一の構成を有している。また、ＮＵＬＬ画素は、図３に示した有効画素の回路構成から光電変換部であるフォトダイオード（ＰＤ）３０１と加算スイッチ３０８を除いた構成となっている。なお、ＮＵＬＬ画素が加算スイッチ３０８を備える構成としてもかまわない。

図４は、ＣＭＯＳ撮像素子１０１の構成例を示すブロック図である。垂直シフトレジスタ４０１は、行選択線Ｐｒｅｓ（１）〜（３）、Ｐｔｘ（１）〜（３）、Ｐｓｅｌ（１）〜（３）、Ｐａｄｄ（１）〜（３）等を介して駆動信号を画素領域４００に出力する。

画素配列４００は、複数の画素（Ｐｉｘｅｌ）からなり、各画素は、それぞれ図３に示した回路構成を有している。なお、図４では簡略化のために３×３画素の構成を示しているが、通常は数百万画素以上の画素から構成される。各画素は、偶数列と奇数列で各々ＣＨ１、ＣＨ２に対応した垂直信号線（列出力線）４０８ａ〜４０８ｃにノイズ信号及び画素信号を出力する。垂直信号線４０８ａ〜４０８ｃには、負荷である定電流源４０７ａ〜４０７ｃがそれぞれ接続される。

読み出し回路４０２，４１０には、垂直信号線４０８ａ〜４０８ｃからの画素信号及びノイズ信号が入力される。読み出し回路４０２，４１０は、入力された画素信号をｎチャネルトランジスタ４０４ａ〜４０４ｃを介して差動増幅器４０５，４１１に出力する。また、読み出し回路４０２，４１０は、入力されたノイズ信号をｎチャネルトランジスタ４０３ａ〜４０３ｃを介して差動増幅器４０５，４１１に出力する。水平シフトレジスタ４０６，４０９は、トランジスタ４０３ａ〜４０３ｃ及び４０４ａ〜４０４ｃのオン／オフを制御する。差動増幅器４０５，４１１は、画素信号とノイズ信号との差分を出力する。

図３の転送スイッチ３０２のゲートは、図４の第１の行選択線Ｐｔｘ（１）に接続される。同じ行に配置された他の画素の転送スイッチ３０２のゲートも上記第１の行選択線Ｐｔｘ（１）に共通に接続される。図３のリセットスイッチ３０３のゲートは、図４の第２の行選択線Ｐｒｅｓ（１）に接続される。同じ行に配置された他の画素のリセットスイッチ３０３のゲートも上記第２の行選択線Ｐｒｅｓ（１）に共通に接続される。

図３の選択スイッチ３０６のゲートは、図４の第３の行選択線Ｐｓｅｌ（１）に接続される。同じ行に配置された他の画素の選択スイッチ３０６のゲートも上記第３の行選択線Ｐｓｅｌ（１）に共通に接続される。また、選択スイッチ３０６のソースは、垂直信号線４０８ａ〜４０８ｃに接続される。図３の加算スイッチ３０８のゲートは、図４の第４の行選択線Ｐａｄｄ（１）に接続される。同じ行に配置された他の画素の加算スイッチ３０８のゲートも上記第４の行選択線Ｐａｄｄ（１）に接続される。

これら第１〜第４の行選択線Ｐｔｘ（１）、Ｐｒｅｓ（１）、Ｐｓｅｌ（１）、Ｐａｄｄ（１）には、垂直シフトレジスタ３０１によって各駆動信号が出力される。なお、図４に示されている残りの行においても、同様な構成の画素と行選択線が設けられる。これらの行選択線Ｐｔｘ（２）〜Ｐｔｘ（３）、Ｐｒｅｓ（２）〜Ｐｒｅｓ（３）、Ｐｓｅｌ（２）〜Ｐｒｅｓ（３）、Ｐａｄｄ（２）〜Ｐａｄｄ（３）にも、上記垂直シフトレジスタ３０１により駆動信号が供給される。

図５は、図４に示した読み出し回路４０２，４１０の回路例を示す図である。破線で囲んだ部分が１列分に相当するブロックであり、図４の各垂直信号線４０８ａ〜４０８ｃが図５の端子Ｖｏｕｔに接続される。図６は、ＣＭＯＳ撮像素子１０１の動作例を示すタイミングチャートである。図３、図５及び図６を用いて、ＣＭＯＳ撮像素子１０１の動作を説明する。

ＰＤ３０１からの電荷の読み出しに先立って、リセットスイッチ３０３のゲートに接続された第２の行選択線Ｐｒｅｓ（１）がハイレベルとなる。これによって、ソースフォロアアンプ（ＳＦ）３０５のゲートがリセット電源電圧ＶＤＤにリセットされる。リセットスイッチ３０３のゲートに接続された第２の行選択線Ｐｒｅｓ（１）がローレベルになると同時に読み出し回路４０２，４１０のクランプスイッチのゲート線Ｐｃ０ｒがハイレベルになる。その後、選択スイッチ３０６のゲートに接続された第３の行選択線Ｐｓｅｌ（１）がハイレベルになる。

これによって、リセットノイズが重畳されたリセット信号（ノイズ信号）が垂直信号線４０８ａ〜４０８ｃから図５に示す読み出し回路４０２，４１０の端子Ｖｏｕｔに読み出され、各列のクランプ容量Ｃ０にクランプされる。そして、クランプスイッチのゲート線Ｐｃ０ｒがローレベルになった後、ノイズ信号側転送スイッチのゲート線Ｐｃｔｎがハイレベルとなり、各列に設けられたノイズ保持容量Ｃｔｎにリセット信号が保持される。

次に、画素信号側転送スイッチのゲート線Ｐｃｔｓがハイレベルになった後、転送スイッチ３０２のゲートに接続された第１の行選択線Ｐｔｘ（１）がハイレベルとなり、ＰＤ３０１の電荷がＳＦ３０５のゲートに転送される。それと同時に電荷信号が垂直信号線４０８ａ〜４０８ｃから読み出し回路４０２，４１０の端子Ｖｏｕｔに読み出される。

その後、転送スイッチ３０２のゲートに接続された第１の行選択線Ｐｔｘ（１）がローレベルになった後、画素信号側転送スイッチのゲート線Ｐｃｔｓがローレベルになる。そして、リセット信号からの変化分である光信号成分（画素信号）が各列に設けられた信号保持容量Ｃｔｓに読み出されて保持される。ここまでの動作で、第１行目に接続された画素のノイズ信号及び画素信号が各列に接続されたノイズ保持容量Ｃｔｎ、信号保持容量Ｃｔｓにそれぞれ保持される。

さらに、水平シフトレジスタ４０６，４０９から供給される信号Ｐｈによって、各列の水平転送スイッチゲート４０３，４０４が順次ハイレベルとなる。そして、ノイズ保持容量Ｃｔｎ，信号保持容量Ｃｔｓに保持されていた電圧は、水平出力線の保持容量Ｃｈｎ，Ｃｈｓに順次読み出され、差動増幅器で差分処理されて出力端子ＯＵＴに順次出力される。

各列の信号読み出しの合間でリセットスイッチをオンするリセット信号線Ｐｃｈｒｅｓがハイレベルになり、水平出力線の保持容量Ｃｈｎ，Ｃｈｓがリセット電位ＶＣＨＲＮ、ＶＣＨＲＳにそれぞれリセットされる。以上で、第１行目に接続された画素からの信号読み出しが完了する。同様に、垂直シフトレジスタ４０１からの駆動信号によって第２行目以降に接続された画素の信号が順次読み出され、全画素の読み出しが完了する。

次に、図７は、ＣＭＯＳ撮像素子１０１の加算スイッチ３０８をオンすることで、隣接する画素のＰＤ３０１で発生した電荷をＦＤ３０４において加算する加算駆動の動作例を示すタイミングチャートである。ここでは、一例として、図４のＣＭＯＳ撮像素子１０１のブロック図に示す垂直方向３画素の電荷を加算する加算駆動方法を説明する。

まず、ＰＤ３０１からの電荷読み出し時に、Ｐａｄｄ（１）、Ｐａｄｄ（２）、Ｐａｄｄ（３）をハイレベルにする。ＰＤ３０１からの電荷の読み出しに先立って、リセットスイッチ３０３のゲートに接続された第２の行選択線Ｐｒｅｓ（１）、Ｐｒｅｓ（２）、Ｐｒｅｓ（３）がハイレベルとなる。これによって、ソースフォロアアンプ（ＳＦ）３０５のゲートがリセット電源電圧ＶＤＤにリセットされる。

リセットスイッチ３０３のゲートに接続された第２の行選択線Ｐｒｅｓ（１）、Ｐｒｅｓ（２）、Ｐｒｅｓ（３）がローレベルになると同時に読み出し回路４０２，４１０のクランプスイッチのゲート線Ｐｃ０ｒがハイレベルになる。その後、選択スイッチ３０６のゲートに接続された第３の行選択線Ｐｓｅｌ（１）、Ｐｓｅｌ（２）、Ｐｓｅｌ（３）がハイレベルとなる。これによって、リセットノイズが重畳されたリセット信号（ノイズ信号）が垂直信号線４０８ａ〜４０８ｃから図５に示す読み出し回路４０２，４１０の端子Ｖｏｕｔに読み出され、各列のクランプ容量Ｃ０にクランプされる。

次に、クランプスイッチのゲート線Ｐｃ０ｒがローレベルになった後、ノイズ信号側転送スイッチのゲート線Ｐｃｔｎがハイレベルとなり、各列に設けられたノイズ保持容量Ｃｔｎにリセット信号が保持される。

次に、画素信号側転送スイッチのゲート線Ｐｃｔｓがハイレベルになった後、転送スイッチ３０２のゲートに接続された第１の行選択線Ｐｔｘ（１）、Ｐｔｘ（２）、Ｐｔｘ（３）がハイレベルとなる。そして、３行のＰＤ３０１の電荷がＦＤ３０４において加算され、ＳＦ３０５のゲートに転送される。それと同時に電荷信号が垂直信号線４０８ａ〜４０８ｃから読み出し回路４０２，４１０の端子Ｖｏｕｔに読み出される。

その後、転送スイッチ３０２のゲートに接続された第１の行選択線Ｐｔｘ（１）、Ｐｔｘ（２）、Ｐｔｘ（３）がローレベルになった後、画素信号側転送スイッチのゲート線Ｐｃｔｓがローレベルになる。そして、リセット信号からの変化分である光信号成分（画素信号）が各列に設けられた信号保持容量Ｃｔｓに読み出されて保持される。ここまでの動作で、第１行目、第２行目、第３行目に接続された画素のノイズ信号と加算された画素信号が各列に接続されたノイズ保持容量Ｃｔｎ、信号保持容量Ｃｔｓにそれぞれ保持される。

さらに、水平シフトレジスタ４０６，４０９から供給される信号Ｐｈによって、各列の水平転送スイッチゲート４０３，４０４が順次ハイレベルとなる。そして、ノイズ保持容量Ｃｔｎ，信号保持容量Ｃｔｓに保持されていた電圧は、水平出力線の保持容量Ｃｈｎ，Ｃｈｓに順次読み出され、差動増幅器で差分処理されて出力端子ＯＵＴに順次出力される。

各列の信号読み出しの合間でリセットスイッチをオンするリセット信号線Ｐｃｈｒｅｓがハイレベルになり、水平出力線の保持容量Ｃｈｎ，Ｃｈｓがリセット電圧ＶＣＨＲＮ、ＶＣＨＲＳにそれぞれリセットされる。以上で、第１行目、第２行目、第３行目に接続された画素からの垂直加算読み出しが完了する。

上述したＣＭＯＳ撮像素子１０１を用いて垂直画素加算を行って画像を得る駆動方法を図８、図９を用いて詳細に説明する。図８は、撮像素子の画素レイアウトの一部を示した図である。図８では、説明を簡単にするために１７×３０画素の例を示しているが、実際には数千×数千画素と多画素である。図８の例では、０行目から３行目までがＮＵＬＬ画素、４行目から１５行目までがＶＯＢ画素、１６行目から２９行目までが有効画素である。有効画素には、Ｇ、Ｒ、Ｂの色フィルタがベイヤ状に配列されている。本実施例では、垂直方向（列方向）に隣接する同色３画素の出力を加算する場合について説明する。

図９は、図８の画素レイアウトのある列の画素の垂直加算読み出しを表した図である。ここで、ＮＵＬＬ画素は、黒レベルの基準となる信号出力を得るために設けられた画素であり、図３に示したＰＤ３０１と加算スイッチ３０８を備えていない。そのため、ＮＵＬＬ画素の出力は垂直方向（列方向）で加算されないで、各行にある画素の信号が別々に読み出される。

有効画素の出力は、垂直方向（列方向）に隣接した同色の３画素の出力が加算されて読み出される。図９は、ＲとＧの列を示しており、Ｒ画素については、１６，１８，２０行目の３画素の出力が加算されて読み出される。また、Ｇ画素については、１９，２１，２３行目の３画素が加算されて読み出される。以降の有効画素についても同様にして読み出される。

ＶＯＢ画素の出力は、有効画素と同様に垂直方向（列方向）の３画素の出力が加算されて読み出される。ＶＯＢ画素は、遮光された画素であるために色の区別はないが、有効画素と同様の規則で加算するように駆動することが望ましい。すなわち、図９では、ＶＯＢ画素領域の４，６，８行目の画素の出力が加算されて読み出されるとともに、７，９，１１行目の画素の出力が加算されて読み出される。このように加算することで、重心を偏らせることなくＯＢ画素出力を得ることができる。なお、ＶＯＢ画素と有効画素の境界では、１３，１５行目のＶＯＢ２画素と１７行目の有効画素１画素（Ｇ画素）の出力が加算されて読み出されることになるが、この出力信号は画像作成に使用しないことが望ましい。

次に、ＤＦＥ１０３は、このようにして読み出されたＮＵＬＬ画素の出力信号及びＶＯＢ画素の出力信号を用いて、有効画素の出力信号を補正する。以下、この補正処理について説明する。なお、この補正処理は、ＤＦＥ１０３で行うのが好適であるが、もちろん画像処理装置１０５などで実行するように構成してもかまわない。

まず、各列におけるＮＵＬＬ画素の出力信号の平均値を算出する。同じ列の有効画素からの色別の出力画素信号からＮＵＬＬ画素の出力信号の平均値を減算する。そして、このような減算処理を行うことにより、読み出し回路の特性に起因する縦縞ノイズやシェーディングをリアルタイムに補正することができる。なお、信頼度の高い補正処理を行うためには、ＮＵＬＬ画素の母数（行数）が多いほど好ましいが、上記したようにＮＵＬＬ画素の出力信号は、有効画素を加算して読み出す場合にも加算処理されないため、ＮＵＬＬ画素の行数を増やさなくても補正値（平均値）の算出に十分な母数のＮＵＬＬ画素出力を得ることができる。

また、通常、光電変換部であるフォトダイオード（ＰＤ）で電荷の蓄積を行うと、その蓄積時間や環境温度に応じて暗電流ノイズが発生するが、ＮＵＬＬ画素には光電変換部であるフォトダイオード（ＰＤ）が設けられていないため、暗電流ノイズが発生しない。そのため、加算読み出しを行わなくても所望の補正値を得ることができ、かつ、列ごとに生じる固定パターンノイズを精度よく補正することができる。

一方、有効画素で発生する暗電流ノイズは、ＶＯＢ画素の出力信号を用いて補正する。暗電流ノイズは、上記したように、電荷蓄積時間と環境温度に依存するものである。ＶＯＢ画素には、有効画素と同様に光電変換部であるフォトダイオード（ＰＤ）が設けられている。そこで、有効画素と同様の加算読み出し駆動を行って読み出されたＶＯＢ画素の出力信号の平均値を算出することによって暗電流量が求まるので、この値を用いて有効画素の出力信号を補正すれば、暗電流の影響を抑制することができる。ＶＯＢ画素は有効画素と同様の加算読み出し駆動を行う必要があるが、ＶＯＢ画素全体から暗電流補正値を算出することができるので、画素数をそれほど増やさなくても精度の良い補正を行うことができる。

なお、本実施例では、ＮＵＬＬ画素に加算スイッチ３０８を備えていない例を説明したが、有効画素と同様に加算スイッチ３０８を備えていてもかまわない。また、ＮＵＬＬ画素を複数回選択して読み出すと、ＮＵＬＬ画素出力信号の母数が増えてランダムノイズの影響をより抑制した補正を行うことができる。また、本実施例では、水平方向（行方向）の低画素化に関しては特に説明していないが、全画素の信号を読み出してから後で加算処理しても良いし、公知の技術により、撮像素子内で水平方向（行方向）の加算処理を行っても良い。

以上のような処理を行うことで、高画素の撮像素子の出力を低画素化する駆動を行う際に、回路規模を大きくすることなく良好な画像を得ることができる。

次に、本発明の別の実施例について説明する。実施例２は、ＮＵＬＬ画素の読み出し方法のみが実施例１と異なるものである。なお、実施例２における撮像装置や撮像素子の構成、ＮＵＬＬ画素とＶＯＢ画素の出力信号を用いた補正処理を含む各種処理については実施例１と同様である。実施例１と同様の部分については説明を省略し、以下、実施例１と異なる部分についてのみ説明する。

実施例１で説明したように、ＮＵＬＬ画素は、列ごとの固定パターンノイズやシェーディングの補正値の算出に使用する。そのため、ＮＵＬＬ画素の中に欠陥画素があると、その欠陥画素の出力電圧レベルは正常なＮＵＬＬ画素の出力電圧レベルと異なるため、正しい補正値（平均値）を得ることができない。例えば、リセット電源電圧ＶＤＤが５Ｖである場合、正常なＮＵＬＬ画素の出力電圧レベルはリセット電源電圧ＶＤＤの５Ｖとほとんど変わらない４．９９９Ｖとなるのに対し、欠陥画素の出力電圧レベルはリセット電源電圧ＶＤＤの５Ｖよりも１００ｍＶ低い４．９９Ｖとなる。特に、ＮＵＬＬ画素では列ごとに補正値を算出するだけでなく母数となる画素数（行数）も少ないので、欠陥画素の影響は大きい。なお、ＮＵＬＬ画素の欠陥としては、例えば、ＳＦ３０５に欠陥がある場合が考えられる。

そこで、実施例２では、読み出し時に複数画素の選択スイッチ３０６を並行してオンするように制御する。図１０は、実施例２における読み出し駆動のタイミングチャートである。ここでは、図８の第１行目、第２行目、第３行目を１つのグループとし、各列において３画素の出力電圧レベルのいずれかを読み出す例について説明する。

まず、転送スイッチ３０２をオンしない状態でリセットスイッチ３０３のゲートに接続された第２の行選択線Ｐｒｅｓ（１）、Ｐｒｅｓ（２）、Ｐｒｅｓ（３）がハイレベルとなる。これによって、ソースフォロアアンプ（ＳＦ）３０５のゲートがリセット電源電圧ＶＤＤにリセットされる。

リセットスイッチ３０３のゲートに接続された第２の行選択線Ｐｒｅｓ（１）、Ｐｒｅｓ（２）、Ｐｒｅｓ（３）がローレベルになると同時に読み出し回路４０２，４１０のクランプスイッチのゲート線Ｐｃ０ｒがハイレベルになる。その後、選択スイッチ３０６のゲートに接続された第３の行選択線Ｐｓｅｌ（１）、Ｐｓｅｌ（２）、Ｐｓｅｌ（３）がハイレベルとなる。これによって、リセットノイズが重畳されたリセット信号（ノイズ信号）が垂直信号線４０８ａ〜４０８ｃから図５に示す読み出し回路４０２，４１０の端子Ｖｏｕｔに読み出され、各列のクランプ容量Ｃ０にクランプされる。

次に、クランプスイッチのゲート線Ｐｃ０ｒがローレベルになった後、ノイズ信号側転送スイッチのゲート線Ｐｃｔｎがハイレベルとなり、各列に設けられたノイズ保持容量Ｃｔｎにリセット信号が保持される。

次に、画素信号側転送スイッチのゲート線Ｐｃｔｓがハイレベルになった後、転送スイッチ３０２のゲートに接続された第１の行選択線Ｐｔｘ（１）、Ｐｔｘ（２）、Ｐｔｘ（３）がハイレベルとなる。すなわち、第１行目から第３行目までの複数の転送スイッチ３０２が並行してオンされる。ここで、第１行目から第３行目までの複数の選択スイッチ３０６が並行してオンしているため、第１行目から第３行目の３つのＳＦ３０５の出力電圧が垂直出力線４０８上で競合する状態になる。複数の異なるＳＦ３０５の出力電圧が競合した場合、リセット電源電圧５Ｖに最も近い電圧を出力するＳＦ３０５の出力電圧が信号値となって垂直信号線４０８から読み出し回路４０２，４１０の端子Ｖｏｕｔに読み出される。

次に、転送スイッチ３０２のゲートに接続された第１の行選択線Ｐｔｘ（１）、Ｐｔｘ（２）、Ｐｔｘ（３）がローレベルになった後、画素信号側転送スイッチのゲート線Ｐｃｔｓがローレベルになる。そして、リセット信号からの変化分である光信号成分（画素信号）が各列に設けられた信号保持容量Ｃｔｓに読み出される。ここまでの動作で、第１行目、第２行目、第３行目に接続された画素のノイズ信号及び画素信号のうち、それぞれリセット電源電圧５Ｖに最も近い電圧値を持つ信号が各列に接続されたノイズ保持容量Ｃｔｎ、信号保持容量Ｃｔｓにそれぞれ保持される。

この後、水平シフトレジスタ４０６，４０９から供給される信号Ｐｈによって、各列の水平転送スイッチゲートが順次ハイレベルとなる。そして、ノイズ保持容量Ｃｔｎ，信号保持容量Ｃｔｓに保持されていた電圧は、水平出力線の保持容量Ｃｈｎ，Ｃｈｓに順次読み出され、差動増幅器で差分処理されて出力端子ＯＵＴに順次出力される。

各列の信号読み出しの合間でリセットスイッチをオンするリセット信号線Ｐｃｈｒｅｓがハイレベルになり、水平出力線の保持容量Ｃｈｎ，Ｃｈｓがリセット電圧ＶＣＨＲＮ、ＶＣＨＲＳにリセットされる。

以上のように、ＮＵＬＬ画素の列方向に並ぶ３画素の出力電圧の中で、リセット電源電圧ＶＤＤの５Ｖに最も近い電圧値を読み出すことにより、出力電圧レベルがリセット電源電圧ＶＤＤの５Ｖよりも小さくなる欠陥画素の出力を読み出さないため、精度良い補正を行うことができる。また、ＮＵＬＬ画素を複数回選択して読み出すことにより、ランダムノイズの影響を減らすことができ、より正しい補正値を算出することができる。

（その他の実施例）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

２０１ ＮＵＬＬ画素領域
２０２ 垂直オプティカルブラック画素領域
２０３ 水平オプティカルブラック画素領域
２０４ 有効画素領域
３０１ フォトダイオード
３０２ 転送スイッチ
３０３ リセットスイッチ
３０４ 浮遊拡散領域
３０５ ソースフォロアアンプ
３０６ 選択スイッチ
３０８ 加算スイッチ
４０８ 垂直出力線

Claims (7)

1. 行方向および列方向に複数の画素が配列された画素配列と、複数の画素の出力を加算する加算手段とを備えた撮像素子を有する撮像装置であって、
   前記画素配列は、各々が光電変換部を持つ複数の有効画素が配置された有効画素領域と、各々が遮光された光電変換部を持つ複数の第１の基準画素が配置された第１の基準画素領域と、各々が光電変換部を持たない複数の第２の基準画素が配置された第２の基準画素領域から構成され、
   前記複数の有効画素の出力を前記加算手段により加算して読み出す場合に、前記複数の第１の基準画素の出力を前記加算手段により加算して読み出すとともに、前記複数の第２の基準画素の出力を前記加算手段により加算せずに読み出すことを特徴とする撮像装置。
2. 前記加算手段は、前記複数の画素の出力を前記列方向において加算することを特徴とする請求項１に記載の撮像装置。
3. 前記第１の基準画素領域及び前記第２の基準画素領域の出力信号を用いて、前記有効画素領域の出力信号を補正する補正手段を有することを特徴とする請求項１又は２に記載の撮像装置。
4. 前記有効画素領域及び前記第１の基準画素領域は前記加算手段を備え、前記第２の基準画素領域は前記加算手段を備えないことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記有効画素及び前記第１の基準画素は、前記光電変換部と、電荷を電圧に変換する浮遊拡散領域と、前記光電変換部で発生した電荷を前記浮遊拡散領域に転送する転送スイッチと、前記浮遊拡散領域により変換された電圧に応じた信号を出力するアンプと、前記アンプから出力された信号を列出力線に出力する選択スイッチと、前記浮遊拡散領域をリセット電位にリセットするリセットスイッチとを備え、前記第２の基準画素は、前記第１の基準画素及び前記有効画素の構成から前記光電変換部を除いた構成を備えることを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
6. 前記複数の有効画素の出力を前記加算手段により加算して読み出す場合、前記第２の基準画素領域の信号を読み出す際に、前記複数の第２の基準画素の前記選択スイッチを並行してオンするとともに、前記複数の第２の基準画素の前記転送スイッチを並行してオンすることを特徴とする請求項５に記載の撮像装置。
7. 行方向および列方向に複数の画素が配列された画素配列と、前記複数の画素の出力を加算する加算手段とを備えた撮像素子を有する撮像装置の制御方法であって、
   前記画素配列は、各々が光電変換部を持つ複数の有効画素が配置された有効画素領域と、各々が遮光された光電変換部を持つ複数の第１の基準画素が配置された第１の基準画素領域と、各々が光電変換部を持たない複数の第２の基準画素が配置された第２の基準画素領域から構成され、
   前記複数の有効画素の出力を前記加算手段により加算して読み出す場合に、前記複数の第１の基準画素の出力を前記加算手段により加算して読み出すとともに、前記複数の第２の基準画素の出力を前記加算手段により加算せずに読み出すことを特徴とする撮像装置の制御方法。

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