JP2016029754A - 撮像装置 - Google Patents

Abstract

【課題】縦線キズを補正することができる撮像素子、及び撮像装置を提供することを目的とする。
【解決手段】複数の画素から構成されるＣＭＯＳ撮像素子を有し、ＣＭＯＳ撮像素子の列回路の欠陥に起因して発生する線状のキズ情報を判定する手段と、撮像素子の欠陥列を補正する手段とを備え、列回路の駆動条件に応じて線状のキズの補正の有無を判定し、線状のキズを撮影条件に応じてオフセット補正する。
【選択図】図７

Description

本発明は、ＣＭＯＳイメージセンサなどの撮像素子を用いた固体撮像装置、及びその制御方法に関する。

近年、デジタル一眼レフカメラやビデオカメラにＣＭＯＳ撮像素子が多く使用されている。このＣＭＯＳ撮像素子に関しては、多画素化、高速撮像化、高ＩＳＯ化が要求されている。

高ＩＳＯを実現する手段として、各画素の出力を読み出した後に、デジタル的にゲインをかける方法もあるが、撮像素子において得られた電荷に対してアナログ的にゲインをかける方法もある。ところで、ゲインをかけると本来の光信号はもちろん増幅されるが、回路等で発生するノイズも増幅されてしまう。そこで、回路で発生するノイズをできるだけ増幅しないようにするには、回路の前段でアナログ的にゲインをかける方法が取られる。

図１５は、ＣＭＯＳ撮像素子におけるゲイン回路の一例である。図１５のゲイン回路は列ごとに配され、各画素の画素信号が垂直出力線に出力されて、読み出し回路で読み出す前に増幅されるものとする。図示していない垂直信号線Ｖｏｕｔより読み出された画素信号は、このゲイン回路より増幅される。増幅ゲインはＣ０とＣｆの容量比で決まる。スイッチＭ１がＯＦＦし、スイッチＭ２がＯＮしている時はＣ０１／Ｃｆ、スイッチＭ１がＯＮし、スイッチＭ２がＯＦＦしている時は（Ｃ０１＋Ｃ０２）／Ｃｆになる。このように、ゲインの切り替えをＭ１とＭ２のＭＯＳスイッチを切り替えることにより行っている。

ところで、ＭＯＳスイッチに不適合があるとリーク電流が生じてしまうことがある。この場合、ＭＯＳスイッチがＯＦＦしているにも関わらず、電流が流れてしまうため、結果として正常な出力が得られなくなる。ここで説明しているＣＭＯＳ撮像素子のような列アンプにおいて図１５のゲイン回路を持つ構成では、リーク電流が生じているＭＯＳスイッチを持つ列の出力は全て正常でないため、結果として縦線キズとなる。例えば、スイッチＭ２にリーク電流が生じる場合は、Ｍ２をＯＦＦしている駆動、すなわち（Ｃ０１＋Ｃ０２）／Ｃｆのゲイン駆動時に縦線キズとなる。なお、リーク電流は温度上昇と共に増加する傾向にあり、高温になるにつれて縦線キズのレベルが大きくなる。

縦線キズに関しては、特許文献１にて補正方法が提案されている。ＣＣＤ撮像素子において垂直転送路の欠陥に起因する縦線キズについて、欠陥画素列のうち先頭の欠陥画素のみの位置情報を記憶保存しておき、縦線キズが発生する画素の周辺画像領域について、欠陥画素列による画質劣化が目立つレベルのものであるか否かを判定し、欠陥画素の信号値を周辺の画素の信号値を用いて補間補正する技術が提案されている。

一方、特許文献２では、縦線キズが発生する位置とレベル、及びキズレベルの温度との関係を記憶保存しておき、撮影時の温度に応じて補正量を決定して縦線キズをオフセット補正する技術が提案されている。

特開２００４−２３６８３号公報 特開２００６−２６２３０８号公報

ところで、縦線キズのような線状のキズは特許文献１で示されているような補間補正を実施した場合、細線などを撮影した場合に補正痕が目立つといった画質劣化の問題がある。

特許文献２では、オフセット補正を行っており補正痕は発生しない。また、温度に応じて補正量のテーブルを持っているため、温度上昇によるキズレベルの変化も考慮されている。しかし、図１５で示したようにＭＯＳスイッチの使用の有無によりキズが発生したりしなかったりする場合については考慮されていない。

そこで、本発明は駆動条件によらず縦線キズを補正することができる撮像素子、及び撮像装置を提供することを目的とする。

上記課題を解決するために本発明の固体撮像装置は、複数の画素から構成されるＣＭＯＳ撮像素子を有し、ＣＭＯＳ撮像素子の列回路の欠陥に起因して発生する線状のキズ情報を判定する手段と、撮像素子の欠陥列を補正する手段とを備え、列回路の駆動条件に応じて線状のキズの補正の有無を判定し、線状のキズを撮影条件に応じてオフセット補正することを特徴とする。

また、前記撮影条件はＩＳＯ感度や撮像素子の温度を含むことを特徴とする。

本発明によれば、駆動条件に応じて線状キズの補正の有無を決定し、補正量を適切に算出することができるため、補正痕は過補正を生じることなく線状のキズを補正することができる。

本発明の実施形態に係る固体撮像装置の全体ブロック図。 固体撮像装置の画素領域の構成例を示す図。 ＣＭＯＳ撮像素子の単位画素（１画素分）の回路図。 ＣＭＯＳ型固体撮像装置の構成例を示すブロック図。 列アンプと読み出し回路を示す図。 固体撮像素子の駆動タイミングチャート。 課題の縦線キズ発生例を示す図。 本発明の第１の実施の形態を説明するフローチャート。 本発明の第１の実施の形態に係る撮像装置における縦線キズのアドレスとキズレベルのテーブルの一例を示す図。 本発明の第１の実施の形態に係る撮像装置における縦線キズの補正判定テーブルの一例を示す図。 本発明の第２の実施の形態に係る撮像装置の列アンプ回路の一例を示す図。 本発明の第２の実施の形態に係る撮像装置の列アンプ回路におけるゲイン設定とその設定方法に関する表を示す図。 本発明の第２の実施の形態に係る撮像装置における縦線キズのアドレスとキズレベルのテーブルの一例を示す図。 本発明の第２の実施の形態に係る撮像装置における縦線キズの補正判定テーブルの一例を示す図。 従来例における列アンプ回路の一例を示す図。

以下に、本発明を実施するための最良の形態を、実施例により詳しく説明する。

［実施例１］
図１に、本発明の第１の実施形態に係る固体撮像装置の全体ブロック図を示す。図１の撮像素子１０１は、ＣＭＯＳ撮像素子であり、不図示の撮影レンズで撮像された画像を取り込む。ＡＦＥ１０２は、アナログフロントエンド（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）であり、撮像素子からの信号の増幅や黒レベルの調整（ＯＢクランプ）などを行う信号処理回路である。タイミング発生回路１１０からＯＢクランプタイミングやＯＢクランプ目標レベルなどを受け取り、それに従って処理を行う。

そして、処理を行ったアナログ信号をデジタル信号に変換する。ＤＦＥ１０３は、デジタルフロントエンド（Ｄｉｇｉｔａｌ Ｆｒｏｎｔ Ｅｎｄ）であり、ＡＦＥ１０２で変換された各画素のデジタル信号を受けて画像信号の補正や画素の並び替え等のデジタル処理などを行っている。また、ＤＦＥ１０３でＯＢクランプを実施することができる。１０５は画像処理装置であり、現像処理を行って表示回路１０８に画像を表示する、制御回路１０６を介して記録媒体１０９に記録する、といった処理を行う。

なお、制御回路１０６はその他、操作部１０７からの指示を受けて、タイミング発生回路１１０に命令を送るなどの制御も行う。また、記録媒体にはコンパクトフラッシュ（登録商標）メモリなどがある。メモリ回路１０４は、画像処理装置１０５の現像段階での作業用メモリに使用される。また、撮像が続いて行われて現像手段が間に合わないときのバッファーメモリとしても使用される。操作部１０７は、デジタルカメラを起動させるための電源スイッチ、及び測光処理、測距処理などの撮影準備動作開始やミラー、シャッターを駆動して撮像素子１０１から読み出した信号を処理して記録媒体１０９に書き込む一連の撮像動作の開始を指示するシャッタースイッチなどが含まれる。

図２は、固体撮像装置の画素領域の構成例である。開口画素を有する開口画素領域２０３と、非開口画素２０１、２０２からなる。非開口画素は、遮光画素を有する水平方向オプティカルブラック画素領域（以下、ＨＯＢ）２０２及び垂直オプティカルブラック画素領域（以下、ＶＯＢ）２０１からなる。開口画素領域２０３の開口画素は、入射光に応じて発生した電荷を蓄積して出力する。水平オプティカルブラック領域（ＨＯＢ）２０２は、開口画素領域２０３の水平方向の先頭（左側）に隣接して設けられた遮光された領域である。垂直方向オプティカルブラック領域（ＶＯＢ）２０１は、開口画素領域２０３の垂直方向の先頭に隣接して設けられた遮光された領域である。

開口画素領域２０３及びオプティカルブラック領域２０１と２０１は、画素としては同じ構造を有し、開口画素領域２０３は遮光されず、オプティカルブラック領域２０２、２０３は遮光されている。また、オプティカルブラック領域は光電変換素子を持たない構成でも良い。

図３にＣＭＯＳ撮像素子の単位画素（１画素分）の回路の一例を示す。ＰＤ３０１は、撮影レンズによって結像された光画像を受けて電荷を発生し蓄積する。３０２は転送スイッチでありＭＯＳトランジスタで構成されている。３０４はＦＤである。ＰＤ３０１で蓄積された電荷は転送ＭＯＳトランジスタ３０２を介してＦＤ３０４に転送して電荷が電圧に変換され、ソースフォロワアンプ３０５から出力される。３０６は選択スイッチであり、一行分の画素を一括して垂直出力線３０７に画素出力を出力する。３０３はリセットスイッチであり、ＦＤ３０４の電位、及び転送スイッチ３０２を介してＰＤ３０１の電位をＶＤＤにリセットする。

図４は、ＣＭＯＳ型固体撮像装置の構成例を示すブロック図である。垂直シフトレジスタ４０１は、行選択線Ｐｒｅｓ１、Ｐｔｘ１、Ｐｓｅｌ１等の信号を画素領域４００に出力する。画素領域４００は、図３の構成を有し、複数の画素セルＰｉｘｅｌを有する。各画素セルＰｉｘｅｌは、偶数列と奇数列で各々ＣＨ１、ＣＨ２の垂直信号線に画素信号を出力する。電流源４０７は、各垂直信号線に接続される。読み出し回路４０２は、垂直信号線上の画素信号を入力し、画素信号をｎチャネルＭＯＳトランジスタ４０３を介して差動増幅器４０５に出力し、ノイズ信号をｎチャネルＭＯＳトランジスタ４０４を介して差動増幅器４０５に出力する。水平シフトレジスタ４０６は、トランジスタ４０３及び４０４のオン／オフを制御する、差動増幅器４０５は、画素信号とノイズ信号との差分を出力する。

前述の図３の転送ＭＯＳトランジスタ３０２のゲートは、横方向に延長して配置される第１の行選択線Ｐｔｘ１（図４）に接続される。同じ行に配置された他の画素セルＰｉｘｅｌの同様な転送ＭＯＳトランジスタ３０２のゲートも上記第１の行選択線Ｐｔｘ１に共通に接続される。同じ行に配置された他の画素セルＰｉｘｅｌの同様なリセットＭＯＳトランジスタ３０３のゲートも上記第２の行選択線Ｐｒｅｓ１に共通に接続される。上記選択ＭＯＳトランジスタ３０６のゲートは、横方向に延長して配置される第３の行選択線Ｐｓｅｌ１に接続される。同じ行に配置された他の画素セルＰｉｘｅｌの同様な選択ＭＯＳトランジスタ３０６のゲートも上記第３の行選択線Ｐｓｅｌ１に共通に接続される、これら第１〜第３の行選択線Ｐｔｘ１、Ｐｒｅｓ１、Ｐｓｅｌ１は、垂直シフトレジスタ４０１に接続されて駆動される。

図４に示されている残りの行においても同様な構成の画素セルＰｉｘｅｌと、行選択線が設けられる。これらの行選択線には、上記垂直シフトレジスタ４０１により形成された行選択線Ｐｔｘ２〜Ｐｔｘ３、Ｐｒｅｓ２〜Ｐｒｅｓ３、Ｐｓｅｌ２〜Ｐｒｅｓ３が供給される。

上記選択ＭＯＳトランジスタ３０６のソースは、縦方向に延長して配置される垂直信号線の端子Ｖｏｕｔに接続される。同じ列に配置される画素セルＰｉｘｅｌの同様な選択ＭＯＳトランジスタ３０６のソースも上記垂直信号線の端子Ｖｏｕｔに接続される。図４において、上記垂直信号線の端Ｖｏｕｔは負荷手段である定電流源４０７に接続される。

図５は、図４に示した読み出し回路４０２（４１０）のブロック１列分の回路例である。破線で囲った部分５０１（以下、列アンプ５０１と呼ぶ）が列分だけあり、各垂直信号線には端子Ｖｏｕｔが接続される。

列アンプ５０１はＶｏｕｔに出力された信号のゲイン増幅も行う。図示していない垂直信号線Ｖｏｕｔより読み出された画素信号は、このゲイン回路より増幅される。増幅ゲインはＣ０とＣｆの容量比で決まる。スイッチＭ１がＯＦＦし、スイッチＭ２がＯＮしている時はＣ０１／Ｃｆ、スイッチＭ１がＯＮし、スイッチＭ２がＯＦＦしている時は（Ｃ０１＋Ｃ０２）／Ｃｆになる。このように、ゲインの切り替えをＭ１とＭ２のＭＯＳスイッチを切り替えることにより行っている。

図６は、ＣＭＯＳ撮像素子の読み出し動作例を示すタイミングチャートである。フォトダイオード３０１からの信号電荷の読み出しに先立って、リセットＭＯＳトランジスタ３０３のゲート線Ｐｒｅｓ１がハイレベルとなる。これによって、増幅ＭＯＳトランジスタのゲートがリセット電源電圧にリセットされる。リセットＭＯＳトランジスタ３０３のゲート線Ｐｒｅｓ１がローレベルに復帰すると同時にクランプスイッチのゲート線Ｐｃ０ｒ（図５）がハイレベルになった後に、選択ＭＯＳトランジスタ３０６のゲート線Ｐｓｅｌ１がハイレベルとなる。

これによって、リセットノイズが重畳されたリセット信号（ノイズ信号）が垂直信号線Ｖｏｕｔに読み出され、各列のクランプ容量Ｃ０にクランプされる。次に、クランプスイッチのゲート線Ｐｃ０ｒがローレベルに復帰した後、ノイズ信号側転送スイッチのゲート線Ｐｃｔｎがハイレベルとなり、各列に設けられたノイズ保持容量Ｃｔｎにリセット信号が保持される。

次に、画素信号側転送スイッチのゲート線Ｐｃｔｓをハイレベルにした後、転送ＭＯＳトランジスタ３０２のゲート線Ｐｔｘ１がハイレベルとなり、フォトダイオード３０１の信号電荷が、アンプ３０５のゲートに転送されると同時に信号電荷が垂直信号線Ｖｏｕｔに読み出される。次に転送ＭＯＳトランジスタ３０２のゲート線Ｐｔｘ１がローレベルに復帰した後、画素信号側転送スイッチのゲート線Ｐｃｔｓがローレベルとなる。これによって、リセット信号からの変化分（光信号成分）が各列に設けられた信号保持容量Ｃｔｓに読み出される。ここまでの動作で、第１行目に接続された画素Ｐｉｘｅｌの信号電荷がそれぞれの列に接続された信号保持容量Ｃｔｎ、Ｃｔｓに保持される。 この後、水平シフトレジスタ４０６（４０９）から供給される信号Ｐｈによって、各列の水平転送スイッチゲートが順次ハイレベルとなる。信号保持容量Ｃｔｎ，Ｃｔｓに保持されていた電圧は、順次水平出力線Ｃｈｎ，Ｃｈｓに読み出され、出力アンプで差分処理されて出力端子ＯＵＴに順次出力される。各列の信号読み出しの合間でリセットスイッチによって水平出力線Ｃｈｎ，Ｃｈｓがリセット電圧ＶＣＨＲＮ、ＶＣＨＲＳにリセットされる。以上で、第１行目に接続された画素セルＰｉｘｅｌの読み出しが完了する。以下同様に、垂直シフトレジスタ４０１からの信号によって第２行目以降に接続された画素セルＰｉｘｅｌの信号が順次読み出され、全画素セルＰｉｘｅｌの読み出しが完了する。

ところで、図５の列アンプ５０１は、ＭＯＳスイッチに不適合があるとリーク電流が生じてしまうことがある。この場合、ＭＯＳスイッチがＯＦＦしているにも関わらず、電流が流れてしまうため、結果として正常な出力が得られなくなる。リーク電流が生じているＭＯＳスイッチを持つ列の出力は全て正常でないため、結果として縦線キズとなる。例えば、スイッチＭ２にリーク電流が生じる場合は、Ｍ２をＯＦＦしている駆動、すなわち（Ｃ０１＋Ｃ０２）／Ｃｆのゲイン駆動時に縦線キズとなる（図７の７０４）。なお、リーク電流は温度上昇と共に増加する傾向にあり、高温になるにつれて縦線キズのレベルが大きくなる。このような、縦線キズが発生する場合の補正方法を以下に説明する。なお、本実施例では、Ｃ０１／Ｃｆ＝１、（Ｃ０１＋Ｃ０２）／Ｃｆ＝２とする。

図８は、本発明の第１の実施の形態の縦線キズ補正の動作例を示すフローチャートである。本処理は図１のＤＦＥ１０３の制御のもとに実行しても良いし、
画像処理装置１０５で実行しても良い。

撮像装置には予め線キズのアドレスとキズレベルの情報を記憶しておく。予め撮像素子の欠陥列を検出し、その欠陥列に関するデータをＲＯＭ等に記憶しておく。この作業は、例えば撮像素子の工場出荷時に実施する。図９に線キズ情報のテーブルを示す。

また、図１０はキズレベルと撮影時の温度条件によるキズ補正の有無を決定するキズ補正判定テーブルを示す。例えば、図９のキズテーブルのＸ＝５００列のキズの場合、キズレベルが３ｍＶであるので、図１０より５０℃未満であればキズ補正しない、５０℃以上でキズ補正するということになる。

縦線キズの補正に先立ち、まず撮影時の撮像装置の温度を確認する（ステップＳ８０１）。ＩＳＯ１００の時は列アンプ５０１のゲインは１倍、ＩＳＯ２００の時は列アンプ５０１のゲインは２倍を使用するとする。ここで、撮影時温度は５２℃でＩＳＯ感度は２００であったとする。

続いて、図９の線キズデータの読み出しを行う（ステップＳ８０２）。そして、撮影画像のＶＯＢ７０領域の信号より水平写像を算出する（ステップＳ８０３）。なお、ＶＯＢ７０２は開口画素領域７０４と同様に列アンプ５０２のゲインは２倍で駆動させておく。

ステップＳ８０３で算出したＶＯＢ写像とステップＳ８０２で読み出した線キズデータをもとにキズオフセット補正値をＸ＝０より順に算出する（ステップＳ８０４）。Ｘ＝ｎが線キズ列であるかを判定し（ステップＳ８０５）、キズ補正列であれば、図１０のキズ補正判定テーブルよりキズ補正対象かを判定する（ステップＳ８０６）。なお、Ｘ＝ｎが線キズ列でない場合は補正値は０となる（ステップＳ８０７）。

Ｘ＝ｎがキズ補正対象であれば、Ｘ＝ｎの補正値をＶＯＢ写像データより算出する（ステップＳ８０８）。例えば、式１に示すようにＸ＝ｎの写像ＶＯＢ（ｎ）と周辺±１０列のＶＯＢ写像の平均値との差分をＸ＝ｎの補正値とする。周辺領域との差分値を算出することにより、温度上昇に伴う水平ＳＨＤの影響をなくした縦線キズの原因となる出力分を算出することができる。なお、キズ補正対象でない時はＸ＝ｎの補正値は０となる（ステップＳ８０９）。
補正値（ｎ）＝ＶＯＢ（ｎ）− ｛ΣＶＯＢ（ｉ）−ＶＯＢ（ｎ）｝／２０
―――（式１）
※ΣＶＯＢ（ｉ）はＶＯＢ（ｎ−１０）からＶＯＢ（ｎ＋１０）までの和
Ｘ＝ｎの補正値が決まったら、全列終了までＳ８０５からＳ８０９を繰り返す（ステップＳ８１０）。全列分の補正値が算出されたら、撮影画像の出力に対し、各列の補正値で減算する（ステップＳ８１１）。以上が、実施例１における縦線キズのオフセット補正である。

なお、ステップＳ８０５及びステップＳ８０６のキズ補正判定処理に関して、図９に示した縦線キズ情報それぞれは以下の通りになる。前述した通り、撮影時温度は５２℃であった場合、Ｘ＝５００、１４００の縦線キズは補正対象となるが、Ｘ＝２５００の縦線キズは補正しない、ということになる。

以上より、縦線キズレベルと撮影時の温度条件から補正の有無を判定し、補正対象列のみＶＯＢの写像から補正値を算出して減算することにより、縦線キズ列以外の画質劣化を防ぎ、正しく縦線キズのみを補正することができる。

なお、列アンプ５０１のような構成の場合、Ｍ１スイッチにリーク電流が発生する不適合があるとＣ０１／Ｃｆ＝１のＩＳＯ１００設定時のみに縦線が発生する。また、Ｍ２スイッチにリーク電流が発生する不適合があると（Ｃ０１＋Ｃ０２）／Ｃｆ１＝２のＩＳＯ２００設定時のみに縦線が発生する。このように、縦線キズが発生するゲイン条件が各キズで特定されている場合、その情報もキズ情報テーブルに持たせてキズ補正有無の判定を盛り込めば、より正しく縦線キズのみを補正することができる。

［実施例２］
本発明の第２の実施形態の列アンプのゲイン設定が多数ある回路構成の場合について説明する。

図１１は、本発明の第２の実施形態の列アンプの回路図である。図１１は列アンプ５０１のゲイン増幅回路のところのみ図示しており、その他の撮像装置の構成に関しては実施例１と同様であるため省略する。

図１１に示す回路構成ではＣｆ容量を選択することができ、ＣｆとＣ０の組み合わせにより色々なゲイン設定をすることができる。例えば、
Ｃｆ１：Ｃｆ２：Ｃｆ３：Ｃｆ４＝８：４：２：１
Ｃ０１／Ｃｆ１＝１、
（Ｃ０１＋Ｃ０２）／Ｃｆ１＝２
で容量設定を行えば、図１２に示した表のようにゲイン設定を行うことができる。なお、図１２のスイッチの欄はそれぞれのゲイン設定における、ＯＮしているスイッチを示す。例えば、ｇａｉｎ４スイッチをオンしてＣｆ側はＣｆ４を使用し、Ｍ１スイッチをオフして（Ｍ２がオン）Ｃ０側はＣ０１を使用することによって、列アンプのゲインは８倍となる。

図１１のようなゲイン回路の構成の場合、Ｍ１スイッチに不適合があると、１倍、２倍、４倍、８倍駆動時に縦線キズが発生する。縦線キズの出力はゲイン設定に依存し、８倍駆動に対し、４倍駆動は１／２倍、２倍駆動は１／４倍、１倍駆動は１／８倍になる。

図１１のゲイン回路における縦線キズのオフセット補正方法について説明する。なお、補正値算出の流れは実施例１で説明した図８のフローチャートと同様である。

図１３は図１１のゲイン回路構成を持つＣＭＯＳ撮像素子の縦線キズ情報の一例である。左列からそれぞれ、線キズ列のアドレス、キズレベル、ＯＮ時に線キズが発生するＣ０スイッチを示す。

図１４は、キズ補正判定テーブルの一例である。各ゲイン設定における、撮像装置の温度条件、Ｃ０スイッチ、キズレベルを示す。キズレベルはそのレベル以上のキズは補正することを意味し、例えば、ＩＳＯ４００で撮影時温度が４７℃の場合、８ｍＶ以上のＭ２のキズが補正対象となる（図１３のＸ＝３０００が該当）。また、ＩＳＯ８００で撮影温度４７℃の場合は、４ｍＶ以上のＭ２のキズが補正対象となるため、図１３のＸ＝３５０、３０００が補正対象となる。ＩＳＯ１６００で撮影温度４７℃の場合は、４ｍＶ以上のＭ１のキズが補正対象となるため、図１３のＸ＝７００が補正対象となる。

以上のように、縦線キズの位置だけでなく、発生条件（どちらのスイッチを使用しているか）、キズレベル、撮影時のゲイン設定や温度などの撮影条件に応じて縦線キズ補正の有無を判定するため、縦線キズ列以外の画質劣化を防ぎ、正しく縦線キズのみを補正することができる。

また、本実施例では縦線キズの補正値をＶＯＢの写像データから算出したが、キズレベルと撮影時の温度に応じた補正量のテーブルをＲＯＭ等に記憶しておき、補正値を決定しても良い。

１００ 固体撮像装置の全体ブロック図、１０１ ＣＭＯＳ撮像部、１０２ ＡＦＥ、
１０３ ＤＦＥ、１０４ メモリ回路、１０５ 画像処理装置、１０６ 制御回路、
１０７ 操作部、１０８ 表示回路、１０９ 記録媒体、１１０ タイミング発生回路、
２０１，７０１ オプティカルブラック領域（ＶＯＢ）、
２０２，７０２ オプティカルブラック領域（ＨＯＢ）、
２０３，７０３ 開口画素領域

Claims (7)

1. 複数の画素から構成されるＣＭＯＳ撮像素子を有する固体撮像装置において、
   前記ＣＭＯＳ撮像素子の列回路の欠陥に起因して発生する線状のキズ情報を判定する手段と、前記撮像素子の欠陥列を補正する手段とを備え、
   前記列回路の駆動条件に応じて前記線状のキズの補正の有無を判定し、
   前記線状のキズを撮影条件に応じてオフセット補正することを特徴とする撮像装置。
2. 前記撮影条件はＩＳＯ感度を含むことを特徴とする請求項１に記載の撮像装置。
3. 前記撮影条件は前記撮像素子の温度を含むことを特徴とする請求項１または２に記載の撮像装置。
4. 前記ＣＭＯＳ撮像素子の列回路はゲイン増幅回路を含み、前記ゲイン増幅回路のゲイン設定はスイッチの切り替えで可能であることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記列回路の欠陥は前記ゲイン設定のスイッチに起因するものであることを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
6. 前記ＣＭＯＳ撮像素子は、被写体像を光電変換する開口画素を有する開口画素領域と、遮光画素を有するオプティカルブラック領域からなり、
   オプティカルブラック領域と前記開口画素は同じ駆動条件で撮影し、前記オプティカルブラック領域の画素の信号から前記欠陥列のオフセット補正値を算出することを特徴とする請求項１に記載の撮像装置。
7. 前記ＣＭＯＳ撮像素子の欠陥列のオフセット補正値は、前記撮像装置に保持された、欠陥に起因する線状キズのレベルと撮影条件に応じた補正量の情報から算出されることを特徴とする請求項１に記載の撮像装置。