JP2012515925A5 - - Google Patents

Claims (49)

1. 表面を検査するための検査システムであって、
   複数の時間遅延積分（ＴＤＩ）センサーモジュールを含むモジュラーアレイであって、各ＴＤＩセンサーモジュールは、
   ＴＤＩセンサーと、
   前記ＴＤＩセンサーの駆動および処理を行うための複数の局所回路と
   を含む、モジュラーアレイと、
   前記表面からの光を受信し、前記光の一部を前記複数のＴＤＩセンサーモジュール上へと導くように構成された光学系と、
   前記モジュラーアレイからのデータを受信する画像プロセッサと、
   を備える、検査システム。
2. 請求項１に記載の検査システムであって、
   前記複数のＴＤＩセンサーモジュールに低輝度照明源を分配するための少なくとも１つのライトパイプをさらに含む、検査システム。
3. 請求項２に記載の検査システムであって、
   前記少なくとも１つのライトパイプからの光を前記複数のＴＤＩセンサーモジュールに対して分割および分配するためのプリズムをさらに含む、検査システム。
4. 請求項２に記載の検査システムであって、
   前記少なくとも１つのライトパイプからの光を前記複数のＴＤＩセンサーモジュールに対して分割および分配するための鏡をさらに含む、検査システム。
5. 請求項１に記載の検査システムであって、
   前記少なくとも１つのライトパイプからの光を前記複数のＴＤＩセンサーモジュールに均等に分配するための複数のライトパイプをさらに含む、検査システム。
6. 請求項１に記載の検査システムであって、
   第１の列のＴＤＩセンサーモジュールは、第２の列のＴＤＩセンサーモジュールからオフセットしている、検査システム。
7. 請求項６に記載の検査システムであって、
   前記オフセットは、ＴＤＩ走査方向に対して横方向である、検査システム。
8. 請求項６に記載の検査システムであって、
   前記オフセットはＴＤＩ走査方向である、検査システム。
9. 請求項１に記載の検査システムであって、
   前記複数の局所回路のうち少なくとも１つが、エイリアシング効果を低下させるよう、前記ＴＤＩセンサーと関連付けられたクロックを制御する、検査システム。
10. 請求項１に記載の検査システムであって、
    前記複数のＴＤＩセンサーモジュールは同一である、検査システム。
11. 請求項１に記載の検査システムであって、
    前記複数のＴＤＩセンサーモジュールは、異なる積分段を有する少なくとも２つのＴＤＩセンサーを含む、検査システム。
12. 請求項１に記載の検査システムであって、
    前記複数のＴＤＩセンサーモジュールは、ＴＤＩ走査方向において整列される、検査システム。
13. 請求項１に記載の検査システムであって、
    前記複数のＴＤＩセンサーモジュールは、同一検査領域を取り込む、検査システム。
14. 請求項１に記載の検査システムであって、
    第１の組の前記複数のＴＤＩセンサーモジュールはＴＤＩ走査方向において整列され、第２の組の前記複数のＴＤＩセンサーモジュールは前記ＴＤＩ走査方向において整列され、前記第１の組のＴＤＩセンサーモジュールおよび前記第２の組のＴＤＩセンサーモジュールは、異なる検査領域を取り込む、検査システム。
15. 請求項１に記載の検査システムであって、
    前記モジュラーアレイは、前記ＴＤＩセンサーおよび前記複数の局所回路の取付および連結を行うためのプリント基板（ＰＣＢ）をさらに含む、検査システム。
16. 請求項１５に記載の検査システムであって、
    前記モジュラーアレイはデータトランシーバーをさらに含み、前記データトランシーバーは、前記ＴＤＩセンサーおよび前記複数の局所回路から反対側において前記ＰＣＢ上に取り付けられ、前記複数の局所回路のうち少なくとも１つの処理回路が前記データトランシーバーに連結される、検査システム。
17. 請求項１６に記載の検査システムであって、
    前記少なくとも１つの処理回路はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である、検査システム。
18. 請求項１５に記載の検査システムであって、
    前記モジュラーアレイはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）をさらに含み、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、前記複数の局所回路のうち少なくとも１つからのデジタル化信号を受信し、前記ＦＰＧＡは前記ＰＣＢ上に取り付けられる、検査システム。
19. 請求項１８に記載の検査システムであって、
    前記モジュラーアレイは、前記ＴＤＩセンサーから反対側において前記ＰＣＢ上に取り付けられたデータトランシーバーと、前記複数の局所回路と、前記ＦＰＧＡとをさらに含み、前記ＦＰＧＡは前記データトランシーバーに連結される、検査システム。
20. 請求項１に記載の検査システムであって、
    前記モジュラーアレイは、前記ＴＤＩセンサーおよび前記複数の局所回路の取り付けおよび連結を行うためのシリコン基板をさらに含む、検査システム。
21. 請求項２０に記載の検査システムであって、
    前記ＴＤＩセンサーおよび前記複数の局所回路は、前記シリコン基板の反対側に形成／取り付けされる、検査システム。
22. 請求項２０に記載の検査システムであって、
    前記モジュラーアレイは、前記ＴＤＩセンサーおよび前記複数の局所回路から反対側において前記シリコン基板上に取り付けられたデータトランシーバーをさらに含み、前記複数の局所回路のうち少なくとも１つの処理回路が前記データトランシーバーに連結される、検査システム。
23. 請求項２０に記載の検査システムであって、
    前記モジュラーアレイはデータトランシーバーをさらに含み、前記データトランシーバーおよび前記複数の局所回路は、前記ＴＤＩセンサーの反対側において前記シリコン基板上に取り付けられ、前記複数の局所回路のうち少なくとも１つの処理回路が前記データトランシーバーに連結される、検査システム。
24. 請求項２２に記載の検査システムであって、
    前記少なくとも１つの処理回路はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である、検査システム。
25. 請求項２０に記載の検査システムであって、
    前記モジュラーアレイはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）をさらに含み、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、前記複数の局所回路のうち少なくとも１つからデジタル化信号を受信し、前記ＦＰＧＡは前記シリコン基板上に取り付けられる、検査システム。
26. 請求項２５に記載の検査システムであって、
    前記モジュラーアレイは、前記ＴＤＩセンサーの反対側において前記シリコン基板上に取り付けられたデータトランシーバーと、前記複数の局所回路と、前記ＦＰＧＡとを含み、前記ＦＰＧＡは前記データトランシーバーに連結される、検査システム。
27. 検査システムのためのモジュラーアレイであって、前記モジュラーアレイは、
    複数の時間遅延積分（ＴＤＩ）センサーモジュールであって、各ＴＤＩセンサーモジュールは、
    ＴＤＩセンサーと
    前記ＴＤＩセンサーの駆動および処理を行うための複数の局所回路と、
    を含む、時間遅延積分（ＴＤＩ）センサーモジュールと、
    を含む、モジュラーアレイ。
28. 請求項２７に記載のモジュラーアレイであって、
    第１の列のＴＤＩセンサーモジュールは、第２の列のＴＤＩセンサーモジュールからオフセットしている、モジュラーアレイ。
29. 請求項２８に記載のモジュラーアレイであって、
    前記オフセットは、ＴＤＩ走査方向に対して横方向である、モジュラーアレイ。
30. 請求項２８に記載のモジュラーアレイであって、
    前記オフセットはＴＤＩ走査方向である、モジュラーアレイ。
31. 請求項２７に記載のモジュラーアレイであって、
    前記複数の局所回路のうち少なくとも１つが、エイリアシング効果を低下させるよう、前記ＴＤＩセンサーと関連付けられたクロックを制御する、モジュラーアレイ。
32. 請求項２７に記載のモジュラーアレイであって、
    前記複数のＴＤＩセンサーモジュールは同一である、モジュラーアレイ。
33. 請求項２７に記載のモジュラーアレイであって、
    前記複数のＴＤＩセンサーモジュールは、異なる積分段を有する少なくとも２つのＴＤＩセンサーを含む、モジュラーアレイ。
34. 請求項２７に記載のモジュラーアレイであって、
    前記複数のＴＤＩセンサーモジュールは、ＴＤＩ走査方向において整列される、モジュラーアレイ。
35. 請求項２７に記載のモジュラーアレイであって、
    前記複数のＴＤＩセンサーモジュールは、同一検査領域を取り込む、モジュラーアレイ。
36. 請求項２７に記載のモジュラーアレイであって、
    第１の組の前記複数のＴＤＩセンサーモジュールはＴＤＩ走査方向において整列され、第２の組の前記複数のＴＤＩセンサーモジュールは前記ＴＤＩ走査方向において整列され、前記第１の組のＴＤＩセンサーモジュールおよび前記第２の組のＴＤＩセンサーモジュールは、異なる検査領域を取り込む、モジュラーアレイ。
37. 請求項２７に記載のモジュラーアレイであって、
    前記ＴＤＩセンサーおよび前記複数の局所回路の取り付けおよび連結のためのプリント基板（ＰＣＢ）をさらに含む、モジュラーアレイ。
38. 請求項３７に記載のモジュラーアレイであって、
    前記ＴＤＩセンサーおよび前記複数の局所回路から反対側において前記ＰＣＢに取り付けられたデータトランシーバーをさらに含み、前記複数の局所回路のうち少なくとも１つの処理回路が前記データトランシーバーに連結される、モジュラーアレイ。
39. 請求項３８に記載のモジュラーアレイであって、
    前記少なくとも１つの処理回路はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である、モジュラーアレイ。
40. 請求項３７に記載のモジュラーアレイであって、
    フィールドプログラマブルゲートアレイ（ＦＰＧＡ）をさらに含み、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、前記複数の局所回路のうち少なくとも１つからデジタル化信号を受信し、前記ＦＰＧＡは前記ＰＣＢ上に取り付けられる、モジュラーアレイ。
41. 請求項４０に記載のモジュラーアレイであって、
    前記ＴＤＩセンサーから反対側において前記ＰＣＢ上に取り付けられたデータトランシーバーと、前記複数の局所回路と、前記ＦＰＧＡとをさらに含み、前記ＦＰＧＡは前記データトランシーバーに連結される、モジュラーアレイ。
42. 請求項２７に記載のモジュラーアレイであって、
    前記ＴＤＩセンサーおよび前記複数の局所回路の取り付けおよび連結を行うためのシリコン基板をさらに含む、モジュラーアレイ。
43. 請求項４２に記載のモジュラーアレイであって、
    前記ＴＤＩセンサーおよび前記複数の局所回路は、前記シリコン基板の反対側に形成／取り付けされる、モジュラーアレイ。
44. 請求項４２に記載のモジュラーアレイであって、
    前記ＴＤＩセンサーおよび前記複数の局所回路から反対側において前記シリコン基板上に取り付けられたデータトランシーバーをさらに含み、前記複数の局所回路のうち少なくとも１つの処理回路が前記データトランシーバーに連結される、モジュラーアレイ。
45. 請求項４２に記載のモジュラーアレイであって、
    前記モジュラーアレイはデータトランシーバーをさらに含み、前記データトランシーバーおよび前記複数の局所回路は、前記ＴＤＩセンサーの反対側において前記シリコン基板上に取り付けられ、前記複数の局所回路のうち少なくとも１つの処理回路が前記データトランシーバーに連結される、モジュラーアレイ。
46. 請求項４４に記載のモジュラーアレイであって、
    前記少なくとも１つの処理回路はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である、モジュラーアレイ。
47. 請求項４２に記載のモジュラーアレイであって、
    前記複数の局所回路のうち少なくとも１つからデジタル化信号を受信するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）をさらに含み、前記ＦＰＧＡは前記シリコン基板に取り付けられる、モジュラーアレイ。
48. 請求項４７に記載のモジュラーアレイであって、
    前記ＴＤＩセンサーの反対側において前記シリコン基板上に取り付けられた取と、前記複数の局所回路と、前記ＦＰＧＡとをさらに含み、前記ＦＰＧＡは前記データトランシーバーに連結される、モジュラーアレイ。
49. 検査システムのためのモジュラーアレイを形成する方法であって、
    複数の時間遅延積分（ＴＤＩ）センサーを形成するステップと、
    前記複数のＴＤＩセンサーからのデータを駆動および処理するための複数の回路を形成するステップであって、各ＴＤＩセンサーは、前記ＴＤＩセンサーの近隣において局所的に配置された１組の独自の前記複数の回路を有する、ステップと、
    を含む、方法。