JP2012186946A

JP2012186946A - 電力変換装置

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Publication number: JP2012186946A
Application number: JP2011049082A
Authority: JP
Inventors: Yasushi Abe; 康阿部; Makoto Hashii; 眞橋井; Kiyoshi Takahashi; 潔高橋
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2011-03-07
Filing date: 2011-03-07
Publication date: 2012-09-27
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Abstract

【課題】半導体装置に発生する損失を均等にすることが可能な電力変換装置を提供する。
【解決手段】第１の直流電圧源１と第２の直流電圧源２とを直列接続してなる直流電圧源直列回路の両端に直列に接続された第１の半導体スイッチング素子と第２の半導体スイッチング素子とからなる第１の直列回路と、第１の直流電圧源１と第２の直流電圧源２との接続点と第１の半導体スイッチング素子と第２の半導体スイッチング素子の接続点との間に直列に接続される第３の半導体スイッチング素子と第４の半導体スイッチング素子とからなる第２の直列回路とで構成される電力変換装置において、第１の半導体スイッチング素子と第３の半導体スイッチング素子とを第１の半導体装置で構成し、第２の半導体スイッチング素子と第４の半導体スイッチング素子とを第２の半導体装置で構成する。
【選択図】図１

Description

本発明は、３レベル電力変換装置を構成する半導体装置の電力損失を均等化する電力変換装置に関する。

直流電力を交流電力にまたは交流電力を直流電力に変換する電力変換装置において、３レベル電力変換装置が採用されている。３レベル電力変換装置は、交流電圧の波形ひずみを低減することができ、低騒音化、低ノイズ化が可能である。

図９に特許文献１に開示されている３レベル電力変換装置の回路を示す。図９において、１は第１の直流電源、２は第２の直流電源、Ｍ１０，Ｍ２０は半導体装置、Ｑ１〜Ｑ４は第１〜第４の半導体スイッチング素子である。

第１の直流電源１と第２の直流電源２とは直列に接続され、直流電圧源直列回路を構成する。直流電圧源直列回路の一端は第１の端子Ｐであり、他端は第２の端子Ｎである。第１の直流電源１と第２の直流電源２との接続点は、第３の端子Ｃである。第１の直流電源１および第２の直流電源２の電圧は、通常同じ電圧である。それぞれの電圧をＥ／２［Ｖ］とすると、直流電圧源直列回路の両端電圧（第１の端子Ｐと第２の端子Ｎとの間の電圧）はＥ［Ｖ］である。

半導体装置Ｍ１０は、半導体スイッチング素子Ｑ１とＱ２との直列回路（第１の直列回路）で構成される。半導体スイッチング素子Ｑ１とＱ２との直列回路の両端は、第１の端子Ｐと第２の端子Ｎとに接続されている。また、半導体スイッチング素子Ｑ１とＱ２との接続点は第４の端子ＡＣに接続されている。

一方、半導体装置Ｍ２０は、半導体スイッチング素子Ｑ３とＱ４との直列回路（第２の直列回路）で構成される。半導体スイッチング素子Ｑ３とＱ４との直列回路の両端は、第３の端子Ｃと半導体スイッチング素子Ｑ１とＱ２との接続点に接続されている。

第１〜第４の半導体スイッチング素子Ｑ１〜Ｑ４は、例えば自己消弧能力を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などであり、その両端にはダイオードが逆並列に接続されている。

図９の回路において、半導体スイッチング素子Ｑ１のＩＧＢＴがオンし、半導体スイッチング素子Ｑ２〜Ｑ４のＩＧＢＴがオフしているとき、第４の端子ＡＣにはＥ［Ｖ］の電圧が出力される。半導体スイッチング素子Ｑ１，Ｑ２のＩＧＢＴがオフし、半導体スイッチング素子Ｑ３，Ｑ４のＩＧＢＴのいずれかがオンしているとき、第４の端子ＡＣにはＥ／２［Ｖ］の電圧が出力される。半導体スイッチング素子Ｑ２のＩＧＢＴがオンし、半導体スイッチング素子Ｑ１，Ｑ３，Ｑ４のＩＧＢＴがオフしているとき、第４の端子ＡＣには０［Ｖ］の電圧が出力される。

これにより、図９に示した電力変換装置は、０［Ｖ］、Ｅ／２［Ｖ］、Ｅ［Ｖ］の３レベルの電位からなる交流電圧を生成することができる。

特開２００２−２４７８６２号公報

上述した従来技術の電力変換装置では、半導体スイッチング素子Ｑ１，Ｑ２を直列接続した第１の直列回路は、半導体装置Ｍ１０で構成されている。また、半導体スイッチング素子Ｑ３，Ｑ４を直列接続した第２の直列回路は、半導体装置Ｍ２０で構成されている。そして、半導体スイッチング素子Ｑ１，Ｑ２に発生するスイッチング損失は、半導体スイッチング素子Ｑ３，Ｑ４に発生するスイッチング損失の概ね２倍となる。そのため、一般に、半導体装置Ｍ１０で発生する損失の大きさは、半導体装置Ｍ２０で発生する損失の大きさに比べて約１．５倍である。

したがって、半導体装置Ｍ１０と半導体装置Ｍ２０とを最適に冷却するためには、冷却性能が異なる２種類の冷却フィンを必要とする。その結果、冷却フィンの設計、製作、冷却性能の評価等において２倍の工数を要することになる。一方、同一の冷却性能を有する冷却フィンで半導体装置Ｍ１０とＭ２０とを冷却する場合には、冷却フィンの冷却性能はより大きな損失を発生する半導体装置Ｍ１０の損失特性に基づいて定められる。そのため、半導体装置Ｍ２０の冷却について考えると、冷却フィンの冷却性能はオーバースペックとなる。この場合には、電力変換装置の小型化、低コスト化の妨げとなる。

そこで、本発明は上記課題を解決するためになされたものであり、半導体装置の発生損失を均等化することが可能な電力変換装置を提供することを目的とする。

本発明の電力変換装置は、第１の直流電圧源と第２の直流電圧源とを直列接続してなる直流電圧源直列回路と、前記直流電圧源直列回路の正側端子に接続される第１の端子と、負側端子に接続される第２の端子と、前記第１の直流電圧源と第２の直流電圧源との接続点に接続される第３の端子と、ダイオードをそれぞれに逆並列接続した第１の半導体スイッチング素子と第２の半導体スイッチング素子とを直列接続してなる第１の直列回路と、前記第１の直列回路の第１の半導体スイッチング素子と第２の半導体スイッチング素子との接続点に接続される第４の端子と、ダイオードをそれぞれに逆並列接続した第３の半導体スイッチング素子と第４の半導体スイッチング素子とを逆直列接続してなる第２の直列回路と、を備え、前記第１の直列回路の両端は前記第１の端子と第２の端子とに接続され、前記第２の直列回路の両端は前記第３の端子と第４の端子とに接続される電力変換装置において、前記第１の半導体スイッチング素子と前記第３の半導体スイッチング素子とを第１の半導体装置で構成し、前記第２の半導体スイッチング素子と前記第４の半導体スイッチング素子とを第２の半導体装置で構成したものである。

そして、前記第１の半導体スイッチング素子の端子と前記第３の半導体スイッチング素子の端子とは前記第１の半導体装置の内部において電気的に絶縁され、前記第２の半導体スイッチング素子の端子と前記第４の半導体スイッチング素子の端子とは前記第２の半導体装置の内部において電気的に絶縁されていることを特徴とする。

または、前記第１の半導体スイッチング素子と前記第３の半導体スイッチング素子とは前記第１の半導体装置の内部において直列に接続され、前記第２の半導体スイッチング素子の端子と前記第４の半導体スイッチング素子の端子とは前記第２の半導体装置の内部において電気的に絶縁されていることを特徴とする。

または、前記第１の半導体スイッチング素子の端子と前記第３の半導体スイッチング素子の端子とは前記第１の半導体装置の内部において電気的に絶縁され、前記第２の半導体スイッチング素子と前記第４の半導体スイッチング素子とは前記第２の半導体装置の内部において直列に接続されていることを特徴とする。

そして、上記電力変換装置において、前記第１の直流電圧源に対して前記第１の半導体スイッチング素子と前記第３の半導体スイッチング素子とが直列に接続され、前記第２の直流電圧源に対して前記第２の半導体スイッチング素子と前記第４の半導体スイッチング素子とが直列に接続されるとき、前記第１の半導体スイッチング素子と前記第２の半導体スイッチング素子とは前記直流電圧源直列回路の両端電圧よりも高い順方向耐圧を有し、前記第３の半導体スイッチング素子の順方向耐圧は第１の直流電圧源の電圧よりも高くかつ前記第１の半導体スイッチング素子の順方向耐圧よりも低く、前記第４の半導体スイッチング素子の順方向耐圧は第２の直流電圧源の電圧よりも高くかつ前記第２の半導体スイッチング素子の順方向耐圧よりも低いことを特徴とする。

または、上記電力変換装置において、前記第１の直流電圧源に対して前記第１の半導体スイッチング素子と前記第４の半導体スイッチング素子とが直列に接続され、前記第２の直流電圧源に対して前記第２の半導体スイッチング素子と前記第３の半導体スイッチング素子とが直列に接続されるとき、前記第１の半導体スイッチング素子と前記第２の半導体スイッチング素子とは前記直流電圧源直列回路の両端電圧よりも高い順方向耐圧を有し、前記第３の半導体スイッチング素子の順方向耐圧は第２の直流電圧源の電圧よりも高くかつ前記第１の半導体スイッチング素子の順方向耐圧よりも低く、前記第４の半導体スイッチング素子の順方向耐圧は第１の直流電圧源の電圧よりも高くかつ前記第２の半導体スイッチング素子の順方向耐圧よりも低いことを特徴とする。

本発明によれば、半導体装置の発生損失を均等化することが可能な電力変換装置を提供することができる。

本発明に係る電力変換装置の第１の実施の形態を説明するための図である。本発明に係る電力変換装置の第２の実施の形態を説明するための図である。本発明に係る電力変換装置の第３の実施の形態を説明するための図である。本発明に係る電力変換装置の第４の実施の形態を説明するための図である。本発明に係る電力変換装置の第５の実施の形態を説明するための図である。本発明に係る電力変換装置の第６の実施の形態を説明するための図である。本発明に係る電力変換装置の第７の実施の形態を説明するための図である。本発明に係る電力変換装置の第８の実施の形態を説明するための図である。従来の電力変換装置を説明するための図である。

以下、本発明の実施の形態について、図１〜図８を参照しながら説明する。なお、図１〜図８において、第１の直流電源１と第２の直流電源２および半導体スイッチング素子Ｑ１〜Ｑ４は、図９に示した電力変換装置の構成要素と同じである。したがって、それぞれの構成要素には同符号を付し、その説明を省略する。また、電力変換装置を構成する第１の直列回路が半導体スイッチング素子Ｑ１とＱ２とを直列に接続した回路からなり、第２の直列回路が半導体スイッチング素子Ｑ３とＱ４とを逆直列に接続した回路からなる点も同じである。一方、図１〜図８において、半導体装置Ｍ１が半導体スイッチング素子Ｑ１とＱ３とで構成され、半導体装置Ｍ２が半導体スイッチング素子Ｑ２とＱ４とで構成されている。この点が、図９の半導体装置Ｍ１０，Ｍ２０の構成と異なる。

図１は、本発明に係る電力変換装置の第１の実施形態を説明するための図である。
図１において、半導体装置Ｍ１は外部回路と接続するための端子Ｃ１，Ｅ１，Ｃ３，Ｅ３の４端子を有している。端子Ｃ１は半導体スイッチング素子Ｑ１のコレクタ端子に接続され、端子Ｅ１はエミッタ端子に接続されている。また、端子Ｃ３は半導体スイッチング素子Ｑ３のコレクタ端子と接続され、端子Ｅ３はエミッタ端子に接続されている。そして、半導体スイッチング素子Ｑ１のコレクタ端子とエミッタ端子および半導体スイッチング素子Ｑ３のコレクタ端子とエミッタ端子とはそれぞれ絶縁されている。

一方、半導体装置Ｍ２は外部回路と接続するための端子Ｃ２，Ｅ２，Ｃ４，Ｅ４の４端子を有している。端子Ｃ２は半導体スイッチング素子Ｑ２のコレクタ端子と接続され、端子Ｅ２はエミッタ端子に接続されている。また、端子Ｃ４は半導体スイッチング素子Ｑ４のコレクタ端子と接続され、端子Ｅ４はエミッタ端子に接続されている。そして、半導体スイッチング素子Ｑ２のコレクタ端子とエミッタ端子および半導体スイッチング素子Ｑ４のコレクタ端子とエミッタ端子とはそれぞれ絶縁されている。

次に、第１の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ１と半導体装置Ｍ２の半導体スイッチング素子Ｑ２とが直列に接続された回路である。第１の直列回路を構成するため、半導体装置Ｍ１の端子Ｅ１と半導体装置Ｍ２の端子Ｃ２とが接続されている。この接続点が第４の端子ＡＣに接続されている。また、半導体装置Ｍ１の端子Ｃ１が第１の端子Ｐに接続されている。さらに、半導体装置Ｍ２の端子Ｅ２が第２の端子Ｎに接続されている。

第２の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ３と半導体装置Ｍ２の半導体スイッチング素子Ｑ４とが逆直列に接続された回路である。第２の直列回路を構成するため、半導体装置Ｍ１の端子Ｃ３と半導体装置Ｍ２の端子Ｃ４とが接続されている。これにより、半導体スイッチング素子Ｑ３と半導体スイッチング素子Ｑ４とが逆直列に接続される。また、半導体装置Ｍ１の端子Ｅ３が半導体装置Ｍ１の端子Ｅ１と半導体装置Ｍ２の端子Ｃ２との接続点に接続されている。さらに、半導体装置Ｍ２の端子Ｅ４が第３の端子Ｃに接続されている。

このように半導体装置Ｍ１とＭ２とを組み合わせて、３レベル電力変換装置を構成することができる。
図２は、本発明に係る電力変換装置の第２の実施形態を説明するための図である。

図２において、半導体装置Ｍ１は外部回路と接続するための端子Ｃ１，Ｅ１Ｅ３，Ｃ３の３端子を有している。端子Ｃ１は半導体スイッチング素子Ｑ１のコレクタ端子に接続され、端子Ｃ３は半導体スイッチング素子Ｑ３のコレクタ端子に接続されている。そして、半導体装置Ｍ１の内部において、半導体スイッチング素子Ｑ１のエミッタ端子と半導体スイッチング素子Ｑ３のエミッタ端子とが接続されている。この接続点は外部回路と接続するための端子Ｅ１Ｅ３に接続されている。

一方、半導体装置Ｍ２は、図１の半導体装置Ｍ２と同じく４端子を有し、その構成も同じである。
次に、第１の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ１と半導体装置Ｍ２の半導体スイッチング素子Ｑ２とが直列に接続された回路である。第１の直列回路を構成するため、半導体装置Ｍ１の端子Ｅ１Ｅ３と半導体装置Ｍ２の端子Ｃ２とが接続されている。この接続点は、第４の端子ＡＣに接続されている。また、半導体装置Ｍ１の端子Ｃ１は第１の端子Ｐに接続されている。さらに、半導体装置Ｍ２の端子Ｅ２は第２の端子Ｎに接続されている。

第２の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ３と半導体装置Ｍ２の半導体スイッチング素子Ｑ４とが逆直列に接続された回路である。第２の直列回路を構成するため、半導体装置Ｍ１の端子Ｃ３と半導体装置Ｍ２の端子Ｃ４とが接続されている。これにより、半導体スイッチング素子Ｑ３と半導体スイッチング素子Ｑ４とが逆直列に接続される。また、半導体装置Ｍ１の端子Ｅ１Ｅ３が半導体装置Ｍ２の端子Ｃ２と接続されている。さらに、半導体装置Ｍ２の端子Ｅ４が第３の端子Ｃに接続されている。

このように半導体装置Ｍ１とＭ２とを組み合わせても、３レベル電力変換装置を構成することができる。
図３は、本発明に係る電力変換装置の第３の実施形態を説明するための図である。

図３において、半導体装置Ｍ１，Ｍ２は、図１に示した半導体装置Ｍ１，Ｍ２と同じくそれぞれ４端子を有し、その構成も同じである。
また、第１の直列回路も図１に示した第１の直列回路と同じである。

第２の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ３と半導体装置Ｍ２の半導体スイッチング素子Ｑ４とが逆直列に接続された回路である。第２の直列回路を構成するため、半導体装置Ｍ１の端子Ｅ３と半導体装置Ｍ２の端子Ｅ４とが接続されている。これにより、半導体スイッチング素子Ｑ３と半導体スイッチング素子Ｑ４とが逆直列に接続される。また、半導体装置Ｍ１の端子Ｃ３が半導体装置Ｍ１の端子Ｅ１と半導体装置Ｍ２の端子Ｃ２との接続点に接続されている。さらに、半導体装置Ｍ２の端子Ｃ４が第３の端子Ｃに接続されている。

このように半導体装置Ｍ１とＭ２とを組み合わせても、３レベル電力変換装置を構成することができる。
図４は、本発明に係る電力変換装置の第４の実施形態を説明するための図である。

図４において、半導体装置Ｍ１は外部回路と接続するための端子Ｃ１，Ｅ１Ｃ３，Ｅ３の３端子を有している。端子Ｃ１は半導体スイッチング素子Ｑ１のコレクタ端子に接続され、端子Ｅ３は半導体スイッチング素子Ｑ３のエミッタ端子に接続されている。そして、半導体装置Ｍ１の内部において、半導体スイッチング素子Ｑ１のエミッタ端子と半導体スイッチング素子Ｑ３のコレクタ端子とが接続されている。この接続点は外部回路と接続するための端子Ｅ１Ｃ３に接続されている。

一方、半導体装置Ｍ２は、図１の半導体装置Ｍ２と同じく４端子を有し、その構成も同じである。
次に、第１の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ１と半導体装置Ｍ２の半導体スイッチング素子Ｑ２とが直列に接続された回路である。第１の直列回路を構成するため、半導体装置Ｍ１の端子Ｅ１Ｃ３と半導体装置Ｍ２の端子Ｃ２とが接続されている。この接続点は、第４の端子ＡＣに接続されている。また、半導体装置Ｍ１の端子Ｃ１は第１の端子Ｐに接続されている。さらに、半導体装置Ｍ２の端子Ｅ２は第２の端子Ｎに接続されている。

第２の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ３と半導体装置Ｍ２の半導体スイッチング素子Ｑ４とが逆直列に接続された回路である。第２の直列回路を構成するため、半導体装置Ｍ１の端子Ｅ３と半導体装置Ｍ２の端子Ｅ４とが接続されている。これにより、半導体スイッチング素子Ｑ３と半導体スイッチング素子Ｑ４とが逆直列に接続される。また、半導体装置Ｍ１の端子Ｅ１Ｃ３が半導体装置Ｍ２の端子Ｃ２と接続されている。さらに、半導体装置Ｍ２の端子Ｃ４が第３の端子Ｃに接続されている。

このように半導体装置Ｍ１とＭ２とを組み合わせても、３レベル電力変換装置を構成することができる。
図５は、本発明に係る電力変換装置の第５の実施形態を説明するための図である。

図５において、半導体装置Ｍ１，Ｍ２は、図１に示した半導体装置Ｍ１，Ｍ２と同じくそれぞれ４端子を有し、その構成も同じである。
また、第１の直列回路も図１に示した第１の直列回路と同じである。

第２の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ３と半導体装置Ｍ２の半導体スイッチング素子Ｑ４とが逆直列に接続された回路である。第２の直列回路を構成するため、半導体装置Ｍ１の端子Ｅ３と半導体装置Ｍ２の端子Ｅ４とが接続されている。これにより、半導体スイッチング素子Ｑ３と半導体スイッチング素子Ｑ４とが逆直列に接続される。また、半導体装置Ｍ１の端子Ｃ３が第３の端子Ｃに接続されている。さらに、半導体装置Ｍ２の端子Ｃ４が、半導体装置Ｍ１の端子Ｅ１と半導体装置Ｍ２の端子Ｃ２との接続点に接続されている。

このように半導体装置Ｍ１とＭ２とを組み合わせても、３レベル電力変換装置を構成することができる。
図６は、本発明に係る電力変換装置の第６の実施形態を説明するための図である。

図６において、半導体装置Ｍ１は図１の半導体装置Ｍ１と同じく４端子を有し、その構成も同じである。
一方、半導体装置Ｍ２は外部回路と接続するための端子Ｃ２Ｃ４，Ｅ２，Ｅ４の３端子を有している。端子Ｅ２は半導体スイッチング素子Ｑ２のエミッタ端子に接続され、端子Ｅ４は半導体スイッチング素子Ｑ４のエミッタ端子に接続されている。そして、半導体装置Ｍ２の内部において、半導体スイッチング素子Ｑ２のコレクタ端子と半導体スイッチング素子Ｑ４のコレクタ端子とが接続されている。この接続点は外部回路と接続するための端子Ｃ２Ｃ４に接続されている。

次に、第１の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ１と半導体装置Ｍ２の半導体スイッチング素子Ｑ２とが直列に接続された回路である。第１の直列回路を構成するため、半導体装置Ｍ１の端子Ｅ１と半導体装置Ｍ２の端子Ｃ２Ｃ４とが接続されている。この接続点は、第４の端子ＡＣに接続されている。また、半導体装置Ｍ１の端子Ｃ１が第１の端子Ｐに接続されている。さらに、半導体装置Ｍ２の端子Ｅ２が第２の端子Ｎに接続されている。

第２の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ３と半導体装置Ｍ２の半導体スイッチング素子Ｑ４とが逆直列に接続された回路である。第２の直列回路を構成するため、半導体装置Ｍ１の端子Ｅ３と半導体装置Ｍ２の端子Ｅ４とが接続されている。これにより、半導体スイッチング素子Ｑ３と半導体スイッチング素子Ｑ４とが逆直列に接続される。また、半導体装置Ｍ１の端子Ｃ３が第３の端子Ｃに接続されている。さらに、半導体装置Ｍ２の端子Ｃ２Ｃ４が半導体装置Ｍ１の端子Ｅ１と接続されている。

このように半導体装置Ｍ１とＭ２とを組み合わせても、３レベル電力変換装置を構成することができる。
図７は、本発明に係る電力変換装置の第７の実施形態を説明するための図である。

図７において、半導体装置Ｍ１，Ｍ２は、図１に示した半導体装置Ｍ１，Ｍ２と同じくそれぞれ４端子を有し、その構成も同じである。
また、第１の直列回路も図１に示した第１の直列回路と同じである。

第２の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ３と半導体装置Ｍ２の半導体スイッチング素子Ｑ４とが逆直列に接続された回路である。第２の直列回路を構成するため、半導体装置Ｍ１の端子Ｃ３と半導体装置Ｍ２の端子Ｃ４とが接続されている。これにより、半導体スイッチング素子Ｑ３と半導体スイッチング素子Ｑ４とが逆直列に接続される。また、半導体装置Ｍ１の端子Ｅ３が第３の端子Ｃに接続されている。さらに、半導体装置Ｍ２の端子Ｅ４が、半導体装置Ｍ１の端子Ｅ１と半導体装置Ｍ２の端子Ｃ２との接続点に接続されている。

このように半導体装置Ｍ１とＭ２とを組み合わせても、３レベル電力変換装置を構成することができる。
図８は、本発明に係る電力変換装置の第８の実施形態を説明するための図である。

図８において、半導体装置Ｍ１は図１の半導体装置Ｍ１と同じく４端子を有し、その構成も同じである。
一方、半導体装置Ｍ２は外部回路と接続するための端子Ｃ２Ｅ４，Ｅ２，Ｃ４の３端子を有している。端子Ｅ２は半導体スイッチング素子Ｑ２のエミッタ端子に接続され、端子Ｃ４は半導体スイッチング素子Ｑ４のコレクタ端子に接続されている。そして、半導体装置Ｍ２の内部において、半導体スイッチング素子Ｑ２のコレクタ端子と半導体スイッチング素子Ｑ４のエミッタ端子とが接続されている。この接続点は外部回路と接続するための端子Ｃ２Ｅ４に接続されている。

次に、第１の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ１と半導体装置Ｍ２の半導体スイッチング素子Ｑ２とが直列に接続された回路である。第１の直列回路を構成するため、半導体装置Ｍ１の端子Ｅ１と半導体装置Ｍ２の端子Ｃ２Ｅ４とが接続されている。この接続点は、第４の端子ＡＣに接続されている。また、半導体装置Ｍ１の端子Ｃ１が第１の端子Ｐに接続されている。さらに、半導体装置Ｍ２の端子Ｅ２が第２の端子Ｎに接続されている。

第２の直列回路は、半導体装置Ｍ１の半導体スイッチング素子Ｑ３と半導体装置Ｍ２の半導体スイッチング素子Ｑ４とが逆直列に接続された回路である。第２の直列回路を構成するため、半導体装置Ｍ１の端子Ｃ３と半導体装置Ｍ２の端子Ｃ４とが接続されている。これにより、半導体スイッチング素子Ｑ３と半導体スイッチング素子Ｑ４とが逆直列に接続される。また、半導体装置Ｍ１の端子Ｅ３が第３の端子Ｃに接続されている。さらに、半導体装置Ｍ２の端子Ｃ２Ｅ４が半導体装置Ｍ１の端子Ｅ１と接続されている。

このように半導体装置Ｍ１とＭ２とを組み合わせても、３レベル電力変換装置を構成することができる。
上記図１〜図８に示した電力変換装置において、半導体スイッチング素子Ｑ１とＱ２とで発生する損失は同じである。また、半導体スイッチング素子Ｑ３とＱ４とで発生する損失は同じである。したがって、半導体装置Ｍ１とＭ２とで発生する損失は同じである。すなわち、図１〜図８に示した半導体装置Ｍ１，Ｍ２を用いて電力変換装置を構成することにより、半導体装置Ｍ１とＭ２とで発生する損失を均等にすることができる。

また、図１〜図８に示すように、半導体スイッチング素子Ｑ１とＱ２には、第１の直流電圧源１の電圧Ｅ／２［Ｖ］と第２の直流電圧源２の電圧Ｅ／２［Ｖ］とを足し合わせた電圧Ｅ［Ｖ］が印加される。また、半導体スイッチング素子Ｑ３とＱ４には、第１の直流電圧源１の電圧Ｅ／２［Ｖ］または第２の直流電圧源２の電圧Ｅ／２［Ｖ］が印加される。

したがって、より好ましい実施形態においては、半導体スイッチング素子Ｑ１とＱ２には、Ｅ［Ｖ］よりも高い順方向耐圧を有する半導体スイッチング素子を使用する。
そして、図１，２，７，８に示した半導体スイッチング素子Ｑ３には、第２の直流電圧源２の電圧Ｅ／２［Ｖ］よりも高い順方向耐圧を有し、かつ半導体スイッチング素子Ｑ１とＱ２よりも低い順方向耐圧を有する半導体スイッチング素子を使用する。一方、半導体スイッチング素子Ｑ４には、第１の直流電圧源１の電圧Ｅ／２［Ｖ］よりも高い順方向耐圧を有し、かつ半導体スイッチング素子Ｑ１とＱ２よりも低い順方向耐圧を有する半導体スイッチング素子を使用する。

また、図３，４，５，６に示した半導体スイッチング素子Ｑ３には、第１の直流電圧源１の電圧Ｅ／２［Ｖ］よりも高い順方向耐圧を有し、かつ半導体スイッチング素子Ｑ１とＱ２よりも低い順方向耐圧を有する半導体スイッチング素子を使用する。一方、半導体スイッチング素子Ｑ４には、第２の直流電圧源２の電圧Ｅ／２［Ｖ］よりも高い順方向耐圧を有し、かつ半導体スイッチング素子Ｑ１とＱ２よりも低い順方向耐圧を有する半導体スイッチング素子を使用する。

一般に、順方向耐圧の低い半導体スイッチング素子は、順方向耐圧が高い半導体スイッチング素子に比べて、スイッチング動作時に発生する損失が少ない。したがって、半導体スイッチング素子Ｑ１〜Ｑ４に同じ順方向耐圧を有する半導体スイッチング素子を使用する場合に比べて、半導体装置Ｍ１，Ｍ２の損失を低減することができる。

１・・・第１の直流電源、２・・・第２の直流電源、Ｍ１・・・第１の半導体装置、Ｍ２・・・第２の半導体装置、Ｑ１〜Ｑ４・・・半導体スイッチング素子、Ｐ・・・第１の端子、Ｎ・・・第２の端子、Ｃ・・・第３の端子、ＡＣ・・・第４の端子。

Claims

第１の直流電圧源と第２の直流電圧源とを直列接続してなる直流電圧源直列回路と、
前記直流電圧源直列回路の正側端子に接続される第１の端子と、負側端子に接続される第２の端子と、前記第１の直流電圧源と第２の直流電圧源との接続点に接続される第３の端子と、
ダイオードをそれぞれに逆並列接続した第１の半導体スイッチング素子と第２の半導体スイッチング素子とを直列接続してなる第１の直列回路と、
前記第１の直列回路の第１の半導体スイッチング素子と第２の半導体スイッチング素子の接続点に接続される第４の端子と、
ダイオードをそれぞれに逆並列接続した第３の半導体スイッチング素子と第４の半導体スイッチング素子とを逆直列接続してなる第２の直列回路と、
を備え、
前記第１の直列回路の両端は前記第１の端子と第２の端子とに接続され、
前記第２の直列回路の両端は前記第３の端子と第４の端子とに接続され
る電力変換装置において、
前記第１の半導体スイッチング素子と前記第３の半導体スイッチング素子とを第１の半導体装置で構成し、
前記第２の半導体スイッチング素子と前記第４の半導体スイッチング素子とを第２の半導体装置で構成する
ことを特徴とする電力変換装置。
前記第１の半導体スイッチング素子の端子と前記第３の半導体スイッチング素子の端子とは前記第１の半導体装置の内部において電気的に絶縁され、
前記第２の半導体スイッチング素子の端子と前記第４の半導体スイッチング素子の端子とは前記第２の半導体装置の内部において電気的に絶縁されている
ことを特徴とする請求項１に記載の電力変換装置。
前記第１の半導体スイッチング素子と前記第３の半導体スイッチング素子とは前記第１の半導体装置の内部において直列に接続され、
前記第２の半導体スイッチング素子の端子と前記第４の半導体スイッチング素子の端子とは前記第２の半導体装置の内部において電気的に絶縁されている
ことを特徴とする請求項１に記載の電力変換装置。
前記第１の半導体スイッチング素子と前記第３の半導体スイッチング素子とは前記第１の半導体装置の内部において逆直列に接続され、
前記第２の半導体スイッチング素子の端子と前記第４の半導体スイッチング素子の端子とは前記第２の半導体装置の内部において電気的に絶縁されている
ことを特徴とする請求項１に記載の電力変換装置。
前記第１の半導体スイッチング素子の端子と前記第３の半導体スイッチング素子の端子とは前記第１の半導体装置の内部において電気的に絶縁され、
前記第２の半導体スイッチング素子と前記第４の半導体スイッチング素子とは前記第１の半導体装置の内部において直列に接続されている
ことを特徴とする請求項１に記載の電力変換装置。
前記第１の半導体スイッチング素子の端子と前記第３の半導体スイッチング素子の端子とは前記第１の半導体装置の内部において電気的に絶縁され、
前記第２の半導体スイッチング素子と前記第４の半導体スイッチング素子とは前記第１の半導体装置の内部において逆直列に接続されている
ことを特徴とする請求項１に記載の電力変換装置。
請求項１、２、３、５のいずれか１項に記載の電力変換装置において、
前記第１の直流電圧源に対して前記第１の半導体スイッチング素子と前記第３の半導体スイッチング素子とが直列に接続され、
前記第２の直流電圧源に対して前記第２の半導体スイッチング素子と前記第４の半導体スイッチング素子とが直列に接続され、
前記第１の半導体スイッチング素子と前記第２の半導体スイッチング素子とは前記直流電圧源直列回路の両端電圧よりも高い順方向耐圧を有し、
前記第３の半導体スイッチング素子の順方向耐圧は第１の直流電圧源の電圧よりも高くかつ前記第１の半導体スイッチング素子の順方向耐圧よりも低く、
前記第４の半導体スイッチング素子の順方向耐圧は第２の直流電圧源の電圧よりも高くかつ前記第２の半導体スイッチング素子の順方向耐圧よりも低い
ことを特徴とする電力変換装置。
請求項１、２、４、６のいずれか１項に記載の電力変換装置において、
前記第１の直流電圧源に対して前記第１の半導体スイッチング素子と前記第４の半導体スイッチング素子とが直列に接続され、
前記第２の直流電圧源に対して前記第２の半導体スイッチング素子と前記第３の半導体スイッチング素子とが直列に接続され、
前記第１の半導体スイッチング素子と前記第２の半導体スイッチング素子とは前記直流電圧源直列回路の両端電圧よりも高い順方向耐圧を有し、
前記第３の半導体スイッチング素子の順方向耐圧は第２の直流電圧源の電圧よりも高くかつ前記第１の半導体スイッチング素子の順方向耐圧よりも低く、
前記第４の半導体スイッチング素子の順方向耐圧は第１の直流電圧源の電圧よりも高くかつ前記第２の半導体スイッチング素子の順方向耐圧よりも低い
ことを特徴とする電力変換装置。